KR20200037027A - 표시 장치 - Google Patents

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KR20200037027A
KR20200037027A KR1020180116601A KR20180116601A KR20200037027A KR 20200037027 A KR20200037027 A KR 20200037027A KR 1020180116601 A KR1020180116601 A KR 1020180116601A KR 20180116601 A KR20180116601 A KR 20180116601A KR 20200037027 A KR20200037027 A KR 20200037027A
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interlayer insulating
line
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electrode
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곽원규
김미해
방현철
엄기명
이재식
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Abstract

표시 장치는 기판; 적어도 하나의 트랜지스터, 적어도 하나의 트랜지스터에 연결되는 스토리지 커패시터, 및 적어도 하나의 트랜지스터에 연결되는 발광 소자를 각각 포함하는 복수의 화소들; 화소들 각각에 연결되는 복수의 주사 라인들; 화소들 각각에 연결되는 데이터 라인; 및 발광 소자에 제1 전원 전압을 공급하는 전원 라인을 포함한다. 전원 라인은 제1 방향으로 연장되고, 제1 층간 절연막 상에 제공되는 제1 도전 패턴; 제1 방향으로 연장되고, 제2 층간 절연막 상에 제공되며, 제1 컨택홀을 통해 제1 도전 패턴에 연결되는 제2 도전 패턴; 및 제2 방향으로 연장되고, 제3 층간 절연막 상에 제공되며, 제2 컨택홀을 통해 제2 도전 패턴에 연결되는 제3 도전 패턴을 포함한다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것으로서, 더욱 상세하게는 유기 발광 표시 장치에 관한 것이다.
표시 장치들 중 유기 발광 표시 장치는 두 개의 전극과 그 사이에 위치하는 유기 발광층을 포함한다. 유기 발광 표시 장치는 두 개의 전극 중 하나로부터 주입된 전자(electron)와 다른 하나로부터 주입된 정공(hole)이 유기 발광층에서 결합하여 여기자(exciton)를 형성하고, 여기자가 에너지를 방출하면서 발광한다.
표시 장치의 사이즈, 해상도, 및 요구되는 구동 주파수가 증가함에 따라 RC 지연이 증가되고, 표시 장치의 사이즈 및 요구 휘도가 증가함에 따라 IR drop이 증가된다. 최근에는, 상기 RC 지연 및 IR drop을 방지하기 위한 표시 패널 구조가 연구 중이다.
본 발명의 일 목적은 전원 라인의 라인 저항이 개선된 표시 장치를 제공하는 것이다.
본 발명의 다른 목적은 주사 신호의 RC 지연이 개선된 표시 장치를 제공하는 것이다.
다만, 본 발명의 목적은 상술한 목적들로 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
본 발명의 일 목적을 달성하기 위하여 본 발명의 실시예들에 따른 표시 장치는 표시 영역 및 비표시 영역을 포함하는 기판; 상기 표시 영역에 제공되며, 적어도 하나의 트랜지스터, 상기 적어도 하나의 트랜지스터에 연결되는 스토리지 커패시터, 및 상기 적어도 하나의 트랜지스터에 연결되는 발광 소자를 각각 포함하는 복수의 화소들; 상기 화소들 각각에 연결되어 제1 방향으로 연장되는 복수의 주사 라인들; 상기 화소들 각각에 연결되어 제2 방향으로 연장되는 데이터 라인; 상기 발광 소자에 제1 전원 전압을 공급하는 전원 라인을 포함할 수 있다. 상기 적어도 하나의 트랜지스터는 상기 기판 상에 제공되는 액티브 패턴, 상기 액티브 패턴에 각각 연결된 소스 전극 및 드레인 전극, 게이트 절연막을 사이에 두고 상기 액티브 패턴 상에 중첩하여 제공되는 게이트 전극, 상기 게이트 전극을 커버하고 순차 적층된 제1 층간 절연막, 제2 층간 절연막 및 제3 층간 절연막을 포함하는 층간 절연막, 및 상기 층간 절연막 상에 제공되는 보호층을 포함할 수 있다. 상기 전원 라인은 상기 제1 방향으로 연장되고, 상기 제1 층간 절연막 상에 제공되는 제1 도전 패턴; 상기 제1 방향으로 연장되고, 상기 제2 층간 절연막 상에 제공되며, 제1 컨택홀을 통해 상기 제1 도전 패턴에 연결되는 제2 도전 패턴; 및 상기 제2 방향으로 연장되고, 상기 제3 층간 절연막 상에 제공되며, 제2 컨택홀을 통해 상기 제2 도전 패턴에 연결되는 제3 도전 패턴을 포함할 수 있다.
일 실시예에 의하면, 상기 스토리지 커패시터는 상기 게이트 전극과 동일한 층에 배치되는 하부 전극; 및 상기 하부 전극과 중첩하고, 상기 제1 층간 절연막 상에 배치되는 상부 전극을 포함할 수 있다.
일 실시예에 의하면, 상기 제1 도전 패턴 및 상기 제2 도전 패턴은 상기 스토리지 커패시터의 하부 전극의 적어도 일부와 서로 중첩할 수 있다.
일 실시예에 의하면, 상기 제1 도전 패턴의 상기 하부 전극과 중첩하는 면적이 상기 제2 도전 패턴의 상기 하부 전극과 중첩하는 면적보다 클 수 있다.
일 실시예에 의하면, 평면 상에서, 상기 상부 전극은 개구(opening)를 갖지 않는다.
일 실시예에 의하면, 상기 전원 라인은 상기 제1 내지 제3 도전 패턴들의 연결에 의한 그물 구조를 가질 수 있다.
일 실시예에 의하면, 상기 주사 라인들의 적어도 하나는 상기 제2 도전 패턴과 동일한 층에 배치되고, 상기 게이트 전극에 연결될 수 있다.
일 실시예에 의하면, 상기 게이트 전극은 섬(island) 형상의 도전 패턴일 수 있다.
일 실시예에 의하면, 상기 주사 라인들의 적어도 하나는 알루미늄 합금을 포함할 수 있다.
일 실시예에 의하면, 상기 화소들 각각에 연결되어 제1 방향으로 연장되는 발광 제어 라인을 더 포함할 수 있다.
일 실시예에 의하면, 상기 발광 제어 라인은 상기 게이트 전극과 동일한 층에 배치될 수 있다.
일 실시예에 의하면, 상기 발광 제어 라인은 상기 2 도전 패턴과 동일한 층에 배치될 수 있다.
일 실시예에 의하면, 상기 표시 장치는 상기 화소들에 초기화 전압을 공급하는 초기화 라인을 더 포함하고, 상기 초기화 라인은 상기 제2 도전 패턴과 동일한 층에 배치되어 상기 제1 방향으로 연장되는 제1 초기화 도전 패턴을 포함할 수 있다.
일 실시예에 의하면, 상기 초기화 라인은 상기 제3 도전 패턴과 동일한 층에 배치되어 상기 제2 방향으로 연장되는 제2 초기화 도전 패턴을 더 포함할 수 있다.
일 실시예에 의하면, 상기 표시 장치는 상기 제1 도전 패턴과 동일한 층에 배치되고, 상기 제2 초기화 도전 패턴에 연결되는 차폐 패턴을 더 포함할 수 있다.
일 실시예에 의하면, 상기 적어도 하나의 트랜지스터는 상기 발광 소자로 흐르는 구동 전류를 제어하는 구동 트랜지스터를 포함하고, 평면 상에서, 상기 차폐 패턴은 상기 데이터 라인과 상기 구동 트랜지스터의 게이트 노드 사이에 위치하는 부분을 포함할 수 있다.
본 발명의 일 목적을 달성하기 위하여 본 발명의 실시예들에 따른 표시 장치는 표시 영역 및 비표시 영역을 포함하는 기판; 상기 표시 영역에 제공되며, 적어도 하나의 트랜지스터, 상기 적어도 하나의 트랜지스터에 연결되는 스토리지 커패시터, 및 상기 적어도 하나의 트랜지스터에 연결되는 발광 소자를 각각 포함하는 복수의 화소들; 상기 화소들 각각에 연결되어 제1 방향으로 연장되는 복수의 주사 라인들; 상기 화소들 각각에 연결되어 제2 방향으로 연장되는 데이터 라인; 및 상기 발광 소자에 제1 전원 전압을 공급하는 전원 라인을 포함할 수 있다. 상기 적어도 하나의 트랜지스터는 상기 기판 상에 제공되는 액티브 패턴, 상기 액티브 패턴에 각각 연결된 소스 전극 및 드레인 전극, 게이트 절연막을 사이에 두고 상기 액티브 패턴 상에 중첩하여 제공되는 게이트 전극, 상기 게이트 전극을 커버하고 순차 적층된 제1 층간 절연막, 제2 층간 절연막 및 제3 층간 절연막을 포함하는 층간 절연막, 및 상기 층간 절연막 상에 제공되는 보호층을 포함할 수 있다. 상기 주사 라인들 중 적어도 하나는 상기 제2 층간 절연층 상에 배치되고, 컨택홀을 통해 상기 게이트 전극에 연결될 수 있다.
일 실시예에 의하면, 상기 주사 라인들 중 적어도 하나에 연결되는 상기 게이트 전극은 섬(island) 형상의 도전 패턴일 수 있다.
일 실시예에 의하면, 상기 전원 라인은 상기 제1 방향으로 연장되고, 상기 제1 층간 절연막 상에 제공되는 제1 도전 패턴; 상기 제1 방향으로 연장되고, 상기 제2 층간 절연막 상에 제공되며, 상기 제1 도전 패턴에 연결되는 제2 도전 패턴; 및 상기 제2 방향으로 연장되고, 상기 제3 층간 절연막 상에 제공되며, 상기 제2 도전 패턴에 연결되는 제3 도전 패턴을 포함할 수 있다.
일 실시예에 의하면, 상기 제1 도전 패턴의 면적이 상기 제2 도전 패턴의 면적보다 클 수 있다.
일 실시예에 의하면, 상기 제2 도전 패턴과 상기 제3 도전 패턴의 저항이 상기 제1 도전 패턴의 저항보다 작을 수 있다.
일 실시예에 의하면, 상기 표시 장치는 상기 화소들 각각에 연결되어 제1 방향으로 연장되는 발광 제어 라인을 더 포함할 수 있다.
일 실시예에 의하면, 상기 발광 제어 라인은 상기 게이트 전극과 동일한 층에 배치될 수 있다.
일 실시예에 의하면, 상기 스토리지 커패시터는 상기 게이트 전극과 동일한 층 상에 배치되는 하부 전극; 및 상기 하부 전극과 중첩하고, 상기 제1 층간 절연막 상에 배치되는 상부 전극을 포함하며, 평면 상에서, 상기 상부 전극은 개구를 갖지 않는다.
일 실시예에 의하면, 상기 표시 장치는 상기 화소들에 초기화 전압을 공급하는 초기화 라인을 더 포함할 수 있다. 상기 초기화 라인은 상기 제2 층간 절연막 상에 배치되어 상기 제1 방향으로 연장되는 제1 초기화 도전 패턴; 및 상기 제3 층간 절연막 상에 배치되어 상기 제2 방향으로 연장되는 제2 초기화 도전 패턴을 포함할 수 있다.
본 발명의 실시예들에 따른 표시 장치는 전원 라인 및 주사 라인의 저항을 감소시켜 전압 강하 및 RC 지연을 개선할 수 있다. 또한, 스토리지 커패시터의 향상된 컨패시턴스를 균일하게 확보할 수 있다. 따라서, 표시 장치의 휘도 균일도 및 화질이 개선될 수 있다.
다만, 본 발명의 효과는 상술한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이다.
도 2는 도 1의 표시 장치에 포함되는 화소의 일 예를 나타내는 회로도이다.
도 3은 도 2의 화소의 일 예를 나타내는 레이아웃 도면이다.
도 4는 도 3의 화소의 I-I' 라인에 따른 단면도이다.
도 5는 도 3의 화소의 II-II' 라인에 따른 단면도이다.
도 6은 도 3의 화소의 III-III' 라인에 따른 단면도이다.
도 7은 도 3 내지 도 6에 도시된 액티브 패턴, 소스 전극, 및 드레인 전극을 설명하기 위한 평면도이다.
도 8은 도 3 내지 도 6에 도시된 게이트 전극 및 발광 제어 라인을 설명하기 위한 평면도이다.
도 9는 도 3 내지 도 6에 도시된 전원 라인의 제1 도전 패턴을 설명하기 위한 평면도이다.
도 10은 도 3 내지 도 6에 도시된 제1 내지 제3 주사 라인들, 전원 라인의 제2 도전 패턴, 및 제1 초기화 라인을 설명하기 위한 평면도이다.
도 11은 도 3 내지 도 6에 도시된 전원 라인의 제3 도전 패턴 및 데이터 라인, 및 제2 초기화 라인을 설명하기 위한 평면도이다.
도 12는 도 2의 화소의 다른 일 예를 나타내는 레이아웃 도면이다.
도 13은 도 12의 IV-IV' 라인에 따른 단면도이다.
도 14는 도 1의 표시 장치에 포함되는 전원 라인의 일 예를 나타내는 레이아웃 도면이다.
도 15는 도 1의 표시 장치에 포함되는 주사 라인들의 일 예를 나타내는 레이아웃 도면이다.
도 16은 도 1의 표시 장치에 포함되는 주사 라인들의 다른 일 예를 나타내는 레이아웃 도면이다.
도 17은 도 2의 화소일 예를 나타내는 레이아웃 도면이다.
도 18은 도 1의 표시 장치에 포함되는 전원 라인의 일 예를 나타내는 레이아웃 도면이다.
도 19는 도 1의 표시 장치에 포함되는 초기화 라인들의 일 예를 나타내는 레이아웃 도면이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이다.
도 1을 참조하면, 표시 장치(1000)는 기판(SUB), 복수의 화소(PX)들, 화소(P)들을 구동하는 구동부 및 화소(P)들과 구동부를 연결하는 주사 라인들(SL1 내지 SLn), 발광 제어 라인들(EL1 내지 ELn), 데이터 라인들(DL1 내지 DLm), 전원 라인들(미도시)을 포함할 수 있다.
기판(SUB)은 다양한 형상을 가질 수 있다. 예를 들어, 기판(SUB)은 직선의 변을 포함하는 닫힌 형태의 다각형 형상을 가질 수 있다. 기판(SUB)은 곡선의 변을 포함하는 원 및 타원 등과 같은 형상을 가질 수도 있다. 기판(SUB)은 직선 및 곡선의 변들을 포함하는 반원 및 반타원 등의 형상을 가질 수도 있다. 기판(SUB)은 화소(PX)들을 포함하는 표시 영역(DA)과 표시 영역(DA) 외곽의 비표시 영역(NDA)을 포함할 수 있다.
화소(PX)들은 기판(SUB)의 표시 영역(DA) 상에 배치될 수 있다. 화소(PX)들 각각은 적어도 하나의 트랜지스터, 스토리지 커패시터, 및 발광 소자를 포함할 수 있다. 예를 들어, 발광 소자는 유기 발광 다이오드(organic light emitting diode; OLED)일 수 있다. 다만, 이는 예시적인 것으로서, 발광 소자가 이에 한정되는 것은 아니다.
구동부는 주사 구동부(200), 발광 구동부(300), 데이터 구동부(400), 타이밍 제어부(500)를 포함할 수 있다. 도 1에는 기판(SUB)에 주사 구동부(200), 발광 구동부(300) 및 데이터 구동부(400)가 배치되는 것으로 도시되어 있으나, 구동부의 위치가 이에 한정되는 것은 아니다.
주사 라인들(SL1 내지 SLn), 데이터 라인들(DL1 내지 DLm), 및 전원 라인들은 각각 화소(PX)들에 연결될 수 있다. 주사 라인들(SL1 내지 SLn)은 화소(PX)들에 주사 신호를 제공하고, 데이터 라인들(DL1 내지 DLm)은 화소(PX)들에 데이터 신호를 전달할 수 있다.
화소(PX)들은 외부의 전원 소스(전원 공급부) 등으로부터 제1 전원 전압(ELVDD), 제2 전원 전압(ELVSS), 및 초기화 전원 전압(VINT)을 공급받을 수 있다. 제1 전원 전압(ELVDD)은 전원 라인(PL)을 통하여 화소(PX)들에 인가되고, 초기화 전원 전압(VINT)은 초기화 라인(VIL)을 통하여 화소(PX)들에 인가될 수 있다.
주사 구동부(200)는 타이밍 제어부(500)로부터 수신하는 주사 시작 신호(SFLM)에 응답하여 주사 라인들(SL1 내지 SLn)에 주사 신호를 공급할 수 있다.
발광 구동부(300)는 타이밍 제어부(500)로부터의 발광 제어 시작 신호(EFLM)에 응답하여 발광 제어 라인들(EL1 내지 ELn)로 발광 제어 신호를 공급할 수 있다.
데이터 구동부(400)는 데이터 제어 신호(DCS)에 응답하여 데이터 라인들(D1 내지 Dm)로 아날로그 형태의 데이터 신호(RGB)를 공급할 수 있다.
타이밍 제어부(500)는 외부로부터 공급되는 타이밍 신호들에 기초하여, 주사 시작 신호(SFLM)를 주사 구동부(200)로 공급하고, 발광 제어 시작 신호(EFLM)를 발광 구동부(300)로 공급하며, 데이터 제어 신호(DCS) 및 데이터 신호(RGB)를 데이터 구동부(400)로 공급할 수 있다.
도 2는 도 1의 표시 장치에 포함되는 화소의 일 예를 나타내는 회로도이다.
도 2의 화소(PX)는 j번째 데이터 라인(DLj) 및 i번째 주사 라인(SLi)에 접속된 화소이다(단, j, i는 자연수).
도 1 및 도 2를 참조하면, 화소(PX)는 유기 발광 다이오드(OLED), 제1 내지 제7 트랜지스터들(T1 내지 T7), 및 스토리지 커패시터(Cst)를 포함할 수 있다.
유기 발광 다이오드(OLED)의 애노드 전극은 제6 트랜지스터(T6)를 경유하여 제1 트랜지스터(T1)에 접속되고, 캐소드 전극는 제2 전원 전압(ELVSS)을 수신할 수 있다. 유기 발광 다이오드(OLED)는 제1 트랜지스터(T1)로부터 공급되는 전류량에 대응하여 소정 휘도의 빛을 생성할 수 있다.
유기 발광 다이오드(OLED)로 전류가 흐를 수 있도록 제1 트랜지스터(T1)에 공급되는 제1 전원 전압(ELVDD)은 제2 전원 전압(ELVSS)보다 높은 전압으로 설정될 수 있다.
제7 트랜지스터(T7)는 초기화 전원 전압(VINT)과 유기 발광 다이오드(OLED)의 애노드 사이에 접속될 수 있다. 일 실시예에서, 제7 트랜지스터(T7)의 게이트 전극은 i번째 주사 라인(SLi)에 접속될 수 있다. 제7 트랜지스터(T7)는 i번째 주사 라인(SLi)으로 주사 신호가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 유기 발광 다이오드(OLED)의 애노드 전극으로 공급할 수 있다. 즉, 제7 트랜지스터(T7)는 유기 발광 다이오드(OLED)의 애노드 전압을 초기화하기 위한 트랜지스터일 수 있다.
여기서, 초기화 전원 전압(VINT)은 데이터 전압보다 낮은 전압으로 설정될 수 있다. 다만, 제7 트랜지스터(T7)의 게이트 전극에 연결되는 주사 라인은 예시적인 것으로서, 이에 한정되는 것은 아니다. 예를 들어, 제7 트랜지스터(T7)의 게이트 전극에는 i-2번째 주사 라인, i-1번째 주사 라인, i+1번째 주사 라인 중 하나가 연결될 수도 있다.
제6 트랜지스터(T6)는 제1 트랜지스터(T1)와 유기 발광 다이오드(OLED) 사이에 접속될 수 있다. 제6 트랜지스터(T6) 게이트 전극은 i번째 발광 제어 라인(ELi)에 접속될 수 있다.
제5 트랜지스터(T5)는 제1 전원 전압(ELVDD)과 제1 트랜지스터(T1) 사이에 접속될 수 있다. 제5 트랜지스터(T5)의 게이트 전극은 i번째 발광 제어 라인(ELi)에 접속될 수 있다.
제1 트랜지스터(T1; 구동 트랜지스터)의 제1 전극은 제5 트랜지스터(T5)를 경유하여 제1 전원 전압(ELVDD)을 수신하고, 제2 전극은 제6 트랜지스터(T6)를 경유하여 유기 발광 다이오드(OLED)의 애노드 전극에 접속될 수 있다. 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 접속될 수 있다. 제1 트랜지스터(T1)는 유기 발광 다이오드(OLED)로 흐르는 전류량을 제어할 수 있다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 제2 전극과 제1 노드(N1) 사이에 접속될 수 있다. 제3 트랜지스터(T3)의 게이트 전극은 i번째 주사 라인(SLi)에 접속될 수 있다. 제3 트랜지스터(T3)는 i번째 주사 라인(SLi)으로 주사 신호가 공급될 때 턴-온되어 제1 트랜지스터(T1)의 제2 전극과 제1 노드(N1)를 전기적으로 접속시킬 수 있다. 따라서, 제3 트랜지스터(T3)가 턴-온 될 때, 제1 트랜지스터(T1)는 다이오드 접속된 형태를 갖고, 제1 트랜지스터(T1)의 문턱 전압이 보상될 수 있다. 즉, 제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 문턱 전압을 보상하기 위한 트랜지스터일 수 있다.
제4 트랜지스터(T4)는 제1 노드(N1)와 초기화 전원 전압(VINT) 사이에 접속될 수 있다. 제4 트랜지스터(T4)의 게이트 전극은 i-1번째 주사 라인(SLi-1)에 접속될 수 있다. 제4 트랜지스터(T4)는 i-1번째 주사 라인(SLi-1)으로 주사 신호가 공급될 때 턴-온되어 제1 노드(N1)로 초기화 전원(VINT)의 전압을 공급할 수 있다. 즉, 제4 트랜지스터(T4)는 제1 트랜지스터(T1)의 게이트 전압을 초기화하기 위한 트랜지스터일 수 있다.
제2 트랜지스터(T2)는 j번째 데이터 라인(DLj)과 제1 트랜지스터(T1)의 제1 전극 사이에 접속될 수 있다. 제2 트랜지스터(T2)의 게이트 전극은 i번째 주사 라인(SLi)에 접속될 수 있다. 제2 트랜지스터(T2)는 i번째 주사 라인(SLi)으로 주사 신호가 공급될 때 턴-온되어 j번째 데이터 라인(DLj)과 제1 트랜지스터(T1)의 제1 전극을 전기적으로 접속시킬 수 있다.
스토리지 커패시터(Cst)는 제1 전원 전압(ELVDD)과 제1 노드(N1) 사이에 접속될 수 있다. 스토리지 커패시터(Cst)는 데이터 신호 및 제1 트랜지스터(T1)의 문턱 전압에 대응하는 전압을 저장할 수 있다.
도 3은 도 2의 화소의 일 예를 나타내는 레이아웃 도면이고, 도 4는 도 3의 화소의 I-I' 라인에 따른 단면도이며, 도 5는 도 3의 화소의 II-II' 라인에 따른 단면도이고, 도 6은 도 3의 화소의 III-III' 라인에 따른 단면도이다.
이하, 제2 및 제3 트랜지스터들(T2, T3)에 연결되는 주사 라인(SLi)은 게이트 기입 라인(GW)으로, 제4 트랜지스터(T4)에 연결되는 주사 라인(SLi-1)은 게이트 초기화 제어 라인(GI)으로, 제7 트랜지스터(T7)에 연결되는 주사 라인(SLi)은 애노드 초기화 제어 라인(GB)으로 해석될 수 있다.
도 1 내지 도 6을 참조하면, 표시 장치(1000)는 기판(SUB), 복수의 도전 라인들, 및 상기 도전 라인들에 연결되는 화소(PX)를 포함할 수 있다.
도 3, 도 5, 및 도 6에는 설명의 편의 상 유기 발광 다이오드가 생략되었으며, 도 4에 예시적으로 유기 발광 다이오드의 적층 구조가 도시된다.
화소(PX)는 제1 내지 제7 트랜지스터들(T1 내지 T7) 및 스토리지 커패시터(Cst)로 구성되는 화소 회로 및 화소 회로에 연결되는 유기 발광 다이오드를 포함할 수 있다. 화소 회로는 주사 라인들(SLi, SLi-1), 데이터 라인(DLj), 전원 라인(PL), 및 초기화 라인(VIL)에 전기적으로 연결될 수 있다.
기판(SUB)은 백-플레인 기판 혹은 베이스 기판으로 제공될 수 있다. 투명 절연 물질을 포함하여 광의 투과가 가능하다. 기판(SUB)은 경성(rigid) 기판일 수 있다. 예를 들면, 상기 기판(SUB)은 유리 기판, 석영 기판, 유리 세라믹 기판 및 결정질 유리 기판 중 하나일 수 있다.
기판(SUB)은 가요성(flexible) 기판일 수도 있다. 일 실시예에서, 기판(SUB)은 고분자 유기물을 포함하는 필름 기판 및 플라스틱 기판 중 하나일 수 있다. 예를 들어, 기판(SUB)은 폴리이미드를 포함할 수 있다.
일 실시예에서, 기판(SUB) 상에는 버퍼층 및/또는 배리어(barrier) 층이 배치될 수 있다. 버퍼층 및/또는 배리어층은 기판(SUB)으로부터 발생되는 불순물들, 수분 등의 확산을 방지할 수 있고, 반도체 패턴의 형성을 위한 결정화 공정 시에 열의 전달 속도를 조절하는 역할을 수행할 수 있다. 일 실시예에서, 버퍼층 및/또는 배리어층은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy) 등을 포함할 수 있다. 버퍼층 및/또는 배리어층은 실리콘 화합물을 포함하는 단층 구조 또는 다층 구조를 가질 수 있다.
기판(SUB) 상에 제1 내지 제7 트랜지스터들(T1 내지 T7)이 형성될 수 있다. 제1 내지 제7 트랜지스터들(T1 내지 T7) 각각은 기판(SUB) 상에 제공되는 액티브 패턴, 액티브 패턴에 각각 연결된 소스 전극 및 드레인 전극, 게이트 절연막(GIL)을 사이에 두고 액티브 패턴 상에 중첩하여 제공되는 게이트 전극, 게이트 전극을 커버하고 순차 적층된 제1 층간 절연막(IL1), 제2 층간 절연막(IL2) 및 제3 층간 절연막(IL3)을 포함하는 층간 절연막, 및 층간 절연막 상에 제공되는 보호층(PSV)을 포함할 수 있다.
전원 라인(PL)은 제1 도전 패턴(PL1), 제2 도전 패턴(PL2), 및 제3 도전 패턴(PL3)을 포함할 수 있다. 설명의 편의 상, 제1 도전 패턴(PL1). 제2 도전 패턴(PL2), 제3 도전 패턴(PL3)은 각각 제1 전원 라인(PL1) 제2 전원 라인(PL2), 및 제3 전원 라인(PL3)과 동일한 것으로 이해될 수 있다.
제1 도전 패턴(PL1)은 제1 방향(DR1)으로 연장되고, 제1 층간 절연막(IL1) 상에 배치될 수 있다. 제2 도전 패턴(PL2)은 제1 방향(DR1)으로 연장되고, 제2 층간 절연막(IL2) 상에 배치될 수 있다. 제1 도전 패턴(PL1)과 제2 도전 패턴(PL2)은 제1 컨택홀(CNT1)을 통해 연결될 수 있다. 일 실시예에서, 제1 도전 패턴(PL1)과 제2 도전 패턴(PL2)은 스토리지 커패시터(Cst)의 하부 전극(LE)의 적어도 일부와 서로 중첩할 수 있다. 또한, 제1 도전 패턴(PL1)의 하부 전극(LE)과 중첩하는 면적이 제2 도전 패턴(PL2)의 하부 전극(LE)과 중첩하는 면적보다 클 수 있다.
일 실시예에서, 제1 도전 패턴(PL1)은 몰리브덴(Mo) 또는 이의 합금을 포함할 수 있다. 다만, 이는 예시적인 것으로서, 제1 도전 패턴(PL1)이 포함하는 물질이 이에 한정되는 것은 아니다. 예를 들어, 제1 도전 패턴(PL1)은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다.
일 실시예에서, 제2 도전 패턴(PL2)은 저저항 금속을 포함할 수 있다. 제2 도전 패턴(PL2)의 저항이 제1 도전 패턴(PL1)보다 낮을 수 있다. 예를 들어, 제2 도전 패턴(PL2)은 티타늄(Ti)-알루미늄(Al)-티타늄(Ti) 순으로 적층된 알루미늄 합금 구조를 가질 수 있다. 다만, 이는 예시적인 것으로 서, 제2 도전 패턴(PL2)의 물질이 이에 한정되는 것은 아니다. 예를 들어, 제2 도전 패턴(PL2)은 금(Au), 은(Ag), 알루미늄(Al), 백금(Pt), 니켈(Ni), 티타늄(Ti), 팔라듐(Pd), 마그네슘(Mg), 칼슘(Ca), 리튬(Li), 크롬(Cr), 탄탈륨(Ta), 몰리브덴(Mo), 스칸듐(Sc), 네오디뮴(Nd), 이리듐(Ir), 알루미늄 합금, 알루미늄 질화물(AlNx), 은 합금, 텅스텐(W), 텅스텐 질화물(WNx), 구리 합금, 몰리브덴 합금, 티타늄 질화물(TiNx), 탄탈륨 질화물(TaNx), 스트론튬 루테늄 산화물(SrRuxOy), 아연 산화물(ZnOx), 인듐 주석 산화물(ITO), 주석 산화물(SnOx), 인듐 산화물(InOx), 갈륨 산화물(GaOx), 인듐 아연 산화물(IZO) 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다.
일 실시예에서, 제1 및 제2 도전 패턴들(PL1, PL2)은 제1 트랜지스터(T1)와 중첩할 수 있다.
제3 도전 패턴(PL3)은 제2 방향(DR2)으로 연장되고, 제3 층간 절연막(IL3) 상에 배치될 수 있다. 제3 도전 패턴(PL3)은 제2 컨택홀(CNT2)을 통해 제2 도전 패턴(PL2)에 연결될 수 있다. 제3 도전 패턴(PL3)은 저저항 금속을 포함할 수 있다. 예를 들어, 제2 도전 패턴(PL2)은 티타늄(Ti)-알루미늄(Al)-티타늄(Ti) 순으로 적층된 알루미늄 합금 구조를 가질 수 있다. 예를 들어, 제3 도전 패턴(PL3)은 제2 도전 패턴(PL2)은 동일한 물질을 가질 수 있다.
제1 및 제2 도전 패턴들(PL1, PL2)은 가로 방향(예를 들어, 제1 방향(DR1))으로 연장되고, 제3 도전 패턴(PL3)은 세로 방향(예를 들어, 제2 방향(DR2))으로 연장될 수 있다. 전원 라인(PL)은 제1 내지 제3 도전 패턴들(PL1 내지 PL3)의 연결에 의해 3개의 도전층들로 형성되는 그물(mesh) 구조를 가질 수 있다.
제1 내지 제3 도전 패턴들(PL1, PL2, PL3)은 제1 및 제2 컨택홀들(CNT1, CNT2)에 의해 서로 전기적으로 연결될 수 있다. 즉, 제1 내지 제3 도전 패턴들(PL1, PL2, PL3)은 모두 동일한 제1 전원 전압(ELVDD)을 전달할 수 있다. 또한, 전원 라인(PL)은 가로 방향으로 적어도 일부가 중첩하여 연장되는 제1 및 제2 도전 패턴들(PL1, PL2)에 의한 이중 배선 구조를 가질 수 있다. 상기 이중 배선 구조 및 저저항 금속을 포함하는 제2 도전 패턴(PL2)에 의해 제1 방향(DR1)으로의 제1 전원 전압(ELVDD)의 전압 강하(즉, IR drop)가 감소될 수 있다. 따라서, 표시 장치(1000)의 휘도 균일도가 향상될 수 있다.
주사 라인들(SLi, SLi-1)은 제1 방향(DR1)으로 연장될 수 있다. 예를 들어, 일 실시예에서, 주사 라인들(SLi, SLi-1)은 제2 방향(DR2)을 따라 게이트 초기화 제어 라인(GI), 게이트 기입 라인(GW), 애노드 초기화 제어 라인(GB) 순으로 배열될 수 있다. 이하, 게이트 초기화 제어 라인(GI), 게이트 기입 라인(GW), 및 애노드 초기화 제어 라인(GB)은 각각 제1 주사 라인(GI), 제2 주사 라인(GW), 및 제3 주사 라인(GB)으로 설명하기로 한다.
주사 라인들(GI, GW, GB) 중 적어도 하나는 제2 도전 패턴(PL2)과 동일한 층에 배치될 수 있다. 주사 라인들(GI, GW, GB)은 콘택홀을 통해 각각 대응하는 트랜지스터의 게이트 전극에 연결될 수 있다.
일 실시예에서, 도 3에 도시된 바와 같이, 제1 내지 제3 주사 라인들(GI, GW, GB)은 제2 도전 패턴(PL2)과 동일한 층에 배치될 수 있다. 이에 따라, 제1 내지 제3 주사 라인들(GI, GW, GB)은 제2 도전 패턴(PL2)과 동일한 물질로 형성될 수 있다. 예를 들어, 제1 내지 제3 주사 라인들(GI, GW, GB)은 알루미늄 합금 등의 저저항 금속 물질로 형성될 수 있다. 따라서, 주사 라인들(GI, GW, GB)의 저항이 감소되어 주사 신호의 RC 지연이 저감될 수 있다. 또한, 주사 라인들(GI, GW, GB)이 게이트 전극과 제2 층간 절연막(IL2) 상의 도전 패턴들 사이의 브릿지 구조를 통해 형성되므로, 주변 간섭 및 정전기로부터의 영향이 감소될 수 있다.
제1 주사 라인(GI)은 제3 컨택홀(CNT3)을 통해 제4 트랜지스터(T4)의 게이트 전극에 연결될 수 있다. 제2 주사 라인(GW)은 제4 컨택홀(CNT4) 및 제5 컨택홀(CNT5)을 통해 제2 트랜지스터(T2)의 게이트 전극 및 제3 트랜지스터(T3)의 게이트 전극에 각각 연결될 수 있다. 일 실시 예에서, 제2 주사 라인(GW)은 제4 컨택홀(CNT4)을 통해 j-1열 화소의 제3 트랜지스터(T3)의 게이트 전극 및 j열 화소의 제2 트랜지스터(T2)의 게이트 전극에 연결되고, 제5 컨택홀(CNT5)을 통해 j열 화소의 제3 트랜지스터(T3)의 게이트 전극 및 j+1열 화소의 제2 트랜지스터(T2)의 게이트 전극에 연결될 수 있다.
제3 주사 라인(GB)은 제6 컨택홀(CNT6)을 통해 제7 트랜지스터(T7)의 게이트 전극에 연결될 수 있다.
발광 제어 라인(ELi)은 게이트 전극과 동일한 층에 배치될 수 있다. 다만, 이는 예시적인 것으로서, 발광 제어 라인(ELi)은 제2 도전 패턴(PL2)과 동일한 층에 배치될 수 있다. 이 경우, 발광 제어 라인(ELi)은 컨택홀들을 통해 제5 트랜지스터(T5)의 게이트 전극 및 제6 트랜지스터(T6)의 게이트 전극에 연결될 수 있다. 발광 제어 라인(ELi)은 저저항의 제2 도전 패턴(PL2)과 동일한 층에 배치되는 경우, 발광 제어 라인(ELi)의 저항으로 인한 발광 제어 신호의 RC 딜레이가 저감될 수 있다.
초기화 라인(VIL)은 화소(PX)들에 초기화 전원 전압(VINT)을 공급할 수 있다. 초기화 라인(VIL)은 제1 방향(DR1)으로 연장되는 제1 초기화 도전 패턴(VIL1) 및 제2 방향(DR2)으로 연장되는 제2 초기화 도전 패턴(VIL2)을 포함할 수 있다. 즉, 초기화 라인(VIL)은 제1 초기화 도전 패턴(VIL1)과 제2 초기화 도전 패턴(VIL2)이 교차되는 그물 구조를 가질 수 있다. 설명의 편의 상, 제1 및 제2 초기화 도전 패턴들(VIL1, VIL2)은 각각 제1 및 제2 초기화 라인들(VIL1, VIL2)로 이해될 수 있다.
제1 초기화 도전 패턴(VIL1)은 제2 도전 패턴(PL2)과 동일한 층에 배치되어 제1 방향(DR1)으로 연장될 수 있다. 일 실시예에서, 제1 초기화 도전 패턴(VIL1)은 제7 컨택홀(CNT7)을 통해 제4 트랜지스터(T4)의 드레인 전극(또는 소스 전극) 및 제7 트랜지스터(T7)의 드레인 전극(또는 소스 전극)에 연결될 수 있다. 일 실시예에서, 도 3에 도시된 바와 같이, i번째 화소(PX)의 하단의 제1 초기화 도전 패턴(VIL1)은 제7 컨택홀(CNT7)을 통해 i번째 화소의 제7 트랜지스터(T7) 및 i+1번째 화소의 제4 트랜지스터(T4)와 동시에 연결될 수 있다.
제2 초기화 도전 패턴(VIL2)은 제3 도전 패턴(PL3)과 동일한 층에 배치될 수 있다. 제2 초기화 도전 패턴(VIL2)은 제8 컨택홀(CNT8)을 통해 제1 초기화 도전 패턴(VIL1)에 연결될 수 있다.
이와 같은 초기화 도전 패턴들(VIL1, VIL2)의 배치에 따라 기존의 초기화 도전 패턴들(VIL1, VIL2) 연결에 의한 기생 커패시턴스의 불균일성이 개선될 수 있다.
제1 내지 제7 트랜지스터들(T1 내지 T7) 각각은 반도체층의 패터닝에 의해 형성되는 액티브 패턴, 소스 전극, 및 드레인 전극, 및 게이트 전극층에 의해 형성되는 게이트 전극을 포함할 수 있다. 일 실시예예서, 액티브 패턴, 소스 전극, 및 드레인 전극은 불순물이 도핑되지 않거나 불순물이 도핑된 반도체층으로 형성될 수 있다. 예를 들면, 소스 전극 및 드레인 전극은 불순물이 도핑된 반도체층으로 이루어지며, 액티브 패턴은 불순물이 도핑되지 않은 반도체층으로 이루어질 수 있다. 제1 내지 제7 트랜지스터들(T1 내지 T7) 각각에 인가되는 전압에 따라 드레인 전극과 소스 전극은 임의로 정의될 수 있다.
스토리지 커패시터(Cst)는 게이트 전극들과 동일한 층에 배치되는 하부 전극(LE) 및 하부 전극(LE)과 중첩하며 제1 층간 절연막(IL1) 상에 배치된 상부 전극(UE)을 포함할 수 있다. 하부 전극(LE)은 제1 트랜지스터(T1)의 게이트 전극으로 이루어질 수 있다. 상부 전극(UE)은 제1 도전 패턴(PL1)으로 이루어질 수 있다.
하부 전극(LE)과 중첩하는 상부 전극(UE)은 개구(opening, hole)를 포함하지 않는다. 즉, 상부 전극(UE)을 형성하는 제1 도전 패턴(PL1)이 전원 라인(PL)을 형성하는 구성 외의 다른 구성(예를 들어, 트랜지스터들)과 연결되지 않으므로, 상하부 전극들(UE, LE)이 다른 구성들과 단락될 위험이 없다. 따라서, 본 발명의 실시예들에 따른 스토리지 커패시터(Cst)는 종래의 스토리지 커패시터에 존재하는 개구가 제거됨으로써, 개구 형성에 의한 커패시턴스 편차가 제거되고 커패시턴스(즉, 전극의 면적)가 증가될 수 있다. 따라서, 스토리지 커패시터(Cst)의 커패시턴스 편차 등으로 인한 표시 얼룩 및 영상 크로스토크(crosstalk)가 개선될 수 있다.
이하, 도 4 내지 도 6을 참조하여, 본 발명의 실시예들에 따른 표시 장치의 구조를 적층 순서에 따라 설명하기로 한다.
기판(SUB) 상에 액티브 패턴(ACT1 내지 ACT7, 이하 ACT)이 형성될 수 있다. 액티브 패턴(ACT)은 제1 내지 제7 액티브 패턴들(ACT1 내지 ACT7)을 포함할 수 있다. 제1 내지 제7 액티브 패턴들(ACT1 내지 ACT7)은 반도체 물질을 포함할 수 있다. 액티브 패턴(ACT)은 산화물 반도체, 무기물 반도체(예를 들면, 아몰퍼스 실리콘(amorphous silicon), 폴리 실리콘(poly silicon)) 또는 유기물 반도체 등을 포함할 수 있다.
액티브 패턴(ACT)이 형성된 기판(SUB) 상에는 게이트 절연막(GIL)이 제공될 수 있다. 게이트 절연막(GIL)은 유기 절연막 및 무기 절연막 중 적어도 하나를 포함할 수 있다. 예를 들면, 게이트 절연막(GIL)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 및 실리콘 산질화물(SiON) 중 적어도 하나를 포함하는 무기물로 형성될 수 있다.
게이트 절연막(GIL) 상에는 제1 내지 제7 트랜지스터들(T1 내지 T7) 각각의 제1 내지 제7 게이트 전극들(GE1 내지 GE7), 및 발광 제어 라인(ELi)이 배치될 수 있다. 일 실시예에서, 게이트 전극들(GE1 내지 GE7, 이하 GE)은 섬 형상의 도전 패턴일 수 있다. 게이트 전극들(GE) 및 발광 제어 라인(ELi)은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다.
제1 게이트 전극(GE1)은 스토리지 커패시터(Cst)의 하부 전극(LE)일 수 있다. 제5 게이트 전극(GE5)과 제6 게이트 전극(GE6)은 상기 발광 제어 라인(ELi)과 일체로 형성될 수 있다.
게이트 전극들(GE)이 형성된 게이트 절연막(GIL) 상에는 제1 층간 절연막(IL1)이 제공될 수 있다. 제1 층간 절연막(IL1)은 유기 절연막 및 무기 절연막 중 적어도 하나를 포함할 수 있다. 예를 들면, 제1 층간 절연막(IL1)은 게이트 절연막(GIL)과 동일한 물질을 포함할 수 있다.
제1 층간 절연막(IL1) 상에는 스토리지 커패시터(Cst)의 상부 전극(UE) 및 제1 전원 라인(PL1, 제1 도전 패턴)이 배치될 수 있다. 상부 전극(UE)은 상기 하부 전극(LE)을 커버할 수 있다. 상부 전극(UE)은 제1 층간 절연막(IL1)을 사이에 두고 하부 전극(LE)과 함께 스토리지 커패시터(Cst)를 구성할 수 있다. 상부 전극(UE)은 제1 전원 라인(PL1)의 일부일 수 있다. 제1 전원 라인(PL1)은 제1 방향(DR1)으로 연장될 수 있다. 제1 전원 라인(PL1)은 제1 전원 전압(ELVDD)을 전달할 수 있다.
상부 전극(UE) 및 제1 전원 라인(PL1)은 동일한 물질로 형성될 수 있다. 예를 들어, 상부 전극(UE) 및 제1 전원 라인(PL1)은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다.
상부 전극(UE) 및 제1 전원 라인(IPL)이 배치된 제1 층간 절연막(IL1) 상에는 제2 층간 절연막(IL2)이 제공될 수 있다. 제2 층간 절연막(IL2)은 유기 절연막 및 무기 절연막 중 적어도 하나를 포함할 수 있다.
제2 층간 절연막(IL2) 상에는 제1 내지 제3 주사 라인들(GI, GW, GB, 즉, SLi-1, SLi), 제2 전원 라인(PL2, 제2 도전 패턴), 및 제1 초기화 라인(VIL1, 제1 초기화 도전 패턴)이 배치될 수 있다. 제1 내지 제3 주사 라인들(GI, GW, GB), 제2 전원 라인(PL2), 및 제1 초기화 라인(VIL1)은 제1 방향(DR1)으로 연장될 수 있다. 제1 내지 제3 주사 라인들(GI, GW, GB), 제2 전원 라인(PL2), 및 제1 초기화 라인(VIL1)은 저저항 금속을 포함하는 동일한 물질로 형성될 수 있다. 일 실시예에서, 상기 저저항 금속은 티타늄(Ti)-알루미늄(Al)-티타늄(Ti) 순으로 적층된 알루미늄 합금 구조일 수 있다. 다만, 이는 예시적인 것으로서, 저저항 금속이 이에 한정되는 것은 아니다.
제1 내지 제3 주사 라인들(GI, GW, GB, 즉, SLi-1, SLi) 각각은 제1 및 제2 층간 절연막들(IL1, IL2)을 관통하는 컨택홀들(CNT3 내지 CNT6)을 통해 이에 대응하는 게이트 전극들에 연결될 수 있다. 제2 전원 라인(PL2)은 제1 및 제2 층간 절연막들(IL1, IL2)을 통해 제1 컨택홀(CNT1)을 통해 제1 전원 라인(PL1)에 연결될 수 있다. 제1 초기화 라인(VIL1)은 제1 및 제2 층간 절연막들(IL1, IL2)을 통해 제1 컨택홀(CNT1)을 통해 제7 컨택홀(CNT7)을 통해 제4 및 제7 게이트 전극들(GE4, GE7)에 연결될 수 있다.
제1 내지 제3 주사 라인들(GI, GW, GB), 제2 전원 라인(PL2, 제2 도전 패턴), 및 제1 초기화 라인(VIL1)이 배치된 제2 층간 절연막(IL2) 상에는 제3 층간 절연막(IL3)이 제공될 수 있다. 제3 층간 절연막(IL3)은 유기 절연막 및 무기 절연막 중 적어도 하나를 포함할 수 있다.
제3 층간 절연막(IL3) 상에는 제3 전원 라인(PL3, 제3 도전 패턴), 제2 초기화 라인(VIL2, 제2 초기화 도전 패턴), 및 데이터 라인(DLj)이 배치될 수 있다. 제3 전원 라인(PL3), 제2 초기화 라인(VIL2), 및 데이터 라인(DLj)은 제2 방향(DR2)으로 연장될 수 있다. 제3 전원 라인(PL3), 제2 초기화 라인(VIL2), 및 데이터 라인(DLj)은 저저항 금속을 포함하는 동일한 물질로 형성될 수 있다.
제3 전원 라인(PL3)은 제3 층간 절연막(IL3)을 관통하는 제2 컨택홀(CNT2)을 통해 제2 전원 라인(PL2)에 연결될 수 있다. 제2 초기화 라인(VIL2)은 제3 층간 절연막(IL3)을 관통하는 제8 컨택홀(CNT8)을 통해 제1 초기화 라인(VIL1)에 연결될 수 있다. 데이터 라인(DLj)은 제3 층간 절연막(IL3)을 관통하는 제12 컨택홀(CNT12)을 통해 제2 트랜지스터(T2)의 소스 전극(SE2) (또는 드레인 전극)에 연결될 수 있다.
제3 전원 라인(PL3), 제2 초기화 라인(VIL2), 및 데이터 라인(DLj)이 배치되는 제3 층간 절연막(IL3) 상에 보호층(PSV)이 제공될 수 있다. 보호층(PSV)은 유기 절연막 및 무기 절연막 중 적어도 하나를 포함할 수 있다. 예를 들면, 보호층(PSV)은 상기 유기 절연막을 포함할 수 있다.
보호층(PSV) 상에는 상기 유기 발광 소자(OLED)가 제공될 수 있다. 유기 발광 소자(OLED)는 제1 전극(AD), 제2 전극(CD), 및 제1 전극(AD)과 제2 전극(CD) 사이에 제공되는 발광층(EML)을 포함할 수 있다.
제1 전극(AD)은 보호층(PSV) 상에 배치될 수 있다. 제1 전극(AD)은 보호층(PSV)을 관통하는 제10 컨택홀(CNT10)을 통해 제1 브릿지 패턴(BRP1)에 연결될 수 있다. 여기서, 제1 브릿지 패턴(BRP1)은 제7 트랜지스터(T7)의 소스 전극(SE7)과 제1 전극(AD)을 연결시키기 위한 도전 패턴일 수 있다. 제1 브릿지 패턴(BRP1)은 제3 층간 절연막(IL3) 상에 배치될 수 있다.
제1 브릿지 패턴(BRP1)은 제3 층간 절연막(IL3)을 관통하는 제9 컨택홀(CNT9)을 통해 제2 브릿지 패턴(BRP2)에 연결될 수 있다. 제2 브릿지 패턴(BRP2)은 제2 층간 절연막(IL2)에 배치되는 도전 패턴일 수 있다. 제2 브릿지 패턴(BRP2)은 게이트 절연막(GIL), 제1 층간 절연막(IL1), 및 제2 층간 절연막(IL2)을 순차적으로 관통하는 제11 컨택홀(CNT11)을 통해 제7 트랜지스터(T7)의 소스 전극(SE7) (및 제6 트랜지스터(T6)의 드레인 전극)에 연결될 수 있다.
따라서, 제1 전극(AD)은 제1 및 제2 브릿지 패턴들(BRP1, BRP2)을 통해 최종적으로 통해 제7 트랜지스터(T7)의 소스 전극(SE7) 및 제6 트랜지스터(T6)의 드레인 전극에 연결될 수 있다.
상기 제1 전극(AD)이 형성된 보호층(PSV) 상에는 각 화소(PX)에 대응하도록 발광 영역을 정의하는 화소 정의막(PDL)이 제공될 수 있다. 화소 정의막(PDL)은 제1 전극(AD)의 상면을 노출하며 상기 화소(PX)의 둘레를 따라 보호층(PSV)으로부터 돌출될 수 있다. 일 실시예에서, 발광 영역은 화소 정의막(PDL)에 의해 노출되는 제1 전극(AD)의 상면으로 정의될 수 있다.
노출된 제1 전극(AD) 상에 발광층(EML)이 제공되며, 발광층(EML) 상에는 제2 전극(CD)이 제공될 수 있다. 제2 전극(CD) 상에는 제2 전극(CD)을 커버하는 봉지막(ECL)이 제공될 수 있다.
제1 전극(AD) 및 제2 전극(CD) 중 하나는 애노드(anode) 전극일 수 있으며, 다른 하나는 캐소드(cathode) 전극일 수 있다. 예를 들면, 제1 전극(AD)은 애노드 전극일 수 있으며, 제2 전극(CD)은 캐소드 전극일 수 있다.
제1 전극(AD)은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 사용하여 형성될 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 화소 정의막(PDL)은 유기 물질 또는 무기 물질로 이루어질 수 있다. 예시적인 실시예들에 있어서, 화소 정의막(180)은 유기 물질을 사용하여 형성될 수 있다. 제2 전극(CD)은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 사용하여 형성될 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다.
발광층(EML)은 광 생성층(light generation layer, LGL)을 포함하는 다층 박막 구조를 가질 수 있다. 예를 들면, 상기 발광층(EML)은 정공 주입층(hole injection layer, HIL), 정 정공 수송층(hole transport layer, HTL), 광 생성층, 정공 억제층(hole blocking layer, HBL), 전자 수송층(electron transport layer, ETL), 및 전자 주입층(electron injection layer, EIL)을 구비할 수 있다. 또한, 상기 발광층(EML) 중 정공 주입층, 정공 수송층, 정공 억제층, 전자 수송층, 및 전자 주입층은 서로 인접하는 화소들(PX)에 공통으로 배치되는 공통층일 수 있다.
상기 광 생성층에서 생성되는 광의 색상은 적색(red), 녹색(green), 청색(blue) 및 백색(white) 중 하나일 수 있으나, 본 실시예에서 이를 한정하는 것은 아니다. 예를 들어, 상기 광 생성층에서 생성되는 광의 색상은 마젠타(magenta), 시안(cyan), 옐로(yellow) 중 하나일 수도 있다.
도 7은 도 3 내지 도 6에 도시된 액티브 패턴, 소스 전극, 및 드레인 전극을 설명하기 위한 평면도이고, 도 8은 도 3 내지 도 6에 도시된 게이트 전극 및 발광 제어 라인을 설명하기 위한 평면도이다.
도 2 내지 도 8을 참조하면, 기판(SUB) 상에 제1 내지 제7 액티브 패턴들(ACT1 내지 ACT7), 제1 내지 제7 소스 전극들(SE1 내지 SE7), 및 제1 내지 제7 드레인 전극들(DE1 내지 DE7)을 포함하는 반도체층이 제공될 수 있다.
제1 내지 제7 액티브 패턴들(ACT1 내지 ACT7)은 동일한 층에 동일한 공정으로 형성될 수 있다. 제1 내지 제7 액티브 패턴들(ACT1 내지 ACT7)은 제1 내지 제7 트랜지스터들(T1 내지 T7)에 각각 대응할 수 있다.
제1 내지 제7 소스 전극들(SE1 내지 SE7)은 제1 내지 제7 트랜지스터들(T1 내지 T7)에 각각 대응할 수 있다. 제1 내지 제7 드레인 전극들(DE1 내지 DE7)은 제1 내지 제7 트랜지스터들(T1 내지 T7)에 각각 대응할 수 있다.
일 실시예에서, 제1 내지 제7 액티브 패턴들(ACT1 내지 ACT7)은 불순물이 도핑되지 않은 반도체층으로 이루어지고, 제1 내지 제7 소스 전극들(SE1 내지SE7) 및 제1 내지 제7 드레인 전극들(DE1 내지 DE7)은 불순물이 도핑된 반도체층으로 이루어질 수 있다.
제1 액티브 패턴(ACT1)의 일단은 제1 소스 전극(SE1)과 연결되고, 타단은 제1 드레인 전극(DE1)과 연결될 수 있다. 제2 액티브 패턴(ACT2)의 일단은 제2 소스 전극(SE2)과 연결되고, 타단은 제2 드레인 전극(DE2)과 연결될 수 있다. 제3 액티브 패턴(ACT3)의 일단은 제3 소스 전극(SE3)과 연결되고, 타단은 제3 드레인 전극(DE3)과 연결될 수 있다. 제4 액티브 패턴(ACT4)의 일단은 제4 소스 전극(SE4)과 연결되고, 타단은 제4 드레인 전극(DE4)과 연결될 수 있다. 제5 액티브 패턴(ACT5)의 일단은 제5 소스 전극(SE5)과 연결되고, 타단은 제5 드레인 전극(DE5)과 연결될 수 있다. 제6 액티브 패턴(ACT6)의 일단은 제6 소스 전극(SE6)과 연결되고, 타단은 제6 드레인 전극(DE5)과 연결될 수 있다. 제7 액티브 패턴(ACT7)의 일단은 제7 소스 전극(SE7)과 연결되고, 타단은 제7 드레인 전극(DE7)과 연결될 수 있다.
제1 액티브 패턴(ACT1)은 제1 방향(DR1)으로 연장된 바(bar) 형상을 가지며, 연장된 길이 방향을 따라 복수 회 절곡된 형상을 가질 수 있다. 제1 액티브 패턴(ACT1)은 평면 상에서 볼 때 상기 제1 게이트 전극(GE1)과 중첩할 수 있다. 제1 액티브 패턴(ACT1)이 길게 형성됨으로써 제1 트랜지스터(T1)의 채널 영역이 길게 형성될 수 있다. 이에 따라, 제1 트랜지스터(T1)에 인가되는 게이트 전압의 구동 범위가 넓어질 수 있다.
일 실시예에서, 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)는 누설 전류를 방지하기 위해 듀얼(dual) 게이트 구조로 제공될 수 있다. 제3 트랜지스터(T3)는 제3a 트랜지스터와 제3b 트랜지스터를 포함할 수 있다. 제3a 트랜지스터는 제3a 게이트 전극(GE3a), 제3a 액티브 패턴(ACT3a), 제3a 소스 전극(SE3a), 및 제3a 드레인 전극(DE3a)을 포함할 수 있다. 제3b 트랜지스터는 제3b 게이트 전극(GE3b), 제3b 액티브 패턴(ACT3b), 제3b 소스 전극(SE3b), 및 제3b 드레인 전극(DE3b)을 포함할 수 있다. 제4 트랜지스터는 제4a 트랜지스터와 제4b 트랜지스터를 포함할 수 있다. 제4a 트랜지스터는 제4a 게이트 전극(GE4a), 제4a 액티브 패턴(ACT4a), 제4a 소스 전극(SE4a), 및 제4a 드레인 전극(DE4a)을 포함할 수 있다. 제4b 트랜지스터는 제4b 게이트 전극(GE4b), 제4b 액티브 패턴(ACT4b), 제4b 소스 전극(SE4b), 및 제4b 드레인 전극(DE4b)을 포함할 수 있다.
반도체층이 형성된 게이트 절연막(GIL) 상에 제1 내지 제7 게이트 전극들(GE1 내지 GE7), 스토리지 커패시터(Cst)의 하부 전극(LE), 발광 제어 라인(ELi), 및 발광 제어 라인(ELi)이 형성될 수 있다. 제1 내지 제7 액티브 패턴들(ACT1 내지 ACT7)은 각각 반도체층의 제1 내지 제7 게이트 전극들(GE1 내지 GE7)과 중첩하는 부분에 대응할 수 있다.
제1 내지 제7 게이트 전극들(GE1 내지 GE7), 스토리지 커패시터(Cst)의 하부 전극(LE), 발광 제어 라인(ELi), 및 발광 제어 라인(ELi)은 동일한 물질 및 공정으로 동일한 층에 형성될 수 있다.
일 실시예에서, 제1, 제2, 제3, 제4 및 제7 게이트 전극들(GE1, GE2, GE3, GE4, GE7)은 섬 형상의 도전 패턴일 수 있다. 이에 따라, 의도치 않은 안테나 효과에 의한 영향이 감소될 수 있다.
즉, 게이트 전극들과 동일한 층에 배치되었던 종래의 주사 라인의 배치와 다르게 주사 라인들은 게이트 전극들과 다른 층에 배치될 수 있다. 제1, 제2, 제3, 제4 및 제7 게이트 전극들(GE1, GE2, GE3, GE4, GE7)은 컨택홀들을 통해 상부의 주사 라인들과 각각 연결될 수 있다.
하부 전극(LE)에는 제1 게이트 전극(GE1)이 제공되고, 발광 제어 라인(ELi)에는 제5 게이트 전극(GE5) 및 제6 게이트 전극(GE6)이 제공될 수 있다.
다만, 이는 예시적인 것으로서, 발광 제어 라인(ELi)의 배치가 이에 한정되는 것은 아니다. 일 실시예에서, 발광 제어 라인(ELi)은 주사 라인들 및 제2 도전 패턴(PL2, 제2 전원 라인))과 동일한 층에 동일한 물질 및 공정으로 형성될 수 있다. 예를 들어, 발광 제어 라인(ELi)은 제2 층간 절연막(IL2) 상에 배치되고, 소정의 콘택홀을 통해 제5 게이트 전극(GE5) 및 제6 게이트 전극(GE6)에 전기적으로 연결될 수 있다.
도 9는 도 3 내지 도 6에 도시된 전원 라인의 제1 도전 패턴을 설명하기 위한 평면도이다.
도 2 내지 도 9를 참조하면, 제1 내지 제7 게이트 전극들(GE1 내지 GE7), 스토리지 커패시터(Cst)의 하부 전극(LE), 발광 제어 라인(ELi), 및 발광 제어 라인(ELi)을 커버하는 제1 층간 절연막(IL1) 상에 제1 전원 라인(PL1, 제1 도전 패턴) 및 스토리지 커패시터(Cst)의 상부 전극(UE)이 배치될 수 있다.
일 실시예에서, 도 3에는 도시되지 않았으나, 제1 층간 절연막(IL1) 상에 차폐 패턴(SDP) 및 리페어 라인 패턴(RLP)이 더 형성될 수 있다(도 12에 도시됨). 제1 전원 라인(PL1), 스토리지 커패시터(Cst)의 상부 전극(UE), 차폐 패턴(SDP) 및 리페어 라인 패턴(RLP)은 동일한 층에 동일한 물질 및 공정으로 형성될 수 있다.
제1 전원 라인(PL1)은 제1 방향(DR1)으로 연장되며, 제1 전원 전압(ELVDD)을 전달할 수 있다.
제1 전원 라인(PL1)에는 상부 전극(UE)이 제공될 수 있다. 즉, 스토리지 커패시터(Cst)는 제1 층간 절연막(IL1)을 사이에 두는 하부 전극(LE)과 상부 전극(UE)에 의해 형성될 수 있다. 일 실시예에서, 상부 전극(UE)의 면적이 하부 전극(LE)의 면적보다 더 클 수 있다. 또한, 상부 전극(UE)은 개구(구멍)를 포함하지 않는다.
차폐 패턴(SDP)은 평면 상에서 데이터 라인(DLj)과 제1 트랜지스터(T1)의 게이트 노드(게이트 전극(GE1)) 사이에 이격하여 배치될 수 있다. 차폐 패턴(SDP)의 배치에 의해 데이터 라인(DLj)과 게이트 노드 사이의 전기적 영향(예를 들어, 커플링 커패시턴스)이 감소될 수 있다. 따라서, 영상 크로스토크가 개선될 수 있다.
리페어 라인 패턴(RLP)은 제1 방향(DR1)으로 연장될 수 있다. 리페어 라인 패턴(RLP)은 불량으로 판정된 화소 회로에 연결되었던 유기 발광 다이오드를 표시 영역 외부의 리페어 화소 회로에 연결시킬 수 있다. 예를 들어, 불량 화소 회로는 유기 발광 다이오드와 연결이 끊어지고, 해당 유기 발광 다이오드는 리페어 라인 패턴(RLP)을 통해 리페어 화소 회로에 전기적으로 연결될 수 있다.
도 10은 도 3 내지 도 6에 도시된 제1 내지 제3 주사 라인들, 전원 라인의 제2 도전 패턴, 및 제1 초기화 라인을 설명하기 위한 평면도이다.
도 2 내지 도 10을 참조하면, 전원 라인(PL1) 및 스토리지 커패시터(Cst)의 상부 전극(UE)을 커버하는 제2 층간 절연막(IL2) 상에 제1 내지 제3 주사 라인들(GI, GW, GB), 제2 전원 라인(PL2, 제2 도전 패턴), 및 제1 초기화 라인(VIL1, 제1 초기화 도전 패턴)이 배치될 수 있다.
일 실시예에서, 제2 층간 절연막(IL2) 상에 제2 내지 제4 브릿지 패턴들(BRP2 내지 BRP4)이 더 형성될 수 있다.
제2 내지 제4 브릿지 패턴들(BRP2 내지 BRP4), 제1 내지 제3 주사 라인들(GI, GW, GB), 제2 전원 라인(PL2), 및 제1 초기화 라인(VIL1)은 동일한 층에 동일한 물질 및 공정으로 형성되며, 복수의 컨택홀들을 통해 하부의 도전층들에 전기적으로 연결될 수 있다.
제1 주사 라인(GI)은 제1 방향(DR1)으로 연장되어 형성될 수 있다. 제1 주사 라인(GI)은 제3 컨택홀(CNT3)을 통해 제4 게이트 전극(GE4)에 연결될 수 있다.
제2 주사 라인(GW)은 제1 방향(DR1)으로 연장되어 형성될 수 있다. 제2 주사 라인(GW)은 제4 및 제5 컨택홀들(CNT4, CNT5)을 통해 제2 게이트 전극(GE2) 및 제3 게이트 전극(GE3)에 각각 연결될 수 있다. 예를 들어, 제2 주사 라인(GW)은 제4 컨택홀(CNT4)을 통해 j-1열 화소의 제3 트랜지스터(T3)의 게이트 전극 및 j열 화소의 제2 트랜지스터(T2)의 게이트 전극에 연결되고, 제5 컨택홀(CNT5)을 통해 j열 화소의 제3 트랜지스터(T3)의 게이트 전극 및 j+1열 화소의 제2 트랜지스터(T2)의 게이트 전극에 연결될 수 있다.
제3 주사 라인(GB)은 제1 방향(DR1)으로 연장되어 형성될 수 있다. 제3 주사 라인(GB)은 제6 컨택홀(CNT6)을 통해 제7 게이트 전극(GE7)에 연결될 수 있다.
이와 같이, 제1 내지 제3 주사 라인들(GI, GW, GB)은 저저항 물질(알루미늄 합금 등)로 형성되는 도전층(즉, 게이트 전극과 다른 층)에 형성되고, 컨택홀들을 통해 게이트 전극에 연결될 수 있다. 따라서, 제1 내지 제3 주사 라인들(GI, GW, GB)의 저항이 감소되어 RC 지연이 개선될 수 있다.
제2 전원 라인(PL2)은 제1 방향(DR1)으로 연장될 수 있다. 제2 전원 라인(PL2)은 제1 컨택홀(CNT1)을 통해 제1 전원 라인(PL1)에 연결될 수 있다. 제2 전원 라인(PL2)은 제13 컨택홀(CNT13)을 통해 제5 소스 전극(SE5)에 연결될 수 있다. 예를 들어, 제13 컨택홀(CNT13)은 게이트 절연막(GIL), 층간 절연막(IL1), 및 제2 층간 절연막(IL2)을 관통하며 형성될 수 있다.
일 실시예에서, 제1 전원 라인(PL1)의 하부 전극(LE)과 중첩하는 면적이 제2 전원 라인(PL2)의 하부 전극(LE)과 중첩하는 면적보다 클 수 있다. 다만, 이는 예시적인 것으로서, 제1 및 제2 전원 라인들(PL1, PL2)의 면적이 이에 한정되는 것은 아니다.
제1 및 제2 전원 라인들(PL1, PL2)은 가로 방향으로 적어도 일부가 중첩하여 연장되는 이중 배선 구조로 배치될 수 있다. 상기 이중 배선 구조 및 저저항 금속을 포함하는 제2 도전 패턴(PL2)에 의해 제1 방향(DR1)으로의 제1 전원 전압(ELVDD)의 전압 강하(즉, IR drop)가 감소될 수 있다. 따라서, 표시 장치(1000)의 휘도 균일도가 향상될 수 있다.
제1 초기화 라인(VIL1)은 제1 방향(DR1)으로 연장될 수 있다. 제1 초기화 라인(VIL1)은 제7 컨택홀(CH7)을 통해 제7 드레인 전극(DE7, 또는 제7 소스 전극(SE7)) 및 제4 드레인 전극(DE4, 또는 제4 소스 전극(SE4))에 연결될 수 있다. 예를 들어, 제1 초기화 라인(VIL1)은 제7 컨택홀(CH7)을 통해 i번째 화소(i행의 화소)의 제7 드레인 전극(DE7, 또는 제7 소스 전극(SE7)) 및 i+1번째 화소(i+1행의 화소)의 제4 드레인 전극(DE4, 또는 제4 소스 전극(SE4))에 연결될 수 있다.
일 실시예에서, 제1 초기화 라인(VIL1)은 제2 층간 절연막(IL2)을 관통하는 제14 컨택홀(CNT14)을 통해 차폐 패턴(SDP)에 연결될 수 있다. 따라서, 차폐 패턴(SDP)은 직류 전압인 초기화 전압(VINT)으로 플로팅되며, 이에 따라 데이터 라인(DLj)과 게이트 노드 사이의 전기적 영향이 제거될 수 있다.
제2 브릿지 패턴(BRP2)은 게이트 절연막(GIL), 제1 층간 절연막(IL1), 및 제2 층간 절연막(IL2)을 관통하는 제11 컨택홀(CNT11)을 통해 제7 소스 전극(SE7) (및 제6 드레인 전극(DE6)에 연결될 수 있다. 제2 브릿지 패턴(BRP2)은 제7 소스 전극(SE7)과 유기 발광 다이오드(OLED)의 제1 전극(AD) 사이의 전기적 연결을 매개할 수 있다.
제3 브릿지 패턴(BRP3)은 게이트 절연막(GIL), 제1 층간 절연막(IL1), 및 제2 층간 절연막(IL2)을 관통하는 제12 컨택홀(CNT12)을 통해 제2 소스 전극(SE2)에 연결될 수 있다. 제3 브릿지 패턴(BRP3)은 제2 소스 전극(SE2)과 데이터 라인(DLj) 사이의 전기적 연결을 매개할 수 있다.
제4 브릿지 패턴(BRP4)은 제1 층간 절연막(IL1) 및 제2 층간 절연막(IL2)을 관통하는 제15 컨택홀(CNT15)을 통해 제1 게이트 전극(GE1)에 연결될 수 있다. 또한, 제4 브릿지 패턴(BRP4)은 게이트 절연막(GIL), 제1 층간 절연막(IL1), 및 제2 층간 절연막(IL2)을 관통하는 제16 컨택홀(CNT16)을 통해 제3 드레인 전극(및 제4 소스 전극)에 연결될 수 있다. 즉, 제4 브릿지 패턴(BRP4)은 도 2의 화소(PX)의 제1 노드(N1)에 대응할 수 있다. 제4 브릿지 패턴(BRP4)은 제1 게이트 전극(GE1)과 제3 드레인 전극(및 제4 소스 전극) 사이의 전기적 연결을 매개할 수 있다.
도 11은 도 3 내지 도 6에 도시된 전원 라인의 제3 도전 패턴 및 데이터 라인, 및 제2 초기화 라인을 설명하기 위한 평면도이다.
도 2 내지 도 11을 참조하면, 제1 내지 제3 주사 라인들(GI, GW, GB), 제2 전원 라인(PL2), 및 제1 초기화 라인(VIL1)을 커버하는 제3 층간 절연막(IL3) 상에 데이터 라인(DLj-1, DLj, …), 제3 전원 라인(PL3, 제3 도전 패턴), 및 제2 초기화 라인(VIL2, 제2 초기화 도전 패턴)이 배치될 수 있다.
일 실시예에서, 제3 층간 절연막(IL3) 상에 제1 브릿지 패턴(BRP1)이 더 형성될 수 있다.
제1 브릿지 패턴(BRP1), 데이터 라인(DLj-1, DLj, …), 제3 전원 라인(PL3), 및 제2 초기화 라인(VIL2)은 동일한 층에 동일한 물질 및 공정으로 형성되며, 복수의 컨택홀들을 통해 하부의 도전층들에 전기적으로 연결될 수 있다.
데이터 라인(DLj)은 제2 방향(DR2)으로 연장되어 형성될 수 있다. 데이터 라인(DLj)은 제3 층간 절연막(IL3)을 관통하는 컨택홀(CNT12')을 통해 제3 브릿지 패턴(BRP3)에 연결될 수 있다. 따라서, 데이터 라인(DLj)은 최종적으로 제2 소스 전극(SE2)에 연결될 수 있다. 데이터 라인(DLj)을 통해 전달되는 데이터 신호는 제2 트랜지스터(T2)(예를 들어, 제2 소스 전극(SE2))를 통해 화소(PX)에 공급될 수 있다.
제3 전원 라인(PL3)은 제2 방향(DR2)으로 연장되어 형성될 수 있다. 제3 전원 라인(PL3)은 제1 전원 전압(ELVDD)을 제2 방향(DR2)으로 전달할 수 있다.
제3 전원 라인(PL3)은 제3 층간 절연막(IL3)을 관통하는 제2 컨택홀(CNT2)을 통해 제2 전원 라인(PL2)에 연결될 수 있다. 제3 전원 라인(PL3)은 최종적으로 제1 전원 라인(PL1), 제5 소스 전극(SE5), 및 스토리지 커패시터(Cst)의 상부 전극(UE)과 연결될 수 있다.
제1 내지 제3 전원 라인(PL1 내지 PL3)의 연결 관계에 의해 전원 라인(PL)은 표시 영역(도 1의 DA)에서 그물 구조로 배치될 수 있다.
제2 초기화 라인(VIL2)은 제2 방향(DR2)으로 연장되어 형성될 수 있다. 제2 초기화 라인(VIL2)은 제3 층간 절연막(IL3)을 관통하는 제8 컨택홀(CNT8)을 통해 제1 초기화 라인(VIL1)에 연결될 수 있다. 제1 및 제2 초기화 라인(VIL1, VIL2)의 연결 관계에 의해 초기화 라인(VIL)은 표시 영역(도 1의 DA)에서 그물 구조로 배치될 수 있다.
일 실시예에서, 개구율 확보를 위해 제2 초기화 라인(VIL2)은 2 개의 화소열 당 하나씩 배치될 수 있다.
제1 브릿지 패턴(BRP1)은 제3 층간 절연막(IL3)을 관통하는 제9 컨택홀(CNT9)을 통해 제2 브릿지 패턴(BRP2)에 연결될 수 있다. 제1 브릿지 패턴(BRP1)은 제2 브릿지 패턴(BRP2)과 함께 제7 소스 전극(SE7)과 유기 발광 다이오드(OLED)의 제1 전극(AD) 사이의 전기적 연결을 매개할 수 있다.
도 12는 도 2의 화소의 다른 일 예를 나타내는 레이아웃 도면이고, 도 13은 도 12의 IV-IV' 라인에 따른 단면도이다.
도 12에서는 도 3을 참조하여 설명한 구성 요소들에 대해 동일한 참조 부호들을 사용하며, 이러한 구성 요소들에 대한 중복되는 설명은 생략하기로 한다. 또한, 도 12의 화소는 차폐 패턴(SDP) 및 리페어 라인 패턴(RLP)을 제외하면, 도 1의 커버 윈도우(100)와 실질적으로 동일하거나 유사한 구성을 가질 수 있다.
도 2 내지 도 12를 참조하면, 표시 장치(1000)는 기판(SUB), 복수의 도전 라인들, 및 상기 도전 라인들에 연결되는 화소(PX)를 포함할 수 있다.
차폐 패턴(SDP) 및 리페어 라인 패턴(RLP)은 제1 전원 라인(PL1), 스토리지 커패시터(Cst)의 상부 전극(UE)과 동일한 층에 동일한 물질 및 공정으로 형성될 수 있다.
차폐 패턴(SDP)은 평면 상에서 데이터 라인(DLj)과 제1 트랜지스터(T1)의 게이트 노드(도 2의 N1, 예를 들어, 제4 브릿지 패턴(BRP4))) 사이에 이격하여 배치될 수 있다. 차폐 패턴(SDP)은 제14 컨택홀(CNT14)을 통해 제1 초기화 라인(VIL1)에 연결되며, 일 단은 플로팅될 수 있다.
차폐 패턴(SDP)의 배치에 의해 데이터 라인(DLj)과 게이트 노드 사이의 전기적 영향(예를 들어, 커플링 커패시턴스)이 감소될 수 있다. 따라서, 영상 크로스토크가 개선될 수 있다.
리페어 라인 패턴(RLP)은 제1 방향(DR1)으로 연장될 수 있다. 리페어 라인 패턴(RLP)은 불량으로 판정된 화소 회로에 연결되었던 유기 발광 다이오드를 표시 영역 외부의 리페어 화소 회로에 연결시킬 수 있다. 예를 들어, 불량 화소 회로는 유기 발광 다이오드와 연결이 끊어지고, 해당 유기 발광 다이오드는 리페어 라인 패턴(RLP)을 통해 상기 리페어 화소 회로에 전기적으로 연결될 수 있다.
도 14는 도 1의 표시 장치에 포함되는 전원 라인의 일 예를 나타내는 레이아웃 도면이다.
도 1, 도 3, 도 9, 도 10, 도 11, 및 도 14를 참조하면, 표시 장치(1000)는 제1 전원 전압(ELVDD)을 화소(PX)들에 제공하는 복수의 전원 라인(PL)들을 포함할 수 있다.
전원 라인(PL)은 서로 전기적으로 연결되는 제1 내지 제3 도전 패턴들(PL1 내지 PL3, 이하, 제1 내지 제3 전원 라인들)을 포함할 수 있다.
제1 전원 라인(PL1)은 제1 층간 절연막(IL1) 상에 제1 방향(DR1)으로 연장되어 배치될 수 있다. 예를 들어, 제1 방향(DR1)은 수평 방향(또는 화소행 방향)이고, 제2 방향(DR2)은 제1 방향(DR1)과 교차하는 수직 방향(또는 화소열 방향)일 수 있다. 일 실시예에서, 제1 전원 라인(PL1)의 일부는 스토리지 커패시터(Cst)의 상부 전극(UE)일 수 있다. 제1 전원 라인(PL1)의 면적은 제2 전원 라인(PL2)의 면적보다 클 수 있다. 따라서, 제1 전원 라인(PL1)의 저항이 감소될 수 있다.
제2 전원 라인(PL2)은 제2 층간 절연막(IL2) 상에 제1 방향(DR1)으로 연장되어 배치될 수 있다. 제2 전원 라인(PL2)은 제1 컨택홀(CNT1)을 통해 제1 전원 라인(PL1)에 전기적으로 연결될 수 있다.
제2 전원 라인(PL2)은 저저항 금속으로 형성되기 때문에 제1 전원 라인(PL1)의 제2 방향(DR2)으로의 폭(또는 면적)보다 작아도 무방하다.
제3 전원 라인(PL3)은 제3 층간 절연막(IL3) 상에 제2 방향(DR2)으로 연장되어 배치될 수 있다. 제3 전원 라인(PL3)은 제2 컨택홀(CNT2)을 통해 제2 전원 라인(PL1)에 전기적으로 연결될 수 있다. 결과적으로, 제1 내지 제3 전원 라인들(PL1 내지 PL3)은 모두 전기적으로 연결될 수 있다. 다만, 이는 예시적인 것으로서, 제1 내지 제3 전원 라인들(PL1 내지 PL3)의 적층 순서가 이에 한정되는 것은 아니다. 또한, 제2 방향(DR2)으로 연장되는 전원 라인이 이중 배선 구조를 가질 수도 있다. 또한, 전원 라인들은 일 방향으로 삼중 이상의 다중 중첩 배선 구조를 가질 수도 있다.
이와 같이, 전원 라인(PL)은 제1 내지 제3 전원 라인들(PL1 내지 PL3)의 연결에 의해 3개의 도전층들로 형성되는 그물(mesh) 구조를 가질 수 있다. 또한, 제1 및 제2 전원 라인들(PL1, PL2)은 제1 방향(DR1)으로 적어도 일부가 중첩하여 연장되는 이중 배선 구조로 배치될 수 있다. 따라서, 제1 전원 전압(ELVDD)의 전압 강하(즉, IR drop)가 감소될 수 있다. 따라서, 표시 장치(1000)의 휘도 균일도가 향상될 수 있다.
도 15는 도 1의 표시 장치에 포함되는 주사 라인들의 일 예를 나타내는 레이아웃 도면이다.
도 1, 도 2, 도 3, 도 8, 도 10, 및 도 15를 참조하면, 표시 장치(1000)는 주사 신호를 화소(PX)들에 제공하는 복수의 주사 라인들(GI, GW, GB)을 포함할 수 있다.
제1 내지 제3 주사 라인들(GI, GW, GB)은 제1 방향(DR1)으로 연장되며, 제2 층간 절연막(IL2) 상에 배치될 수 있다. 제1 내지 제3 주사 라인들(GI, GW, GB)은 소정의 컨택홀들(CNT3, CNT4, CNT5, CNT6)을 통해 이에 대응하는 게이트 전극들(GE2, GE3, GE4, GE7)에 전기적으로 연결될 수 있다.
제1 내지 제3 주사 라인들(GI, GW, GB)이 저저항 물질을 포함하는 도전층으로 형성됨으로써 저항이 감소될 수 있다. 따라서, 주사 신호의 RC 지연이 개선될 수 있다. 주사 라인들(GI, GW, GB)이 게이트 전극과 제2 층간 절연막(IL2) 상의 도전 패턴들 사이의 브릿지 구조를 통해 형성되므로, 주변 간섭 및 정전기로부터의 영향이 감소될 수 있다.
한편, 일 실시예에서, 발광 제어 라인(ELi) 또한 제2 층간 절연막(IL2) 상에 배치될 수 있다. 즉, 발광 제어 라인(ELi)이 제1 내지 제3 주사 라인들(GI, GW, GB)과 동일한 층에 동일한 물질로 형성될 수도 있다.
도 16은 도 1의 표시 장치에 포함되는 주사 라인들의 다른 일 예를 나타내는 레이아웃 도면이다.
도 16에서는 도 15를 참조하여 설명한 구성 요소들에 대해 동일한 참조 부호들을 사용하며, 이러한 구성 요소들에 대한 중복되는 설명은 생략하기로 한다. 또한, 도 16의 주사 라인들은 제3 주사 라인(GB)을 제외하면, 도 15의 주사 라인들과 실질적으로 동일하거나 유사한 구성을 가질 수 있다.
도 16을 참조하면, 제3 주사 라인(GB)은 발광 제어 라인(EM)과 동일한 층에 동일한 물질 및 공정으로 형성될 수 있다.
제3 주사 라인(GB)은 데이터 기입 전 또는 후에 유기 발광 다이오드(OLED)의 제1 전극(AD)의 초기화를 제어하기 위한 것으로, RC 지연의 영향을 덜 받는다. 또한, 발광 제어 라인(EM)으로 전달되는 발광 제어 신호는 충분히 긴 턴-온 상태와 턴-오프 상태를 가지므로, RC 지연의 영향을 덜 받는다. 따라서, 제3 주사 라인(GB) 및 발광 제어 라인(EM)은 게이트 전극과 동일한 층에 소정의 게이트 전극과 일체로 형성될 수 있다.
다만, 이는 예시적인 것으로서, 제1 및 제2 주사 라인들(GI, GW) 중 적어도 하나가 게이트 전극과 동일한 층에 형성될 수도 있다. 이 때, 게이트 전극과 동일한 층에 형성되지 않은 주사 라인은 제2 도전 패턴(PL2)과 동일한 층에 형성될 수 있다. 도 17은 도 2의 화소일 예를 나타내는 레이아웃 도면이고, 도 18은 도 1의 표시 장치에 포함되는 전원 라인의 일 예를 나타내는 레이아웃 도면이다.
도 17 및 도 18에서는 도 3을 참조하여 설명한 구성 요소들에 대해 동일한 참조 부호들을 사용하며, 이러한 구성 요소들에 대한 중복되는 설명은 생략하기로 한다. 또한, 도 17의 화소는 도전 패턴들의 일부 배치 위치를 제외하면, 도 3의 화소와 실질적으로 동일하거나 유사한 구성을 가질 수 있다.
도 1, 도 17, 및 도 18을 참조하면, 표시 장치(1000)는 기판(SUB), 복수의 도전 라인들, 및 상기 도전 라인들에 연결되는 화소(PX)를 포함할 수 있다.
화소(PX)는 제1 내지 제7 트랜지스터들(T1 내지 T7) 및 스토리지 커패시터(Cst)로 구성되는 화소 회로 및 화소 회로에 연결되는 유기 발광 다이오드를 포함할 수 있다. 화소 회로는 주사 라인들(SLi, SLi-1), 데이터 라인(DLj), 전원 라인(PL), 및 초기화 라인(VIL)에 전기적으로 연결될 수 있다.
도 17의 화소(PX) 및 표시 장치에 포함되는 j번째 데이터 라인(DLj)은 홀수 행의 화소들에 연결되고, j+1번째 데이터 라인(DLj+1)은 짝수 행의 화소들에 연결될 수 있다. 따라서, 하나의 화소에 두 개의 데이터 라인들(DLj DLj+1)이 중첩할 수 있다.
도 18에 도시된 바와 같이, 전원 라인(PL)은 제1 내지 제3 전원 라인들(PL1, PL2, PL3)을 포함할 수 있다. 제1 전원 라인(PL1)과 제2 전원 라인(PL2)은 수평 방향으로 연장되고, 제3 전원 라인(PL3)은 수직 방향으로 연장될 수 있다.
제1 및 제2 전원 라인들(PL1, Pl2)은 서로 다른 층에 배치되고, 제1 및 제2 컨택홀들(CNT1, CNT2)을 통해 서로 전기적으로 연결될 수 있다. 예를 들어, 제1 컨택홀(CNT1)을 통해 제1 및 제2 전원 라인들(PL1, PL2)이 서로 연결되고, 제2 컨택홀(CNT2)을 통해 제2 및 제3 전원 라인들(PL2, PL3)이 서로 연결될 수 있다.
제1 및 제2 전원 라인들(PL1, PL2)이 수평 방향으로 이중 배선 구조로 배치됨으로써, 제1 전원 전압(ELVDD)의 전압 강하(즉, IR drop)가 감소될 수 있다. 따라서, 표시 장치(1000)의 휘도 균일도가 향상될 수 있다.
상술한 바와 같이, 본 발명의 실시예들에 따른 표시 장치(1000)의 전원 라인(PL)은 일 방향으로 적어도 일부가 중첩하여 연장되는 이중 배선 구조를 가짐으로써 제1 전원 전압(ELVDD)의 전압 강하(즉, IR drop)가 감소될 수 있다.
또한, 제1 내지 제3 주사 라인들(GI, GW, GB)은 알루미늄 합금 등의 저저항 금속 물질로 형성될 수 있다. 따라서, 주사 라인들(GI, GW, GB)의 저항이 감소되어 주사 신호의 RC 지연이 저감될 수 있다. 또한, 적어도 하나의 주사 라인들(GI, GW, GB)이 저저항 물질(알루미늄 합금 등)로 형성되는 도전층(즉, 게이트 전극과 다른 층)에 형성되고 컨택홀들을 통해 게이트 전극에 연결되므로, 주사 라인들(GI, GW, GB)의 저항이 감소되어 RC 지연이 개선되고, 주변 간섭 및 정전기로부터의 영향이 감소될 수 있다.
나아가, 본 발명의 실시예들에 따른 스토리지 커패시터(Cst)는 종래의 스토리지 커패시터에 존재하는 개구가 제거됨으로써, 개구 형성에 의한 커패시턴스 편차가 제거되고 커패시턴스(즉, 전극의 면적)가 증가될 수 있다. 따라서, 스토리지 커패시터(Cst)의 커패시턴스 편차 등으로 인한 표시 얼룩 및 영상 크로스토크(crosstalk)가 개선될 수 있다.
도 19는 도 1의 표시 장치에 포함되는 초기화 라인들의 일 예를 나타내는 레이아웃 도면이다.
도 1, 도 4, 도 11, 및 도 19를 참조하면, 초기화 라인은 제1 방향(DR1)으로 연장되는 제1 초기화 라인(VIL1, 제1 초기화 도전 패턴)과 제2 방향(DR2)으로 연장되는 제2 초기화 라인(VIL2, 제2 초기화 도전 패턴)을 포함할 수 있다.
제1 및 제2 초기화 라인(VIL1, VIL2)의 연결 관계에 의해 초기화 라인(VIL)은 표시 영역(도 1의 DA)에서 그물 구조(메쉬 패턴)로 배치될 수 있다.
일 실시예에서, 제1 초기화 라인(VIL1)은 액티브 패턴과 동일한 층에 동일한 물질로 형성될 수 있다. 예를 들어, 제1 초기화 라인(VIL1)은 불순물이 도칭된 반도체층으로 이루어질 수 있다.
제2 초기화 라인(VIL2)은 제3 층간 절연막(IL3) 상에 배치될 수 있다. 제2 초기화 라인(VIL2)은 제3 도전 패턴(PL3)과 동일한 층에 동일한 물질로 형성될 수 있다.
일 실시예에서, 제2 초기화 라인(VIL2)은 제1 내지 제3 층간 절연막들(IL1, IL2, IL3) 및 게이트 절연막(GIL)을 관통하는 컨택홀(CNT)을 통해 제1 초기화 라인(VIL1)에 연결될 수 있다.
다만, 이는 예시적인 것으로서, 제1 초기화 라인(VIL1)이 이에 한정되는 것은 아니다. 예를 들어, 제1 초기화 라인(VIL1)은 제2 층간 절연막(VIL2) 상에 배치되는 제2 도전 패턴(PL2)과 동일한 층에 더 형성될 수 있다. 제2 층간 절연막(VIL2) 상에 배치되는 제1 초기화 라인은 소정의 컨택홀을 통해 액티브 패턴과 동일한 층에 배치되는 제1 초기화 라인(VIL1) 및/또는 제2 초기화 라인(VIL2)과 연결될 수 있다.
본 발명은 표시 장치 및 이를 포함하는 전자 기기에 적용될 수 있다. 예를 들면, 상기 유기 발광 표시 장치는 컴퓨터, 휴대폰, 스마트폰, 스마트패드, 등의 전자 기기뿐만 아니라, 자동차용 네비게이션 또는 헤드 업(Head up) 디스플레이 등에도 적용될 수 있다. 또한, 신체에 부착 가능한 웨어러블(wearable) 디스플레이 장치에도 적용될 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
SUB: 기판 NDA: 비표시 영역
DA: 표시 영역 PX: 화소
PL: 전원 라인 VIL: 초기화 라인

Claims (27)

  1. 표시 영역 및 비표시 영역을 포함하는 기판;
    상기 표시 영역에 제공되며, 적어도 하나의 트랜지스터, 상기 적어도 하나의 트랜지스터에 연결되는 스토리지 커패시터, 및 상기 적어도 하나의 트랜지스터에 연결되는 발광 소자를 각각 포함하는 복수의 화소들;
    상기 화소들 각각에 연결되어 제1 방향으로 연장되는 복수의 주사 라인들;
    상기 화소들 각각에 연결되어 제2 방향으로 연장되는 데이터 라인; 및
    상기 발광 소자에 제1 전원 전압을 공급하는 전원 라인을 포함하고,
    상기 적어도 하나의 트랜지스터는 상기 기판 상에 제공되는 액티브 패턴, 상기 액티브 패턴에 각각 연결된 소스 전극 및 드레인 전극, 게이트 절연막을 사이에 두고 상기 액티브 패턴 상에 중첩하여 제공되는 게이트 전극, 상기 게이트 전극을 커버하고 순차 적층된 제1 층간 절연막, 제2 층간 절연막 및 제3 층간 절연막을 포함하는 층간 절연막, 및 상기 층간 절연막 상에 제공되는 보호층을 포함하며,
    상기 전원 라인은
    상기 제1 방향으로 연장되고, 상기 제1 층간 절연막 상에 제공되는 제1 도전 패턴;
    상기 제1 방향으로 연장되고, 상기 제2 층간 절연막 상에 제공되며, 제1 컨택홀을 통해 상기 제1 도전 패턴에 연결되는 제2 도전 패턴; 및
    상기 제2 방향으로 연장되고, 상기 제3 층간 절연막 상에 제공되며, 제2 컨택홀을 통해 상기 제2 도전 패턴에 연결되는 제3 도전 패턴을 포함하는 것을 특징으로 하는 표시 장치.
  2. 제 1 항에 있어서, 상기 스토리지 커패시터는
    상기 게이트 전극과 동일한 층에 배치되는 하부 전극; 및
    상기 하부 전극과 중첩하고, 상기 제1 층간 절연막 상에 배치되는 상부 전극을 포함하는 것을 특징으로 하는 표시 장치.
  3. 제 1 항에 있어서, 상기 제1 도전 패턴 및 상기 제2 도전 패턴은 상기 스토리지 커패시터의 하부 전극의 적어도 일부와 서로 중첩하는 것을 특징으로 하는 표시 장치.
  4. 제 2 항에 있어서, 상기 제1 도전 패턴의 상기 하부 전극과 중첩하는 면적이 상기 제2 도전 패턴의 상기 하부 전극과 중첩하는 면적보다 큰 것을 특징으로 하는 표시 장치.
  5. 제 2 항에 있어서, 평면 상에서, 상기 상부 전극은 개구(opening)를 갖지 않는 것을 특징으로 하는 표시 장치.
  6. 제 1 항에 있어서, 상기 전원 라인은 상기 제1 내지 제3 도전 패턴들의 연결에 의한 그물 구조를 갖는 것을 특징으로 하는 표시 장치.
  7. 제 1 항에 있어서, 상기 주사 라인들의 적어도 일부는 상기 제2 도전 패턴과 동일한 층에 배치되고, 상기 게이트 전극에 연결되는 것을 특징으로 하는 표시 장치.
  8. 제 7 항에 있어서, 상기 주사 라인들의 나머지 일부는 상기 게이트 전극과 동일한 층에 배치되는 것을 특징으로 하는 표시 장치.
  9. 제 7 항에 있어서, 상기 게이트 전극은 섬(island) 형상의 도전 패턴인 것을 특징으로 하는 표시 장치.
  10. 제 7 항에 있어서, 상기 주사 라인들의 적어도 하나는 알루미늄 합금을 포함하는 것을 특징으로 하는 표시 장치.
  11. 제 7 항에 있어서, 상기 화소들 각각에 연결되어 제1 방향으로 연장되는 발광 제어 라인을 더 포함하는 것을 특징으로 하는 표시 장치.
  12. 제 10 항에 있어서, 상기 발광 제어 라인은 상기 게이트 전극과 동일한 층에 배치되는 것을 특징으로 하는 표시 장치.
  13. 제 10 항에 있어서, 상기 발광 제어 라인은 상기 제2 도전 패턴과 동일한 층에 배치되는 것을 특징으로 하는 표시 장치.
  14. 제 1 항에 있어서,
    상기 화소들에 초기화 전압을 공급하는 초기화 라인을 더 포함하고,
    상기 초기화 라인은 상기 제2 도전 패턴과 동일한 층에 배치되어 상기 제1 방향으로 연장되는 제1 초기화 도전 패턴을 포함하는 것을 특징으로 하는 표시 장치.
  15. 제 14 항에 있어서, 상기 초기화 라인은 상기 제3 도전 패턴과 동일한 층에 배치되어 상기 제2 방향으로 연장되는 제2 초기화 도전 패턴을 더 포함하는 것을 특징으로 하는 표시 장치.
  16. 제 14 항에 있어서,
    상기 제1 도전 패턴과 동일한 층에 배치되고, 상기 제2 초기화 도전 패턴에 연결되는 차폐 패턴을 더 포함하는 것을 특징으로 하는 표시 장치.
  17. 제 16 항에 있어서, 상기 적어도 하나의 트랜지스터는 상기 발광 소자로 흐르는 구동 전류를 제어하는 구동 트랜지스터를 포함하고,
    평면 상에서, 상기 차폐 패턴은 상기 데이터 라인과 상기 구동 트랜지스터의 게이트 노드 사이에 위치하는 부분을 포함하는 것을 특징으로 하는 표시 장치.
  18. 제 1 항에 있어서,
    상기 화소들에 초기화 전압을 공급하는 초기화 라인을 더 포함하고,
    상기 초기화 라인은
    상기 액티브 패턴과 동일한 층에 배치되어 상기 제1 방향으로 연장되는 제1 초기화 도전 패턴; 및
    상기 제3 도전 패턴과 동일한 층에 배치되어 상기 제2 방향으로 연장되는 제2 초기화 도전 패턴을 포함하는 것을 특징으로 하는 표시 장치.
  19. 표시 영역 및 비표시 영역을 포함하는 기판;
    상기 표시 영역에 제공되며, 적어도 하나의 트랜지스터, 상기 적어도 하나의 트랜지스터에 연결되는 스토리지 커패시터, 및 상기 적어도 하나의 트랜지스터에 연결되는 발광 소자를 각각 포함하는 복수의 화소들;
    상기 화소들 각각에 연결되어 제1 방향으로 연장되는 복수의 주사 라인들;
    상기 화소들 각각에 연결되어 제2 방향으로 연장되는 데이터 라인; 및
    상기 발광 소자에 제1 전원 전압을 공급하는 전원 라인을 포함하고,
    상기 적어도 하나의 트랜지스터는 상기 기판 상에 제공되는 액티브 패턴, 상기 액티브 패턴에 각각 연결된 소스 전극 및 드레인 전극, 게이트 절연막을 사이에 두고 상기 액티브 패턴 상에 중첩하여 제공되는 게이트 전극, 상기 게이트 전극을 커버하고 순차 적층된 제1 층간 절연막, 제2 층간 절연막 및 제3 층간 절연막을 포함하는 층간 절연막, 및 상기 층간 절연막 상에 제공되는 보호층을 포함하며,
    상기 주사 라인들 중 적어도 하나는 상기 제2 층간 절연막 상에 배치되고, 컨택홀을 통해 상기 게이트 전극에 연결되는 것을 특징으로 하는 표시 장치.
  20. 제 19 항에 있어서, 상기 주사 라인들 중 적어도 하나에 연결되는 상기 게이트 전극은 섬(island) 형상의 도전 패턴인 것을 특징으로 하는 표시 장치.
  21. 제 19 항에 있어서, 상기 전원 라인은
    상기 제1 방향으로 연장되고, 상기 제1 층간 절연막 상에 제공되는 제1 도전 패턴;
    상기 제1 방향으로 연장되고, 상기 제2 층간 절연막 상에 제공되며, 상기 제1 도전 패턴에 연결되는 제2 도전 패턴; 및
    상기 제2 방향으로 연장되고, 상기 제3 층간 절연막 상에 제공되며, 상기 제2 도전 패턴에 연결되는 제3 도전 패턴을 포함하는 것을 특징으로 하는 표시 장치.
  22. 제 21 항에 있어서, 상기 제1 도전 패턴의 면적이 상기 제2 도전 패턴의 면적보다 큰 것을 특징으로 하는 표시 장치.
  23. 제 21 항에 있어서, 상기 제2 도전 패턴과 상기 제3 도전 패턴의 저항이 상기 제1 도전 패턴의 저항보다 작은 것을 특징으로 하는 표시 장치.
  24. 제 19 항에 있어서, 상기 화소들 각각에 연결되어 제1 방향으로 연장되는 발광 제어 라인을 더 포함하는 것을 특징으로 하는 표시 장치.
  25. 제 19 항에 있어서, 상기 발광 제어 라인은 상기 게이트 전극과 동일한 층에 배치되는 것을 특징으로 하는 표시 장치.
  26. 제 19 항에 있어서, 상기 스토리지 커패시터는
    상기 게이트 전극과 동일한 층 상에 배치되는 하부 전극; 및
    상기 하부 전극과 중첩하고, 상기 제1 층간 절연막 상에 배치되는 상부 전극을 포함하며,
    평면 상에서, 상기 상부 전극은 개구를 갖지 않는 것을 특징으로 하는 표시 장치.
  27. 제 19 항에 있어서,
    상기 화소들에 초기화 전압을 공급하는 초기화 라인을 더 포함하고,
    상기 초기화 라인은
    상기 제2 층간 절연막 상에 배치되어 상기 제1 방향으로 연장되는 제1 초기화 도전 패턴; 및
    상기 제3 층간 절연막 상에 배치되어 상기 제2 방향으로 연장되는 제2 초기화 도전 패턴을 포함하는 것을 특징으로 하는 표시 장치.
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