KR102659422B1 - 유기발광 표시장치 및 그 제조 방법 - Google Patents

유기발광 표시장치 및 그 제조 방법 Download PDF

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Abstract

본 발명의 일 실시예는, 제1 영역, 제2 영역 및 상기 제1 영역과 제2 영역 사이에 배치된 벤딩부를 포함하는 기판, 상기 기판의 상기 제1 영역에 배치된 화소, 상기 기판의 상기 제2 영역에 배치된 단자, 상기 기판의 상기 벤딩부 상에 배치되며, 상기 제1 영역으로부터 상기 제2 영역까지 연장된 제1 도전선, 상기 제1 도전선 상에 배치된 제1 유기막, 상기 벤딩부 이외의 영역에서 상기 제1 유기막 상에 배치된 제2 무기막, 및 상기 제1 유기막 및 상기 제2 무기막 상에 배치되며 상기 제1 도전선과 중첩하여 상기 제1 영역으로부터 상기 제2 영역까지 연장된 제2 도전선을 포함하고, 상기 제1 도전선과 상기 제2 도전선은 상기 제1 영역 및 상기 제2 영역 중 적어도 하나에서 서로 접촉하는 표시장치를 제공한다.

Description

유기발광 표시장치 및 그 제조 방법{ORGANIC LIGHT EMITTING DIODE DISPLAY AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 유기발광 표시장치 및 그 제조 방법에 대한 것으로, 특히, 높은 휘도를 갖는 유기발광 표시장치 및 그 제조 방법에 대한 것이다.
유기발광 표시장치(organic light emitting display device)는 빛을 방출하는 유기 발광 소자(organic light emitting diode)를 가지고 화상을 표시하는 자발광형 표시장치다. 유기발광 표시장치는 낮은 소비전력, 높은 휘도 및 높은 반응속도 등의 특성을 가지므로 현재 표시장치로 주목받고 있다.
최근 대면적과 고해상도를 가지면서 우수한 표시 품질을 갖는 유기발광 표시장치에 대한 수요가 증가하고 있다. 따라서, 대면적과 고해상도를 가지면서도 높은 휘도를 갖는 유기발광 표시장치에 대한 연구들이 진행되고 있다. 또한, 베젤의 면적을 줄여, 표시장치에서 큰 화면이 표시되도록 하는 연구들이 진행되고 있다.
본 발명의 일 실시예는 고해상도 및 높은 휘도를 갖는 유기발광 표시장치 및 그 제조방법을 제공하고자 한다.
본 발명의 다른 일 실시예는 좁은 베젤을 갖는 유기발광 표시장치 및 그 제조방법을 제공하고자 한다.
본 발명의 일 실시예는, 제1 영역, 제2 영역 및 상기 제1 영역과 제2 영역 사이에 배치된 벤딩부를 포함하는 기판; 상기 기판의 상기 제1 영역에 배치된 화소; 상기 기판의 상기 제2 영역에 배치된 단자; 상기 기판의 상기 벤딩부 상에 배치되며, 상기 제1 영역으로부터 상기 제2 영역까지 연장된 제1 도전선; 상기 제1 도전선 상에 제1 유기막; 상기 벤딩부 이외의 영역에서, 상기 제1 유기막 상에 배치된 제2 무기막; 및 상기 제1 유기막 및 상기 제2 무기막 상에 배치되며, 상기 제1 도전선과 중첩하여 상기 제1 영역으로부터 상기 제2 영역까지 연장된 제2 도전선;을 포함하고, 상기 제1 도전선과 상기 제2 도전선은 상기 제1 영역 및 상기 제2 영역 중 적어도 하나에서 서로 접촉하는 표시장치를 제공한다.
상기 표시장치는, 상기 제1 도전선과 상기 제1 유기막 사이에 배치된 제1 무기막을 더 포함한다.
상기 제1 도전선과 상기 제2 도전선은 하나의 링크선을 구성한다.
상기 제1 도전선과 상기 제2 도전선은 상기 화소와 연결된다.
상기 화소는 공통 전원 라인을 포함하며, 상기 제1 도전선과 상기 제2 도전선은 상기 공통 전원 라인과 연결된다.
상기 공통 전원 라인은 제1 전원선 및 제2 전원선을 포함하며, 상기 제1 전원선은 상기 제1 도전선과 동일층에 배치되며, 상기 제2 전원선은 상기 제2 도전선과 동일층에 배치된다.
상기 제1 전원선과 상기 제1 도전선은 동일 재료로 이루어진다.
상기 제1 전원선과 상기 제1 도전선은 일체로 형성된다.
상기 제2 전원선과 상기 제2 도전선은 동일 재료로 이루어진다.
상기 제2 전원선과 상기 제2 도전선은 일체로 형성된다.
상기 화소는 상기 제1 전원선과 상기 제2 전원선 사이에 순차적으로 배치된 상기 제1 무기막, 상기 제1 유기막 및 제2 무기막을 포함한다.
상기 제1 전원선과 상기 제2 전원선은 상기 화소에서 서로 접촉한다.
상기 화소는 유기 발광 소자를 포함하며, 상기 공통 전원 라인은 적어도 하나의 박막 트랜지스터를 통해 상기 유기 발광 소자와 연결된다.
상기 화소는 상기 제1 영역에 배치된 데이터 라인과 연결되고, 상기 제1 도전선과 상기 제2 도전선은 상기 데이터 라인과 연결된다.
상기 데이터 라인은 하부 라인 및 상기 하부 라인과 중첩 배치되는 상부 라인을 포함하며, 상기 하부 라인은 상기 제1 도전선과 동일층에 배치되며, 상기 상부 라인은 상기 제2 도전선과 동일층에 배치된다.
상기 하부 라인과 상기 제1 도전선은 동일 재료로 이루어진다.
상기 하부 라인과 상기 제1 도전선은 일체로 형성된다.
상기 상부 라인과 상기 제2 도전선은 동일 재료로 이루어진다.
상기 상부 라인과 상기 제2 도전선은 일체로 형성된다.
상기 화소는 상기 하부 라인과 상기 상부 라인 사이에 순차적으로 배치된 상기 제1 무기막, 상기 제1 유기막 및 제2 무기막을 포함한다.
상기 하부 라인과 상기 상부 라인은 상기 화소에서 서로 접촉한다.
상기 벤딩부에서 상기 기판이 벤딩되며, 상기 벤딩부의 내측 곡률반경은 0 내지 500㎛이다.
본 발명이 다른 일 실시예는, 벤딩부를 갖는 기판 상에 상기 벤딩부를 통과하는 제1 도전선을 형성하는 단계; 상기 제1 도전선 상에 제1 유기막을 형성하는 단계; 상기 제1 유기막 상에 제2 무기막을 형성하는 단계; 상기 제2 무기막을 선택적으로 제거하여, 상기 제1 유기막이 선택적으로 노출되도록 하는 단계; 및 상기 제2 무기막 및 선택적으로 노출된 제1 유기막 상에 제2 도전선을 형성하는 단계;를 포함하며, 상기 제2 무기막을 선택적으로 제거하는 단계에서, 상기 벤딩부 상에 배치된 상기 제2 무기막이 제거되는 표시장치의 제조 방법을 제공한다.
상기 1 도전선을 형성하는 단계 후 상기 제1 유기막을 형성하는 단계 전에, 상기 제1 도전선 상에 제1 무기막을 형성하는 단계가 더 포함될 수 있다.
상기 제1 유기막은 콘택홀을 가지며, 상기 제2 무기막을 선택적으로 제거되는 단계에서, 상기 콘택홀에 배치된 제1 무기막과 제2 무기막이 제거된다.
상기 제1 도전선과 상기 제2 도전선은 상기 콘택홀에서 접촉한다.
본 발명의 또 다른 일 실시예는, 벤딩부를 갖는 기판; 제1 방향을 따라 상기 기판 상에 배치된 게이트 라인; 제2 방향을 따라 상기 기판 상에 배치되며, 상기 게이트 라인과 교차하는 데이터 라인; 및 상기 제2 방향을 따라 상기 기판 상에 배치되며, 상기 데이터 라인과 이격되고 상기 게이트 라인과 교차하는 공통 전원 라인; 상기 공통 전원 라인으로부터 연장되며 상기 벤딩부를 통과하는 제1 링크선; 및 상기 데이터 라인으로부터 연장되며 상기 벤딩부를 통과하는 제2 링크선;을 포함하며, 상기 제1 링크선과 상기 제2 링크선 중 적어도 하나는 절연층을 사이에 두고 중첩하여 배치된 제1 도전선과 제2 도전선을 포함하며, 상기 절연층은 상기 제1 도전선 상에 배치된 제1 유기막; 및 상기 제1 유기막 상에 선택적으로 배치된 제2 무기막;을 포함하며, 상기 제2 무기막은 상기 벤딩부 이외의 영역에 배치되는 표시장치를 제공한다.
상기 절연층은 상기 제1 도전선과 상기 제1 유기막 사이에 배치된 제1 무기막을 더 포함한다.
본 발명의 일 실시예에 따른 표시장치는 이중 배선을 가지며 높은 휘도를 갖는다. 또한, 본 발명의 일 실시예에 따르면, 기판이 벤딩되어 단자가 표시부의 배면에 배치됨으로써 표시장치가 좁은 베젤(narrow bezel)을 가질 수 있으며, 벤딩부에서 크랙의 발생이 방지될 수 있다.
도 1은 본 발명의 일 실시예에 따른 유기발광 표시장치의 블록도이다.
도 2는 기판이 벤딩된 상태에 대한 단면도이다.
도 3은 본 발명의 일 실시예에 따른 유기발광 표시장치의 어느 한 화소에 대한 회로도이다.
도 4는 본 발명의 일 실시예에 따른 유기발광 표시장치의 어느 한 화소에 대한 평면도이다.
도 5는 도 4의 I-I'를 따라 자른 단면도이다.
도 6은 도 1의 EAE 부분에 대한 평면도이다.
도 7은 도 6의 II-II'를 따라 자른 단면도이다.
도 8은 도 6의 III-III'를 따라 자른 단면도이다.
도 9는 도 6의 IV-IV'를 따라 자른 단면도이다.
도 10은 도 6의 V-V'를 따라 자른 단면과 도 4의 I-I'를 따라 자른 단면의 비교도이다.
도 11은 본 발명의 다른 일 실시예에 따른 유기발광 표시장치의 단면도이다.
도 12는 본 발명의 다른 일 실시예에 따른 유기발광 표시장치의 일부에 대한 평면도이다.
도 13은 도 12의 VI-VI'를 따라 자른 단면도이다.
도 14는 도 12의 VII-VII'를 따라 자른 단면도이다.
도 15는 도 12의 VIII-VIII'를 따라 자른 단면도이다.
도 16은 도 12의 IX-IX'를 따라 자른 단면과 도 11의 비교도이다.
도 17a 내지 17g는 도 6의 II-II'를 따라 자른 단면에 대한 제조 공정도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 따라서, 몇몇 실시예에서, 잘 알려진 공정 단계들, 잘 알려진 소자 구조 및 잘 알려진 기술들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 구체적으로 설명되지 않는다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)"또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
본 명세서에서 어떤 부분이 다른 부분과 연결되어 있다고 할 때, 이는 직접적으로 연결되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 전기적으로 연결되어 있는 경우도 포함한다.
도면에서, 이해를 돕기 위하여 각 구성요소와 그 형상 등이 간략하게 그려지거나 또는 과장되어 그려지기도 하며, 실제 제품에 있는 구성요소가 표현되지 않고 생략되기도 한다. 따라서 도면은 발명의 이해를 돕기 위한 것으로 해석되어야 한다. 또한 동일한 기능을 하는 구성요소는 동일한 부호로 표시된다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않은 한 이상적으로 또는 과도하게 해석되지 않는다.
이하, 도 1 내지 도 6을 참조하여, 본 발명의 일 실시예에 따른 표시장치를 설명한다. 본 발명의 일 실시예에 따른 표시장치는 유기발광 표시장치(101)이다.
구체적으로, 도 1은 본 발명의 일 실시예에 따른 유기발광 표시장치(101)의 블록도이다. 도 1에 도시된 것과 같이, 유기발광 표시장치(101)는 타이밍 제어부(100), 주사 구동부(200), 데이터 구동부(300) 및 표시부(DPA)를 포함한다.
타이밍 제어부(100)는 입력 영상신호들(미도시)을 수신하고, 영상 데이터들을 생성한다. 또한, 타이밍 제어부(100)는 영상 데이터들과 각종 제어신호들(DCS, SCS)을 출력한다.
주사 구동부(200)는 타이밍 제어부(100)로부터 주사 제어신호(SCS)를 수신한다.　주사 제어신호(SCS)는 주사 구동부(200)의 동작을 개시하는 수직개시신호, 신호들의 출력 시기를 결정하는 클럭신호 등을 포함할 수 있다. 주사 구동부(200)는 복수의 주사 신호들을 생성하고, 복수의 주사 신호들을 후술하는 복수의 게이트 라인(SL)에 순차적으로 출력한다.　또한, 주사 구동부(200)는 주사 제어신호(SCS)에 응답하여 복수의 발광 제어신호들을 생성하고, 후술하는 복수의 발광 제어 라인(EM)에 복수의 발광 제어신호들을 출력한다.
도 1에, 복수의 주사 신호들과 복수의 발광 제어신호들이 하나의 주사 구동부(200)로부터 출력되는 것이 도시되어 있지만, 본 발명의 일 실시예가 이에 한정되는 것은 아니다. 본 발명의 일 실시예에서, 복수의 주사 구동부가 복수의 주사 신호들을 분할하여 출력하고, 복수의 발광 제어신호들을 분할하여 출력할 수 있다. 또한, 본 발명의 일 실시예에서, 복수의 주사 신호들을 생성하여 출력하는 구동회로와 복수의 발광 제어신호들을 생성하여 출력하는 구동회로는 별개로 구분될 수 있다.
데이터 구동부(300)는 타이밍 제어부(100)로부터 데이터 제어신호(DCS) 및 영상 데이터(DATA)를 수신한다. 데이터 구동부(300)는 영상 데이터(DATA)를 데이터 신호들로 변환하고, 데이터 신호를 후술하는 복수의 데이터 라인(DL)에 출력한다. 데이터 신호는 영상 데이터들의 계조값에 대응하는 아날로그 전압이다.
표시부(NDA)는 기판(111) 상에 배치된 복수의 게이트 라인(SL), 복수의 발광 제어 라인(EM), 복수의 데이터 라인(DL), 및 복수의 화소(PX)들을 포함한다. 복수의 게이트 라인(SL)은 제1 방향(DR1)으로 연장되고, 제1 방향과 교차하는 제2 방향(DR2)으로 나열된다. 복수의 발광 제어 라인(EM) 각각은 복수의 게이트 라인(SL) 중 대응하는 게이트 라인에 나란하게 배열될 수 있다. 복수의 데이터 라인(DL)은 복수의 게이트 라인(SL)과 절연되어 교차한다.
화소(PX)는 게이트 라인(SL), 발광 제어 라인(EM), 및 데이터 라인(DL1)에 접속된다. 화소(PX)는 제1 전압(ELVDD) 및 제1 전압(ELVDD)보다 낮은 레벨의 제2 전압(ELVSS)을 수신한다(도 3 참조). 화소(PX)는 제1 전압(ELVDD)을 인가한는 공통 전원 라인(PL) 및 초기화 전압(Vint)을 수신하는 초기화 라인(RL)을 포함한다. 제1 전압(ELVDD)을 공통 전압이라고도 한다.
하나의 화소(PX)가 2개의 게이트 라인에 전기적으로 연결될 수 있다. 도 1에 도시된 것과 같이, 제2 번째 게이트 라인에 연결된 화소들(PX, 이하 제2 화소행의 화소들)은 제1 번째 게이트 라인에도 연결될 수 있다. 제2 화소행의 화소(PX)들은 제2 번째 게이트 라인에 인가된 주사신호 및 제1 번째 게이트 라인에 인가된 주사신호를 수신한다.
화소(PX)는 유기 발광 소자(OLED) 및 유기 발광 소자(OLED)의 발광을 제어하는 회로부를 포함한다. 회로부는 복수의 박막 트랜지스터와 커패시터를 포함할 수 있다. 표시부(DPA)는 적색을 발광하는 적색 화소, 녹색을 발광하는 녹색 화소, 및 청색을 발광하는 청색 화소를 포함할 수 있다. 적색 화소의 유기 발광 소자(OLED), 녹색 화소의 유기 발광 소자(OLED), 및 청색 화소의 유기 발광 소자(OLED)는 서로 다른 물질로 이루어진 유기 발광층(OL)을 포함할 수 있다.
복수 회의 패터닝 공정을 통해 기판(111) 상에 복수의 게이트 라인(SL), 복수의 발광 제어 라인(EM), 복수의 데이터 라인(DL), 공통 전원 라인(PL), 초기화 라인(RL), 및 복수의 화소(PX)들이 형성될 수 있다. 또한, 복수 회의 증착공정 또는 코팅공정을 통해 기판(111) 상에 복수의 절연층들이 형성될 수 있다. 각각의 절연층은 유기막 및 무기막 중 적어도 하나 이상을 포함할 수 있다.
도 2는 기판(111)이 벤딩된 상태에 대한 단면도이다.
기판(111)은 제1 영역(AREA1), 제2 영역(AREA2) 및 제1 영역(AREA1)과 제2 영역(AREA2) 사이에 배치된 벤딩부(BD)를 포함한다. 도 1 및 도 2를 참조하면, 제1 영역(AREA1)과 제2 영역(AREA2)은 벤딩부(BD)에 의해 서로 구분될 수 있다.
기판(111)의 제1 영역(AREA1)에 표시부(DPA)가 위치한다. 표시부(DPA)는 복수개의 화소(PX)를 포함하며 영상을 표시한다. 제2 영역(AREA2)과 벤딩부(BD)는 화상이 표시되지 않는 비표시부(NDA)에 위치한다.
기판(111)은 플렉서블 특성을 가지며, 도 2에 도시된 바와 같이 180ㅀ 벤딩이 가능하다. 기판(111)으로, 예를 들어, 플라스틱 필름이 사용될 수 있다.
제2 영역(AREA2)은 단자(DPD)를 포함하며, 이러한 단자(DPD)를 통해 다양한 구동 수단들이 기판(111)상에 배치된 다양한 신호선들과 접속될 수 있다. 예를 들어, 데이터 구동부(300)는 제2 영역(AREA2)에 배치된 단자(DPD)와 접속될 수 있다.
도 2를 참조하면, 벤딩부(BD)에서 기판(111)이 벤딩되어, 제2 영역(AREA2)이 제1 영역(AREA1)과 중첩할 수 있다. 즉, 단자(DPD)를 포함하는 제2 영역(AREA2)이 표시부(DPA)의 배면에 배치될 수 있다. 이와 같이, 기판(111)의 일부가 벤딩되어 단자(DPD)까지도 표시부(DPA)의 배면에 배치됨으로써, 좁은 베젤(narrow bezel)을 갖는 유기발광 표시장치(101)가 만들어질 수 있다.
본 발명의 일 실시예에 따르면, 벤딩된 상태에서, 벤딩부(BD)의 내측 곡률반경(R1)은 1,000㎛ 이하가 될 수 있다. 보다 구체적으로 벤딩된 상태에서 벤딩부(BD)의 내측 곡률반경(R1)은 0 내지 500㎛ 가 될 수 있다. 플렉서블 특성이 우수한 박형의 기판(111)이 사용되는 경우, 벤딩된 상태에서 벤딩부(BD)의 내측 곡률반경(R1)은 0 내지 50㎛가 될 수 있다. 기판(111)으로 투명 고분자 필름이 사용되는 경우 벤딩된 상태에서 벤딩부(BD)의 내측 곡률반경(R1)은 0.1 내지 50㎛가 될 수 있다.
도 3은 본 발명의 일 실시예에 따른 유기발광 표시장치(101)의 어느 한 화소(PX)에 대한 회로도이다.
도 3에 도시된 바와 같이, 본 발명의 일 실시예에 따른 유기발광 표시장치(101)의 일 화소(PX)는 복수의 박막 트랜지스터(T1, T2, T3, T4, T5, T6, T7), 복수의 박막 트랜지스터(T1, T2, T3, T4, T5, T6, T7)에 선택적으로 연결되는 복수의 배선(SLn, Sn-1, Sn-2, EM, Vint, DL, PL), 커패시터(Cst), 유기 발광 소자(OLED)를 포함한다.
복수의 박막 트랜지스터(T1, T2, T3, T4, T5, T6, T7)는 제1 박막 트랜지스터(T1), 제2 박막 트랜지스터(T2), 제3 박막 트랜지스터(T3), 제4 박막 트랜지스터(T4), 제5 박막 트랜지스터(T5), 제6 박막 트랜지스터(T6), 제7 박막 트랜지스터(T7)를 포함한다.
제1 박막 트랜지스터(T1)의 제1 게이트 전극(G1)은 제3 박막 트랜지스터(T3)의 제3 드레인 전극(D3) 및 제4 박막 트랜지스터(T4)의 제4 드레인 전극(D4)에 연결되어 있고, 제1 소스 전극(S1)은 제2 박막 트랜지스터(T2)의 제2 드레인 전극(D2) 및 제5 박막 트랜지스터(T5)의 제5 드레인 전극(D5)에 연결되어 있고, 제1 드레인 전극(D1)은 제3 박막 트랜지스터(T3)의 제3 소스 전극(S3) 및 제6 박막 트랜지스터(T6)의 제6 소스 전극(S6)에 연결되어 있다.
제2 박막 트랜지스터(T2)의 제2 게이트 전극(G2)은 제1 게이트 라인(SLn)과 연결되어 있고, 제2 소스 전극(S2)은 데이터 라인(DL)과 연결되어 있으며, 제2 드레인 전극(D2)은 제1 박막 트랜지스터(T1)의 제1 소스 전극(S1)과 연결되어 있다.
제3 박막 트랜지스터(T3)의 제3 게이트 전극(G3)은 제1 게이트 라인(SLn)과 연결되어 있고, 제3 소스 전극(S3)은 제1 박막 트랜지스터(T1)의 제1 드레인 전극(D1)과 연결되어 있으며, 제3 드레인 전극(D3)은 제1 박막 트랜지스터(T1)의 제1 게이트 전극(G1)과 연결되어 있다.
제4 박막 트랜지스터(T4)의 제4 게이트 전극(G4)은 제2 게이트 라인(SLn-1)과 연결되어 있고, 제4 소스 전극(S4)은 초기화 라인(RL)과 연결되어 있으며, 제4 드레인 전극(D4)은 제1 박막 트랜지스터(T1)의 제1 게이트 전극(G1)과 연결되어 있다. 초기화 라인(RL)을 통해 초기화 전압(Vint)이 인가된다.
제5 박막 트랜지스터(T5)의 제5 게이트 전극(G5)은 발광 제어 라인(EM)과 연결되어 있고, 제5 소스 전극(S5)은 공통 전원 라인(PL)과 연결되어 있으며, 제5 드레인 전극(D5)은 제1 박막 트랜지스터(T1)의 제1 소스 전극(S1)과 연결되어 있다.
제6 박막 트랜지스터(T6)의 제6 게이트 전극(G6)은 발광 제어 라인(EM)과 연결되어 있으며, 제6 소스 전극(S6)은 제1 박막 트랜지스터(T1)의 제1 드레인 전극(D1)과 연결되어 있다. 제6 드레인 전극(D6)은 유기 발광 소자(OLED)의 제1 전극(PE1)과 연결되어 있다. 제1 전극(PE1)은 화소 전극이다.
제7 박막 트랜지스터(T7)의 제7 게이트 전극(G7)은 제3 게이트 라인(SLn-2)과 연결되어 있고, 제7 소스 전극(S7)은 유기 발광 소자(OLED)와 연결되어 있으며, 제7 드레인 전극(D7)은 제4 박막 트랜지스터(T4)의 제4 소스 전극(S4)과 연결되어 있다.
이와 같이, 주사 신호를 전달하는 신호선들은 제2 박막 트랜지스터(T2) 및 제3 박막 트랜지스터(T3) 각각의 제2 게이트 전극(G2) 및 제3 게이트 전극(G3) 각각에 제1 스캔 신호를 전달하는 제1 게이트 라인(SLn), 제4 박막 트랜지스터(T4)의 제4 게이트 전극(G4)에 제2 스캔 신호를 전달하는 제2 게이트 라인(SLn-1), 제7 박막 트랜지스터(T7)의 제7 게이트 전극(G7)에 제3 스캔 신호를 전달하는 제3 게이트 라인(SLn-2), 제5 박막 트랜지스터(T5) 및 제6 박막 트랜지스터(T6) 각각의 제5 게이트 전극(G5) 및 제6 게이트 전극(G6) 각각에 발광 제어 신호를 전달하는 발광 제어 라인(EM)을 포함한다.
커패시터(Cst)는 공통 전원 라인(PL)과 연결된 일 전극(CE1) 및 제1 게이트 전극(G1) 및 제3 박막 트랜지스터(T3)의 제3 드레인 전극(D3)과 연결된 타 전극(CE2)을 포함한다.
유기 발광 소자(OLED)는 제1 전극(PE1), 제1 전극(PE1) 상에 위치하는 제2 전극(PE2), 제1 전극(PE1)과 제2 전극(PE2) 사이에 위치하는 유기 발광층(OL)을 포함한다(도 5 참조). 유기 발광 소자(OLED)의 제1 전극(PE1)은 제7 박막 트랜지스터(T7)의 제7 소스 전극(S7) 및 제6 박막 트랜지스터(T6)의 제6 드레인 전극(D6)과 각각 연결된다. 제2 전극(PE2)을 통해 제2 전압(ELVSS)이 인가된다.
이하 화소(PX)의 구동을 예를 들어 설명한다.
먼저, 제3 게이트 라인(SLn-2)에 제3 스캔 신호가 전달되어 제7 박막 트랜지스터(T7)가 턴 온(turn on)되면, 유기 발광 소자(OLED)의 제1 전극(PE1)에 흐르는 잔류 전류가 제7 박막 트랜지스터(T7)를 통해 제4 박막 트랜지스터(T4)로 빠져나감으로써, 유기 발광 소자(OLED)의 제1 전극(PE1)에 흐르는 잔류 전류에 의한 유기 발광 소자(OLED)의 의도치 않은 발광이 억제된다.
다음, 제2 게이트 라인(SLn-1)에 제2 스캔 신호가 전달되고, 초기화 라인(RL)에 초기화 신호가 전달되면, 제4 박막 트랜지스터(T4)가 턴 온되어 초기화 신호에 의한 초기화 전압(Vint)이 제4 박막 트랜지스터(T4)를 통해 제1 박막 트랜지스터(T1)의 제1 게이트 전극(G1) 및 커패시터(Cst)의 타 전극(CE2)에 공급되며, 이로 인해 제1 게이트 전극(G1) 및 커패시터(Cst)가 초기화된다. 이때, 제1 게이트 전극(G1)이 초기화되면서 제1 박막 트랜지스터(T1)가 턴 온된다.
다음, 제1 게이트 라인(SLn)에 제1 스캔 신호가 전달되고, 데이터 라인(DL)에 데이터 신호가 전달되면, 제2 박막 트랜지스터(T2) 및 제3 박막 트랜지스터(T3) 각각이 턴 온되어 데이터 신호에 의한 데이터 전압(Vd)이 제2 박막 트랜지스터(T2), 제1 박막 트랜지스터(T1), 제3 박막 트랜지스터(T3)를 통해 제1 게이트 전극(G1)에 공급된다.
이때, 제1 게이트 전극(G1)에 공급되는 전압은 최초 데이터 라인(DL)으로부터 공급된 데이터 전압(Vd)으로부터 제1 박막 트랜지스터(T1)의 문턱 전압(Threshold voltage, Vth)만큼 감소한 보상 전압{Vd+Vth, Vth는 (-)의 값}이다. 제1 게이트 전극(G1)에 공급되는 보상 전압(Vd+Vth)은 제1 게이트 전극(G1)에 연결된 커패시터(Cst)의 타 전극(CE2)에도 공급된다.
다음, 커패시터(Cst)의 일 전극(CE1)에는 공통 전원 라인(PL)으로부터 구동 신호에 의한 구동 전압(Vel)이 공급되고, 타 전극(CE2)에는 보상 전압(Vd+Vth)이 공급됨으로써, 커패시터(Cst)에는 양 전극에 각각에 인가되는 전압 차에 대응하는 전하가 저장되어 일정 시간 동안 제1 박막 트랜지스터(T1)가 턴 온된다.
다음, 발광 제어 라인(EM)에 발광 제어 신호가 인가되면, 제5 박막 트랜지스터(T5) 및 제6 박막 트랜지스터(T6) 각각이 턴 온되어 공통 전원 라인(PL)으로부터 구동 신호에 의한 구동 전압(Vel)이 제5 박막 트랜지스터(T5)를 통해 제1 박막 트랜지스터(T1)로 공급된다.
그러면, 구동 전압(Vel)이 커패시터(Cst)에 의해 턴 온되어 있는 제1 박막 트랜지스터(T1)를 통과하면서, 커패시터(Cst)에 의해 제1 게이트 전극(G1)에 공급되는 전압과 구동 전압(Vel) 간의 전압차에 대응하는 구동 전류(Id)가 제1 박막 트랜지스터(T1)의 제1 드레인 전극(D1)을 흐르게 되고, 이 구동 전류(Id)가 제6 박막 트랜지스터(T6)를 통해 유기 발광 소자(OLED)로 공급되어 유기 발광 소자(OLED)가 일정 시간 동안 발광된다.
한편, 본 발명의 일 실시예에 따른 유기발광 표시장치(101)의 화소(PX) 구조가 이에 한정되는 것은 아니며, 유기발광 표시장치(101)의 화소(PX)는 복수의 박막 트랜지스터, 하나 이상의 커패시터, 하나 이상의 게이트 라인 및 하나 이상의 구동 전원 라인을 포함하는 배선들로 구성될 수 있다.
도 4는 본 발명의 일 실시예에 따른 유기발광 표시장치(101)의 어느 한 화소(PX)에 대한 평면도이고, 도 5는 도 4의 I-I'를 따라 자른 단면도이다.
도 4 및 도 5에 도시된 바와 같이, 기판(111)에 배치된 화소(PX)는 제1 박막 트랜지스터(T1), 제2 박막 트랜지스터(T2), 제3 박막 트랜지스터(T3), 제4 박막 트랜지스터(T4), 제5 박막 트랜지스터(T5), 제6 박막 트랜지스터(T6), 제7 박막 트랜지스터(T7), 제1 게이트 라인(SLn), 제2 게이트 라인 (SLn-1), 제3 게이트 라인(SLn-2), 발광 제어 라인(EM), 커패시터(Cst), 데이터 라인(DL), 공통 전원 라인(PL), 게이트 브릿지(GB), 초기화 라인(RL), 유기 발광 소자(OLED)를 포함한다.
제1 박막 트랜지스터(T1)는 기판(111) 상에 위치하며, 제1 액티브층(A1) 및 제1 게이트 전극(G1)을 포함한다.
제1 액티브층(A1)은 제1 소스 전극(S1), 제1 채널(C1), 제1 드레인 전극(D1)을 포함한다. 제1 소스 전극(S1)은 제2 박막 트랜지스터(T2)의 제2 드레인 전극(D2) 및 제5 박막 트랜지스터(T5)의 제5 드레인 전극(D5) 각각과 연결되어 있으며, 제1 드레인 전극(D1)은 제3 박막 트랜지스터(T3)의 제3 소스 전극(S3) 및 제6 박막 트랜지스터(T6)의 제6 소스 전극(S6) 각각과 연결되어 있다. 제1 게이트 전극(G1)과 중첩하는 제1 액티브층(A1)의 채널 영역인 제1 채널(C1)은 한 번 이상 절곡 연장된 형태를 가지고 있다. 제1 액티브층(A1)은 폴리 실리콘 또는 산화물 반도체로 이루어질 수 있다. 산화물 반도체는 티타늄(Ti), 하프늄(Hf), 지르코늄(Zr), 알루미늄(Al), 탄탈륨(Ta), 게르마늄(Ge), 아연(Zn), 갈륨(Ga), 주석(SLn) 또는 인듐(In)을 기본으로 하는 산화물, 이들의 복합 산화물인 산화아연(ZnO), 인듐-갈륨-아연 산화물(InGaZnO4), 인듐-아연 산화물(Zn-In-O), 아연-주석 산화물(Zn-Sn-O) 인듐-갈륨 산화물 (In-Ga-O), 인듐-주석 산화물(In-Sn-O), 인듐-지르코늄 산화물(In-Zr-O), 인듐-지르코늄-아연 산화물(In-Zr-Zn-O), 인듐-지르코늄-주석 산화물(In-Zr-Sn-O), 인듐-지르코늄-갈륨 산화물(In-Zr-Ga-O), 인듐-알루미늄 산화물(In-Al-O), 인듐-아연-알루미늄 산화물(In-Zn-Al-O), 인듐-주석-알루미늄 산화물(In-Sn-Al-O), 인듐-알루미늄-갈륨 산화물(In-Al-Ga-O), 인듐-탄탈륨 산화물(In-Ta-O), 인듐-탄탈륨-아연 산화물(In-Ta-Zn-O), 인듐-탄탈륨-주석 산화물(In-Ta-Sn-O), 인듐-탄탈륨-갈륨 산화물(In-Ta-Ga-O), 인듐-게르마늄 산화물(In-Ge-O), 인듐-게르마늄-아연 산화물(In-Ge-Zn-O), 인듐-게르마늄-주석 산화물(In-Ge-Sn-O), 인듐-게르마늄-갈륨 산화물(In-Ge-Ga-O), 티타늄-인듐-아연 산화물(Ti-In-Zn-O), 하프늄-인듐-아연 산화물(Hf-In-Zn-O) 중 적어도 하나를 포함할 수 있다. 제1 액티브층(A1)이 산화물 반도체로 이루어지는 경우에는 고온 등의 외부 환경으로부터 산화물 반도체를 보호하기 위해 별도의 보호층이 추가될 수 있다.
제1 액티브층(A1)의 제1 채널(C1)은 N형 불순물 또는 P형 불순물로 채널 도핑될 수 있으며, 제1 소스 전극(S1) 및 제1 드레인 전극(D1) 각각은 제1 채널(C1)을 사이에 두고 이격되어 제1 채널(C1)에 도핑된 도핑 불순물과 반대 타입의 도핑 불순물이 도핑될 수 있다.
제1 게이트 전극(G1)은 제1 액티브층(A1)의 제1 채널(C1) 상에 위치하고 있으며, 섬(island) 형태를 가질 수 있다. 제1 게이트 전극(G1)은 컨택홀(contact hole)(CNT)을 통하는 게이트 브릿지(GB)에 의해 제4 박막 트랜지스터(T4)의 제4 드레인 전극(D4) 및 제3 박막 트랜지스터(T3)의 제3 드레인 전극(D3)과 연결되어 있다. 제1 게이트 전극(G1)은 커패시터(Cst)의 일 전극(CE1)과 중첩하고 있으며, 제1 박막 트랜지스터(T1)의 게이트 전극으로서 기능하는 동시에 커패시터(Cst)의 타 전극(CE2)으로서도 기능할 수 있다. 즉, 제1 게이트 전극(G1)은 커패시터 전극(CE)과 함께 커패시터(Cst)를 형성한다.
제2 박막 트랜지스터(T2)는 기판(111) 상에 위치하며, 제2 액티브층(A2) 및 제2 게이트 전극(G2)을 포함한다.
제2 액티브층(A2)은 제2 소스 전극(S2), 제2 채널(C2), 제2 드레인 전극(D2)을 포함한다. 제2 소스 전극(S2)은 컨택홀(CNT)을 통해 데이터 라인(DL)과 연결되어 있으며, 제2 드레인 전극(D2)은 제1 박막 트랜지스터(T1)의 제1 소스 전극(S1)과 연결되어 있다. 제2 게이트 전극(G2)과 중첩하는 제2 액티브층(A2)의 채널 영역인 제2 채널(C2)은 제2 소스 전극(S2)과 제2 드레인 전극(D2) 사이에 위치하고 있다. 즉, 제2 액티브층(A2)은 제1 액티브층(A1)과 연결되어 있다.
제2 액티브층(A2)의 제2 채널(C2)은 N형 불순물 또는 P형 불순물로 채널 도핑될 수 있으며, 제2 소스 전극(S2) 및 제2 드레인 전극(D2) 각각은 제2 채널(C2)을 사이에 두고 이격되어 제2 채널(C2)에 도핑된 도핑 불순물과 반대 타입의 도핑 불순물이 도핑될 수 있다. 제2 액티브층(A2)은 제1 액티브층(A1)과 동일한 층에 위치하며, 제1 액티브층(A1)과 동일한 재료로 형성되며, 제1 액티브층(A1)과 일체로 형성되어 있다.
제2 게이트 전극(G2)은 제2 액티브층(A2)의 제2 채널(C2) 상에 위치하고 있으며, 제1 게이트 라인(SLn)과 일체로 형성되어 있다.
제3 박막 트랜지스터(T3)는 기판(111) 상에 위치하며, 제3 액티브층(A3) 및 제3 게이트 전극(G3)을 포함한다.
제3 액티브층(A3)은 제3 소스 전극(S3), 제3 채널(C3), 제3 드레인 전극(D3)을 포함한다. 제3 소스 전극(S3)은 제1 드레인 전극(D1)과 연결되어 있으며, 제3 드레인 전극(D3)은 컨택홀(CNT)을 통하는 게이트 브릿지(GB)에 의해 제1 박막 트랜지스터(T1)의 제1 게이트 전극(G1)과 연결되어 있다. 제3 게이트 전극(G3)과 중첩하는 제3 액티브층(A3)의 채널 영역인 제3 채널(C3)은 제3 소스 전극(S3)과 제3 드레인 전극(D3) 사이에 위치하고 있다.
제3 액티브층(A3)은 제1 액티브층(A1)과 제1 게이트 전극(G1) 사이를 연결하고 있다.
제3 액티브층(A3)의 제3 채널(C3)은 N형 불순물 또는 P형 불순물로 채널 도핑될 수 있으며, 제3 소스 전극(S3) 및 제3 드레인 전극(D3) 각각은 제3 채널(C3)을 사이에 두고 이격되어 제3 채널(C3)에 도핑된 도핑 불순물과 반대 타입의 도핑 불순물이 도핑될 수 있다. 제3 액티브층(A3)은 제1 액티브층(A1) 및 제2 액티브층(A2)과 동일한 층에 위치하며, 제1 액티브층(A1) 및 제2 액티브층(A2)과 동일한 재료로 형성되며, 제1 액티브층(A1) 및 제2 액티브층(A2)과 일체로 형성되어 있다.
제3 게이트 전극(G3)은 제3 액티브층(A3)의 제3 채널(C3) 상에 위치하고 있으며, 제1 게이트 라인(SLn)과 일체로 형성되어 있다. 제3 게이트 전극(G3)은 듀얼 게이트(dual gate) 전극으로서 형성되어 있다.
제4 박막 트랜지스터(T4)는 기판(111) 상에 위치하며, 제4 액티브층(A4) 및 제4 게이트 전극(G4)을 포함한다.
제4 액티브층(A4)은 제4 소스 전극(S4), 제4 채널(C4), 제4 드레인 전극(D4)을 포함한다. 제4 소스 전극(S4)은 컨택홀을 통해 초기화 라인(RL)과 연결되어 있으며, 제4 드레인 전극(D4)은 컨택홀을 통하는 게이트 브릿지(GB)에 의해 제1 박막 트랜지스터(T1)의 제1 게이트 전극(G1)과 연결되어 있다. 제4 게이트 전극(G4)과 중첩하는 제4 액티브층(A4)의 채널 영역인 제4 채널(C4)은 제4 소스 전극(S4)과 제4 드레인 전극(D4) 사이에 위치하고 있다. 즉, 제4 액티브층(A4)은 초기화 라인(RL)과 제1 게이트 전극(G1) 사이를 연결하는 동시에, 제3 액티브층(A3)과 제1 게이트 전극(G1) 각각과 연결되어 있다.
제4 액티브층(A4)의 제4 채널(C4)은 N형 불순물 또는 P형 불순물로 채널 도핑될 수 있으며, 제4 소스 전극(S4) 및 제4 드레인 전극(D4) 각각은 제4 채널(C4)을 사이에 두고 이격되어 제4 채널(C4)에 도핑된 도핑 불순물과 반대 타입의 도핑 불순물이 도핑될 수 있다. 제4 액티브층(A4)은 제1 액티브층(A1), 제2 액티브층(A2), 제3 액티브층(A3)과 동일한 층에 위치하며, 제1 액티브층(A1), 제2 액티브층(A2), 제3 액티브층(A3)과 동일한 재료로 형성되며, 제1 액티브층(A1), 제2 액티브층(A2), 제3 액티브층(A3)과 일체로 형성되어 있다.
제4 게이트 전극(G4)은 제4 액티브층(A4)의 제4 채널(C4) 상에 위치하고 있으며, 제2 게이트 라인(SLn-1)과 일체로 형성되어 있다. 제4 게이트 전극(G4)은 듀얼 게이트(dual gate) 전극으로서 형성되어 있다.
제5 박막 트랜지스터(T5)는 기판(111) 상에 위치하며, 제5 액티브층(A5) 및 제5 게이트 전극(G5)을 포함한다.
제5 액티브층(A5)은 제5 소스 전극(S5), 제5 채널(C5), 제5 드레인 전극(D5)을 포함한다. 제5 소스 전극(S5)은 컨택홀(CNT)을 통해 공통 전원 라인(PL)과 연결되어 있으며, 제5 드레인 전극(D5)은 제1 박막 트랜지스터(T1)의 제1 소스 전극(S1)과 연결되어 있다. 제5 게이트 전극(G5)과 중첩하는 제5 액티브층(A5)의 채널 영역인 제5 채널(C5)은 제5 소스 전극(S5)과 제5 드레인 전극(D5) 사이에 위치하고 있다. 즉, 제5 액티브층(A5)은 제1 전압(ELVDD)을 인가하는 공통 전원 라인(PL)과 제1 액티브층(A1) 사이를 연결하고 있다.
제5 액티브층(A5)의 제5 채널(C5)은 N형 불순물 또는 P형 불순물로 채널 도핑될 수 있으며, 제5 소스 전극(S5) 및 제5 드레인 전극(D5) 각각은 제5 채널(C5)을 사이에 두고 이격되어 제5 채널(C5)에 도핑된 도핑 불순물과 반대 타입의 도핑 불순물이 도핑될 수 있다. 제5 액티브층(A5)은 제1 액티브층(A1), 제2 액티브층(A2), 제3 액티브층(A3), 제4 액티브층(A4)과 동일한 층에 위치하며, 제1 액티브층(A1), 제2 액티브층(A2), 제3 액티브층(A3), 제4 액티브층(A4)과 동일한 재료로 형성되며, 제1 액티브층(A1), 제2 액티브층(A2), 제3 액티브층(A3), 제4 액티브층(A4)과 일체로 형성되어 있다.
제5 게이트 전극(G5)은 제5 액티브층(A5)의 제5 채널(C5) 상에 위치하고 있으며, 발광 제어 라인(EM)과 일체로 형성되어 있다.
제6 박막 트랜지스터(T6)는 기판(111) 상에 위치하며, 제6 액티브층(A6) 및 제6 게이트 전극(G6)을 포함한다.
제6 액티브층(A6)은 제6 소스 전극(S6), 제6 채널(C6), 제6 드레인 전극(D6)을 포함한다. 제6 소스 전극(S6)은 제1 박막 트랜지스터(T1)의 제1 드레인 전극(D1)과 연결되어 있으며, 제6 드레인 전극(D6)은 컨택홀(CNT)을 통해 유기 발광 소자(OLED)의 제1 전극(PE1)과 연결되어 있다. 제6 게이트 전극(G6)과 중첩하는 제6 액티브층(A6)의 채널 영역인 제6 채널(C6)은 제6 소스 전극(S6)과 제6 드레인 전극(D6) 사이에 위치하고 있다. 즉, 제6 액티브층(A6)은 제1 액티브층(A1)과 유기 발광 소자(OLED)의 제1 전극(PE1) 사이를 연결하고 있다.
제6 액티브층(A6)의 제6 채널(C6)은 N형 불순물 또는 P형 불순물로 채널 도핑될 수 있으며, 제6 소스 전극(S6) 및 제6 드레인 전극(D6) 각각은 제6 채널(C6)을 사이에 두고 이격되어 제6 채널(C6)에 도핑된 도핑 불순물과 반대 타입의 도핑 불순물이 도핑될 수 있다. 제6 액티브층(A6)은 제1 액티브층(A1), 제2 액티브층(A2), 제3 액티브층(A3), 제4 액티브층(A4), 제5 액티브층(A5)과 동일한 층에 위치하며, 제1 액티브층(A1), 제2 액티브층(A2), 제3 액티브층(A3), 제4 액티브층(A4), 제5 액티브층(A5)과 동일한 재료로 형성되며, 제1 액티브층(A1), 제2 액티브층(A2), 제3 액티브층(A3), 제4 액티브층(A4), 제5 액티브층(A5)과 일체로 형성되어 있다.
제6 게이트 전극(G6)은 제6 액티브층(A6)의 제6 채널(C6) 상에 위치하고 있으며, 발광 제어 라인(EM)과 일체로 형성되어 있다.
제7 박막 트랜지스터(T7)는 기판(111) 상에 위치하며, 제7 액티브층(A7) 및 제7 게이트 전극(G7)을 포함한다.
제7 액티브층(A7)은 제7 소스 전극(S7), 제7 채널(C7), 제7 드레인 전극(D7)을 포함한다. 제7 소스 전극(S7)은 도 4에 도시되지 않은 다른 화소(도 4에 도시된 화소의 상측에 위치하는 화소일 수 있다.)의 유기 발광 소자(OLED)의 제1 전극(PE1)과 연결되어 있으며, 제7 드레인 전극(D7)은 제4 박막 트랜지스터(T4)의 제4 소스 전극(S4)과 연결되어 있다. 제7 게이트 전극(G7)과 중첩하는 제7 액티브층(A7)의 채널 영역인 제7 채널(C7)은 제7 소스 전극(S7)과 제7 드레인 전극(D7) 사이에 위치하고 있다. 즉, 제7 액티브층(A7)은 유기 발광 소자(OLED)의 제1 전극(PE1)과 제4 액티브층(A4) 사이를 연결하고 있다.
제7 액티브층(A7)의 제7 채널(C7)은 N형 불순물 또는 P형 불순물로 채널 도핑될 수 있으며, 제7 소스 전극(S7) 및 제7 드레인 전극(D7) 각각은 제7 채널(C7)을 사이에 두고 이격되어 제7 채널(C7)에 도핑된 도핑 불순물과 반대 타입의 도핑 불순물이 도핑될 수 있다. 제7 액티브층(A7)은 제1 액티브층(A1), 제2 액티브층(A2), 제3 액티브층(A3), 제4 액티브층(A4), 제5 액티브층(A5), 제6 액티브층(A6)과 동일한 층에 위치하며, 제1 액티브층(A1), 제2 액티브층(A2), 제3 액티브층(A3), 제4 액티브층(A4), 제5 액티브층(A5), 제6 액티브층(A6)과 동일한 재료로 형성되며, 제1 액티브층(A1), 제2 액티브층(A2), 제3 액티브층(A3), 제4 액티브층(A4), 제5 액티브층(A5), 제6 액티브층(A6)과 일체로 형성되어 있다.
제7 게이트 전극(G7)은 제7 액티브층(A7)의 제7 채널(C7) 상에 위치하고 있으며, 제3 게이트 라인(SLn-2)과 일체로 형성되어 있다.
제1 박막 트랜지스터(T1)의 제1 액티브층(A1), 제2 박막 트랜지스터(T2)의 제2 액티브층(A2), 제3 박막 트랜지스터(T3)의 제3 액티브층(A3), 제4 박막 트랜지스터(T4)의 제4 액티브층(A4), 제5 박막 트랜지스터(T5)의 제5 액티브층(A5), 제6 박막 트랜지스터(T6)의 제6 액티브층(A6), 제7 박막 트랜지스터(T7)의 제7 액티브층(A7)은 서로 연결되어 있다.
제1 액티브층(A1), 제2 액티브층(A2), 제3 액티브층(A3), 제4 액티브층(A4), 제5 액티브층(A5), 제6 액티브층(A6), 제7 액티브층(A7) 상으로 순차적으로, 제1 절연층(IL1), 제2 절연층(IL2), 제3 절연층(IL3)이 적층되어 있다. 제1 절연층(IL1), 제2 절연층(IL2), 제3 절연층(IL3) 각각은 실리콘 질화물 또는 실리콘 산화물 등의 무기 절연층 또는 유기 절연층일 수 있다. 또한, 각 절연층들은 단층 또는 복층으로 형성될 수 있다. 상술한 복수의 컨택홀들(CNT)은 제1 절연층(IL1), 제2 절연층(IL2), 제3 절연층(IL3) 각각에 선택적으로 형성된다. 제1 절연층(IL1)은 제1 액티브층(A1), 제2 액티브층(A2), 제3 액티브층(A3), 제4 액티브층(A4), 제5 액티브층(A5), 제6 액티브층(A6), 제7 액티브층(A7) 각각과 접하고 있다.
제1 게이트 라인(SLn)은 제2 액티브층(A2) 및 제3 액티브층(A3) 상에 위치하여 제2 액티브층(A2) 및 제3 액티브층(A3)을 가로지르는 일 방향으로 연장되어 있으며, 제2 게이트 전극(G2) 및 제3 게이트 전극(G3)과 일체로 형성되어 제2 게이트 전극(G2) 및 제3 게이트 전극(G3)과 연결되어 있다.
제2 게이트 라인(SLn-1)은 제1 게이트 라인(SLn)과 이격되어 제4 액티브층(A4) 상에 위치하며, 제4 액티브층(A4)을 가로지르는 일 방향으로 연장되어 있으며, 제4 게이트 전극(G4)과 일체로 형성되어 제4 게이트 전극(G4)과 연결되어 있다.
제3 게이트 라인(SLn-2)은 제2 게이트 라인(SLn-1)과 이격되어 제7 액티브층(A7) 상에 위치하며, 제7 액티브층(A7)을 가로지르는 일 방향으로 연장되어 있으며, 제7 게이트 전극(G7)과 일체로 형성되어 제7 게이트 전극(G7)과 연결되어 있다.
발광 제어 라인(EM)은 제1 게이트 라인(SLn)과 이격되어 제5 액티브층(A5) 및 제6 액티브층(A6) 상에 위치하며, 제5 액티브층(A5) 및 제6 액티브층(A6)을 가로지르는 일 방향으로 연장되어 있으며, 제5 게이트 전극(G5) 및 제6 게이트 전극(G6)과 일체로 형성되어 제5 게이트 전극(G5) 및 제6 게이트 전극(G6)과 연결되어 있다.
상술한, 발광 제어 라인(EM), 제3 게이트 라인(SLn-2), 제2 게이트 라인(SLn-1), 제1 게이트 라인(SLn), 제1 게이트 전극(G1), 제2 게이트 전극(G2), 제3 게이트 전극(G3), 제4 게이트 전극(G4), 제5 게이트 전극(G5), 제6 게이트 전극(G6), 제7 게이트 전극(G7)은 동일한 층에 위치하며, 동일한 재료로 형성되어 있다. 그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 발광 제어 라인(EM), 제3 게이트 라인(SLn-2), 제2 게이트 라인(SLn-1), 제1 게이트 라인(SLn), 제1 게이트 전극(G1), 제2 게이트 전극(G2), 제3 게이트 전극(G3), 제4 게이트 전극(G4), 제5 게이트 전극(G5), 제6 게이트 전극(G6), 제7 게이트 전극(G7) 각각은 선택적으로 서로 다른 층에 위치하여 서로 다른 재료로 형성될 수 있다.
커패시터(Cst)는 절연층을 사이에 두고 서로 대향하는 일 전극(CE1) 및 타 전극(CE2)을 포함한다. 여기서, 타 전극(CE2)은 제1 게이트 전극(G1)일 수 있다. 커패시터의 일 전극(CE1)은 제1 게이트 전극(G1) 상에 위치하며, 컨택홀을 통해 공통 전원 라인(PL)과 연결되어 있다.
커패시터의 일 전극(CE1)은 제1 게이트 전극(G1)과 함께 커패시터(Cst)를 형성하며, 제1 게이트 전극(G1)과 커패시터의 일 전극(CE1) 각각은 서로 다른 층에서 서로 다르거나 서로 동일한 메탈로 형성될 수 있다.
커패시터의 전극(CE1)은 제1 게이트 전극(G1)의 일 부분을 노출하는 개구부(OA)를 포함하며, 이 개구부(OA)를 통해 게이트 브릿지(GB)가 제1 게이트 전극(G1)과 연결된다.
데이터 라인(DL)은 제1 게이트 라인(SLn) 상에 위치하여 제1 게이트 라인(SLn)을 가로지르는 방향으로 연장되어 있으며, 컨택홀(CNT)을 통해 제2 액티브층(A2)의 제2 소스 전극(S2)과 연결되어 있다. 데이터 라인(DL)은 제1 게이트 라인(SLn), 제2 게이트 라인(SLn-1), 제3 게이트 라인(SLn-2), 발광 제어 라인(EM)을 가로질러 연장되어 있다.
게이트 브릿지(GB)는 제1 게이트 라인(SLn) 상에 위치하여 공통 전원 라인(PL)과 이격되어 있으며, 컨택홀(CNT)을 통해 제3 액티브층(A3)의 제3 드레인 전극(D3) 및 제4 액티브층(A4)의 제4 드레인 전극(D4) 각각과 연결된다. 또한, 게이트 브릿지(GB)는 제1 게이트 전극(G1)과 연결된다.
공통 전원 라인(PL)은 데이터 라인(DL)과 이격되어 제1 게이트 라인(SLn) 상에 위치하여 제1 게이트 라인(SLn)을 가로지르는 방향으로 연장되어 있다. 즉, 공통 전원 라인(PL)은 제1 게이트 라인(SLn), 제2 게이트 라인(SLn-1), 제3 게이트 라인(SLn-2), 발광 제어 라인(EM)을 가로질러 연장되어 있다.
공통 전원 라인(PL)은 적어도 하나의 박막 트랜지스터를 통해 유기 발광 소자(OLED)와 연결된다. 도 4 및 5를 참조하면, 공통 전원 라인(PL)은 컨택홀(CNT)을 통해 커패시터(Cst)의 일 전극(CE1) 및 제1 액티브층(A1)과 연결된 제5 액티브층(A5)의 제5 소스 전극(S5)과 연결되어 있다.
본 발명의 일 실시예를 따르면, 공통 전원 라인(PL)은 다층 구조를 가진다. 도 5를 참조하면, 공통 전원 라인(PL)은 2층 구조를 가진다. 그러나, 본 발명의 일 실시예가 도 5로 한정되는 것은 아니며, 공통 전원 라인(PL)은 단층 구조를 가지거나 3층 이상의 층을 가질 수도 있다.
본 발명의 일 실시예에 따르면, 공통 전원 라인(PL)은 제1 전원선(PL1) 및 제1 전원선(PL1)과 중첩된 제2 전원선(PL2)을 포함한다. 또한, 화소(PX)는 제1 전원선(PL1)과 제2 전원선(PL2) 사이에 순차적으로 배치된 제1 무기막(221), 제1 유기막(211) 및 제2 무기막(222)을 포함한다.
공통 전원 라인(PL)을 구성하는 제1 전원선(PL1)과 제2 전원선(PL2)은 금속으로 만들어질 수 있다. 이러한 금속이 제1 유기막(211) 상에 배치되는 경우, 제1 유기막(211)에 잔존하는 산소 또는 다른 원소의 영향으로 금속이 산화될 수 있다. 금속이 산화되는 경우, 에칭 과정, 특히 드라이 에칭 과정에서 정확한 패터닝이 이루어지지 않을 수 있으며, 패터닝 후 불순물이 제1 유기막(211) 상에 잔존할 수 있다. 이러한 불순불은 제품의 불량을 유발한다.
본 발명의 일 실시예에 따르면, 제1 전원선(PL1)과 제1 유기막(211) 사이 및 제2 전원선(PL2)과 제1 유기막(211) 사이에 각각 제1 무기막(221)과 제2 무기막(222)이 배치된다. 그에 따라, 공통 전원 라인(PL)을 구성하는 제1 전원선(PL1)과 제2 전원선(PL2) 형성 과정에서 패터닝 불량이 방지된다.
제1 전원선(PL1)과 제2 전원선(PL2)은 화소(PX)에서 콘택홀(CNT1)을 통해 서로 접촉한다.
공통 전원 라인(PL)이 다층 구조를 가짐으로써, 공통 전원 라인(PL)을 통한 전류 및 전원의 공급이 원활해진다. 그에 따라, 전압 강하(IR Drop)가 방지되어 유기발광 표시장치(101)가 우수한 발광 효율 및 높은 휘도를 가질 수 있다. 특히, 대형 유기발광 표시장치(101)에서 전압 강하(IR Drop)가 방지되어 대형 유기발광 표시장치(101)의 표시 품질이 향상된다.
또한, 본 발명의 일 실시예에 따르면, 유기 발광 소자(OLED)의 반응 속도가 향상될 수 있으며, 공통 전원 라인(PL)의 선폭이 감소될 수 있다. 따라서 고해상도의 유기발광 표시장치(101)가 높은 휘도를 가질 수 있다.
제2 전원선(PL2) 상에 제2 유기막(212)이 배치된다. 제2 유기막(212)은 절연막의 역할 및 평탄화막의 역할을 한다.
상술한, 데이터 라인(DL), 공통 전원 라인(PL)의 제1 전원선(PL1), 게이트 브릿지(GB)는 동일한 층에 위치하며, 동일한 재료로 형성되어 있다. 한편, 본 발명의 다른 실시예에서, 데이터 라인(DL), 공통 전원 라인(PL), 게이트 브릿지(GB) 각각은 선택적으로 서로 다른 층에 위치하여 서로 다른 재료로 형성될 수 있다.
초기화 라인(RL)은 제2 게이트 라인(SLn-1) 상에 위치하며, 컨택홀을 통해 제4 액티브층(A4)의 제4 소스 전극(S4)과 연결되어 있다. 초기화 라인(RL)은 유기 발광 소자(OLED)의 제1 전극(PE1)과 동일한 층에 위치하여 동일한 재료로 형성될 수 있다. 한편, 본 발명의 다른 실시예에서 초기화 라인(RL)은 제1 전극(PE1)과 다른 층에 위치하여 다른 재료로 형성될 수도 있다.
화소정의막(290)은 개구부를 가지며, 개구부를 통해 유기발광소자(OLED)의 제1 전극(PE1)이 화소정의막(290)으로부터 노출된다. 화소정의막(290)은 유기발광소자(OLED)의 발광 영역을 정의할 수 있다.
유기 발광 소자(OLED)는 제1 전극(PE1), 유기 발광층(OL), 제2 전극(PE2)을 포함한다. 제1 전극(PE1)은 컨택홀(CNT)을 통해 제6 박막 트랜지스터(T6)의 제6 드레인 전극(D6)과 연결된다. 유기 발광층(OL)은 제1 전극(PE1)과 제2 전극(PE2) 사이에 위치하고 있다. 제2 전극(PE2)은 유기 발광층(OL) 상에 위치하고 있다. 제1 전극(PE1) 및 제2 전극(PE2) 중 하나는 광 투과성을 가질 수 있다. 유기 발광층(OL)으로부터 발광된 빛은 제1 전극(PE1) 및 제2 전극(PE2) 어느 하나 이상의 전극방향으로 방출될 수 있다.
도시되지 않았지만, 유기 발광 소자(OLED) 상에는 유기 발광 소자(OLED)를 덮는 캡핑층(capping layer)이 배치될 수 있다. 또한, 유기 발광 소자(OLED) 상에 박막 봉지층(thin film encapsulation)이 배치되거나, 또는 봉지 기판이 배치될 수 있다.
이하, 도 6 내지 도 10을 참조하여, 기판(111)의 벤딩부(BD)와 제2 영역(AREA2)을 보다 상세히 설명한다
도 6은 도 1의 EAE 부분에 대한 평면도이다. 도 6에 제1 기판(111)의 가장자리 일부가 도시되어 있다.
본 발명의 일 실시예에 따른 유기발광 표시장치(101)는 기판(111)의 벤딩부(BD)를 통과하는 링크선(LK1, LK2)을 포함한다. 제1 링크선(LK1)과 제2 링크선(LK2)은 각각 기판(111)의 제1 영역(AREA1)으로부터 제2 영역(AREA2)까지 연장된다.
구체적으로, 제1 링크선(LK1)은 공통 전원 라인(PL)으로부터 연장되며 벤딩부(BD)를 통과한다. 벤딩부(BD)를 통과한 제1 링크선(LK1)은 제2 영역(AREA2)에서 공통 전원 공급 라인(PSL)과 연결되며, 공통 전원 공급 라인(PSL)은 공통 전원 공급원(미도시)과 연결된다. 그에 따라, 공통 전원 라인(PL)은 공통 전원 공급 라인(PSL)을 통해 제1 전압(ELVDD)을 인가받는다. 그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 제1 링크선(LK1)으로 제1 전압(ELVDD)이 직접 인가될 수도 있다.
공통 전원 공급 라인(PSL)의 일단에 단자가 배치될 수 있다(미도시). 단자를 통해 공통 전원 공급 라인(PSL)은 공통 전원 공급원(미도시)과 연결될 수 있다.
제2 링크선(LK2)은 데이터 라인(DL)과 연결되며, 벤딩부(BD)를 통과한다.
벤딩부(BD)를 통과한 제2 링크선(LK2)은 제2 영역(AREA2)에 단자(DPD)와 연결되며, 단자(DPD)를 통해 데이터 신호를 인가받는다. 도 6에 도시된 단자(DPD)는 패드 형태를 갖는 데이터 단자이다. 그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 단자(DPD)는 제2 링크선(LK2)과 동일한 폭을 가질 수도 있다.
제1 링크선(LK1)과 제2 링크선(LK2) 중 적어도 하나는 절연층을 사이에 두고 중첩하여 배치된 제1 도전선(151, 161)과 제2 도전선(152, 162)을 포함한다. 절연층은 제1 도전선(151, 161) 상에 배치된 제1 무기막(221), 제1 무기막(221) 상에 배치된 제1 유기막(211) 및 제1 유기막(211) 상에 선택적으로 배치된 제2 무기막(222)을 포함한다. 여기서, 제2 무기막(222)은 벤딩부(BD) 이외의 영역에 배치된다. 또한, 제1 무기막(221)은 생략될 수도 있다.
이하, 도 7 내지 도 10을 참조하여, 제1 링크선(LK1)과 제2 링크선(LK2)의 구조를 상세히 설명한다.
도 7은 도 6의 II-II'를 따라 자른 단면도이다. 도 7에 제1 링크선(LK1)의 단면이 도시되어 있다. 도 8은 도 6의 III-III'를 따라 자른 단면도이다. 도 8에 제2 링크선(LK2)의 단면이 도시되어 있다.
도 7 및 도 8을 참조하면, 본 발명의 일 실시예에 따른 유기발광 표시장치(101)는, 기판(111)의 벤딩부(BD) 상에 배치되며 제1 영역(AREA1)으로부터 제2 영역(AREA2)까지 연장된 제1 도전선(151, 161), 제1 도전선(151, 161) 상에 배치된 제1 무기막(221), 제1 무기막(221) 상에 배치된 제1 유기막(211) 및 제1 유기막(211) 상에 배치되며 제1 도전선(151, 161)과 중첩하여 제1 영역(AREA1)으로부터 제2 영역(AREA2)까지 연장된 제2 도전선(152, 162)을 포함한다. 제1 도전선(151, 161)과 제2 도전선(152, 162)은 제1 영역(AREA1) 및 제2 영역(AREA2) 중 적어도 하나에서 서로 접촉한다.
또한, 벤딩부(BD) 이외의 영역에서, 제1 유기막(211)과 제2 도전선(152, 162) 사이에 제2 무기막(222)이 배치된다. 제2 무기막(222)은 벤딩부(BD)에는 배치되지 않는다.
제1 도전선(151, 161)과 제2 도전선(152, 162)은 금속으로 만들어질 수 있다. 제1 도전선(151, 161)과 제2 도전선(152, 162) 형성과정에서 이러한 금속이 제1 유기막(211)과 접촉하는 경우, 제1 유기막(211)에 잔존하는 산소 또는 다른 원소에 의해 금속이 산화될 수 있다. 금속이 산화되는 경우, 패터닝 불량이 발생될 수 있으며, 패터닝 잔사가 제1 유기막(211) 상에 잔존할 수 있다.
이를 방지하기 위해, 제1 도전선(151, 161)과 제1 유기막(211) 사이 및 제2 도전선(152, 162)과 제1 유기막(211) 사이에 각각 제1 무기막(221)과 제2 무기막(222)이 배치된다. 그런데, 기판(111)이 벤딩되는 경우, 이러한 무기막(221, 222)에 크랙이 발생할 수 있다. 무기막(221, 222)의 크랙에 의한 불량을 방지하기 위해, 본 발명의 일 실시예에 따르면, 벤딩부(BD)에는 제2 무기막(222)이 배치되지 않는다.
도 6 및 도 7을 참조하면, 제1 링크선(LK1)을 구성하는 제1 도전선(151)과 제2 도전선(152)은 제2 영역(AREA2)에 형성된 제1 콘택홀(CH1)에서 서로 접촉한다. 여기서, 제1 링크선(LK1)은 공통 전원 링크선이다.
도 6 및 도 8을 참조하면, 제2 링크선(LK2)을 구성하는 제1 도전선(161)과 제2 도전선(162)은 제2 영역(AREA2)에 형성된 제2 콘택홀(CH2) 및 제1 영역(AREA2)에 형성된 제3 콘택홀(CH3)에서 서로 접촉한다. 여기서, 제2 링크선(LK2)은 데이터 링크선이다.
이와 같이, 서로 중첩하는 한 쌍의 제1 도전선(151, 161)과 제2 도전선(152, 162)이 각각 하나의 링크선(LK1, LK2)을 구성한다.
각각의 제1 링크선(LK1)과 제2 링크선(LK2)이 제1 도전선(151, 161)과 제2 도전선(152, 162)을 모두 포함하고 있기 때문에, 벤딩부(BD)에서 제1 도전선(151, 161)과 제2 도전선(152, 162)중 어느 하나가 단선되더라도 제1 링크선(LK1)과 제2 링크선(LK2)을 통해 전원 또는 신호가 전달할 수 있다. 그에 따라, 유기발광 표시장치(101)의 불량이 감소된다.
도 9는 도 6의 IV-IV'를 따라 자른 단면도이다. 도 9에 공통 전원 공급 라인(PSL)의 단면이 도시되어 있다.
도 9를 참조하면, 공통 전원 공급 라인(PSL)은 제1 콘택홀(CH1)에서 제1 링크선(LK1)과 접촉하여, 제1 링크선(LK1)에 제1 전압(ELVDD)을 인가한다. 공통 전원 공급 라인(PSL)은 제2 도전선(152)과 동일한 재료로 이루어지며, 제2 도전선(152)과 동일 공정에 의해 만들어진다.
제1 도전선(151)과 제2 도전선(152)은 화소(PX)와 연결된다.
도 10은 도 6의 V-V'를 따라 자른 단면과 도 4의 I-I'를 따라 자른 단면의 비교도이다.
본 발명의 일 실시예에 따르면, 화소(PX)는 공통 전원 라인(PL)을 포함하며, 공통 전원 링크선인 제1 링크선(LK1)은 공통 전원 라인(PL)과 연결된다. 따라서, 제1 도전선(151)과 제2 도전선(152)은 공통 전원 라인(PL)과 연결된다.
도 10을 참조하면, 공통 전원 라인(PL)의 제1 전원선(PL1)은 제1 도전선(151)과 동일층에 배치되며, 제2 전원선(PL2)은 제2 도전선(152)과 동일층에 배치된다.
제1 전원선(PL1)과 제1 도전선(151)은 동일 재료로 만들어질 수 있다. 제1 전원선(PL1)과 제1 도전선(151)은 일체로 형성될 수 있다.
또한, 제2 전원선(PL2)과 제2 도전선(152)은 동일 재료로 만들어질 수 있다. 제2 전원선(PL2)과 제2 도전선(152)은 일체로 형성될 수 있다.
이하, 도 11 내지 도 16을 참조하여, 본 발명의 다른 일 실시예에 따른 표시장치를 설명한다. 본 발명의 다른 일 실시예에 따른 표시장치는 유기발광 표시장치(102)이다.
도 11은 본 발명의 다른 일 실시예에 따른 유기발광 표시장치(102)의 단면도이다. 본 발명의 다른 일 실시예를 따르면, 데이터 라인(DL)은 다층 구조를 가진다. 그러나, 본 발명의 다른 일 실시예가 도 11로 한정되는 것은 아니다.
도 11을 참조하면, 데이터 라인(DL)은 하부 라인(DA1) 및 하부 라인(DA1)과 중첩된 상부 라인(DA2)을 포함한다. 또한, 화소(PX)는 하부 라인(DA1)과 상부 라인(DA1) 사이에 순차적으로 배치된 제1 무기막(221), 제1 유기막(211) 및 제2 무기막(222)을 포함한다. 하부 라인(DA1)과 상부 라인(DA2)은 화소(PX)에서 콘택홀(CNT2)을 통해 서로 접촉한다. 여기서, 상부 라인(DA1)과 하부 라인(DA2)는 두 개의 라인(DA1, DA2)를 구분하기 위한 명칭일 뿐, 상부, 하부라는 표현이 위치를 한정하는 것은 아니다. 또한, 제1 무기막(221)은 생략될 수 있다.
이와 같이, 데이터 라인(DL)이 다층 구조를 가짐으로써, 데이터 라인(DL)을 통한 신호 공급이 원활해진다. 그에 따라, 유기발광 표시장치(102)가 우수한 발광 효율을 가질 수 있으며, 유기 발광 소자(OLED)의 반응 속도가 향상될 수 있다.
도 12는 본 발명의 다른 일 실시예에 따른 유기발광 표시장치(102)의 일부에 대한 평면도이고, 도 13은 도 12의 VI-VI'를 따라 자른 단면도이고, 도 14는 도 12의 VII-VII'를 따라 자른 단면도이고, 도 15는 도 12의 VIII-VIII'를 따라 자른 단면도이고, 도 16은 도 12의 IX-IX'를 따라 자른 단면과 도 11의 비교도이다.
화소(PX)는 제1 영역(AREA1)에 배치된 데이터 라인(DL)과 연결되고, 데이터 링크선인 제2 링크선(LK2)은 데이터 라인(DL)과 연결된다. 제2 링크선(LK2)을 구성하는 제1 도전선(161)과 제2 도전선(162)은 데이터 라인(DL)과 연결된다.
본 발명의 다른 일 실시예에 따르면, 데이터 라인(DL1)의 하부 라인(DA1)은 제1 도전선(161)과 동일층에 배치되며, 상부 라인(DA2)은 제2 도전선(162)과 동일층에 배치된다.
하부 라인(DA1)과 제1 도전선(161)은 동일 재료로 만들어질 수 있다. 또한, 하부 라인(DA1)과 제1 도전선(161)은 일체로 형성될 수 있다. 상부 라인(DA2)과 제2 도전선(162)은 동일 재료로 만들어질 수 있다. 또한, 상부 라인(DA2)과 제2 도전선(162)은 일체로 형성될 수 있다.
도 13을 참조하면, 제1 링크선(LK1)을 구성하는 제1 도전선(151)과 제2 도전선(152)은 제2 영역(AREA2)에 형성된 제4 콘택홀(CH4) 및 제1 영역(AREA2)에 형성된 제5 콘택홀(CH5)에서 서로 접촉한다.
도 14를 참조하면, 제2 링크선(LK2)을 구성하는 제1 도전선(161)과 제2 도전선(162)은 제2 영역(AREA2)에 형성된 제6 콘택홀(CH6)에서 서로 접촉한다.
도 15를 참조하면, 공통 전원 공급 라인(PSL)은 제4 콘택홀(CH4)에서 제1 도전선(151)과 접촉하여, 제1 링크선(LK1)에 제1 전압(ELVDD)을 인가한다.
이하, 도 17a 내지 17g을 참조하여, 본 발명의 일 실시예에 따른 유기발광 표장치(101)의 제조방법을 설명한다.
도 17a 내지 17g는 도 6의 II-II'를 따라 자른 단면에 대한 제조 공정도이다.
먼저 도 17a를 참조하면, 기판(111) 상에 제1 도전선(151)이 형성된다. 보다 구체적으로, 제1 도전선(151)은 제3 절연층(IL3) 상에 형성된다. 제1 도전선(151)은 금속을 포함한다. 제1 도전선(151)은, 예를 들어, 은(Ag), 구리(Cu), 알루미늄(Al1), 티타늄(Ti), 탄탈륨(Ta), 마그네슘(Mg), 주석(Sn), 인듐(In) 및 아연(Zn) 중 적어도 하나를 포함할 수 있다.
기판(111)은 벤딩부(BD)를 가지면, 제1 도전선(151)은 기판(111)의 벤딩부(BD)를 통과한다.
도 17b를 참조하면, 제1 도전선(151) 상에 제1 무기막(221)이 형성된다. 제1 무기막(221)은 규소(Si)를 포함할 수 있다. 예를 들어, 제1 무기막(221)은 실리콘 산화물(SiOx) 및 실리콘 질화물(SiNx) 중 적어도 하나를 포함할 수 있다.
제1 무기막(221)은 제1 도전선(151)을 포함하는 기판(111) 상부의 전면에 형성된다.
제1 도전선(151) 상에 제1 무기막(221)이 배치됨으로써, 이어지는 유기막 공정에서 제1 도전선(151)이 제1 유기막(211)과 접촉하는 것이 방지된다. 그에 따라, 제1 유기막(211)에 잔존하는 산소 또는 다른 원소에 의해 제1 도전선(151)이 산화되거나 오염되는 것이 방지된다. 제1 무기막(221) 형성 공정은 생략될 수 있다.
도 17c를 참조하면, 제1 무기막(221) 상에 제1 유기막(211)이 형성된다. 제1 유기막(211)은 제1 콘택홀(CH1)을 가진다. 제1 유기막(211)은 중합성 유기물로 만들어질 수 있다.
도 17d를 참조하면, 제1 유기막(211) 상에 제2 무기막(222)이 형성된다. 제2 무기막(222)은 제1 콘택홀(CH1)을 포함하는 제1 유기막(211)의 전면에 배치된다. 제2 무기막(222)은 제1 무기막(221)과 동일한 재료로 만들어질 수도 있고 다른 재료로 만들어질 수도 있다.
도 17e를 참조하면, 제2 무기막(222)이 선택적으로 제거되어, 제1 유기막(211)이 선택적으로 노출된다. 이 때, 벤딩부(BD)에 형성되었던 제2 무기막(222)이 제거된다.
또한, 벤딩부(BD) 이외의 영역에서, 제2 도전선(152)이 형성될 위치를 제외한 다른 영역에 위치하는 제2 무기막(222)이 제거될 수 있다.
기판(111)이 벤딩되는 경우, 제2 무기막(222)에 크랙이 발생할 수 있다. 이러한 제2 무기막(222)의 크랙에 의해 불량이 발생할 수 있다. 이를 방지하기 위해, 벤딩부(BD)에 형성되었던 제2 무기막(222)이 제거되어 벤딩부(BD) 상에 제2 무기막(222)이 배치되지 않도록 한다.
또한, 제2 무기막(222)이 선택적으로 제거되는 단계에서, 콘택홀(CH1)에 배치된 제1 무기막(221)과 제2 무기막(222)이 제거된다.
이와 같이, 제2 무기막(222)이 선택적으로 제거됨으로써, 제조공정 중 제1 유기막(211)에서 발생되는 기체들("outgas"라고도 함)이 용이하게 외부로 방출될 수 있다.
또한, 제1 무기막(221)과 제2 무기막(222)이 하나의 공정에 의해 동시에 제거될 수 있다. 제1 무기막(221)과 제2 무기막(222)이 별도로 제거되는 방법과 비교하여, 본 발명의 일 실시예에 따르는 경우 패터닝이 필요한 공정의 수가 감소되기 때문에 유기발광 표시장치(101)의 제조 효율이 향상될 수 있다.
도 17f를 참조하면, 제2 무기막(222)과 노출된 제1 유기막(211) 상에 제2 도전선(152) 형성용 도전막(MET2) 형성된다. 본 발명의 일 실시예에 따르면, 제2 도전선(152) 형성용 도전막(MET2)은 금속으로 이루어진 금속막이다. 제2 도전선(152) 형성용 도전막(MET2)은 제1 도전선(151)과 동일한 물질로 만들어질 수도 있고 다른 물질로 만들어질 수도 있다.
금속을 포함하는 제2 도전선(152) 형성용 도전막(MET2)이 제1 유기막(211)과 접촉하는 경우, 제1 유기막(211)에 잔존하는 산소 또는 다른 원소에 의해 금속이 오염되거나 산화될 수 있다. 금속이 산화되거나 오염되는 경우, 이어지는 제2 도전선(152) 형성 공정에서 패터닝 불량이 발생될 수 있으며, 패터닝 잔사가 제1 유기막(211) 상에 잔존할 수 있다.
이를 방지하기 위해, 제1 유기막(211)과 제2 도전선(152) 사이에 제2 무기막(222)이 배치된다. 또한, 기판(111)이 벤딩되는 경우, 제2 무기막(222)에 크랙이 발생되는 것을 방지하기 위하여, 벤딩부(BD)에는 제2 무기막(222)이 배치되지 않는다.
다음, 도 17g를 참조하면, 상에 제2 도전선(152) 형성용 도전막(MET2)이 패터닝되어 제2 도전선(152)이 형성된다.
제2 도전선(152) 형성을 위해 공지의 패터닝 방법이 적용될 수 있다. 예를 들어, 드라이 에치에 의하여 제2 도전선(152)이 만들어질 수 있다.
제2 도전선(152)은 기판(111)의 벤딩부(BD)를 통과한다. 또한, 제1 도전선(151)과 제2 도전선(152)은 콘택홀(CH1)에서 접촉한다. 콘택홀(CH1)에서 서로 접촉하는 한 쌍의 제1 도전선(151)과 제2 도전선(152)은 하나의 링크선, 즉, 제1 링크선(LK1)을 구성한다.
이상의 실시예에서 비록 유기발광 표시장치들이 예시적으로 설명되었지만, 본 발명의 기술적 사상은 다른 표시장치에도 적용될 수 있다. 예를 들어, 본 발명은 액정 표시장치, 전기영동 표시장치 등에 적용될 수 있다.
이상 설명된 표시장치 및 그 제조방법의 실시예는 예시적인 것에 불과하며, 본 발명의 보호범위는 본 발명 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등예를 포함할 수 있다.
111: 기판 131: 버퍼층
151, 161: 제1 도전선 152, 162: 제2 도전선
211: 제1 유기막 212: 제2 유기막
221: 제1 무기막 222: 제2 무기막
AREA1: 제1 영역 AREA2: 제2 영역
BD: 벤딩부 DL: 데이터 라인
ELVDD: 제1 전압 ELVSS: 제2 전압
EM: 발광 라인 IL1, IL2, IL3: 절연층
LK1: 제1 링크선 LK2: 제2 링크선
OL: 유기 발광층 OLED: 유기 발광 소자
PL: 공통 전원 라인 PX: 화소
PE1: 제1 전극 PE2: 제2 전극
RL: 초기화 라인 SL: 게이트 라인

Claims (28)

  1. 제1 영역, 제2 영역 및 상기 제1 영역과 제2 영역 사이에 배치된 벤딩부를 포함하는 기판;
    상기 기판의 상기 제1 영역에 배치된 화소;
    상기 기판의 상기 제2 영역에 배치된 단자;
    상기 기판의 상기 벤딩부 상에 배치되며, 상기 제1 영역으로부터 상기 제2 영역까지 연장된 제1 도전선;
    상기 제1 도전선 상에 배치된 제1 유기막;
    상기 벤딩부 이외의 영역에서, 상기 제1 유기막 상에 배치된 제2 무기막; 및
    상기 제1 유기막 및 상기 제2 무기막 상에 배치되며, 상기 제1 도전선과 중첩하여 상기 제1 영역으로부터 상기 제2 영역까지 연장된 제2 도전선;을 포함하고,
    상기 제1 도전선과 상기 제2 도전선은 상기 제1 영역 및 상기 제2 영역 중 적어도 하나에서 서로 접촉하는 표시장치.
  2. 제1항에 있어서, 상기 제1 도전선과 상기 제1 유기막 사이에 배치된 제1 무기막을 더 포함하는 표시장치.
  3. 제1항에 있어서, 상기 제1 도전선과 상기 제2 도전선은 하나의 링크선을 구성하는 표시장치.
  4. 제1항에 있어서, 상기 제1 도전선과 상기 제2 도전선은 상기 화소와 연결된 표시장치.
  5. 제1항에 있어서,
    상기 화소는 공통 전원 라인을 포함하며,
    상기 제1 도전선과 상기 제2 도전선은 상기 공통 전원 라인과 연결된 표시장치.
  6. 제5항에 있어서,
    상기 공통 전원 라인은 제1 전원선 및 제2 전원선을 포함하며,
    상기 제1 전원선은 상기 제1 도전선과 동일층에 배치되며,
    상기 제2 전원선은 상기 제2 도전선과 동일층에 배치된 표시장치.
  7. 제6항에 있어서,
    상기 제1 전원선과 상기 제1 도전선은 동일 재료로 이루어진 표시장치.
  8. 제6항에 있어서,
    상기 제1 전원선과 상기 제1 도전선은 일체로 형성된 표시장치.
  9. 제6항에 있어서,
    상기 제2 전원선과 상기 제2 도전선은 동일 재료로 이루어진 표시장치.
  10. 제6항에 있어서,
    상기 제2 전원선과 상기 제2 도전선은 일체로 형성된 표시장치.
  11. 제6항에 있어서,
    상기 화소는 상기 제1 전원선과 상기 제2 전원선 사이에 순차적으로 배치된 제1 무기막, 상기 제1 유기막 및 상기 제2 무기막을 포함하는 표시장치.
  12. 제6항에 있어서,
    상기 제1 전원선과 상기 제2 전원선은 상기 화소에서 서로 접촉하는 표시장치.
  13. 제5항에 있어서,
    상기 화소는 유기 발광 소자를 포함하며,
    상기 공통 전원 라인은 적어도 하나의 박막 트랜지스터를 통해 상기 유기 발광 소자와 연결된 표시장치.
  14. 제1항에 있어서,
    상기 화소는 상기 제1 영역에 배치된 데이터 라인과 연결되고,
    상기 제1 도전선과 상기 제2 도전선은 상기 데이터 라인과 연결된 표시장치.
  15. 제14항에 있어서,
    상기 데이터 라인은 하부 라인 및 상기 하부 라인과 중첩 배치되는 상부 라인을 포함하며,
    상기 하부 라인은 상기 제1 도전선과 동일층에 배치되며,
    상기 상부 라인은 상기 제2 도전선과 동일층에 배치된 표시장치.
  16. 제15항에 있어서,
    상기 하부 라인과 상기 제1 도전선은 동일 재료로 이루어진 표시장치.
  17. 제15항에 있어서,
    상기 하부 라인과 상기 제1 도전선은 일체로 형성된 표시장치.
  18. 제15항에 있어서,
    상기 상부 라인과 상기 제2 도전선은 동일 재료로 이루어진 표시장치.
  19. 제15항에 있어서,
    상기 상부 라인과 상기 제2 도전선은 일체로 형성된 표시장치.
  20. 제15항에 있어서,
    상기 화소는 상기 하부 라인과 상기 상부 라인 사이에 순차적으로 배치된 제1 무기막, 상기 제1 유기막 및 상기 제2 무기막을 포함하는 표시장치.
  21. 제15항에 있어서, 상기 하부 라인과 상기 상부 라인은 상기 화소에서 서로 접촉하는 표시장치.
  22. 제1항에 있어서, 상기 벤딩부에서 상기 기판이 벤딩되며, 상기 벤딩부의 내측 곡률반경은 0 내지 500㎛인 표시장치.
  23. 벤딩부를 갖는 기판 상에 상기 벤딩부를 통과하는 제1 도전선을 형성하는 단계;
    상기 제1 도전선 상에 제1 유기막을 형성하는 단계;
    상기 제1 유기막 상에 제2 무기막을 형성하는 단계;
    상기 제2 무기막을 선택적으로 제거하여, 상기 제1 유기막이 선택적으로 노출되도록 하는 단계; 및
    상기 제2 무기막 및 선택적으로 노출된 제1 유기막 상에 제2 도전선을 형성하는 단계;를 포함하며,
    상기 제2 무기막을 선택적으로 제거하는 단계에서, 상기 벤딩부 상에 배치된 상기 제2 무기막이 제거되는 표시장치의 제조 방법.
  24. 제23항에 있어서,
    상기 제1 도전선을 형성하는 단계 후 상기 제1 유기막을 형성하는 단계 전에,
    상기 제1 도전선 상에 제1 무기막을 형성하는 단계를 더 포함하는 표시장치의 제조방법.
  25. 제24항에 있어서,
    상기 제1 유기막은 콘택홀을 가지며,
    상기 제2 무기막을 선택적으로 제거되는 단계에서, 상기 콘택홀에 배치된 제1 무기막과 제2 무기막이 제거되는 표시장치의 제조 방법.
  26. 제25항에 있어서,
    상기 제1 도전선과 상기 제2 도전선은 상기 콘택홀에서 접촉하는 표시장치의 제조 방법.
  27. 벤딩부를 갖는 기판;
    제1 방향을 따라 상기 기판 상에 배치된 게이트 라인;
    제2 방향을 따라 상기 기판 상에 배치되며, 상기 게이트 라인과 교차하는 데이터 라인; 및
    상기 제2 방향을 따라 상기 기판 상에 배치되며, 상기 데이터 라인과 이격되고 상기 게이트 라인과 교차하는 공통 전원 라인;
    상기 공통 전원 라인으로부터 연장되며 상기 벤딩부를 통과하는 제1 링크선; 및
    상기 데이터 라인으로부터 연장되며 상기 벤딩부를 통과하는 제2 링크선;
    을 포함하며,
    상기 제1 링크선과 상기 제2 링크선 중 적어도 하나는 절연층을 사이에 두고 중첩하여 배치된 제1 도전선과 제2 도전선을 포함하며,
    상기 절연층은,
    상기 제1 도전선 상에 배치된 제1 유기막; 및
    상기 제1 유기막 상에 선택적으로 배치된 제2 무기막;을 포함하며,
    상기 제2 무기막은 상기 벤딩부 이외의 영역에 배치된 표시장치.
  28. 제27항에 있어서, 상기 절연층은 상기 제1 도전선과 상기 제1 유기막 사이에 배치된 제1 무기막을 더 포함하는 표시장치.
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