KR20210085736A - 표시장치 - Google Patents

표시장치 Download PDF

Info

Publication number
KR20210085736A
KR20210085736A KR1020190179131A KR20190179131A KR20210085736A KR 20210085736 A KR20210085736 A KR 20210085736A KR 1020190179131 A KR1020190179131 A KR 1020190179131A KR 20190179131 A KR20190179131 A KR 20190179131A KR 20210085736 A KR20210085736 A KR 20210085736A
Authority
KR
South Korea
Prior art keywords
electrode
layer
gate
semiconductor pattern
drain
Prior art date
Application number
KR1020190179131A
Other languages
English (en)
Inventor
이곤지
임현수
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to KR1020190179131A priority Critical patent/KR20210085736A/ko
Publication of KR20210085736A publication Critical patent/KR20210085736A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs
    • H01L27/3262—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1251—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs comprising TFTs having a different architecture, e.g. top- and bottom gate TFTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H01L51/52—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00—Organic light-emitting devices
    • H10K50/80—Constructional details

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Optics & Photonics (AREA)
  • Geometry (AREA)
  • Electroluminescent Light Sources (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Liquid Crystal (AREA)

Abstract

본 명세서의 실시예는, 폴리-실리콘을 포함하는 제1 반도체 패턴, 제1 게이트 절연층을 사이에 두고 제1 반도체 패턴과 중첩하는 제1 게이트 전극, 및 제1 반도체 패턴과 연결되는 제1 소스 전극 및 제1 드레인 전극을 포함하는 제1 박막 트랜지스터, 산화물 반도체를 포함하는 제2 반도체 패턴, 제2 게이트 절연층을 사이에 두고 제2 반도체 패턴과 중첩하는 제2 게이트 전극, 및 제2 반도페 패턴과 연결되는 제2 소스 전극 및 제2 드레인 전극을 포함하는 제2 박막 트랜지스터, 및 제1 박막 트랜지스터 및 제2 박막 트랜지스터 상에 배치된 보호층을 포함하는 표시 장치를 제공할 수 있다. 그리고, 본 명세서의 실시예에 따른 표시 장치에서, 제1 소스 전극, 제1 드레인 전극, 제2 소스 전극, 제2 드레인 전극, 및 제2 게이트 전극은 동일한 층 상에 배치될 수 있다.

Description

표시장치 {DISPLAY APPARATUS}
본 명세서는 표시장치에 관한 것으로서, 보다 상세하게는, 화상 품질을 향상시킬 수 있는 서브픽셀 구조를 갖는 표시장치 에 관한 것이다.
정보화 사회가 발전함에 따라 화상을 표시하기 위한 다양한 종류의 표시장치가 개발되고 있다. 이러한 표시장치 중에는, 표시패널의 외부에 백 라이트 유닛을 구비하지 않고, 스스로 빛을 내는 발광소자들이 표시패널에 형성된 표시장치가 있다.
그리고, 발광소자들이 표시패널에 형성된 표시장치는, 영상이 표시되는 표시영역에 복수의 화소를 정의하고, 복수의 화소내 각 서브픽셀 마다 적어도 하나의 박막트랜지스터(Thin Film Transistor)가 설치된 어레이 기판을 포함한다.
예를 들어, 어레이 기판은 각 서브픽셀 마다 발광소자에 구동전류를 공급하는 구동 박막트랜지스터 및 구동 박막트랜지스터에 게이트신호를 공급하는 스위칭 박막트랜지스터를 포함한다.
한편, 이러한 표시 장치의 어레이 기판에 있어서, 구동 박막트랜지스터는 계조 표현에 유리하도록 설계되어야 하며, 스위칭 박막트랜지스터는 온/오프 율(On/Off Ratio)이 양호하도록 설계되어야 한다. 구동 박막트랜지스터는 전압 변화량에 대한 전류 변화량이 적을수록 계조 표현에 유리하고, 스위칭 박막트랜지스터는 온-오프(On-Off)가 빨라야 하기 때문이다.
그러나, 어레이 기판 상에 배치된, 동일한 반도체 물질을 포함한 구동 박막트랜지스터와 스위칭 박막트랜지스터는 동일한 특성을 가지게 된다. 따라서, 종래의 어레이 기판에서는 박막 트랜지스터의 특성에 따라, 구동 박막트랜지스터와 스위칭 박막 트랜지스터의 특성을 다르게 설계하기에는 어려움이 있다.
또한, 서로 다른 반도체를 가지는 복수의 트랜지스터를 설계하는 경우, 공정이 복잡해지고 생산 단가가 증가할 수 있다.
본 명세서의 실시예에 따르면, 제2 게이트 절연층 상에는 제2 박막 트랜지스터의 제2 게이트 전극, 제2 소스 전극, 및 제2 드레인 전극이 형성될 수 있다. 또한, 제2 게이트 절연층 상에는 제1 박막 트랜지스터의 제1 소스 전극 및 제1 드레인 전극이 형성될 수 있다. 따라서, 제2 게이트 전극, 제2 소스 전극, 제2 드레인 전극, 제1 소스 전극, 및 제1 드레인 전극은 동일한 층상에 배치되며, 동일한 물질을 포함할 수 있다. 그리고, 이들은 동일한 적층 구조를 가질 수 있다. 이와 같이, 제2 게이트 전극, 제2 소스 전극, 제2 드레인 전극, 제1 소스 전극, 및 제1 드레인 전극을 함께 형성하기에, 공정을 단순화하여 생산단가를 절감할 수 있다.
그리고, 제2 게이트 전극, 제2 소스 전극 및 제2 드레인 전극을 함께 형성하는 공정 시, 제2 소스 전극 및 제2 드레인 전극이 제2 게이트 전극과 연결되어 일체형으로 형성되는 문제점을 방지하기 위하여, 본 명세서의 실시예에 따른 표시 장치에서는, 제1 컨택홀의 일측 측벽은 제2 드레인 전극에 의해 커버되고, 제1 컨택홀의 타측 측벽은 제2 드레인 전극과 이격되도록 형성될 수 있다. 그리고, 제2 컨택홀에서, 일측 측벽은 제2 소스 전극에 의해 커버되고, 타측 측벽은 제2 소스 전극과 이격되도록 형성될 수 있다.
또한, 본 명세서의 실시예에 따르면, 제1 소스 전극, 제1 드레인 전극, 제2 소스 전극, 제2 드레인 전극, 및 제2 게이트 전극은 한번의 마스크 공정에 의해 함께 형성될 수 있다. 따라서, 이들은 동일한 물질을 포함할 수 있다. 그리고, 이들은 동일한 적층구조를 가질 수 있다. 이와 같이, 제1 소스 전극, 제1 드레인 전극, 제2 소스 전극, 제2 드레인 전극, 및 제2 게이트 전극은 동일 공정에 의해 함께 형성되기에, 공정이 단순화 될 수 있다. 그리고, 본 명세서의 실시예에 따른 표시 장치를 제조함에 있어서 생산 단가를 절감할 수 있는 이점이 있다.
그리고, 제2 게이트 전극, 제2 소스 전극 및 제2 드레인 전극을 함께 형성하는 공정 시, 제2 소스 전극 및 제2 드레인 전극이 제2 게이트 전극과 연결되어 일체형으로 형성되는 문제점을 방지하기 위하여, 제2 소스 전극 및 제2 드레인 전극이 제2 게이트 절연 패턴의 양측 측면과 각각 이격하도록 형성될 수 있다.
상기 목적을 달성하기 위하여, 본 명세서의 실시예에 따른 표시 장치는, 폴리-실리콘을 포함하는 제1 반도체 패턴, 제1 게이트 절연층을 사이에 두고 제1 반도체 패턴과 중첩하는 제1 게이트 전극, 및 제1 반도체 패턴과 연결되는 제1 소스 전극 및 제1 드레인 전극을 포함하는 제1 박막 트랜지스터, 산화물 반도체를 포함하는 제2 반도체 패턴, 제2 게이트 절연층을 사이에 두고 제2 반도체 패턴과 중첩하는 제2 게이트 전극, 및 제2 반도페 패턴과 연결되는 제2 소스 전극 및 제2 드레인 전극을 포함하는 제2 박막 트랜지스터, 및 제1 박막 트랜지스터 및 제2 박막 트랜지스터 상에 배치된 보호층을 포함할 수 있다. 그리고, 제1 소스 전극, 제1 드레인 전극, 제2 소스 전극, 제2 드레인 전극, 및 제2 게이트 전극은 동일한 층 상에 배치될 수 있다.
다른 측면에서, 본 명세서의 실시예에 따른 표시 장치는, 기판 상의 제1 버퍼층, 제1 버퍼층 상에 배치되며, 제1 반도체를 포함하는 제1 반도체 패턴, 제1 게이트 절연층을 사이에 두고 제1 반도체 패턴과 중첩하는 제1 게이트 전극, 및 제1 반도체 패턴과 연결되는 제1 소스 전극 및 제1 드레인 전극을 포함하는 제1 박막 트랜지스터, 제1 게이트 전극 상의 제2 버퍼층, 제2 버퍼층 상에 배치되며, 제1 반도체와 다른 제2 반도체를 포함하는 제2 반도체 패턴, 제2 게이트 절연 패턴을 사이에 두고 제2 반도체 패턴과 중첩하는 제2 게이트 전극, 및 제2 반도페 패턴과 연결되는 제2 소스 전극 및 제2 드레인 전극을 포함하는 제2 박막 트랜지스터, 및 제1 박막 트랜지스터 및 제2 박막 트랜지스터 상에 배치된 보호층을 포함할 수 있다. 그리고, 제2 소스 전극 및 제2 드레인 전극은 제2 버퍼층의 상부면 및 제2 반도체 패턴의 상부면과 접촉할 수 있다.
본 명세서의 실시예에 따르면, 박막 트랜지스터의 제2 게이트 전극, 제2 소스 전극, 제2 드레인 전극, 제1 소스 전극, 및 제1 드레인 전극을 함께 형성할 수 있으므로, 공정을 단순화하여 생산단가를 절감할 수 있다.
그리고, 제2 게이트 전극, 제2 소스 전극 및 제2 드레인 전극을 함께 형성하는 공정 시, 제1 컨택홀의 일측 측벽은 제2 드레인 전극에 의해 커버되고, 제1 컨택홀의 타측 측벽은 제2 드레인 전극과 이격되도록 형성하고, 제2 컨택홀에서, 일측 측벽은 제2 소스 전극에 의해 커버되고, 타측 측벽은 제2 소스 전극과 이격되도록 형성하므로, 제2 소스 전극 및 제2 드레인 전극이 제2 게이트 전극과 연결되어 일체형으로 형성되는 문제점을 해결할 수 있다.
또한, 본 명세서의 실시예에 따르면, 제1 소스 전극, 제1 드레인 전극, 제2 소스 전극, 제2 드레인 전극, 및 제2 게이트 전극은 동일 공정에 의해 함께 형성될 수 있으므로, 공정이 단순화 될 수 있으며, 생산 단가를 절감할 수 있는 이점이 있다.
그리고, 제2 게이트 전극, 제2 소스 전극 및 제2 드레인 전극을 함께 형성하는 공정 시, 제2 소스 전극 및 제2 드레인 전극이 제2 게이트 절연 패턴의 양측 측면과 각각 이격하도록 형성될 수 있으므로, 제2 소스 전극 및 제2 드레인 전극이 제2 게이트 전극과 연결되어 일체형으로 형성되는 문제점을 해결할 수 있다.
본 발명에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 발명 내에 포함되어 있다.
도 1은 본 명세서의 실시예들에 따른 표시장치의 시스템 구성도이다.
도 2는 본 명세서의 실시예들에 따른 표시장치의 서브픽셀의 등가회로이다.
도 3은 본 명세서의 실시예들에 따른 표시장치의 서브 픽셀 내 단면구조를 나타내는 도면이다.
도 4는 본 명세서의 다른 실시예들에 따른 표시장치의 서브 픽셀 내 단면구조를 나타내는 도면이다.
이하, 본 명세서의 일부 실시예들을 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성 요소들에 참조부호를 부가함에 있어서, 동일한 구성 요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 명세서를 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 명세서의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다. 본 명세서 상에서 언급된 "포함한다", "갖는다", "이루어진다" 등이 사용되는 경우 "~만"이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별한 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함할 수 있다.
또한, 본 명세서의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다.
구성 요소들의 위치 관계에 대한 설명에 있어서, 둘 이상의 구성 요소가 "연결", "결합" 또는 "접속" 등이 된다고 기재된 경우, 둘 이상의 구성 요소가 직접적으로 "연결", "결합" 또는 "접속" 될 수 있지만, 둘 이상의 구성 요소와 다른 구성 요소가 더 "개재"되어 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. 여기서, 다른 구성 요소는 서로 "연결", "결합" 또는 "접속" 되는 둘 이상의 구성 요소 중 하나 이상에 포함될 수도 있다.
구성 요소들이나, 동작 방법이나 제작 방법 등과 관련한 시간적 흐름 관계에 대한 설명에 있어서, 예를 들어, "~후에", "~에 이어서", "~다음에", "~전에" 등으로 시간적 선후 관계 또는 흐름적 선후 관계가 설명되는 경우, "바로" 또는 "직접"이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
한편, 구성 요소에 대한 수치 또는 그 대응 정보(예: 레벨 등)가 언급된 경우, 별도의 명시적 기재가 없더라도, 수치 또는 그 대응 정보는 각종 요인(예: 공정상의 요인, 내부 또는 외부 충격, 노이즈 등)에 의해 발생할 수 있는 오차 범위를 포함하는 것으로 해석될 수 있다.
도 1은 본 명세서의 실시예들에 따른 표시장치의 시스템 구성도이다.
도 1을 참조하면, 본 실시예들에 따른 표시장치(100)는, 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL)이 배치되고, 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL)과 연결되는 다수의 서브픽셀(SP)이 배열된 표시패널(110)과, 표시패널(110)을 구동하기 위한 구동 회로를 포함할 수 있다.
구동 회로는, 기능적으로 볼 때, 다수의 데이터 라인(DL)을 구동하는 데이터 구동 회로(120)와, 다수의 게이트 라인(GL)을 구동하는 게이트 구동 회로(130)와, 데이터 구동 회로(120) 및 게이트 구동 회로(130)를 제어하는 컨트롤러(140) 등을 포함할 수 있다.
표시패널(110)에서 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL)은 서로 교차하여 배치될 수 있다. 예를 들어, 다수의 데이터 라인(DL)은 행(Row) 또는 열(Column)으로 배치될 수 있고, 다수의 게이트 라인(GL)은 열(Column) 또는 행(Row)으로 배치될 수 있다. 아래에서는, 설명의 편의를 위하여, 다수의 데이터 라인(DL)은 행(Row)으로 배치되고, 다수의 게이트 라인(GL)은 열(Column)로 배치되는 것으로 가정한다.
컨트롤러(140)는, 데이터 구동 회로(120) 및 게이트 구동 회로(130)의 구동 동작에 필요한 각종 제어신호(DCS, GCS)를 공급하여, 데이터 구동 회로(120) 및 게이트 구동 회로(130)를 제어한다.
이러한 컨트롤러(140)는, 각 프레임에서 구현하는 타이밍에 따라 스캔을 시작하고, 외부에서 입력되는 입력 영상 데이터를 데이터 구동 회로(120)에서 사용하는 데이터 신호 형식에 맞게 전환하여 전환된 영상 데이터(DATA)를 출력하고, 스캔에 맞춰 적당한 시간에 데이터 구동을 통제한다.
전술한 컨트롤러(140)는, 입력 영상 데이터와 함께, 수직 동기 신호(Vsync), 수평 동기 신호(Hsync), 입력 데이터 인에이블(DE: Data Enable) 신호, 클럭 신호(CLK) 등을 포함하는 각종 타이밍 신호들을 외부(예: 호스트 시스템)로부터 수신한다.
컨트롤러(140)는, 외부로부터 입력된 입력 영상 데이터를 데이터 구동 회로(120)에서 사용하는 데이터 신호 형식에 맞게 전환하여 전환된 영상 데이터(DATA)를 출력하는 것 이외에, 데이터 구동 회로(120) 및 게이트 구동 회로(130)를 제어하기 위하여, 수직 동기 신호(Vsync), 수평 동기 신호(Hsync), 입력 DE 신호, 클럭 신호 등의 타이밍 신호를 입력 받아, 각종 제어 신호들을 생성하여 데이터 구동 회로(120) 및 게이트 구동 회로(130)로 출력한다.
예를 들어, 컨트롤러(140)는, 게이트 구동 회로(130)를 제어하기 위하여, 게이트 스타트 펄스(GSP: Gate Start Pulse), 게이트 쉬프트 클럭(GSC: Gate Shift Clock), 게이트 출력 인에이블 신호(GOE: Gate Output Enable) 등을 포함하는 각종 게이트 제어 신호(GCS: Gate Control Signal)를 출력한다. 여기서, 게이트 스타트 펄스(GSP)는 게이트 구동 회로(130)를 구성하는 하나 이상의 게이트 드라이버 집적회로의 동작 스타트 타이밍을 제어한다. 게이트 쉬프트 클럭(GSC)은 하나 이상의 게이트 드라이버 집적회로에 공통으로 입력되는 클럭 신호로서, 스캔신호(게이트 펄스)의 쉬프트 타이밍을 제어한다. 게이트 출력 인에이블 신호(GOE)는 하나 이상의 게이트 드라이버 집적회로의 타이밍 정보를 지정하고 있다.
또한, 컨트롤러(140)는, 데이터 구동 회로(120)를 제어하기 위하여, 소스 스타트 펄스(SSP: Source Start Pulse), 소스 샘플링 클럭(SSC: Source Sampling Clock), 소스 출력 인에이블 신호(SOE: Source Output Enable) 등을 포함하는 각종 데이터 제어 신호(DCS: Data Control Signal)를 출력한다. 여기서, 소스 스타트 펄스(SSP)는 데이터 구동 회로(120)를 구성하는 하나 이상의 소스-드라이버 집적회로의 데이터 샘플링 시작 타이밍을 제어한다. 소스 샘플링 클럭(SSC)은 소스-드라이버 집적회로 각각에서 데이터의 샘플링 타이밍을 제어하는 클럭 신호이다. 소스 출력 인에이블 신호(SOE)는 데이터 구동 회로(120)의 출력 타이밍을 제어한다.
이러한 컨트롤러(140)는 통상의 디스플레이 기술에서 이용되는 타이밍 컨트롤러(Timing Controller)이거나, 타이밍 컨트롤러(Timing Controller)를 포함하여 다른 제어 기능도 더 수행할 수 있는 제어장치일 수 있다.
컨트롤러(140)는, 데이터 구동 회로(120)와 별도의 부품으로 구현될 수도 있고, 데이터 구동 회로(120)와 함께 통합되어 집적회로로 구현될 수 있다.
데이터 구동 회로(120)는, 컨트롤러(140)로부터 영상 데이터(DATA)를 입력 받아 다수의 데이터 라인(DL)로 데이터 전압을 공급함으로써, 다수의 데이터 라인(DL)을 구동한다. 여기서, 데이터 구동 회로(120)는 소스 구동 회로라고도 한다.
데이터 구동 회로(120)는, 적어도 하나의 소스-드라이버 집적회로(S-DIC: Source-Driver Integrated Circuit)를 포함하여 구현될 수 있다. 각 소스-드라이버 집적회로(S-DIC)는, 시프트 레지스터(Shift Register), 래치 회로(Latch Circuit), 디지털 아날로그 컨버터(DAC: Digital to Analog Converter), 출력 버퍼(Output Buffer) 등을 포함할 수 있다. 각 소스-드라이버 집적회로(S-DIC)는, 경우에 따라서, 아날로그-디지털 컨버터(ADC: Analog to Digital Converter)를 더 포함할 수 있다.
각 소스-드라이버 집적회로(S-DIC)는, 테이프 오토메티드 본딩(TAB: Tape Automated Bonding) 방식, 칩 온 글래스(COG: Chip On Glass) 방식, 또는 칩 온 패널(COP: Chip On Panel) 방식으로 표시패널(110)의 본딩 패드(Bonding Pad)에 연결되거나, 표시패널(110)에 직접 배치될 수도 있으며, 경우에 따라서, 표시패널(110)에 집적화되어 배치될 수도 있다. 또한, 각 소스-드라이버 집적회로(S-DIC)는, 표시패널(110)에 연결된 소스-회로필름 상에 실장 되는 칩 온 필름(COF: Chip On Film) 방식으로 구현될 수도 있다.
게이트 구동 회로(130)는, 다수의 게이트 라인(GL)로 스캔신호를 순차적으로 공급함으로써, 다수의 게이트 라인(GL)을 순차적으로 구동한다. 여기서, 게이트 구동 회로(130)는 스캔 구동 회로라고도 한다.
게이트 구동 회로(130)는, 시프트 레지스터(Shift Register), 레벨 시프터(Level Shifter) 등을 포함할 수 있다.
게이트 구동 회로(130)는, 테이프 오토메티드 본딩(TAB: Tape Automated Bonding) 방식, 칩 온 글래스(COG: Chip On Glass) 방식, 또는 칩 온 패널(COP: Chip On Panel) 방식으로 표시패널(110)의 본딩 패드(Bonding Pad)에 연결되거나, GIP(Gate In Panel) 타입으로 구현되어 표시패널(110)에 직접 배치될 수도 있으며, 경우에 따라서, 표시패널(110)에 집적화되어 배치될 수도 있다. 또한, 게이트 구동 회로(130)는 다수의 게이트 드라이버 집적회로(G-DIC)로 구현되어 표시패널(110)과 연결된 게이트-회로필름 상에 실장 되는 칩 온 필름(COF) 방식으로 구현될 수도 있다.
게이트 구동 회로(130)는, 컨트롤러(140)의 제어에 따라, 온(On) 전압 또는 오프(Off) 전압의 스캔신호를 다수의 게이트 라인(GL)로 순차적으로 공급한다.
데이터 구동 회로(120)는, 게이트 구동 회로(130)에 의해 특정 게이트 라인이 열리면, 컨트롤러(140)로부터 수신한 영상 데이터(DATA)를 아날로그 형태의 데이터 전압으로 변환하여 다수의 데이터 라인(DL)로 공급한다.
데이터 구동 회로(120)는, 표시패널(110)의 일 측(예: 상측 또는 하측)에만 위치할 수도 있고, 경우에 따라서는, 구동 방식, 패널 설계 방식 등에 따라 표시패널(110)의 양측(예: 상 측과 하 측)에 모두 위치할 수도 있다.
게이트 구동 회로(130)는, 표시패널(110)의 일 측(예: 좌측 또는 우측)에만 위치할 수도 있고, 경우에 따라서는, 구동 방식, 패널 설계 방식 등에 따라 표시패널(110)의 양측(예: 좌측과 우측)에 모두 위치할 수도 있다.
표시패널(110)에 배치된 다수의 게이트 라인(GL)은 다수의 스캔라인(SCL) 및 다수의 발광제어라인(EML) 등을 포함할 수 있다. 다수의 스캔라인(SCL) 및 다수의 발광제어라인(EML)은 서로 다른 종류의 트랜지스터들(스캔 트랜지스터, 발광제어 트랜지스터)의 게이트 노드로 서로 다른 종류의 게이트 신호(스캔신호, 발광제어신호)를 전달하는 배선들이다.
게이트 구동 회로(130)는 게이트 라인(GL)의 한 종류인 다수의 스캔라인으로 스캔신호들을 출력하는 스캔 구동 회로와 게이트 라인(GL)의 다른 종류인 다수의 발광제어라인으로 발광제어신호들을 출력하는 발광 구동 회로를 포함할 수 있다.
도 2는 본 명세서의 실시예들에 따른 표시장치의 서브픽셀(SP)의 등가회로이다.
도 2를 참조하면, 각 서브픽셀(SP)은 발광소자(ED), 제1 내지 제6 트랜지스터(T1~T6), 및 스토리지 캐패시터(Cst) 등을 포함할 수 있다.
도 2를 참조하면, 각 서브픽셀(SP)은 제2 트랜지스터(T2)의 소스 노드 또는 드레인 노드와 대응되는 제1 노드(N1)와, 제2 트랜지스터(T2)의 게이트 노드와 대응되는 제2 노드(N2)와, 제2 트랜지스터(T2)의 드레인 노드 또는 소스 노드와 대응되는 제3 노드(N3)와, 발광소자(ED)의 픽셀전극(PE)과 대응되는 제4 노드(N4) 등의 주요 노드들을 포함한다.
발광소자(ED)는 픽셀전극(PE), 발광층(EL) 및 공통전극(CE)을 포함할 수 있다. 발광층(EL)은 픽셀전극(PE)과 공통전극(CE) 사이에 위치한다. 픽셀전극(PE) 및 발광층(EL)은 각 서브픽셀(SP) 마다 배치된다. 하지만, 공통전극(CE)은 다수의 서브픽셀(SP)에 공통으로 배치될 수 있다. 공통전극(CE)에는 공통전압에 해당하는 기저전압(VSS)이 인가될 수 있다.
제1 내지 제6 트랜지스터(T1~T6) 중 제2 트랜지스터(T2)는 발광소자(ED)를 구동하는 구동 트랜지스터(DRT: Driving Transistor)이다.
제1 내지 제6 트랜지스터(T1~T6) 중 구동 트랜지스터(DRT)인 제2 트랜지스터(T2)를 제외한 나머지 5개의 트랜지스터(T1, T3, T4, T5, T6)의 게이트 노드들에 연결되는 5가지의 게이트 라인들(GL)이 필요하다.
5가지의 게이트 라인들(GL)은 제1 내지 제3 스캔라인(SCL1, SCL2, SCL3)과 제1 및 제2 발광제어라인(EML1, EML2)을 포함할 수 있다.
제3 트랜지스터(T3)는 제1 스캔라인(SCL1)을 통해 게이트 노드에 인가된 제1 스캔신호(Scan1(n))에 따라 제2 노드(N2)와 제3 노드(N3) 간의 전기적인 연결을 제어한다.
제1 트랜지스터(T1)는 제2 스캔라인(SCL2)을 통해 게이트 노드에 인가된 제2 스캔신호(Scan2(n))에 따라 제1 노드(N1)와 데이터 전압(Vdata)을 공급하는 데이터 라인(DL) 간의 전기적인 연결을 제어한다.
제6 트랜지스터(T6)는 제3 스캔라인(SCL3)을 통해 게이트 노드에 인가된 제3 스캔신호(Scan2(n-1))에 따라 제4 노드(N4)와 초기화 전압(Vini)이 인가되는 초기화 전압 노드(NVINI) 간의 전기적인 연결을 제어한다.
제4 트랜지스터(T4)는 제1 발광제어라인(EML1)을 통해 게이트 노드에 인가된 제1 발광제어신호(EM1(n))에 따라 제1 노드(N1)와 구동 전압(VDD)이 인가되는 구동 전압 노드(NVDD) 간의 전기적인 연결을 제어한다.
제5 트랜지스터(T5)는 제2 발광제어라인(EML2)을 통해 게이트 노드에 인가된 제2 발광제어신호(EM2(n))에 따라 제3 노드(N3)와 제4 노드(N4) 간의 전기적인 연결을 제어한다.
도 2를 참조하면, 스토리지 캐패시터(Cst)는 제1 플레이트(PLT1)와 제2 플레이트(PLT2)를 포함한다. 제1 플레이트(PLT1)는 구동 트랜지스터(DRT)인 제2 트랜지스터(T2)의 게이트 노드에 전기적으로 연결되고, 제2 플레이트(PLT2)는 DC 전압 노드에 전기적으로 연결된다. 여기서, DC 전압 노드는, 일 예로, 구동 전압 노드(NVDD)를 포함할 수 있다.
도 2를 참조하면, 스토리지 캐패시터(Cst)는 제2 노드(N2)와 구동 전압 노드(NVDD) 사이에 전기적으로 연결될 수 있다. 여기서, 제2 노드(N2)는 구동 트랜지스터(DRT)인 제2 트랜지스터(T2)의 게이트 노드와 대응되고, 구동 전압 노드(NVDD)는 DC 전압 노드일 수 있다.
도 2를 참조하면, 제1 내지 제6 트랜지스터(T1~T6) 중 제2 트랜지스터(T2)는 P형 트랜지스터일 수 있다. 일 예로, 제1 내지 제6 트랜지스터(T1~T6) 중 제2 트랜지스터(T2)는 P형 트랜지스터이고, 나머지 제1, 제3 내지 제6 트랜지스터(T6)는 N형 트랜지스터일 수 있다. 그러나, 이에 한정되지는 않으며, 제1 내지 제6 트랜지스터(T1~T6) 중 적어도 하나의 트랜지스터는 N형 트랜지스터이고, 그 외 나머지 트랜지스터는 모두 P형 트랜지스터일 수 있다. 또는, 제1 내지 제6 트랜지스터(T1~T6) 모두 N형 트랜지스터일 수 있다
전술한 바와 같이, 구동 트랜지스터(DRT)인 제2 트랜지스터(T2)를 P형 트랜지스터로 설계함으로써, 스토리지 캐패시터(Cst)를 제2 트랜지스터(T2)의 게이트 노드인 제2 노드(N2)와 DC 전압 노드인 구동 전압 노드(NVDD) 사이에 형성시켜줄 수 있다.
스토리지 캐패시터(Cst)의 양단 중 하나가 DC 전압 노드인 구동 전압 노드(NVDD)에 연결됨으로써, 스토리지 캐패시터(Cst)의 양단 중 다른 하나인 제2 노드(N2)의 전압 변화를 방지해줄 수 있다. 제2 노드(N2)는 구동 트랜지스터(DRT)인 제2 트랜지스터(T2)의 게이트 노드에 해당한다.
또한, 본 명세서의 실시예들에 따르면, 구동 트랜지스터(DRT)인 제2 트랜지스터(T2)는 동작 신뢰도와 전류 공급 성능이 무엇보다 중요하기 때문에, 동작 신뢰도와 전류 공급 성능에 유리한 P형 트랜지스터로 설계한다. 하지만, 나머지 제1, 제3 내지 제6 트랜지스터(T6)는 전류 공급 성능보다 스위칭 속도가 더욱더 중요한 트랜지스터들일 수 있다. 따라서, 제1, 제3 내지 제6 트랜지스터(T6)는 높은 캐리어 이동도로 인해 빠른 스위칭 속도를 갖는 N형 트랜지스터로 설계할 수 있다. 이에 따라, 서브픽셀(SP)의 구동 성능을 매우 향상시켜줄 수 있다.
한편, 본 명세서의 실시예들에 따른 표시장치(100)는, OLED (Organic Light Emitting Diode) 디스플레이, 퀀텀닷 (Quantum Dot) 디스플레이, 마이크로 LED (Micro Light Emitting Diode) 디스플레이 등의 자발광 디스플레이일 수 있다.
본 명세서의 실시예들에 따른 표시장치(100)가 OLED 디스플레이인 경우, 각 서브픽셀(SP)은 스스로 빛을 내는 유기발광다이오드(OLED)를 발광소자(ED)로서 포함할 수 있다. 본 명세서의 실시예들에 따른 표시장치(100)가 퀀텀닷 디스플레이인 경우, 각 서브픽셀(SP)은 스스로 빛을 내는 반도체 결정인 퀀텀닷 (Quantum Dot)으로 만들어진 발광소자(ED)를 포함할 수 있다. 본 명세서의 실시예들에 따른 표시장치(100)가 마이크로 LED 디스플레이인 경우, 각 서브픽셀(SP)은 스스로 빛을 내고 무기물을 기반으로 만들어진 마이크로 LED (Micro Light Emitting Diode)를 발광소자(ED)로서 포함할 수 있다.
도 3은 본 명세서의 실시예들에 따른 표시장치의 서브 픽셀 내 단면구조를 나타내는 도면이다.
도 3을 참조하면, 본 명세서의 실시예에 따른 표시 장치(100)는, 기판 (10), 제1 버퍼층(20), 제1 게이트 절연층(30), 제1 층간 절연층(40), 제2 버퍼층(50), 제2 게이트 절연층(60), 보호층(80), 뱅크층(90), 스페이서(91), 발광 소자(500), 제1 박막 트랜지스터(200), 제2 박막 트랜지스터(300), 및 보조 전극(610)을 포함할 수 있다.
그리고, 제1 박막 트랜지스터(200)는 제1 반도체 패턴(210), 제1 소스 전극(220), 제1 드레인 전극(230), 및 제1 게이트 전극(240)을 포함할 수 있다. 또한, 제2 박막 트랜지스터(300)는 제2 반도체 패턴(310), 제2 소스 전극(320), 제2 드레인 전극(330), 및 제2 게이트 전극(340)을 포함할 수 있다.
도 3을 참조하면, 본 명세서의 실시예에 따른 표시 장치는 기판(10)을 포함할 수 있다. 기판(10)은 서브 픽셀(SP)가 배치되는 표시 영역과 상기 표시 영역에 인접하여 배치된 비 표시 영역을 포함할 수 있다. 기판(10)은 절연성 물질을 포함할 수 있다. 예를 들어, 기판(10)은 유리 또는 플라스틱을 포함할 수 있다. 기판(10)은 폴리이미드(PI)로 이루어질 수도 있다. 기판(10)은 게이트 라인들(GL) 및 데이터 라인들(DL)에 의해 정의된 서브 픽셀(SP)을 포함할 수 있다. 각 서브 픽셀(SP) 내에는 제1 박막 트랜지스터(200), 제2 박막 트랜지스터(300), 및 발광 소자(500)가 위치할 수 있다. 각 발광 소자(500)는 제1 박막 트랜지스터(200)와 전기적으로 연결되어, 특정한 색을 나타내는 빛을 방출할 수 있다. 다른 예로는, 각 발광 소자(500)는 제2 박막 트랜지스터(300)와 전기적으로 연결되어, 특정한 색을 나타내는 빛을 방출할 수 있다.
기판(10)은 투습에 의한 표시 장치(100)의 성능이 저하되는 것을 방지하기 위해 2중 폴리이미드(PI)로 구성될 수 있다. 그리고, 2개의 폴리이미드(PI)사이에 무기막을 형성해줌으로써, 수분성분이 하부의 폴리이미드(PI)를 뚫고 지나가는 것을 차단하여 제품성능 신뢰성을 향상시킬 수가 있다.
2개의 폴리이미드(PI)사이에 무기막을 배치하여 기판을 형성함으로써, 기판(10)에 차지(charge)된 전하가 제1 박막 트랜지스터(200)에 영향을 끼치는 것을 차단하여 제품의 신뢰성을 향상시킬 수 있다. 그리고, 폴리이미드(PI)에 차지(charge)된 전하를 차단하기 위하여 금속층을 형성하는 공정을 생략할 수 있으므로, 공정을 단순화하고 생산단가를 절감할 수 있다.
본 명세서의 다른 실시예에 따른 표시 장치(100)는 2중 폴리이미드(PI)를 기판으로 사용하여 제품의 환경신뢰성 성능을 확보하기 위한 표시 장치를 구현할 수 있다. 예를 들면, 도 4에 도시된 바와 같이, 표시 장치(100)의 기판(10)은 제1 기판(11), 제2 기판(13), 및 제1 기판(11)과 제2 기판(13) 사이에 형성된 무기 절연층(12)을 포함할 수 있다. 무기 절연층(12)은, 제1 기판(11)에 전하가 차지(charge)되는 경우, 차지된 전하가 제2 기판(13)을 통하여 제1 박막 트랜지스터(200)에 영향을 주는 것을 차단하는 역할을 할 수 있다. 그리고, 제1 기판(11)과 제2 기판(13) 사이에 형성된 무기 절연층(12)은 수분성분이 제1 기판(11)을 뚫고서 침투하는 것을 차단하는 역할을 할 수도 있다.
제1 기판(11) 및 제2 기판(13)은 폴리이미드(PI)와 같은 플라스틱 물질층일 수 있다. 무기 절연층(12)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 이들의 다중층으로 이루어질 수 있다. 본 명세서의 다른 실시예에 따른 표시 장치(100)는 산화 실리콘(SiOx) 물질을 기판(10)의 무기 절연층(12)으로 형성할 수 있다. 예를 들면, 이산화 규소(Silica or Silicon Dioxide: SiO2) 물질을 무기 절연층(12)으로 형성할 수 있다. 그러나, 이에 한정되지는 않으며, 무기 절연층(12)은 이산화 규소(SiO2)와 질화 실리콘(SiNx)의 이중층으로 형성될 수도 있다.
도 3을 참조하면, 기판(10) 상에 제1 버퍼층(20)이 형성될 수 있다. 제1 버퍼층(20)은 화소 회로의 형성 공정에서 기판(10)에 의한 오염을 방지할 수 있다. 예를 들어, 제1 버퍼층(20)은 기판(10)과 각 서브 픽셀(SP)의 제1 반도체 패턴(210) 사이에 형성될 수 있다. 제1 버퍼층(20)은 절연성 물질을 포함할 수 있다. 예를 들어, 제1 버퍼층(20)은 실리콘 산화물계(SiOx) 물질층 및 실리콘 질화물계(SiNx) 물질층을 포함할 수 있다. 제1 버퍼층(20)은 다중층 구조일 수 있다. 예를 들어, 제1 버퍼층(20)은 제1 버퍼 하부층(21) 및 제1 버퍼 상부층(22)을 포함할 수 있다.
기판(10) 상에 제1 버퍼 하부층(21)이 배치되며, 제1 버퍼 하부층(21) 상에 제1 버퍼 상부층(22)이 배치될 수 있다. 제1 버퍼 하부층(21)은 실리콘 질화물(SiNx)계 물질층과 실리콘 산화물계 물질층(SiOx)으로 이루어진 다중층으로 형성될 수 있다. 예를 들어, 제1 버퍼 하부층(21)은 실리콘 산화물(SiOx)층과 실리콘 질화물(SiNx)층이 교번으로 형성된 다중층으로 형성될 수 있다.
그리고, 제1 버퍼 상부층(22)은 실리콘 산화물(SiOx)계 물질로 이루어진 단일층으로 형성될 수 있다. 예를 들어, 제1 버퍼 상부층(22)은 이산화 규소(SiO2) 물질로 이루어진 단일층으로 형성될 수 있다.
도 3을 참조하면, 제1 버퍼층(20)의 제1 버퍼 상부층(22) 상에 제1 반도체 패턴(210)이 위치할 수 있다. 제1 반도체 패턴(210)은 반도체 물질을 포함할 수 있다. 예를 들어, 제1 반도체 패턴(210)은 다결정 반도체 물질인 폴리-실리콘(Poly-Si)을 포함할 수 있다. 예를 들어, 제1 반도체 패턴(210)은 저온 폴리-실리콘(Low Temperature Poly-Si; LTPS)을 포함할 수 있다.
제1 반도체 패턴(210)은 제1 버퍼 상부층(22)을 사이에 두고서 제1 금속 패턴(700)과 중첩할 수 있다. 그리고, 제1 반도체 패턴(210)은 제1 채널 영역(210C), 제1 소스 영역(210S), 및 제1 드레인 영역(210D)을 포함할 수 있다.
제1 반도체 패턴(210) 및 제1 버퍼층(20) 상에 제1 게이트 절연층(30)이 형성될 수 있다. 제1 게이트 절연층(30)은 절연성 물질을 포함할 수 있다. 예를 들어, 제1 게이트 절연층(30)은 실리콘 산화물계(SiOx) 물질을 포함할 수 있다. 예를 들어, 실리콘 산화물계(SiOx) 물질 중 이산화 규소(SiO2)를 포함할 수 있다. 그러나, 이에 한정되지는 않으며, 제1 게이트 절연층(30)은 실리콘 질화물계(SiNx) 물질을 포함할 수 있다. 또는, 제1 게이트 절연층(30)은 실리콘 질화물(SiNx)계 물질층과 실리콘 산화물계 물질층(SiOx)으로 이루어진 다중층으로 형성될 수 있다.
제1 게이트 절연층(30) 상에 제1 박막 트랜지스터(200)의 제1 게이트 전극(240)이 형성될 수 있다. 제1 게이트 전극(240)은 제1 게이트 절연층(30)을 사이에 두고서 제1 반도체 패턴(210)과 중첩할 수 있다. 예를 들어, 제1 게이트 전극(240)은 제1 게이트 절연층(30)을 사이에 두고서 제1 반도체 패턴(210)의 제1 채널 영역(210C)과 중첩할 수 있다. 제1 게이트 전극(240)은 도전성 물질을 포함할 수 있다. 예를 들어, 제1 게이트 전극(240)은 알루미늄(Al), 크롬(Cr), 구리(Cu), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W)과 같은 금속 또는 이들의 합금을 포함할 수 있다. 또한, 제1 게이트 전극(240)은 금속 또는 합금 물질으로 이루어진 단일층 또는 이들의 다중층으로 구성될 수 있다.
제1 게이트 전극(240) 및 제1 게이트 절연층(30) 상에 제1 층간 절연층(40)이 형성될 수 있다. 제1 층간 절연층(40)은 절연성 물질을 포함할 수 있다. 제1 층간 절연층(40)은 실리콘 산화물계 물질(SiOx) 또는 실리콘 질화물계(SiNx) 물질을 포함할 수 있다.
제1 층간 절연층(40) 상에는 제2 버퍼층(50)이 형성될 수 있다. 제2 버퍼층(50)은 실리콘 질화물(SiNx)계 물질층과 실리콘 산화물계 물질층(SiOx)으로 이루어진 다중층으로 형성될 수 있다. 제2 버퍼층(50)은 실리콘 산화물(SiOx)과 실리콘 질화물(SiNx)이 교번으로 형성된 다중층으로 형성될 수 있다. 예를 들어, 제2 버퍼층(50)은 제1 층간 절연층(40) 상에 배치된 제1 버퍼 하부층과 제1 버퍼 하부층 상에 배치된 제2 버퍼 상부층을 포함할 수 있다. 제1 버퍼 하부층은 실리콘 질화물(SiNx)을 포함할 수 있다. 그리고, 제1 버퍼 상부층은 실리콘 산화물(SiOx)을 포함할 수 있다. 제2 버퍼 상부층의 두께는 제2 버퍼 하부층의 두께보다 클 수 있다. 실리콘 산화물(SiOx)을 포함한 제1 버퍼 상부층의 두께를 실리콘 질화물(SiNx)을 포함하는 제1 버퍼 하부층의 두께보다 크게 형성하여, 실리콘 질화물(SiNx)을 포함하는 제1 버퍼 하부층에서 발생 또는 방출되는 수소(H)가 제2 박막 트랜지스터(300)의 제2 반도체 패턴(310)으로 유입되는 것을 방지할 수 있다.
도 3을 참조하면, 제2 버퍼층(50) 상에 제2 박막 트랜지스터(300)의 제2 반도체 패턴(310)이 형성될 수 있다. 제2 박막 트랜지스터(300)의 제2 반도체 패턴(310)은 제1 박막 트랜지스터(200)의 제1 반도체 패턴(210)과 다른 물질을 포함할 수 있다. 제2 반도체 패턴(310)은 산화물 반도체를 포함할 수 있다. 예를 들어, 제2 반도체 패턴(310)은 IZO(InZnO)계, IGO(InGaO)계, ITO(InSnO)계, IGZO(InGaZnO)계, IGZTO(InGaZnSnO)계, ITZO(InSnZnO)계 IGTO(InGaSnO)계, GO(GaO)계, GZTO(GaZnSnO)계 및 GZO(GaZnO)계 산화물 반도체 물질 중 적어도 하나를 포함할 수 있다. 그러나, 본 명세서의 실시예가 이에 한정되는 것은 아니며, 당업계에 알려진 다른 산화물 반도체 물질에 의하여 제2 반도체 패턴(310)이 만들어질 수도 있다.
제2 반도체 패턴(310)은 제2 게이트 전극(340)과 중첩하는 제2 채널 영역(310C), 제2 소스 전극(320)과 연결되는 제2 소스 영역(310S), 및 제2 드레인 전극(330)과 연결되는 제2 드레인 영역(310D)을 포함할 수 있다.
제2 반도체 패턴(310) 및 제2 버퍼층(50) 상에 제2 게이트 절연층(60)이 형성될 수 있다. 제2 게이트 절연층(60)은 제1 게이트 전극(240)과 중첩할 수 있다. 제2 게이트 절연층(60)은 실리콘 산화물계(SiOx) 물질 및 실리콘 질화물계(SiNx) 물질중 적어도 하나의 물질을 포함할 수 있다. 제2 게이트 절연층(60)은 단일층 또는 다중층 구조일 수 있다.
제2 게이트 절연층(60)을 식각하여 제2 반도체 패턴(310)의 제2 소스 영역(310S)를 노출하는 제2 컨택홀(CH2)을 형성될 수 있다. 그리고, 제2 게이트 절연층(60)을 식각하여 제2 반도체 패턴(310)의 제2 드레인 영역(310D)를 노출하는 제1 컨택홀(CH1)이 형성될 수 있다.
그리고, 제2 게이트 절연층(60), 제2 버퍼층(50), 제1 층간 절연층(40), 및 제1 게이트 절연층(30)을 식각하여 제1 반도체 패턴(210)의 제1 소스 영역(210S) 및 제1 드레인 영역(210D)을 노출하는 컨택홀이 형성될 수 있다.
제2 게이트 절연층(60) 상에는 제2 박막 트랜지스터(300)의 제2 게이트 전극(340), 제2 소스 전극(320), 및 제2 드레인 전극(330)이 형성될 수 있다. 또한, 제2 게이트 절연층(60) 상에는 제1 박막 트랜지스터(200)의 제1 소스 전극(220) 및 제1 드레인 전극(230)이 형성될 수 있다. 따라서, 제2 게이트 전극(340), 제2 소스 전극(320), 제2 드레인 전극(330), 제1 소스 전극(220), 및 제1 드레인 전극(230)은 동일한 층상에 배치되며, 동일한 물질을 포함할 수 있다. 그리고, 이들은 동일한 적층 구조를 가질 수 있다. 이와 같이, 제2 게이트 전극(340), 제2 소스 전극(320), 제2 드레인 전극(330), 제1 소스 전극(220), 및 제1 드레인 전극(230)을 함께 형성하기에, 공정을 단순화하여 생산단가를 절감할 수 있다.
제2 게이트 전극(340), 제2 소스 전극(320), 제2 드레인 전극(330), 제1 소스 전극(220), 및 제1 드레인 전극(230)은 알루미늄(Al), 크롬(Cr), 구리(Cu), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W)과 같은 금속 또는 이들의 합금을 포함할 수 있다. 또한, 이들은 금속 또는 합금 물질으로 이루어진 단일층 또는 이들의 다중층으로 구성될 수 있다.
제2 게이트 전극(340)은 제2 게이트 절연층(60)을 사이에 두고서 제2 반도체 패턴(310)의 제2 채널 영역(310C)과 중첩할 수 있다.
제2 소스 전극(320)은 제2 게이트 절연층(60)의 제2 컨택홀(CH2)을 통하여 노출된 제2 반도체 패턴(310)의 제2 소스 영역(310S)과 접촉할 수 있다. 그리고, 제2 드레인 전극(330)은 제2 게이트 절연층(60)의 제1 컨택홀(CH1)을 통하여 노출된 제2 반도체 패턴(310)의 제2 드레인 영역(310D)과 접촉할 수 있다.
그리고, 단면도를 기준으로, 제1 컨택홀(CH1)에서 일측 측벽은 제2 드레인 전극(330)에 의해 덮일 수 있다. 그리고, 제1 컨택홀(CH1)에서 타측 측벽은 제2 드레인 전극(330)과 이격될 수 있다. 따라서, 제2 드레인 영역(310D)의 일부 영역은 제2 드레인 전극(330)과 중첩하지 않고 노출될 수 있다. 예를 들어, 도3을 참조하면, 제1 컨택홀(CH1)에서 제1 측벽(SW1)은 제2 드레인 전극(330)과 접촉할 수 있다. 그리고, 제1 컨택홀(CH1)에서 제2 측벽(SW2)은 제2 드레인 전극(330)과 접촉하지 않고서, 이격되어 있을 수 있다. 따라서, 제2 게이트 절연층(60)의 제1 컨택홀(CH1)에 의해 노출된 제2 반도체 패턴(310)의 제2 드레인 영역(310D) 중, 제1 측벽(SW1)에 가깝게 위치하는 제2 드레인 영역(310D)의 상부면은 제2 드레인 전극(330)과 접촉할 수 있다. 그리고, 제2 측벽(SW2)에 가깝게 위치하는 제2 드레인 영역(310D)의 상부면은 노출될 수 있다.
도 3을 참조하면, 제2 컨택홀(CH2)에서 일측 측벽은 제2 소스 전극(320)에 의해 덮일수 있다. 그리고, 제2 컨택홀(CH2)에서 타측 측벽은 제2 소스 전극(320)과 이격될 수 있다. 따라서, 제2 소스 영역(310S)의 일부 영역은 제2 소스 전극(320)과 중첩하지 않고 노출될 수 있다. 예를 들어, 제2 컨택홀(CH2)에서 제4 측벽(SW4)은 제2 소스 전극(320)과 접촉할 수 있다. 그리고, 제2 컨택홀(CH2)에서 제3 측벽(SW3)은 제2 소스 전극(320)과 접촉하지 않고서, 이격되어 있을 수 있다. 따라서, 제2 게이트 절연층(60)의 제2 컨택홀(CH2)에 의해 노출된 제2 반도체 패턴(310)의 제2 소스 영역(310S) 중, 제4 측벽(SW4)에 가깝게 위치하는 제2 소스 영역(310S)의 상부면은 제2 소스 전극(320)과 접촉할 수 있다. 그리고, 제3 측벽(SW3)에 가깝게 위치하는 제2 소스 영역(310S)의 상부면은 노출될 수 있다.
고해상도를 요구하는 표시 장치에서는, 서브 픽셀(SP)의 영역은 작아질 수 있다. 이와 같이. 제한된 서브 픽셀(SP) 내에 서로 다른 반도체를 포함한 복수의 박막 트랜지스터를 설계함에 있어서, 제1 컨택홀(CH1) 및 제2 컨택홀(CH2)에 의해 노출된 제2 소스 영역(310S) 및 제2 드레인 영역(310D)을 제2 소스 전극(320) 및 제2 드레인 전극(330)이 모두 덮도록 설계를 하는 경우에 문제가 발생할 수 있다. 예를 들어, 본 명세서의 실시예와 같이 제2 게이트 전극(340), 제2 소스 전극(320) 및 제2 드레인 전극(330)을 함께 형성하는 공정 시, 제2 소스 전극(320) 및 제2 드레인 전극(330)이 제2 게이트 전극(340)과 연결되어 일체형으로 형성되는 문제점이 발생할 수 있다. 따라서, 본 명세서의 실시예에 따른 표시 장치에서는, 제1 컨택홀(CH1)에서 일측 측벽은 제2 드레인 전극(330)에 의해 커버되고, 제1 컨택홀(CH1)에서 타측 측벽은 제2 드레인 전극(330)과 이격되도록 설계될 수 있다. 그리고, 제2 컨택홀(CH2)에서 일측 측벽은 제2 소스 전극(320)에 의해 커버되고, 제2 컨택홀(CH2)에서 타측 측벽은 제2 소스 전극(320)과 이격되도록 설계될 수 있다.
제1 소스 전극(220) 및 제1 드레인 전극(230)은 제2 게이트 절연층(60), 제2 버퍼층(50), 제1 층간 절연층(40), 및 제1 게이트 절연층(30)의 컨택홀을 통하여 제1 반도체 패턴(210)과 연결될 수 있다. 예를 들어, 제1 소스 전극(220)은 제2 게이트 절연층(60), 제2 버퍼층(50), 제1 층간 절연층(40), 및 제1 게이트 절연층(30)의 컨택홀을 통하여 제1 반도체 패턴(210)의 제1 소스 영역(210S)과 연결될 수 있다. 그리고, 제1 드레인 전극(230)은 제2 게이트 절연층(60), 제2 버퍼층(50), 제1 층간 절연층(40), 및 제1 게이트 절연층(30)의 컨택홀을 통하여 제1 반도체 패턴(210)의 제1 드레인 영역(210D)과 연결될 수 있다.제1 드레인 전극(230)과 제2 드레인 전극(330)은 서로 연결된 일체형일 수 있다.
제2 게이트 절연층(60), 제2 반도체 패턴(310), 제2 게이트 전극(340), 제2 소스 전극(320), 제2 드레인 전극(330), 제1 소스 전극(220), 및 제1 드레인 전극(230) 상에는 보호층(80)이 형성될 수 있다.
도 3과 같이, 보호층(80)은 제1 보호층(81) 및 제1 보호층(81) 상에 배치된 제2 보호층(80)을 포함할 수 있다. 제1 보호층(81)에는 제1 박막 트랜지스터(200)의 제1 드레인 전극(230)을 노출하기 위한 컨택홀이 형성될 수 있다. 그러나, 이에 한정되지는 않으며, 제1 보호층(81)에는 제2 박막 트랜지스터(300)의 제2 드레인 전극(330) 또는 제2 소스 전극(320)을 노출하기 위한 컨택홀이 형성될 수 있다.
제1 보호층(81)은 무기물질 및 유기물질 중 적어도 하나로 이루어진 단일층 또는 다중층일 수 있다. 제1 보호층(81)이 무기물질을 포함하는 경우, 실리콘 산화물(SiOx)계 물질 또는 실리콘 질화물(SiNx)계 물질일 수 있다. 그리고, 제1 보호층(81)이 유기물질을 포함하는 경우, 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기물질일 수 있다.
제1 보호층(81) 상에 배치된 제2 보호층(82)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기물질일 수 있다.
도 3를 참조하면, 제2 게이트 절연층(60)의 제1 컨택홀(CH1)에 의해 노출된 제2 반도체 패턴(310)의 제2 드레인 영역(310D) 중, 제2 측벽(SW2)에 가깝게 위치하는 제2 드레인 영역(310D)의 상부면은 보호층(80)의 제1 보호층(81)과 접촉할 수 있다. 그리고, 제2 게이트 절연층(60)의 제2 컨택홀(CH2)에 의해 노출된 제2 반도체 패턴(310)의 제2 소스 영역(310S) 중, 제3 측벽(SW3)에 가깝게 위치하는 제2 소스 영역(310S)의 상부면은 보호층(80)의 제1 보호층(81)과 접촉할 수 있다. 따라서, 보호층(80)의 제1 보호층(81)은 제2 게이트 절연층(60)의 컨택홀(CH1, CH2)에 의해 노출된 제2 반도체 패턴(310)의 제2 소스 영역(320S) 및 제2 드레인 영역(320D)의 상부면과 접촉하며 중첩할 수 있다.
따라서, 제2 게이트 절연층(60)의 제1 컨택홀(CH1)에서, 제1 측벽(SW1)은 제2 드레인 전극(330)과 접촉하며 중첩될 수 있다. 또한, 제2 측벽(SW2)은 보호층(80)의 제1 보호층(81)과 접촉하며 중첩될 수 있다. 그리고, 제2 게이트 절연층(60)의 제2 컨택홀(CH2)에서, 제3 측벽(SW3)은 보호층(80)의 제1 보호층(81)과 접촉하며 중첩될 수 있다. 또한, 제4 측벽(SW4)은 제2 소스 전극(320)과 접촉하며 중첩될 수 있다.
보호층(80)의 제2 보호층(82) 상에는 발광 소자(500)의 제1 전극(510)이 형성될 수 있다. 제1 전극(510)은 제2 보호층(82)의 컨택홀을 통하여 보조 전극(610)과 연결될 수 있다. 따라서, 제1 전극(510)은 보조 전극(610)을 통하여 제1 박막 트랜지스터(200)의 제1 드레인 전극(230)과 전기적으로 연결될 수 있다. 그러나, 이에 한정되지는 않는다. 예를 들어, 보조 전극(610)이 제2 박막 트랜지스터(300)와 연결된 경우, 제1 전극(510)은 보조 전극(610)을 통하여 제2 박막 트랜지스터(300)와 전기적으로 연결될 수 있다.
따라서, 각 서브 픽셀(SP)의 발광 소자(500)는 해당 서브 픽셀(SP)의 제1 박막 트랜지스터(300)와 전기적으로 연결될 수 있다. 예를 들어, 각 서브 픽셀(SP)의 제1 전극(510)은 제2 보호층(82)을 관통하여 보조 전극(610)과 연결되고, 보조 전극(610)은 제1 보호층(81)을 관통하여 제1 박막 트랜지스터(200)의 제1 드레인 전극(230)과 연결될 수 있다. 따라서, 각 서브 픽셀(SP)의 제1 전극(510)은 제1 박막 트랜지스터(200)와 전기적으로 연결될 수 있다. 그러나, 이에 한정되지는 않으며, 발광 소자(500)의 제1 전극(510)은 제2 박막 트랜지스터(300)와 전기적으로 연결될 수 있다.
제1 전극(510)은 투명 도전막 및 반사효율이 높은 불투명 도전막을 포함하는 다층 구조로 형성될 수 있다. 투명 도전막으로는 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)과 같은 일함수 값이 비교적 큰 재질로 이루질 수 있다. 그리고, 불투명 도전막으로는 알루미늄(Al), 은(Ag), 구리(Cu), 납(Pb), 몰리브덴(Mo), 티타늄(Ti) 또는 이들의 합금을 포함하는 단일층 또는 다중층 구조로 이루어질 수 있다. 예를 들어, 제1 전극(510)은 투명 도전막, 불투명 도전막, 및 투명 도전막이 순차적으로 형성될 수 있다. 그러나, 이에 한정되지는 않으며, 예를 들면, 투명 도전막 및 불투명 도전막이 순차적으로 형성될 수 있다.
본 명세서의 실시예에 따른 표시 장치는 상부 발광(Top Emission)표시 장치이므로, 제1 전극(510)은 애노드 전극일 수 있다. 표시 장치가 하부 발광(Bottom Emission)인 경우, 보호층(80) 상에 배치된 제1 전극(510)은 캐소드 전극일 수 있다.
각 서브 픽셀(SP)의 발광 소자(500)는 독립적으로 구동될 수 있다. 예를 들어, 각 서브 픽셀(SP)의 제1 전극(510)은 인접한 서브 픽셀(SP)의 제1 전극(510)과 절연될 수 있다. 각 제1 전극(510)의 가장 자리는 뱅크층(90)에 의해 덮일 수 있다. 뱅크층(90)은 보호층(80) 상에 위치할 수 있다. 각 서브 픽셀(SP)의 발광층(520) 및 제2 전극(530)은 뱅크층(90)에 의해 노출된 해당 제1 전극(510) 상에 적층될 수 있다. 뱅크층(90)은 절연성 물질을 포함할 수 있다. 예를 들어, 뱅크층(90)은 유기 절연 물질을 포함할 수 있다. 뱅크층(90)은 보호층(80)과 동일한 물질 또는 다른 물질을 포함할 수 있다. 뱅크층(90)은 표시 장치의 발광영역을 정의할 수 있으므로 화소 정의막이라고 할 수도 있다. 뱅크층(90) 상에는 스페이서(91)가 더 배치될 수 있다. 그리고, 스페이서(91)는 뱅크층(90)과 동일한 물질로 형성될 수 있다.
그리고, 제1 전극(510)상에는 발광 소자(500)의 발광층(520)이 더 배치될 수 있다. 발광층(520)은 제1 전극(510) 상에 정공층(HL), 발광물질층(EML), 전자층(EL) 순으로 또는 역순으로 형성될 수 있다.
각 서브 픽셀(SP)의 발광층(520) 중 적어도 일부는 뱅크층(90) 상으로 연장할 수 있다. 예를 들어, 각 서브 픽셀(SP)의 정공층(HL) 및 전자층(EL)은 인접한 서브 픽셀(SP)의 정공층(HL) 및 전자층(EL)과 연결될 수 있다. 각 서브 픽셀(SP)의 발광 물질층(EML)은 인접한 서브 픽셀(SP)의 발광 물질층(EML)과 이격될 수 있다. 각 서브 픽셀(SP)의 제2 전극(530)은 뱅크층(90) 상으로 연장할 수 있다. 예를 들어, 각 서브 픽셀(SP)의 제2 전극(530)은 인접한 서브 픽셀(SP)의 제2 전극(530)과 연결될 수 있다.
제2 전극(530) 상에는 수분 침투를 억제하는 봉지 부재가 더 배치될 수 있다. 봉지 부재는 제 1 봉지층, 제 2 봉지층 및 제 3 봉지층을 포함할 수 있다. 제 2 봉지층은 제 1 봉지층 및 제 3 봉지층과 다른 물질을 포함할 수 있다. 예를 들어, 제 1 봉지층 및 제 3 봉지층은 무기 절연 물질로 형성된 무기 절연막이고, 제 2 봉지층은 유기 절연 물질로 형성된 유기 절연막일 수 있다. 봉지 부재의 제1 봉지층은 제2 전극(530) 상에 배치될 수 있다. 그리고, 제2 봉지층은 제1 봉지층 상에 배치될 수 있다. 또한, 제3 봉지층은 제2 봉지층 상에 배치될 수 있다.
봉지 부재의 제1 봉지층 및 제3 봉지층은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx) 등의 무기 물질로 형성될 수 있다. 봉지 부재의 제2 봉지층은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 및 폴리이미드 수지(polyimide resin) 등의 유기물질로 형성될 수 있다.
도 4는 본 명세서의 다른 실시예들에 따른 표시장치의 서브 픽셀 내 단면구조를 나타내는 도면이다. 도 3을 참조하여 설명하며, 중복된 설명은 생략하거나 간략히 설명한다. 예를 들면, 기판 (10), 제1 버퍼층(20), 제1 게이트 절연층(30), 제1 층간 절연층(40), 제2 버퍼층(50), 보호층(80), 뱅크층(90), 스페이서(91), 발광 소자(500), 제1 박막 트랜지스터(200), 제2 박막 트랜지스터(300), 및 보조 전극(610)은 실질적으로 동일하다. 따라서, 도 3과 실질적으로 동일한 도 4의 구성에 대한 중복된 설명은 생략하거나 간략히 설명한다.
도 4를 참조하면, 본 명세서의 다른 실시예에 따른 표시 장치(110)는 기판 (10), 제1 버퍼층(20), 제1 게이트 절연층(30), 제1 층간 절연층(40), 제2 버퍼층(50), 제2 게이트 절연 패턴(61), 보호층(80), 뱅크층(90), 스페이서(91), 발광 소자(500), 제1 박막 트랜지스터(200), 제2 박막 트랜지스터(300), 및 보조 전극(610)을 포함할 수 있다.
도 4를 참조하면, 기판(10)은 투습에 의한 표시 장치(100)의 성능이 저하되는 것을 방지하기 위해 2중 폴리이미드(PI)로 구성될 수 있다. 그리고, 2개의 폴리이미드(PI)사이에 무기막을 형성해줌으로써, 수분성분이 하부의 폴리이미드(PI)를 뚫고 지나가는 것을 차단하여 제품성능 신뢰성을 향상시킬 수가 있다.
도 4에 도시된 바와 같이, 표시 장치(110)의 기판(10)은 제1 기판(11), 제2 기판(13), 및 제1 기판(11)과 제2 기판(13) 사이에 형성된 무기 절연층(12)을 포함할 수 있다.
도 4를 참조하면, 기판(10) 상에 제1 버퍼층(20)이 형성될 수 있다. 제1 버퍼층(20)은 실리콘 산화물계(SiOx) 물질층 및 실리콘 질화물계(SiNx) 물질층을 포함할 수 있다. 제1 버퍼층(20)은 다중층 구조일 수 있다.
제1 버퍼층(20) 상에 제1 반도체 패턴(210)이 위치할 수 있다. 제1 반도체 패턴(210)은 반도체 물질을 포함할 수 있다. 예를 들어, 제1 반도체 패턴(210)은 다결정 반도체 물질인 폴리-실리콘(Poly-Si)을 포함할 수 있다.
제1 반도체 패턴(210) 및 제1 버퍼층(20) 상에 제1 게이트 절연층(30)이 형성될 수 있다. 제1 게이트 절연층(30)은 절연성 물질을 포함할 수 있다.
제1 게이트 절연층(30) 상에 제1 박막 트랜지스터(200)의 제1 게이트 전극(240)이 형성될 수 있다. 제1 게이트 전극(240)은 금속 물질을 포함할 수 있다.
도 4를 참조하면, 제1 게이트 전극(240) 및 제1 게이트 절연층(30) 상에 제1 층간 절연층(40)이 형성될 수 있다. 제1 층간 절연층(40)은 절연성 물질을 포함할 수 있다.
그리고, 제1 층간 절연층(40) 상에는 상에는 제2 버퍼층(50)이 형성될 수 있다.
제2 버퍼층(50) 상에 제2 박막 트랜지스터(300)의 제2 반도체 패턴(310)이 형성될 수 있다. 제2 박막 트랜지스터(300)의 제2 반도체 패턴(310)은 제1 박막 트랜지스터(200)의 제1 반도체 패턴(210)과 다른 물질을 포함할 수 있다. 제2 반도체 패턴(310)은 산화물 반도체를 포함할 수 있다. 제2 반도체 패턴(310)은 제2 게이트 전극(340)과 중첩하는 제2 채널 영역(310C), 제2 소스 전극(320)과 연결되는 제2 소스 영역(310S), 및 제2 드레인 전극(330)과 연결되는 제2 드레인 영역(310D)을 포함할 수 있다.
제2 박막 트랜지스터(300)의 제2 반도체 패턴(310) 상에 제2 게이트 절연 패턴(61)이 형성될 수 있다. 제2 게이트 절연 패턴(61)은 제2 반도체 패턴(310) 상에만 배치될 수 있다. 그리고, 제2 게이트 절연 패턴(61)은 제2 반도체 패턴(310)의 제2 채널 영역(310C)과 중첩할 수 있다. 제2 반도체 패턴(310)의 제2 소스 영역(310S) 및 제2 드레인 영역(310D)은 노출될 수 있다.
제2 버퍼층(50), 제1 층간 절연층(40), 및 제1 게이트 절연층(30)을 식각하여 제1 반도체 패턴(210)을 노출하는 컨택홀을 형성할 수 있다.
제1 소스 전극(220), 제1 드레인 전극(230), 제2 소스 전극(320), 및 제2 드레인 전극(330)이 제2 버퍼층(50)상에 형성될 수 있다.
제1 소스 전극(220) 및 제1 드레인 전극(230)은 제2 버퍼층(50), 제1 층간 절연층(40), 및 제1 게이트 절연층(30)의 컨택홀을 통하여 제1 반도체 패턴(210)과 연결될 수 있다. 예를 들어, 제1 소스 전극(220)은 제2 버퍼층(50), 제1 층간 절연층(40), 및 제1 게이트 절연층(30)의 컨택홀을 통하여 제1 반도체 패턴(210)의 제1 소스 영역(210S)과 연결될 수 있다. 그리고, 제1 드레인 전극(230)은 제2 버퍼층(50), 제1 층간 절연층(40), 및 제1 게이트 절연층(30)의 컨택홀을 통하여 제1 반도체 패턴(210)의 제1 드레인 영역(210D)과 연결될 수 있다. 제1 소스 전극(220) 및 제1 드레인 전극(230)은 제2 버퍼층(50)의 상부면과 접촉할 수 있다.
제2 소스 전극(320) 및 제2 드레인 전극(330)은 제2 반도체 패턴(310)과 연결될 수 있다. 예를 들어, 제2 소스 전극(320)은 제2 반도체 패턴(310)의 제2 소스 영역(310S)과 연결될 수 있다. 그리고, 제2 드레인 전극(330)은 제2 반도체 패턴(310)의 제2 드레인 영역(310D)과 연결될 수 있다. 도 4와 같이, 제2 소스 전극(320)은 제2 반도체 패턴(310)의 일측 상부면 및 측면과 접촉하여 제2 소스 영역(310S과 연결될 수 있다. 그리고, 제2 드레인 전극(330)은 제2 반도체 패턴(310)의 타측 상부면 및 측면과 접촉하여 제2 드레인 영역(310D)과 연결될 수 있다. 제2 소스 전극(320) 및 제2 드레인 전극(330)은 제2 버퍼층(50)의 상부면과 접촉할 수 있다.
제2 게이트 절연 패턴(61) 상에는 제2 박막 트랜지스터(300)의 제2 게이트 전극(340)이 형성될 수 있다. 제2 게이트 전극(340)은 제2 게이트 절연 패턴(61)을 사이에 두고서 제2 반도체 패턴(310)과 중첩할 수 있다. 도 4와 같이, 제2 게이트 전극(340)은 제2 게이트 절연 패턴(61)의 상부면과 접촉할 수 있다.
제1 소스 전극(220), 제1 드레인 전극(230), 제2 소스 전극(320), 제2 드레인 전극(330), 및 제2 게이트 전극(340)은 한번의 마스크 공정에 의해 함께 형성될 수 있다. 따라서, 이들은 동일한 물질을 포함할 수 있다. 그리고, 이들은 동일한 적층구조를 가질 수 있다. 이와 같이, 제1 소스 전극(220), 제1 드레인 전극(230), 제2 소스 전극(320), 제2 드레인 전극(330), 및 제2 게이트 전극(340)은 동일 공정에 의해 함께 형성되기에, 공정이 단순화 될 수 있다. 그리고, 본 명세서의 실시예에 따른 표시 장치를 제조함에 있어서 생산 단가를 절감할 수 있는 이점이 있다.
제2 소스 전극(320) 및 제2 드레인 전극(330)은 제2 게이트 절연 패턴(61)의 양측 측면과 각각 이격하도록 배치될 수 있다. 예를 들어, 제2 소스 전극(320)은 제2 게이트 절연 패턴(61)의 일측 측면과 제2 폭(W2)만큼 이격되어 배치될 수 있다. 그리고, 제2 드레인 전극(330)은 제2 게이트 절연 패턴(61)의 타측 측면과 제1 폭(W1)만큼 이격되어 배치될 수 있다. 제1 폭(W1)과 제2 폭(W2)은 동일할 수 있다. 그러나, 제1 폭(W1)과 제2 폭(W2)이 동일하도록 설계를 하더라도, 공정 마진에 따라 제1 폭(W1)과 제2 폭(W2)은 다소 차이가 발생할 수 있다.
제2 드레인 영역(310D)의 일부 영역은 제2 드레인 전극(330)과 중첩하지 않고 노출될 수 있다. 제2 소스 영역(310S)의 일부 영역은 제2 소스 전극(320)과 중첩하지 않고 노출될 수 있다. 도 4와 같이, 제2 소스 전극(320)은 제2 게이트 절연 패턴(61)의 일측 측면과 이격하며, 제2 소스 영역(310S)의 끝단을 커버할 수 있다. 이때, 제2 소스 영역(310S)의 상부면은 제2 게이트 절연 패턴(61)의 일측 측면과 제2 소스 전극(320)이 이격된 거리만큼 노출될 수 있다. 또한, 제2 드레인 전극(330)은 제2 게이트 절연 패턴(61)의 타측 측면과 이격하며, 제2 드레인 영역(310D)의 끝단을 커버할 수 있다. 이때, 제2 드레인 영역(310D)의 상부면은 제2 게이트 절연 패턴(61)의 타측 측면과 제2 드레인 전극(330)이 이격된 거리만큼 노출될 수 있다.
고해상도를 요구하는 표시 장치에서는, 서브 픽셀(SP)의 영역은 작아질 수 있다. 이와 같이. 제한된 서브 픽셀(SP) 내에 서로 다른 반도체를 포함한 복수의 박막 트랜지스터를 설계함에 있어서, 제2 소스 전극(320) 및 제2 드레인 전극(330)이 제2 게이트 절연 패턴(61)의 양측 측면을 덮도록 설계를 하는 경우에 문제가 발생할 수 있다. 예를 들어, 본 명세서의 실시예와 같이 제2 게이트 전극(340), 제2 소스 전극(320) 및 제2 드레인 전극(330)을 함께 형성하는 공정 시, 제2 소스 전극(320) 및 제2 드레인 전극(330)이 제2 게이트 전극(340)과 연결되어 일체형으로 형성되는 문제점이 발생할 수 있다. 따라서, 본 명세서의 실시예에 따른 표시 장치에서는, 제2 소스 전극(320) 및 제2 드레인 전극(330)이 제2 게이트 절연 패턴(61)의 양측 측면과 이격하도록 설계될 수 있다.
제2 버퍼층(50), 제2 반도체 패턴(310), 제2 게이트 전극(340), 제2 소스 전극(320), 제2 드레인 전극(330), 제1 소스 전극(220), 및 제1 드레인 전극(230) 상에는 보호층(80)이 형성될 수 있다.
도 3과 같이, 보호층(80)은 제1 보호층(81) 및 제1 보호층(81) 상에 배치된 제2 보호층(80)을 포함할 수 있다. 제1 보호층(81)에는 제1 박막 트랜지스터(200)의 제1 드레인 전극(230)을 노출하기 위한 컨택홀이 형성될 수 있다. 그러나, 이에 한정되지는 않으며, 제1 보호층(81)에는 제2 박막 트랜지스터(300)의 제2 드레인 전극(330) 또는 제2 소스 전극(320)을 노출하기 위한 컨택홀이 형성될 수 있다.
제1 보호층(81)은 무기물질 및 유기물질 중 적어도 하나로 이루어진 단일층 또는 다중층일 수 있다. 제1 보호층(81)이 무기물질을 포함하는 경우, 실리콘 산화물(SiOx)계 물질 또는 실리콘 질화물(SiNx)계 물질일 수 있다. 그리고, 제1 보호층(81)이 유기물질을 포함하는 경우, 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기물질일 수 있다.
제1 보호층(81) 상에 배치된 제2 보호층(82)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기물질일 수 있다.
도 4를 참조하면, 제2 소스 전극(320)과 제2 게이트 절연 패턴(61)의 일측 측면이 이격하며 노출된 제2 소스 영역(310S)의 상부면은 보호층(80)의 제1 보호층(81)과 접촉할 수 있다. 제2 드레인 전극(330)과 제2 게이트 절연 패턴(61)의 타측 측면이 이격하며 노출된 제2 드레인 영역(310D)의 상부면은 보호층(80)의 제1 보호층(81)과 접촉할 수 있다. 따라서, 보호층(80)의 제1 보호층(81)은 제2 게이트 절연 패턴(61)의 양측 측면과 제2 소스 전극(320) 및 제2 드레인 전극(330)이 서로 이격하도록 배치되면서 노출된 제2 소스 영역(320S) 및 제2 드레인 영역(320D)의 상부면과 접촉하며 중첩할 수 있다. 따라서, 제2 게이트 절연패턴(61)의 양측 측면은 보호층(80)의 제1 보호층(81)과 접촉하며 중첩될 수 있다.
보호층(80)의 제2 보호층(82) 상에는 발광 소자(500)의 제1 전극(510)이 형성될 수 있다. 제1 전극(510)은 제2 보호층(82)의 컨택홀을 통하여 보조 전극(610)과 연결될 수 있다. 따라서, 제1 전극(510)은 보조 전극(610)을 통하여 제1 박막 트랜지스터(200)의 제1 드레인 전극(230)과 전기적으로 연결될 수 있다.
각 서브 픽셀(SP)의 제1 전극(510)은 제2 보호층(82)을 관통하여 보조 전극(610)과 연결되고, 보조 전극(610)은 제1 보호층(81)을 관통하여 제1 박막 트랜지스터(200)의 제1 드레인 전극(230)과 연결될 수 있다. 따라서, 각 서브 픽셀(SP)의 제1 전극(510)은 제1 박막 트랜지스터(200)와 전기적으로 연결될 수 있다.
각 제1 전극(510)의 가장 자리는 뱅크층(90)에 의해 덮일 수 있다. 뱅크층(90)은 보호층(80) 상에 위치할 수 있다. 각 서브 픽셀(SP)의 발광층(520) 및 제2 전극(530)은 뱅크층(90)에 의해 노출된 해당 제1 전극(510) 상에 적층될 수 있다. 뱅크층(90)은 절연성 물질을 포함할 수 있다. 뱅크층(90) 상에는 스페이서(91)가 더 배치될 수 있다. 그리고, 스페이서(91)는 뱅크층(90)과 동일한 물질로 형성될 수 있다.
그리고, 제1 전극(510)상에는 발광 소자(500)의 발광층(520)이 더 배치될 수 있다. 발광층(520)은 제1 전극(510) 상에 정공층(HL), 발광물질층(EML), 전자층(EL) 순으로 또는 역순으로 형성될 수 있다.
발광층(520) 상에는 제2 전극(530)이 형성될 수 있다. 그리고, 제2 전극(530) 상에는 수분 침투를 억제하는 봉지 부재가 더 배치될 수 있다.
본 명세서의 실시예에 따른 표시 장치는 아래와 같이 설명될 수 있다.
본 명세서의 실시예에 따른 표시 장치는, 폴리-실리콘을 포함하는 제1 반도체 패턴, 제1 게이트 절연층을 사이에 두고 제1 반도체 패턴과 중첩하는 제1 게이트 전극, 및 제1 반도체 패턴과 연결되는 제1 소스 전극 및 제1 드레인 전극을 포함하는 제1 박막 트랜지스터, 산화물 반도체를 포함하는 제2 반도체 패턴, 제2 게이트 절연층을 사이에 두고 제2 반도체 패턴과 중첩하는 제2 게이트 전극, 및 제2 반도페 패턴과 연결되는 제2 소스 전극 및 제2 드레인 전극을 포함하는 제2 박막 트랜지스터, 및 제1 박막 트랜지스터 및 제2 박막 트랜지스터 상에 배치된 보호층을 포함할 수 있다. 그리고, 제1 소스 전극, 제1 드레인 전극, 제2 소스 전극, 제2 드레인 전극, 및 제2 게이트 전극은 동일한 층 상에 배치될 수 있다.
본 명세서의 실시예에 따르면, 제1 소스 전극, 제1 드레인 전극, 제2 소스 전극, 제2 드레인 전극, 및 제2 게이트 전극은 동일한 적층 구조를 가질 수 있다.
본 명세서의 실시예에 따르면, 제2 반도체 패턴은 제2 게이트 전극과 중첩하는 제2 채널 영역, 제2 소스 전극과 연결되는 제2 소스 영역, 및 제2 드레인 전극과 연결되는 제2 드레인 영역을 포함할 수 있다. 그리고, 제2 게이트 절연층은 제2 반도체 패턴의 제2 드레인 영역을 노출하는 제1 컨택홀과 제2 반도체 패턴의 제2 소스 영역을 노출하는 제2 컨택홀을 포함할 수 있다.
본 명세서의 실시예에 따르면, 제1 컨택홀은 제1 측벽 및 제1 측벽과 마주하는 제2 측벽을 포함할 수 있다. 그리고, 제2 컨택홀은 제3 측벽 및 제3 측벽과 마주하는 제4 측벽을 포함할 수 있다.
본 명세서의 실시예에 따르면, 제1 컨택홀의 제1 측벽은 제2 드레인 전극과 접촉하며, 제2 측벽은 보호층과 접촉할 수 있다. 그리고, 제2 컨택홀의 제3 측벽은 보호층과 접촉하며, 제4 측벽은 제2 소스 전극과 접촉할 수 있다.
본 명세서의 실시예에 따르면, 제2 게이트 절연층의 제1 컨택홀에 의해 노출된 제2 반도체 패턴의 제2 드레인 영역에서, 제1 측벽에 가깝게 위치하는 제2 드레인 영역의 상부면은 제2 드레인 전극과 접촉하며, 제2 측벽에 가깝게 위치하는 제2 드레인 영역의 상부면은 보호층과 접촉할 수 있다. 그리고. 제2 게이트 절연층의 제2 컨택홀에 의해 노출된 제2 반도체 패턴의 제2 소스 영역에서, 제3 측벽에 가깝게 위치하는 제2 소스 영역의 상부면은 보호층과 접촉하며, 제4 측벽에 가깝게 위치하는 제2 소스 영역의 상부면은 제2 소스 전극과 접촉할 수 있다.
본 명세서의 실시예에 따른 표시 장치는, 기판 상의 제1 버퍼층, 제1 버퍼층 상에 배치되며, 제1 반도체를 포함하는 제1 반도체 패턴, 제1 게이트 절연층을 사이에 두고 제1 반도체 패턴과 중첩하는 제1 게이트 전극, 및 제1 반도체 패턴과 연결되는 제1 소스 전극 및 제1 드레인 전극을 포함하는 제1 박막 트랜지스터, 제1 게이트 전극 상의 제2 버퍼층, 제2 버퍼층 상에 배치되며, 제1 반도체와 다른 제2 반도체를 포함하는 제2 반도체 패턴, 제2 게이트 절연 패턴을 사이에 두고 제2 반도체 패턴과 중첩하는 제2 게이트 전극, 및 제2 반도페 패턴과 연결되는 제2 소스 전극 및 제2 드레인 전극을 포함하는 제2 박막 트랜지스터, 및 제1 박막 트랜지스터 및 제2 박막 트랜지스터 상에 배치된 보호층을 포함할 수 있다. 그리고, 제2 소스 전극 및 제2 드레인 전극은 제2 버퍼층의 상부면 및 제2 반도체 패턴의 상부면과 접촉할 수 있다.
본 명세서의 실싱예에 따르면, 제2 게이트 절연 패턴은 제2 반도체 패턴 상에만 위치할 수 있다.
본 명세서의 실시예에 따르면, 제2 반도체 패턴은 제2 게이트 전극과 중첩하는 제2 채널 영역, 제2 소스 전극과 연결되는 제2 소스 영역, 및 제2 드레인 전극과 연결되는 제2 드레인 영역을 포함할 수 있다.
본 명세서의 실시예에 따르면, 제2 게이트 절연 패턴은 제2 채널 영역과 중첩하며, 제2 소스 전극은 제2 소스 영역의 상부면과 접촉하며, 제2 게이트 절연 패턴의 일측 측면과 이격하도록 배치될 수 있다. 그리고, 제2 드레인 전극은 제2 드레인 영역의 상부면과 접촉하며, 제2 게이트 절연 패턴의 타측 측면과 이격하도록 배치될 수 있다.
본 명세서의 실시예에 따르면, 제2 소스 전극과 제2 게이트 절연 패턴의 일측 측면이 이격하며 노출된 제2 소스 영역의 상부면과 제2 드레인 전극과 제2 게이트 절연 패턴의 타측 측면이 이격하며 노출된 제2 드레인 영역의 상부면은 보호층과 접촉할 수 있다.
본 명세서의 실시예에 따르면, 제1 소스 전극 및 제1 드레인 전극은 제2 버퍼층의 상부면과 접촉할 수 있다. 그리고, 제2 게이트 전극은 제2 게이트 절연 패턴의 상부면과 접촉할 수 있다.
본 명세서의 실시예에 따르면, 제1 소스 전극, 제1 드레인 전극, 제2 소스 전극, 제2 드레인 전극, 및 제2 게이트 전극은 동일한 적층 구조를 가질 수 있다.
100: 표시장치
10: 기판
20: 제1 버퍼층
30: 제1 게이트 절연층
40: 제1 층간 절연층
50: 제2 버퍼층
60: 제2 게이트 절연층
80: 보호층
90: 뱅크층
91: 스페이서
500: 발광소자
610: 보조 전극
200: 제1 박막 트랜지스터
300: 제2 박막 트랜지스터

Claims (13)

  1. 폴리-실리콘을 포함하는 제1 반도체 패턴, 제1 게이트 절연층을 사이에 두고 상기 제1 반도체 패턴과 중첩하는 제1 게이트 전극, 및 상기 제1 반도체 패턴과 연결되는 제1 소스 전극 및 제1 드레인 전극을 포함하는 제1 박막 트랜지스터;
    산화물 반도체를 포함하는 제2 반도체 패턴, 제2 게이트 절연층을 사이에 두고 상기 제2 반도체 패턴과 중첩하는 제2 게이트 전극, 및 상기 제2 반도페 패턴과 연결되는 제2 소스 전극 및 제2 드레인 전극을 포함하는 제2 박막 트랜지스터; 및
    상기 제1 박막 트랜지스터 및 상기 제2 박막 트랜지스터 상에 배치된 보호층을 포함하며,
    상기 제1 소스 전극, 상기 제1 드레인 전극, 상기 제2 소스 전극, 상기 제2 드레인 전극, 및 상기 제2 게이트 전극은 동일한 층 상에 배치되는, 표시 장치.
  2. 제1항에 있어서,
    상기 제1 소스 전극, 상기 제1 드레인 전극, 상기 제2 소스 전극, 상기 제2 드레인 전극, 및 상기 제2 게이트 전극은 동일한 적층 구조를 가지는, 표시 장치.
  3. 제1항에 있어서,
    상기 제2 반도체 패턴은 상기 제2 게이트 전극과 중첩하는 제2 채널 영역, 상기 제2 소스 전극과 연결되는 제2 소스 영역, 및 상기 제2 드레인 전극과 연결되는 제2 드레인 영역을 포함하며,
    상기 제2 게이트 절연층은 상기 제2 반도체 패턴의 상기 제2 드레인 영역을 노출하는 제1 컨택홀과 상기 제2 반도체 패턴의 상기 제2 소스 영역을 노출하는 제2 컨택홀을 포함하는, 표시 장치.
  4. 제3항에 있어서,
    상기 제1 컨택홀은 제1 측벽 및 상기 제1 측벽과 마주하는 제2 측벽을 포함하며,
    상기 제2 컨택홀은 제3 측벽 및 상기 제3 측벽과 마주하는 제4 측벽을 포함하는, 표시 장치.
  5. 제4항에 있어서,
    상기 제1 컨택홀의 상기 제1 측벽은 상기 제2 드레인 전극과 접촉하며, 상기 제2 측벽은 상기 보호층과 접촉하고,
    상기 제2 컨택홀의 상기 제3 측벽은 상기 보호층과 접촉하며, 상기 제4 측벽은 상기 제2 소스 전극과 접촉하는, 표시 장치.
  6. 제5항에 있어서,
    상기 제2 게이트 절연층의 상기 제1 컨택홀에 의해 노출된 상기 제2 반도체 패턴의 상기 제2 드레인 영역에서, 상기 제1 측벽에 가깝게 위치하는 상기 제2 드레인 영역의 상부면은 상기 제2 드레인 전극과 접촉하며, 상기 제2 측벽에 가깝게 위치하는 상기 제2 드레인 영역의 상부면은 상기 보호층과 접촉하고,
    상기 제2 게이트 절연층의 상기 제2 컨택홀에 의해 노출된 상기 제2 반도체 패턴의 상기 제2 소스 영역에서, 상기 제3 측벽에 가깝게 위치하는 상기 제2 소스 영역의 상부면은 상기 보호층과 접촉하며, 상기 제4 측벽에 가깝게 위치하는 상기 제2 소스 영역의 상부면은 상기 제2 소스 전극과 접촉하는, 표시 장치.
  7. 기판 상의 제1 버퍼층;
    상기 제1 버퍼층 상에 배치되며, 제1 반도체를 포함하는 제1 반도체 패턴, 제1 게이트 절연층을 사이에 두고 상기 제1 반도체 패턴과 중첩하는 제1 게이트 전극, 및 상기 제1 반도체 패턴과 연결되는 제1 소스 전극 및 제1 드레인 전극을 포함하는 제1 박막 트랜지스터;
    상기 제1 게이트 전극 상의 제2 버퍼층;
    상기 제2 버퍼층 상에 배치되며, 상기 제1 반도체와 다른 제2 반도체를 포함하는 제2 반도체 패턴, 제2 게이트 절연 패턴을 사이에 두고 상기 제2 반도체 패턴과 중첩하는 제2 게이트 전극, 및 상기 제2 반도페 패턴과 연결되는 제2 소스 전극 및 제2 드레인 전극을 포함하는 제2 박막 트랜지스터; 및
    상기 제1 박막 트랜지스터 및 상기 제2 박막 트랜지스터 상에 배치된 보호층을 포함하며,
    상기 제2 소스 전극 및 상기 제2 드레인 전극은 상기 제2 버퍼층의 상부면 및 상기 제2 반도체 패턴의 상부면과 접촉하는, 표시 장치.
  8. 제7항에 있어서,
    상기 제2 게이트 절연 패턴은 상기 제2 반도체 패턴 상에만 위치하는, 표시 장치.
  9. 제8항에 있어서,
    상기 제2 반도체 패턴은 상기 제2 게이트 전극과 중첩하는 제2 채널 영역, 상기 제2 소스 전극과 연결되는 제2 소스 영역, 및 상기 제2 드레인 전극과 연결되는 제2 드레인 영역을 포함하는, 표시 장치.
  10. 제9항에 있어서,
    상기 제2 게이트 절연 패턴은 상기 제2 채널 영역과 중첩하며,
    상기 제2 소스 전극은 상기 제2 소스 영역의 상부면과 접촉하며, 상기 제2 게이트 절연 패턴의 일측 측면과 이격하도록 배치되며,
    상기 제2 드레인 전극은 상기 제2 드레인 영역의 상부면과 접촉하며, 상기 제2 게이트 절연 패턴의 타측 측면과 이격하도록 배치된, 표시 장치.
  11. 제8항에 있어서,
    상기 제2 소스 전극과 상기 제2 게이트 절연 패턴의 상기 일측 측면이 이격하며 노출된 제2 소스 영역의 상부면과 상기 제2 드레인 전극과 상기 제2 게이트 절연 패턴의 상기 타측 측면이 이격하며 노출된 제2 드레인 영역의 상부면은 상기 보호층과 접촉하는, 표시 장치.
  12. 제7항에 있어서,
    상기 제1 소스 전극 및 상기 제1 드레인 전극은 상기 제2 버퍼층의 상기 상부면과 접촉하며,
    상기 제2 게이트 전극은 상기 제2 게이트 절연 패턴의 상부면과 접촉하는, 표시 장치.
  13. 제12항에 있어서,
    상기 제1 소스 전극, 상기 제1 드레인 전극, 상기 제2 소스 전극, 상기 제2 드레인 전극, 및 상기 제2 게이트 전극은 동일한 적층 구조를 가지는, 표시 장치.
KR1020190179131A 2019-12-31 2019-12-31 표시장치 KR20210085736A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020190179131A KR20210085736A (ko) 2019-12-31 2019-12-31 표시장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020190179131A KR20210085736A (ko) 2019-12-31 2019-12-31 표시장치

Publications (1)

Publication Number Publication Date
KR20210085736A true KR20210085736A (ko) 2021-07-08

Family

ID=76894703

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190179131A KR20210085736A (ko) 2019-12-31 2019-12-31 표시장치

Country Status (1)

Country Link
KR (1) KR20210085736A (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023090559A1 (ko) * 2021-11-18 2023-05-25 삼성디스플레이 주식회사 표시 장치
WO2023221172A1 (zh) * 2022-05-19 2023-11-23 广州华星光电半导体显示技术有限公司 显示面板及显示面板的制备方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023090559A1 (ko) * 2021-11-18 2023-05-25 삼성디스플레이 주식회사 표시 장치
WO2023221172A1 (zh) * 2022-05-19 2023-11-23 广州华星光电半导体显示技术有限公司 显示面板及显示面板的制备方法

Similar Documents

Publication Publication Date Title
KR102571661B1 (ko) 표시패널 및 표시장치
CN110970469A (zh) 显示装置
US11973089B2 (en) Display apparatus
US11901371B2 (en) Contact structure and display device including the same
KR20230005798A (ko) 표시장치
KR20160053043A (ko) 유기전계발광표시장치와 이의 제조방법
KR20230038441A (ko) 표시장치
KR20210085736A (ko) 표시장치
US11837627B2 (en) Display apparatus, display panel and method for manufacturing the same
KR20210086275A (ko) 표시장치
KR102651257B1 (ko) 표시장치
KR20210085748A (ko) 표시 장치
KR20210085785A (ko) 표시장치
KR20210086276A (ko) 표시장치
US11910652B2 (en) Organic light emitting display panel and organic light emitting display device including the same
US11864429B2 (en) Organic light emitting panel and organic light emitting display device including the same
JP7493568B2 (ja) 有機発光表示装置及び有機発光表示パネル
US20220149134A1 (en) Organic light emitting display panel and organic light emitting display device including the same
KR20190048557A (ko) 유기 발광 다이오드 디스플레이 장치
US20230217744A1 (en) Display panel and display device
KR20240003263A (ko) 트랜지스터 및 표시 장치
KR20240035153A (ko) 표시 패널 및 표시 장치
KR20220076173A (ko) 전계 발광 표시 장치 및 이의 제조 방법
KR20240071038A (ko) 터치 디스플레이 장치
KR20220087905A (ko) 유기발광 표시패널 및 이를 포함하는 유기발광 표시장치

Legal Events

Date Code Title Description
A201 Request for examination