KR20210086275A - 표시장치 - Google Patents

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KR20210086275A
KR20210086275A KR1020190180095A KR20190180095A KR20210086275A KR 20210086275 A KR20210086275 A KR 20210086275A KR 1020190180095 A KR1020190180095 A KR 1020190180095A KR 20190180095 A KR20190180095 A KR 20190180095A KR 20210086275 A KR20210086275 A KR 20210086275A
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insulating layer
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buffer
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손경모
신동채
김성훈
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엘지디스플레이 주식회사
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Abstract

본 명세서의 실시예는, 복수의 서브 픽셀을 포함하는 표시 영역, 게이트 구동 회로를 포함하는 게이트 구동 영역, 및 구부러지는 벤딩 영역을 포함하는 기판, 기판 상의 제1 버퍼 하부층 및 제1 버퍼 하부층 상에 있으며 제1 두께를 가지는 제1 버퍼 상부층을 포함하는 제1 버퍼층, 표시 영역에 배치되며 폴리-실리콘으로 이루어진 제1 반도체 패턴을 포함하는 제1 박막 트랜지스터, 표시 영역에 배치되며 산화물 반도체로 이루어진 제2 반도체 패턴을 포함하는 제2 박막 트랜지스터, 그리고 게이트 구동 영역에 배치되며 폴리-실리콘으로 이루어진 제3 반도체 패턴을 포함하는 제3 박막 트랜지스터를 포함하는 표시 장치를 제공할 수 있다. 또한, 표시 장치에서, 벤딩 영역은 제1 버퍼 상부층을 노출하는 제1 오픈부 및 기판을 노출하는 제2 오픈부를 포함하며, 제1 오픈부에 의해 노출된 제1 버퍼 상부층은 제1 두께 보다 작은 제2 두께를 가질 수 있다.

Description

표시장치 {DISPLAY APPARATUS}
본 명세서는 표시장치에 관한 것으로서, 보다 상세하게는, 화상 품질을 향상시킬 수 있는 서브픽셀 구조를 갖는 표시장치에 관한 것이다.
정보화 사회가 발전함에 따라 화상을 표시하기 위한 다양한 종류의 표시장치가 개발되고 있다. 이러한 표시장치 중에는, 표시패널의 외부에 백 라이트 유닛을 구비하지 않고, 스스로 빛을 내는 발광소자들이 표시패널에 형성된 표시장치가 있다.
그리고, 발광소자들이 표시패널에 형성된 표시장치는, 영상이 표시되는 표시영역에 복수의 화소를 정의하고, 복수의 화소 내 각 서브픽셀마다 적어도 하나의 박막트랜지스터(Thin Film Transistor)가 설치된 어레이 기판을 포함한다.
예를 들어, 어레이 기판은 각 서브픽셀 마다 발광소자에 구동전류를 공급하는 구동 박막트랜지스터 및 구동 박막트랜지스터에 게이트신호를 공급하는 스위칭 박막트랜지스터를 포함한다.
한편, 이러한 표시 장치의 어레이 기판에 있어서, 구동 박막트랜지스터는 계조 표현에 유리하도록 설계되어야 하며, 스위칭 박막트랜지스터는 온/오프 율(On/Off Ratio)이 양호하도록 설계되어야 한다. 구동 박막트랜지스터는 전압 변화량에 대한 전류 변화량이 적을수록 계조 표현에 유리하고, 스위칭 박막트랜지스터는 온-오프(On-Off)가 빨라야 하기 때문이다.
그러나, 어레이 기판 상에 배치된, 동일한 반도체 물질을 포함한 구동 박막트랜지스터와 스위칭 박막트랜지스터는 동일한 특성을 가지게 된다. 따라서, 종래의 어레이 기판에서는 박막 트랜지스터의 특성에 따라, 구동 박막트랜지스터와 스위칭 박막 트랜지스터의 특성을 다르게 설계하기에는 어려움이 있다.
또한, 서로 다른 반도체를 가지는 복수의 트랜지스터를 설계하는 경우, 공정이 복잡해지고 생산 단가가 증가할 수 있다.
본 명세서의 실시예들에 의하면, 비표시 영역(NDA)의 게이트 구동 영역(GA)에 위치한 제1 버퍼 상부층의 일부 영역, 제2 층간 절연층, 제2 버퍼층, 제2 층간 절연층, 제1 게이트 절연층, 및 제3 반도체 패턴의 식각 공정은 비표시 영역(NDA)의 벤딩 영역(BA)에 위치한 제1 버퍼 상부층의 일부 영역, 제2 층간 절연층, 제2 버퍼층, 제2 층간 절연층, 및 제1 게이트 절연층의 식각 공정과 함께 진행될 수 있다. 따라서, 비표시 영역(NDA)의 게이트 구동 영역(GA)에서 제3 박막 트랜지스터의 제3 반도체 패턴을 노출하기 위한 컨택홀을 형성하기 위한 식각 공정과 비표시 영역(NDA)의 벤딩 영역(BA)에서 제1 오픈부를 형성하기 위한 식각 공정을 함께 진행함으로써, 표시 장치의 생산 공정을 단순화할 수 있다.
또한, 본 명세서의 실시예들에 의하면, 비표시 영역(NDA)의 벤딩 영역(BA)에 배치된 제1 보호층, 제1 버퍼 상부층, 및 제1 버퍼 하부층의 식각 공정은 표시 영역(DA)에 배치된 제1 보호층 및 제2 층간 절연층의 식각 공정과 함께 진행될 수 있다. 따라서, 비표시 영역(NDA)의 벤딩 영역(BA)에서 기판을 노출하는 제2 오픈부를 형성하기 위한 공정과 표시 영역(DA)에서 제2 박막 트랜지스터의 제2 반도체 패턴을 노출하기 위한 컨택홀을 형성하기 위한 식각 공정이 함께 진행이 되기에, 표시 장치의 생산 공정을 단순화 할 수 있다.
또한, 본 명세서의 실시예들에 의하면, 벤딩 영역(BA)의 제1 오픈부는 게이트 구동 영역(GA)에 배치된 제3 박막 트랜지스터의 제3 반도체 패턴을 노출하기 위한 컨택홀을 형성하기 위한 식각 공정에 의해 함께 형성될 수 있다. 따라서, 제3 반도체 패턴을 노출하기 위한 컨택홀과 제1 버퍼층을 노출하기 위한 제1 오픈부는 동일한 공정에 의해 형성될 수 있다. 따라서, 표시 장치의 생산 공정을 단순화하여, 생산 시간을 단축할 수 있다.
또한, 본 명세서의 실시예들에 의하면, 벤딩 영역(BA)의 제2 오픈부는 표시 영역(DA)에 배치된 제2 박막 트랜지스터의 제2 반도체 패턴을 노출하기 위한 컨택홀을 형성하기 위한 식각 공정에 의해 함께 형성될 수 있다. 따라서, 제2 반도체 패턴을 노출하기 위한 컨택홀과 기판을 노출하기 위한 제2 오픈부는 동일한 공정에 의해 형성될 수 있다. 따라서, 표시 장치의 생산 공정을 단순화하여, 생산 시간을 단축할 수 있다.
상기 목적을 달성하기 위하여, 본 명세서의 실시예에 따른 표시 장치는, 복수의 서브 픽셀을 포함하는 표시 영역, 게이트 구동 회로를 포함하는 게이트 구동 영역, 및 구부러지는 벤딩 영역을 포함하는 기판, 기판 상의 제1 버퍼 하부층 및 제1 버퍼 하부층 상에 있으며 제1 두께를 가지는 제1 버퍼 상부층을 포함하는 제1 버퍼층, 표시 영역에 배치되며 폴리-실리콘으로 이루어진 제1 반도체 패턴을 포함하는 제1 박막 트랜지스터, 표시 영역에 배치되며 산화물 반도체로 이루어진 제2 반도체 패턴을 포함하는 제2 박막 트랜지스터, 그리고 게이트 구동 영역에 배치되며 폴리-실리콘으로 이루어진 제3 반도체 패턴을 포함하는 제3 박막 트랜지스터를 포함할 수 있다. 또한, 벤딩 영역은 제1 버퍼 상부층을 노출하는 제1 오픈부 및 기판을 노출하는 제2 오픈부를 포함하며, 제1 오픈부에 의해 노출된 제1 버퍼 상부층은 제1 두께 보다 작은 제2 두께를 가질 수 있다.
다른 측면에서, 본 명세서의 실시예에 따른 표시 장치는, 표시 영역 및 상기 표시 영역에 인접한 비표시 영역을 포함한 기판, 기판 상의 제1 버퍼 하부층 및 제1 버퍼 하부층 상의 제1 버퍼 상부층을 포함하는 제1 버퍼층, 제1 버퍼 상부층 상에 배치되며 제1 반도체를 포함하는 제1 반도체 패턴, 제1 게이트 절연층을 사이에 두고 제1 반도체 패턴과 중첩하는 제1 게이트 전극, 및 제1 반도체 패턴과 연결되는 제1 소스 전극 및 제1 드레인 전극을 포함하는 제1 박막 트랜지스터, 제1 버퍼 상부층 상에 배치되며 제3 반도체를 포함하는 제3 반도체 패턴, 제1 게이트 절연층을 사이에 두고 제3 반도체 패턴과 중첩하는 제3 게이트 전극, 및 제3 반도체 패턴과 연결되는 제3 소스 전극 및 제3 드레인 전극을 포함하는 제3 박막 트랜지스터, 제1 게이트 전극 상의 제1 층간 절연층, 제1 층간 절연층 상의 제2 버퍼층, 제2 버퍼층 상에 배치되며 제1 반도체와 다른 제2 반도체를 포함하는 제2 반도체 패턴, 제2 게이트 절연층을 사이에 두고 제2 반도체 패턴과 중첩하는 제2 게이트 전극, 및 제2 반도체 패턴과 연결되는 제2 소스 전극 및 제2 드레인 전극을 포함하는 제2 박막 트랜지스터, 그리고 제2 게이트 전극 상의 제2 층간 절연층을 포함할 수 있다. 그리고, 제1 소스 전극은 제1 층간 절연층 상의 제1 소스 하부 전극 및 제2 층간 절연층 상의 제1 소스 상부 전극을 포함하며, 제1 드레인 전극은 제1 층간 절연층 상의 제1 드레인 하부 전극 및 제2 층간 절연층 상의 제1 드레인 상부 전극을 포함할 수 있다.
본 명세서의 실시예들에 의하면, 비표시 영역(NDA)의 게이트 구동 영역(GA)에 위치한 제1 버퍼 상부층의 일부 영역, 제2 층간 절연층, 제2 버퍼층, 제2 층간 절연층, 제1 게이트 절연층, 및 제3 반도체 패턴의 식각 공정은 비표시 영역(NDA)의 벤딩 영역(BA)에 위치한 제1 버퍼 상부층의 일부 영역, 제2 층간 절연층, 제2 버퍼층, 제2 층간 절연층, 및 제1 게이트 절연층의 식각 공정과 함께 진행될 수 있다. 따라서, 비표시 영역(NDA)의 게이트 구동 영역(GA)에서 제3 박막 트랜지스터의 제3 반도체 패턴을 노출하기 위한 컨택홀을 형성하기 위한 식각 공정과 비표시 영역(NDA)의 벤딩 영역(BA)에서 제1 오픈부를 형성하기 위한 식각 공정을 함께 진행함으로써, 표시 장치의 생산 공정을 단순화할 수 있다. 그리고, 표시 장치의 생산 시간을 단축하고, 생산 비용도 절감할 수 있는 효과가 있다.
또한, 본 명세서의 실시예들에 의하면, 비표시 영역(NDA)의 벤딩 영역(BA)에 배치된 제1 보호층, 제1 버퍼 상부층, 및 제1 버퍼 하부층의 식각 공정은 표시 영역(DA)에 배치된 제1 보호층 및 제2 층간 절연층의 식각 공정과 함께 진행될 수 있다. 따라서, 비표시 영역(NDA)의 벤딩 영역(BA)에서 기판을 노출하는 제2 오픈부를 형성하기 위한 공정과 표시 영역(DA)에서 제2 박막 트랜지스터의 제2 반도체 패턴을 노출하기 위한 컨택홀을 형성하기 위한 식각 공정이 함께 진행이 되기에, 표시 장치의 생산 공정을 단순화 할 수 있다. 그리고, 표시 장치의 생산 시간을 단축하고, 생산 비용도 절감할 수 있는 효과가 있다.
또한, 본 명세서의 실시예들에 의하면, 벤딩 영역(BA)의 제1 오픈부는 게이트 구동 영역(GA)에 배치된 제3 박막 트랜지스터의 제3 반도체 패턴을 노출하기 위한 컨택홀을 형성하기 위한 식각 공정에 의해 함께 형성될 수 있다. 따라서, 제3 반도체 패턴을 노출하기 위한 컨택홀과 제1 버퍼층을 노출하기 위한 제1 오픈부는 동일한 공정에 의해 형성될 수 있다. 따라서, 표시 장치의 생산 공정을 단순화하여, 생산 시간을 단축할 수 있다.
또한, 본 명세서의 실시예들에 의하면, 벤딩 영역(BA)의 제2 오픈부는 표시 영역(DA)에 배치된 제2 박막 트랜지스터의 제2 반도체 패턴을 노출하기 위한 컨택홀을 형성하기 위한 식각 공정에 의해 함께 형성될 수 있다. 따라서, 제2 반도체 패턴을 노출하기 위한 컨택홀과 기판을 노출하기 위한 제2 오픈부는 동일한 공정에 의해 형성될 수 있다. 따라서, 표시 장치의 생산 공정을 단순화하여, 생산 시간을 단축할 수 있다.
본 발명에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 발명 내에 포함되어 있다.
도 1은 본 명세서의 실시예들에 따른 표시장치의 개략적인 평면도이다.
도 2는 본 명세서의 실시예들에 따른 표시장치의 서브 픽셀의 등가회로이다.
도 3은 도 1의 I-I'에 대한 단면도이다.
도 4a 내지 도 4f는 본 명세서의 실시예에 따른 표시장치의 형성 공정을 나타내는 단면도이다.
이하, 본 명세서의 일부 실시예들을 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성 요소들에 참조부호를 부가함에 있어서, 동일한 구성 요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 명세서를 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 명세서의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다. 본 명세서 상에서 언급된 "포함한다", "갖는다", "이루어진다" 등이 사용되는 경우 "~만"이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별한 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함할 수 있다.
또한, 본 명세서의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다.
구성 요소들의 위치 관계에 대한 설명에 있어서, 둘 이상의 구성 요소가 "연결", "결합" 또는 "접속" 등이 된다고 기재된 경우, 둘 이상의 구성 요소가 직접적으로 "연결", "결합" 또는 "접속" 될 수 있지만, 둘 이상의 구성 요소와 다른 구성 요소가 더 "개재"되어 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. 여기서, 다른 구성 요소는 서로 "연결", "결합" 또는 "접속" 되는 둘 이상의 구성 요소 중 하나 이상에 포함될 수도 있다.
구성 요소들이나, 동작 방법이나 제작 방법 등과 관련한 시간적 흐름 관계에 대한 설명에 있어서, 예를 들어, "~후에", "~에 이어서", "~다음에", "~전에" 등으로 시간적 선후 관계 또는 흐름적 선후 관계가 설명되는 경우, "바로" 또는 "직접"이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
한편, 구성 요소에 대한 수치 또는 그 대응 정보(예: 레벨 등)가 언급된 경우, 별도의 명시적 기재가 없더라도, 수치 또는 그 대응 정보는 각종 요인(예: 공정상의 요인, 내부 또는 외부 충격, 노이즈 등)에 의해 발생할 수 있는 오차 범위를 포함하는 것으로 해석될 수 있다.
도 1은 본 명세서의 실시예들에 따른 표시장치의 개략적인 평면도이다.
도 1을 참조하면, 본 명세서의 실시예들에 따른 표시장치(100)는, 정보를 표시하는 표시 영역(DA) 및 표시 영역(DA)에 인접하여 배치된 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)에는 입력 영상이 표시 되는 영역일 수 있다. 그리고, 표시 영역(DA)에는 다수의 데이터 라인 및 다수의 게이트 라인이 배치되고, 다수의 데이터 라인 및 다수의 게이트 라인과 연결되는 복수의 서브픽셀(SP)이 배열될 수 있다. 그리고, 비표시 영역(NDA)에는 패드부(PAD)가 배치된 패드 영역(PA), 기판(10)이 구부러지는 벤딩 영역(BA), 및 벤딩 영역(BA)과 표시 영역(DA)의 사이에 배치된 링크 영역(LA)을 포함할 수 있다. 또한, 비표시 영역(NDA)은 게이트 구동 회로의 게이트 구동부(GIPa, GIPb, 이하 GIP라고 함)가 배치된 게이트 구동 영역(GA1, GA2, 이하 GA라고 함)을 더 포함할 수 있다.
표시 장치(100)의 표시 영역(DA)에는 다수의 데이터 라인 및 다수의 게이트 라인은 서로 교차하여 배치될 수 있다. 예를 들어, 다수의 데이터 라인은 행(Row) 또는 열(Column)으로 배치될 수 있고, 다수의 게이트 라인은 열(Column) 또는 행(Row)으로 배치될 수 있다. 그리고, 이들의 교차 영역에는 서브 픽셀(SP)이 배치될 수 있다.
게이트 구동 영역(GA)에는 게이트 구동 회로를 포함한 게이트 게이트 구동부(GIP)가 배치될 수 있다. 게이트 구동부(GIP)의 게이트 구동 회로는, 다수의 게이트 라인으로 스캔신호를 순차적으로 공급함으로써, 다수의 게이트 라인을 순차적으로 구동한다. 여기서, 게이트 구동 회로는 스캔 구동 회로라고도 한다.
게이트 구동 회로는, 시프트 레지스터(Shift Register), 레벨 시프터(Level Shifter) 등을 포함할 수 있다.
게이트 구동 회로는 본 명세서의 실시예에 따른 표시 장치와 같이, GIP(Gate In Panel) 타입으로 구현되어 기판(10)에 직접 배치될 수 있다. 다른 예로, 게이트 구동 회로는 다수의 게이트 드라이버 집적회로(G-DIC)로 구현되어 기판(10)과 연결된 게이트-회로필름 상에 실장 되는 칩 온 필름(COF) 방식으로 구현될 수도 있다.
게이트 구동 회로를 포함한 게이트 구동부(GIP)는 온(On) 전압 또는 오프(Off) 전압의 스캔신호를 다수의 게이트 라인로 순차적으로 공급한다.
도 1에서는 표시 장치(100)는 데이터 구동 회로를 더 포함할 수 있다. 그리고, 데이터 구동 회로는, 게이트 구동 회로를 포함한 게이트 구동부(GIP)에 의해 특정 게이트 라인이 열리면, 영상 데이터(DATA)를 아날로그 형태의 데이터 전압으로 변환하여 다수의 데이터 라인으로 공급한다.
데이터 구동 회로는, 기판의 일 측(예: 상측 또는 하측)에만 위치할 수도 있다. 예를 들어, 패드 영역(PA)에 위치할 수 있다. 다른 예로, 구동 방식, 패널 설계 방식 등에 따라 기판(10)의 양측(예: 상 측과 하 측)에 모두 위치할 수도 있다.
기판(10)에 배치된 다수의 게이트 라인은 다수의 스캔라인 및 다수의 발광제어라인 등을 포함할 수 있다. 다수의 스캔라인 및 다수의 발광제어라인은 서로 다른 종류의 트랜지스터들(스캔 트랜지스터, 발광제어 트랜지스터)의 게이트 노드로 서로 다른 종류의 게이트 신호(스캔신호, 발광제어신호)를 전달하는 배선들이다.
게이트 구동 회로를 포함한 게이트 구동부(GIP)는 게이트 라인의 한 종류인 다수의 스캔라인으로 스캔신호들을 출력하는 스캔 구동 회로와 게이트 라인의 다른 종류인 다수의 발광제어라인으로 발광제어신호들을 출력하는 발광 구동 회로를 포함할 수 있다.
링크 영역(LA)은 표시 영역(DA) 및 벤딩 영역(BA) 사이에 배치될 수 있다. 그리고, 링크 영역(LA)은 표시 영역(DA)에 배치된 배선들로 신호를 전달하기 위한 링크 라인들이 배치되는 영역으로, 다양한 링크 라인들이 배치될 수 있다. 예를 들어, 게이트 링크 라인(GLLa, GLLb, 이하 GLL이라고 함) 및 데이터 링크 라인(DLL) 등이 링크 영역(LA)에 배치될 수 있다. 그리고, 링크 라인들은 벤딩 영역(BA) 및 패드 영역(PA)까지 배치될 수 있으며, 패드 영역(PA)의 패드(PAD)와 각각 연결될 수 있다.
벤딩 영역(BA)은 기판(10)이 벤딩되는 영역일 수 있다. 벤딩 영역(BA)은 링크 영역(LA)과 패드 영역(PA) 사이에 배치될 수 있다. 기판(10)은 벤딩 영역(BA)을 제외한 영역에서 벤딩되지 않고 평탄한 상태로 유지될 수 있으며, 벤딩 영역(BA)의 기판(110)이 벤딩되도록 구성될 수 있다. 이에 따라, 기판(10)의 벤딩 영역(BA)을 제외한 두 개의 벤딩되지 않는 영역의 기판(10)은 서로 마주보도록 표시 장치(10)가 벤딩될 수 있다.
패드 영역(PA)은 영상이 표시되지 않으며, 복수의 패드가 형성되는 영역일 수 있다. 패드 영역(PA)은 벤딩 영역(BA)의 일측으로부터 연장되는 영역일 수 있다. 패드 영역(PA)은 패드(PAD)가 배치되는 영역일 수 있다. 예를 들면, 고전위 전압(Vdd) 공급 패드, 데이터 패드, 게이트 패드, 저전위 전압(Vss) 공급 패드등이 배치되는 영역일 수 있다.
도 2는 본 명세서의 실시예들에 따른 표시장치의 서브픽셀(SP)의 등가회로이다.
도 2를 참조하면, 각 서브픽셀(SP)은 발광소자(ED), 제1 내지 제6 트랜지스터(T1~T6), 및 스토리지 캐패시터(Cst) 등을 포함할 수 있다.
도 2를 참조하면, 각 서브픽셀(SP)은 제2 트랜지스터(T2)의 소스 노드 또는 드레인 노드와 대응되는 제1 노드(N1)와, 제2 트랜지스터(T2)의 게이트 노드와 대응되는 제2 노드(N2)와, 제2 트랜지스터(T2)의 드레인 노드 또는 소스 노드와 대응되는 제3 노드(N3)와, 발광소자(ED)의 픽셀전극(PE)과 대응되는 제4 노드(N4) 등의 주요 노드들을 포함한다.
발광소자(ED)는 픽셀전극(PE), 발광층(EL) 및 공통전극(CE)을 포함할 수 있다. 발광층(EL)은 픽셀전극(PE)과 공통전극(CE) 사이에 위치한다. 픽셀전극(PE) 및 발광층(EL)은 각 서브픽셀(SP) 마다 배치된다. 하지만, 공통전극(CE)은 다수의 서브픽셀(SP)에 공통으로 배치될 수 있다. 공통전극(CE)에는 공통전압에 해당하는 기저전압(VSS)이 인가될 수 있다.
제1 내지 제6 트랜지스터(T1~T6) 중 제2 트랜지스터(T2)는 발광소자(ED)를 구동하는 구동 트랜지스터(DRT: Driving Transistor)이다.
제1 내지 제6 트랜지스터(T1~T6) 중 구동 트랜지스터(DRT)인 제2 트랜지스터(T2)를 제외한 나머지 5개의 트랜지스터(T1, T3, T4, T5, T6)의 게이트 노드들에 연결되는 5가지의 게이트 라인들(GL)이 필요하다.
5가지의 게이트 라인들(GL)은 제1 내지 제3 스캔라인(SCL1, SCL2, SCL3)과 제1 및 제2 발광제어라인(EML1, EML2)을 포함할 수 있다.
제3 트랜지스터(T3)는 제1 스캔라인(SCL1)을 통해 게이트 노드에 인가된 제1 스캔신호(Scan1(n))에 따라 제2 노드(N2)와 제3 노드(N3) 간의 전기적인 연결을 제어한다.
제1 트랜지스터(T1)는 제2 스캔라인(SCL2)을 통해 게이트 노드에 인가된 제2 스캔신호(Scan2(n))에 따라 제1 노드(N1)와 데이터 전압(Vdata)을 공급하는 데이터 라인(DL) 간의 전기적인 연결을 제어한다.
제6 트랜지스터(T6)는 제3 스캔라인(SCL3)을 통해 게이트 노드에 인가된 제3 스캔신호(Scan2(n-1))에 따라 제4 노드(N4)와 초기화 전압(Vini)이 인가되는 초기화 전압 노드(NVINI) 간의 전기적인 연결을 제어한다.
제4 트랜지스터(T4)는 제1 발광제어라인(EML1)을 통해 게이트 노드에 인가된 제1 발광제어신호(EM1(n))에 따라 제1 노드(N1)와 구동 전압(VDD)이 인가되는 구동 전압 노드(NVDD) 간의 전기적인 연결을 제어한다.
제5 트랜지스터(T5)는 제2 발광제어라인(EML2)을 통해 게이트 노드에 인가된 제2 발광제어신호(EM2(n))에 따라 제3 노드(N3)와 제4 노드(N4) 간의 전기적인 연결을 제어한다.
도 2를 참조하면, 스토리지 캐패시터(Cst)는 제1 플레이트(PLT1)와 제2 플레이트(PLT2)를 포함한다. 제1 플레이트(PLT1)는 구동 트랜지스터(DRT)인 제2 트랜지스터(T2)의 게이트 노드에 전기적으로 연결되고, 제2 플레이트(PLT2)는 DC 전압 노드에 전기적으로 연결된다. 여기서, DC 전압 노드는, 일 예로, 구동 전압 노드(NVDD)를 포함할 수 있다.
도 2를 참조하면, 스토리지 캐패시터(Cst)는 제2 노드(N2)와 구동 전압 노드(NVDD) 사이에 전기적으로 연결될 수 있다. 여기서, 제2 노드(N2)는 구동 트랜지스터(DRT)인 제2 트랜지스터(T2)의 게이트 노드와 대응되고, 구동 전압 노드(NVDD)는 DC 전압 노드일 수 있다.
도 2를 참조하면, 제1 내지 제6 트랜지스터(T1~T6) 중 제2 트랜지스터(T2)는 P형 트랜지스터일 수 있다. 일 예로, 제1 내지 제6 트랜지스터(T1~T6) 중 제2 트랜지스터(T2)는 P형 트랜지스터이고, 나머지 제1, 제3 내지 제6 트랜지스터(T6)는 N형 트랜지스터일 수 있다. 그러나, 이에 한정되지는 않으며, 제1 내지 제6 트랜지스터(T1~T6) 중 적어도 하나의 트랜지스터는 N형 트랜지스터이고, 그 외 나머지 트랜지스터는 모두 P형 트랜지스터일 수 있다. 또는, 제1 내지 제6 트랜지스터(T1~T6) 모두 N형 트랜지스터일 수 있다.
전술한 바와 같이, 구동 트랜지스터(DRT)인 제2 트랜지스터(T2)를 P형 트랜지스터로 설계함으로써, 스토리지 캐패시터(Cst)를 제2 트랜지스터(T2)의 게이트 노드인 제2 노드(N2)와 DC 전압 노드인 구동 전압 노드(NVDD) 사이에 형성시켜줄 수 있다.
스토리지 캐패시터(Cst)의 양단 중 하나가 DC 전압 노드인 구동 전압 노드(NVDD)에 연결됨으로써, 스토리지 캐패시터(Cst)의 양단 중 다른 하나인 제2 노드(N2)의 전압 변화를 방지해줄 수 있다. 제2 노드(N2)는 구동 트랜지스터(DRT)인 제2 트랜지스터(T2)의 게이트 노드에 해당한다.
또한, 본 명세서의 실시예들에 따르면, 구동 트랜지스터(DRT)인 제2 트랜지스터(T2)는 동작 신뢰도와 전류 공급 성능이 무엇보다 중요하기 때문에, 동작 신뢰도와 전류 공급 성능에 유리한 P형 트랜지스터로 설계한다. 하지만, 나머지 제1, 제3 내지 제6 트랜지스터(T6)는 전류 공급 성능보다 스위칭 속도가 더욱더 중요한 트랜지스터들일 수 있다. 따라서, 제1, 제3 내지 제6 트랜지스터(T6)는 높은 캐리어 이동도로 인해 빠른 스위칭 속도를 갖는 N형 트랜지스터로 설계할 수 있다. 이에 따라, 서브픽셀(SP)의 구동 성능을 매우 향상시켜줄 수 있다.
한편, 본 명세서의 실시예들에 따른 표시장치(100)는, OLED (Organic Light Emitting Diode) 디스플레이, 퀀텀닷 (Quantum Dot) 디스플레이, 마이크로 LED (Micro Light Emitting Diode) 디스플레이 등의 자발광 디스플레이일 수 있다.
본 명세서의 실시예들에 따른 표시장치(100)가 OLED 디스플레이인 경우, 각 서브픽셀(SP)은 스스로 빛을 내는 유기발광다이오드(OLED)를 발광소자(ED)로서 포함할 수 있다. 본 명세서의 실시예들에 따른 표시장치(100)가 퀀텀닷 디스플레이인 경우, 각 서브픽셀(SP)은 스스로 빛을 내는 반도체 결정인 퀀텀닷 (Quantum Dot)으로 만들어진 발광소자(ED)를 포함할 수 있다. 본 명세서의 실시예들에 따른 표시장치(100)가 마이크로 LED 디스플레이인 경우, 각 서브픽셀(SP)은 스스로 빛을 내고 무기물을 기반으로 만들어진 마이크로 LED (Micro Light Emitting Diode)를 발광소자(ED)로서 포함할 수 있다.
본 명세서에서는, 도 2와 같이, 각 서브 픽셀(SP)은 발광소자(ED), 제1 내지 제6 트랜지스터(T1~T6), 및 스토리지 캐패시터(Cst) 등을 포함하는 것으로 설명되었으나, 이에 한정되지는 않는다. 예를 들면, 본 명세서의 실시예에 따른 표시 장치에서, 각 서브 픽셀(SP)은 발광소자(ED), 제1 내지 제7 트랜지스터(T1~T6), 및 스토리지 캐패시터(Cst)등을 포함할 수 있다.
도 3은 도 1의 I-I'에 대한 단면 구조를 나타내는 도면이다. 그리고, 도 4a 내지 도 4f는 본 명세서의 실시예에 따른 표시장치의 형성 공정을 나타내는 단면도이다. 본 명세서의 실시예에 따른 표시 장치는 도 3, 및 도 4a 내지 도 4f를 참조하여 상세히 설명하도록 한다.
도 3을 참조하면, 본 명세서의 실시예에 따른 표시 장치(100)는, 기판 (10), 제1 버퍼층(20), 제1 게이트 절연층(30), 제1 층간 절연층(40), 제2 버퍼층(50), 제2 게이트 절연층(60), 제2 층간 절연층(70), 보호층(80), 뱅크층(90), 스페이서(91), 발광 소자(500), 제1 박막 트랜지스터(200), 제2 박막 트랜지스터(300), 스토리지 커패시터(400), 보조 전극(610), 및 제3 박막 트랜지스터(700)을 포함할 수 있다.
제1 박막 트랜지스터(200)는 제1 반도체 패턴(210), 제1 소스 전극(220), 제1 드레인 전극(230), 및 제1 게이트 전극(240)을 포함할 수 있다. 제1 소스 전극(220)은 제1 소스 하부 전극(221) 및 제1 소스 하부 전극(221) 상의 제1 소스 상부 전극(222)을 포함할 수 있다. 그리고, 제1 드레인 전극(230)은 제1 드레인 하부 전극(231) 및 제1 드레인 하부 전극(231) 상의 제1 드레인 상부 전극(232)을 포함할 수 있다. 그리고, 제2 박막 트랜지스터(300)는 제2 반도체 패턴(310), 제2 소스 전극(320), 제2 드레인 전극(330), 및 제2 게이트 전극(340)을 포함할 수 있다. 또한, 제3 박막 트랜지스터(700)는 제3 반도체 패턴(710), 제3 소스 전극(720), 제3 드레인 전극(730), 및 제3 게이트 전극(740)을 포함할 수 있다.
그리고, 스토리지 커패시터(400)는 제1 스토리지 전극(410), 제2 스토리지 전극(420), 제3 스토리지 전극(430), 및 제4 스토리지 전극(440)을 포함할 수 있다. 또한, 발광 소자(500)는 제1 전극(510), 발광 구조물(520), 및 제2 전극((530)을 포함할 수 있다.
비표시 영역(NDA)의 게이트 구동 영역(GA)에는 제3 박막 트랜지스터(700)가 배치될 수 있다. 그리고, 표시 영역(DA)의 서브 픽셀(SP)에는 제1 박막 트랜지스터(200), 제2 박막 트랜지스터(300), 및 스토리지 커패시터(400)가 배치될 수 있다. 예를 들어, 게이트 구동 영역(GA)의 제1 게이트 구동 영역(GA1)에는 제3 박막 트랜지스터(700)가 배치될 수 있다. 그리고, 서브 픽셀(SP)에는 제1 박막 트랜지스터(200), 제2 박막 트랜지스터(300), 및 스토리지 커패시터(400)가 배치될 수 있다.
도 3을 참조하면, 본 명세서의 실시예에 따른 표시 장치는 기판(10)을 포함할 수 있다. 기판(10)은 투습에 의한 표시 장치(100)의 성능이 저하되는 것을 방지하기 위해 2중 폴리이미드(PI)로 구성될 수 있다. 그리고, 2개의 폴리이미드(PI)사이에 무기막을 형성해줌으로써, 수분성분이 하부의 폴리이미드(PI)를 뚫고 지나가는 것을 차단하여 제품성능 신뢰성을 향상시킬 수가 있다.
2개의 폴리이미드(PI)사이에 무기막을 배치하여 기판을 형성함으로써, 기판(10)에 차지(charge)된 전하가 제1 박막 트랜지스터(200)에 영향을 끼치는 것을 차단하여 제품의 신뢰성을 향상시킬 수 있다. 그리고, 폴리이미드(PI)에 차지(charge)된 전하를 차단하기 위하여 금속층을 형성하는 공정을 생략할 수 있으므로, 공정을 단순화하고 생산단가를 절감할 수 있다.
본 명세서의 실시예에 따른 표시 장치(100)는 2중 폴리이미드(PI)를 기판으로 사용하여 제품의 환경신뢰성 성능을 확보하기 위한 표시 장치를 구현할 수 있다. 예를 들면, 도 4에 도시된 바와 같이, 표시 장치(100)의 기판(10)은 제1 기판(11), 제2 기판(13), 및 제1 기판(11)과 제2 기판(13) 사이에 형성된 무기 절연층(12)을 포함할 수 있다. 무기 절연층(12)은, 제1 기판(11)에 전하가 차지(charge)되는 경우, 차지된 전하가 제2 기판(13)을 통하여 제1 박막 트랜지스터(200)에 영향을 주는 것을 차단하는 역할을 할 수 있다. 그리고, 제1 기판(11)과 제2 기판(13) 사이에 형성된 무기 절연층(12)은 수분성분이 제1 기판(11)을 뚫고서 침투하는 것을 차단하는 역할을 할 수도 있다.
제1 기판(11) 및 제2 기판(13)은 폴리이미드(PI)와 같은 플라스틱 물질층일 수 있다. 무기 절연층(12)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 이들의 다중층으로 이루어질 수 있다. 본 명세서의 실시예에 따른 표시 장치(100)는 산화 실리콘(SiOx) 물질을 기판(10)의 무기 절연층(12)으로 형성할 수 있다. 예를 들면, 이산화 규소(Silica or Silicon Dioxide: SiO2) 물질을 무기 절연층(12)으로 형성할 수 있다. 그러나, 이에 한정되지는 않으며, 무기 절연층(12)은 이산화 규소(SiO2)와 질화 실리콘(SiNx)의 이중층으로 형성될 수도 있다.
기판(10)은 게이트 라인들및 데이터 라인들에 의해 정의된 서브 픽셀(SP)을 포함할 수 있다. 각 서브 픽셀(SP) 내에는 제1 박막 트랜지스터(200), 제2 박막 트랜지스터(300), 스토리지 커패시터(400), 및 발광 소자(500)가 위치할 수 있다. 각 발광 소자(500)는 연장되어 비표시 영역(NDA)에도 형성될 수 있다. 예를 들어, 표시 영역(DA)에 배치된 발광 소자(500)에서 발광층(520) 및 제2 전극(530)은 연장 되어 비표시 영역(NDA)의 게이트 구동 영역(GA) 또는 벤딩 영역(BA)에도 배치될 수도 있다.
그리고, 발광 소자(500)는 표시 영역(DA)의 서브 픽셀(SP)에서 제1 박막 트랜지스터(200)와 전기적으로 연결되어, 특정한 색을 나타내는 빛을 방출할 수 있다. 다른 예로는, 각 발광 소자(500)는 제2 박막 트랜지스터(300)와 전기적으로 연결되어, 특정한 색을 나타내는 빛을 방출할 수 있다.
도 3을 참조하면, 기판(10) 상에 제1 버퍼층(20)이 형성될 수 있다. 제1 버퍼층(20)은 화소 회로의 형성 공정에서 기판(10)에 의한 오염을 방지할 수 있다. 예를 들어, 제1 버퍼층(20)은 기판(10)과 각 서브 픽셀(SP)의 제1 반도체 패턴(210) 사이에 형성될 수 있다. 제1 버퍼층(20)은 절연성 물질을 포함할 수 있다. 예를 들어, 제1 버퍼층(20)은 실리콘 산화물계(SiOx) 물질층 및 실리콘 질화물계(SiNx) 물질층을 포함할 수 있다. 제1 버퍼층(20)은 다중층 구조일 수 있다. 예를 들어, 제1 버퍼층(20)은 제 1 버퍼 하부층(21) 및 제 1 버퍼 상부층(22)을 포함할 수 있다.
기판(10) 상에 제1 버퍼 하부층(21)이 배치되며, 제1 버퍼 하부층(21) 상에 제1 버퍼 상부층(22)이 배치될 수 있다. 제1 버퍼 하부층(21)은 실리콘 질화물(SiNx)계 물질층과 실리콘 산화물계 물질층(SiOx)으로 이루어진 다중층으로 형성될 수 있다. 예를 들어, 제1 버퍼 하부층(21)은 실리콘 산화물(SiOx)층과 실리콘 질화물(SiNx)층이 교번으로 형성된 다중층으로 형성될 수 있다.
그리고, 제1 버퍼 상부층(22)은 실리콘 산화물(SiOx)계 물질로 이루어진 단일층으로 형성될 수 있다. 예를 들어, 제1 버퍼 상부층(22)은 이산화 규소(SiO2) 물질로 이루어진 단일층으로 형성될 수 있다.
제1 반도체 패턴(210) 및 제3 반도체 패턴(710)은 제1 버퍼층(20)의 제1 버퍼 상부층(22) 상에 위치할 수 있다.
도 3을 참조하면, 제1 버퍼 상부층(22) 상에는 제1 박막 트랜지스터(200)의 제1 반도체 패턴(210) 및 제3 박막 트랜지스터(700)의 제3 반도체 패턴(710)이 형성될 수 있다. 제1 반도체 패턴(210) 및 제3 반도체 패턴(710)은 반도체 물질을 포함할 수 있다. 예를 들어, 제1 반도체 패턴(210) 및 제3 반도체 패턴(710)은 다결정 반도체 물질인 폴리-실리콘(Poly-Si)을 포함할 수 있다. 예를 들어, 제1 반도체 패턴(210) 및 제3 반도체 패턴(710)은 저온 폴리-실리콘(Low Temperature Poly-Si; LTPS)을 포함할 수 있다.
제1 반도체 패턴(210)은 제1 채널 영역(210C), 제1 소스 영역(210S), 및 제1 드레인 영역(210D)을 포함할 수 있다. 그리고, 제3 반도체 패턴(710)은 제3 채널 영역(710C), 제3 소스 영역(710S), 및 제3 드레인 영역(710D)을 포함할 수 있다.
제1 박막 트랜지스터(200)의 제1 반도체 패턴(210)은 표시 영역(DA)에 배치되며, 제3 박막 트랜지스터(700)의 제3 반도체 패턴(710)은 비표시 영역(NDA)에 배치될 수 있다. 예를 들어, 제1 박막 트랜지스터(200)의 제1 반도체 패턴(210)은 표시 영역(DA)의 서브 픽셀(SP)에 배치될 수 있다. 그리고, 제3 박막 트랜지스터(700)의 제3 반도체 패턴(710)은 비표시 영역(NDA)의 게이트 구동 영역(GA)에 배치될 수 있다.
제1 반도체 패턴(210), 제3 반도체 패턴(310), 및 제1 버퍼층(20) 상에 제1 게이트 절연층(30)이 형성될 수 있다. 제1 게이트 절연층(30)은 절연성 물질을 포함할 수 있다. 예를 들어, 제1 게이트 절연층(30)은 실리콘 산화물계(SiOx) 물질을 포함할 수 있다. 예를 들어, 실리콘 산화물계(SiOx) 물질 중 이산화 규소(SiO2)를 포함할 수 있다. 그러나, 이에 한정되지는 않으며, 제1 게이트 절연층(30)은 실리콘 질화물계(SiNx) 물질을 포함할 수 있다. 또는, 제1 게이트 절연층(30)은 실리콘 질화물계(SiNx) 물질층과 실리콘 산화물계(SiOx) 물질층으로 이루어진 다중층으로 형성될 수 있다.
제1 게이트 절연층(30) 상에 제1 박막 트랜지스터(200)의 제1 게이트 전극(240), 스토리지 커패시터(400)의 제1 스토리지 전극(410), 및 제3 박막 트랜지스터(700)의 제3 게이트 전극(740)이 형성될 수 있다.
제1 게이트 전극(240)은 제1 게이트 절연층(30)을 사이에 두고 제1 반도체 패턴(210)과 중첩할 수 있다. 예를 들어, 제1 게이트 전극(240)은 제1 게이트 절연층(30)을 사이에 두고 제1 반도체 패턴(210)의 제1 채널 영역(210C)과 중첩할 수 있다. 그리고, 제3 게이트 전극(740)은 제1 게이트 절연층(30)을 사이에 두고 제3 반도체 패턴(710)과 중첩할 수 있다. 예를 들어, 제3 게이트 전극(7440)은 제1 게이트 절연층(30)을 사이에 두고 제3 반도체 패턴(710)의 제3 채널 영역(710C)과 중첩할 수 있다.
또한, 스토리지 커패시터(400)의 제1 스토리지 전극(410)은 제2 박막 트랜지스터(300)의 제2 반도체 패턴(310)과 중첩할 수 있다. 제1 스토리지 전극(410)은 제2 반도체 패턴(310)과 중첩함으로써, 기판(10)을 통과하여 유입된 외부광이 제2 반도체 패턴(310)으로 침투하는 것을 차단할 수 있다. 또한, 제2 반도체 패턴(310)과 중첩하도록 배치된 제1 스토리지 전극(410)은 기판(10)에 차지(charge)된 전하가 제2 반도체 패턴(310)에 영향을 끼치는 것을 차단할 수 있다.
그리고, 제1 게이트 전극(240) 및 제1 스토리지 전극(410)은 표시 영역(DA)에 배치되며, 제3 게이트 전극(740)은 비표시 영역(NDA)에 배치될 수 있다. 예를 들어, 제1 게이트 전극(240) 및 제1 스토리지 전극(410)은 표시 영역(DA)의 서브 픽셀(SP)에 배치될 수 있다. 그리고, 제3 게이트 전극(740)은 비표시 영역(NDA)의 게이트 구동 영역(GA)에 배치될 수 있다.
제1 게이트 전극(240), 제1 스토리지 전극(410), 및 제3 게이트 전극(740)은 도전성 물질을 포함할 수 있다. 예를 들어, 제1 게이트 전극(240), 제1 스토리지 전극(410), 제3 게이트 전극(740)은 알루미늄(Al), 크롬(Cr), 구리(Cu), 티타늄(Ti), 몰리브덴(Mo), 및 텅스텐(W)과 같은 금속 또는 이들의 합금을 포함할 수 있다. 또한, 제1 게이트 전극(240), 제1 스토리지 전극(410), 및 제3 게이트 전극(740)은 금속 또는 합금 물질으로 이루어진 단일층 또는 이들의 다중층으로 구성될 수 있다.
그리고, 제1 게이트 전극(240), 제1 스토리지 전극(410), 및 제3 게이트 전극(740)은 동일한 물질로 이루어지며, 동일한 층상에 배치될 수 있다. 그리고, 제1 게이트 전극(240), 제1 스토리지 전극(410), 및 제3 게이트 전극(740)은 동일한 적층 구조를 가질 수 있다.
제1 게이트 전극(240), 제1 스토리지 전극(410), 제3 게이트 전극(740), 및 제1 게이트 절연층(30) 상에 제1 층간 절연층(40)이 형성될 수 있다. 제1 층간 절연층(40)은 절연성 물질을 포함할 수 있다. 제1 층간 절연층(40)은 실리콘 산화물계(SiOx) 물질층 또는 실리콘 질화물계(SiNx) 물질층으로 이루어진 단일층일 수 있다. 본 명세서의 실시예에 따른 표시 장치에서. 제1 층간 절연층(40)은 단일층으로 도시되어 있으나, 이에 한정되지는 않는다. 다른 예로, 실리콘 산화물계(SiOx) 물질층 및 실리콘 질화물계(SiNx) 물질층으로 이루어진 다중층일 수 있다. 예를 들어, 제1 층간 절연층(40)이 다중층으로 이루어진 경우, 제1 층간 절연층(40)은 제1 층간 절연 하부층과 제1 층간 절연 상부층을 포함할 수 있다. 제1 층간 절연 하부층은 제1 게이트 절연층(30)과 동일한 절연성 물질을 포함할 수 있다. 그리고, 제1 층간 절연 상부층은 제1 층간 절연 하부층과 다른 절연성 물질을 포함할 수 있다. 예를 들어, 제1 게이트 절연층(30)이 실리콘 산화물계(SiOx) 물질을 포함하는 경우, 제1 층간 절연 하부층은 실리콘 산화물계(SiOx) 물질을 포함할 수 있다. 그리고, 제1 층간 절연 상부층은 실리콘 질화물계(SiNx) 물질을 포함할 수 있다.
도 3을 참조하면, 제1 게이트 절연층(30) 및 제1 층간 절연층(40)에는 제1 박막 트랜지스터(200)의 제1 반도체 패턴(210)을 노출하는 컨택홀이 형성될 수 있다. 예를 들어, 제1 게이트 절연층(30) 및 제1 층간 절연층(40)을 관통하여 제1 반도체 패턴(210)의 제1 소스 영역(210S) 및 제1 드레인 영역(210D)을 노출하는 컨택홀이 형성될 수 있다.
제1 층간 절연층(40) 상에는 스토리지 커패시터(400)의 제2 스토리지 전극(420), 제1 소스 전극(220)의 제1 소스 하부 전극(221), 및 제1 드레인 전극(230)의 제1 드레인 하부 전극(231)이 형성될 수 있다.
제2 스토리지 전극(420)은 제1 층간 절연층(40)을 사이에 두고 제1 스토리지 전극(410)과 중첩할 수 있다. 제2 스토리지 전극(420)은 제1 층간 절연층(40)을 사이에 두고 제1 스토리지 전극(410)과 중첩하여 스토리지 커패시터(400)를 형성할 수 있다. 또한, 제2 스토리지 전극(420)은 제2 반도체 패턴(310)과 중첩할 수 있다.
제1 소스 전극(220)의 제1 소스 하부 전극(221) 및 제1 드레인 전극(230)의 제1 드레인 하부 전극(231)은 제1 게이트 절연층(30) 및 제1 층간 절연층(40)의 컨택홀을 통하여 노출된 제1 박막 트랜지스터(200)의 제1 반도체 패턴(210)과 연결될 수 있다. 예를 들어, 제1 소스 전극(220)의 제1 소스 하부 전극(221)은 제1 게이트 절연층(30) 및 제1 층간 절연층(40)의 컨택홀을 통하여 노출된 제1 반도체 패턴(210)의 제1 소스 영역(210S)과 연결될 수 있다. 그리고, 제1 드레인 전극(230)의 제1 드레인 하부 전극(231)은 제1 게이트 절연층(30) 및 제1 층간 절연층(40)의 컨택홀을 통하여 노출된 제1 반도체 패턴(210)의 제1 드레인 영역(210D)과 연결될 수 있다.
제1 소스 하부 전극(221), 제1 드레인 하부 전극(231), 및 제2 스토리지 전극(420)은 알루미늄(Al), 크롬(Cr), 구리(Cu), 티타늄(Ti), 몰리브덴(Mo), 및 텅스텐(W)과 같은 금속 또는 이들의 합금을 포함할 수 있다. 제1 소스 하부 전극(221), 제1 드레인 하부 전극(231), 및 제2 스토리지 전극(420)은 금속 또는 합금 물질으로 이루어진 단일층 또는 이들의 다중층으로 구성될 수 있다.
제1 소스 하부 전극(221), 제1 드레인 하부 전극(231), 및 제2 스토리지 전극(420)은 동일한 물질로 이루어지며, 동일한 층 상에 배치될 수 있다. 그리고, 제1 소스 하부 전극(221), 제1 드레인 하부 전극(231), 및 제2 스토리지 전극(420)은 동일한 적층 구조를 가질 수 있다.
제1 소스 하부 전극(221), 제1 드레인 하부 전극(231), 제2 스토리지 전극(420), 및 제1 층간 절연층(40) 상에는 제2 버퍼층(50)이 형성될 수 있다. 제2 버퍼층(50)은 실리콘 질화물(SiNx)계 물질층과 실리콘 산화물계(SiOx) 물질층으로 이루어진 다중층으로 형성될 수 있다. 제2 버퍼층(50)은 실리콘 산화물(SiOx)과 실리콘 질화물(SiNx)이 교번으로 형성된 다중층으로 형성될 수 있다. 예를 들어, 제2 버퍼층(50)은 제1 층간 절연층(40) 상에 배치된 제1 버퍼 하부층(51)과 제1 버퍼 하부층(51) 상에 배치된 제2 버퍼 상부층(52)을 포함할 수 있다. 제1 버퍼 하부층(51)은 실리콘 질화물(SiNx)을 포함할 수 있다. 그리고, 제1 버퍼 상부층(52)은 실리콘 산화물(SiOx)을 포함할 수 있다. 제2 버퍼 상부층(52)의 두께는 제2 버퍼 하부층(51)의 두께보다 클 수 있다. 실리콘 산화물(SiOx)을 포함한 제1 버퍼 상부층(52)의 두께를 실리콘 질화물(SiNx)을 포함하는 제1 버퍼 하부층(51)의 두께보다 크게 형성하여, 제1 버퍼 하부층(51)에서 발생 또는 방출되는 수소(H)가 제2 박막 트랜지스터(300)의 제2 반도체 패턴(310)으로 유입되는 것을 방지할 수 있다.
도 3을 참조하면, 제1 소스 하부 전극(221), 제1 드레인 하부 전극(231), 제2 스토리지 전극(420), 및 제1 층간 절연층(40) 상에는 제2 버퍼층(50)의 제2 버퍼 하부층(51)이 형성될 수 있다. 그리고, 제2 버퍼 하부층(51) 상에 제2 버퍼 상부층(52)이 형성될 수 있다. 그리고, 제2 버퍼 상부층(52) 상에 제2 박막 트랜지스터(300)의 제2 반도체 패턴(310)이 배치될 수 있다. 제2 박막 트랜지스터(300)의 제2 반도체 패턴(310)은 제1 박막 트랜지스터(200)의 제1 반도체 패턴(210) 및 제3 박막 트랜지스터(700)의 제3 반도체 패턴(710)과 다른 물질을 포함할 수 있다. 그리고, 제2 박막 트랜지스터(300)의 제2 반도체 패턴(300)은 표시 영역(DA)에 배치될 수 있다.
제2 반도체 패턴(310)은 산화물 반도체를 포함할 수 있다. 예를 들어, 제2 반도체 패턴(310)은 IZO(InZnO)계, IGO(InGaO)계, ITO(InSnO)계, IGZO(InGaZnO)계, IGZTO(InGaZnSnO)계, ITZO(InSnZnO)계 IGTO(InGaSnO)계, GO(GaO)계, GZTO(GaZnSnO)계 및 GZO(GaZnO)계 산화물 반도체 물질 중 적어도 하나를 포함할 수 있다. 그러나, 본 명세서의 실시예가 이에 한정되는 것은 아니며, 당업계에 알려진 다른 산화물 반도체 물질에 의하여 제2 반도체 패턴(310)이 형성될 수도 있다.
제2 반도체 패턴(310)은 제2 게이트 전극(340)과 중첩하는 제2 채널 영역(310C), 제2 소스 전극(320)과 연결되는 제2 소스 영역(310S), 및 제2 드레인 전극(330)과 연결되는 제2 드레인 영역(310D)을 포함할 수 있다.
제2 반도체 패턴(310)은 제2 버퍼층(50)을 사이에 두고 제2 스토리지 전극(420)과 중첩할 수 있다. 그리고, 제2 반도체 패턴(310)은 제1 스토리지 전극(410)과도 중첩할 수 있다. 따라서, 제2 반도체 패턴(310)과 중첩하도록 배치된 제1 스토리지 전극(410) 및 제2 스토리지 전극(420)은 외부광이 제2 반도체 패턴(310)으로 유입되는 것을 방지할 수도 있다.
제2 반도체 패턴(310)상에 제2 게이트 절연층(60)이 배치될 수 있다. 제2 게이트 절연층(60)은 제2 반도체 패턴(310) 상에만 배치될 수 있다. 예를 들어, 제2 게이트 절연층(60)은 제2 반도체 패턴(310) 상에만 배치되어, 제2 반도체 패턴(310)과 중첩할 수 있다. 도 3에서는 제2 게이트 절연층(60)이 제2 반도체 패턴(310) 상에만 형성된 것으로 도시되었으나, 이에 한정되지는 않는다. 예를 들어, 제2 게이트 절연층(60)은 연장되어 표시 영역(DA)에 배치된 제1 게이트 전극(240) 상에도 배치될 수 있다. 그리고, 제2 게이트 절연층(60)은 연장되어 비표시 영역(NDA)의 게이트 구동 영역(GA)까지 배치될 수 있다.
제2 게이트 절연층(60)은 실리콘 산화물계(SiOx) 물질 및 실리콘 질화물계(SiNx) 물질중 적어도 하나의 물질을 포함할 수 있다. 제2 게이트 절연층(60)은 단일층 또는 다중층 구조일 수 있다.
제2 게이트 절연층(60) 상에는 제2 박막 트랜지스터(300)의 제2 게이트 전극(340)이 배치될 수 있다. 제2 게이트 전극(340)은 제2 게이트 절연층(60)을 사이에 두고 제2 반도체 패턴(310)과 중첩할 수 있다. 제2 게이트 전극(340)은 도전성 물질을 포함할 수 있다. 예를 들어, 제2 게이트 전극(340)은 알루미늄(Al), 크롬(Cr), 구리(Cu), 티타늄(Ti), 몰리브덴(Mo), 및 텅스텐(W)과 같은 금속 또는 이들의 합금을 포함할 수 있다. 그리고 제2 게이트 전극(340)은 단일층 또는 다중층으로 형성될 수 있다. 예를 들어, 다중층으로 형성되는 경우, 제2 게이트 전극(340)은 몰리브덴(Mo) 금속층과 티타늄(Ti) 금속층으로 이루어진 다중층으로 형성될 수 있다. 제2 게이트 전극(340)이 몰리브덴(Mo) 금속층과 티타늄(Ti) 금속층으로 이루어진 다중층인 경우, 단면도를 기준으로, 티타늄(Ti) 금속층의 폭은 몰리브덴(Mo) 금속층의 폭보다 클 수 있다.
도 3 및 도 4a를 참조하면, 제2 게이트 전극(340), 제2 반도체 패턴(310), 및 제2 버퍼층(50)의 제2 버퍼 상부층(52) 상에는 제2 층간 절연층(70)이 형성될 수 있다. 제2 층간 절연층(70)은 실리콘 산화물계(SiOx) 물질 및 실리콘 질화물계(SiNx) 물질 중 적어도 하나의 물질을 포함할 수 있다. 제2 층간 절연층(70)은 단일층 또는 다중층 구조일 수 있다.
도 3 및 도 4b를 참조하면, 표시 영역(DA)에서, 제2 층간 절연층(70) 및 제2 버퍼 층(50)을 식각하여 제1 박막 트랜지스터(200)의 제1 소스 하부 전극(221) 및 제1 드레인 하부 전극(231)을 노출하는 컨택홀을 형성할 수 있다. 예를 들어, 제2 층간 절연층(70), 제2 버퍼 상부층(52), 및 제2 버퍼 하부층(51)을 관통하여 제1 소스 전극(220)의 제1 소스 하부 전극(221)을 노출하는 제4 컨택홀(CH4)을 형성할 수 있다. 그리고, 제2 층간 절연층(70), 제2 버퍼 상부층(52), 및 제2 버퍼 하부층(51)을 관통하여 제1 드레인 전극(230)의 제1 드레인 하부 전극(231)을 노출하는 제5 컨택홀(CH5)을 형성할 수 있다.
그리고, 표시 영역(DA)에서, 제2 층간 절연층(70), 제2 버퍼 상부층(52), 및 제2 버퍼 하부층(51)을 식각하여 스토리지 커패시터(400)의 제2 스토리지 전극(420)을 노출하는 제3 컨택홀(CH3)을 형성할 수 있다.
또한, 비표시 영역(NDA)의 게이트 구동 영역(GA)에서, 제2 층간 절연층(70), 제2 버퍼층(50), 제2 층간 절연층(40), 제1 게이트 절연층(30), 제3 반도체 패턴(710)을 식각하여 제1 버퍼층(20)의 제1 버퍼 상부층(22)을 노출하는 컨택홀을 형성할 수 있다. 그리고, 제1 버퍼 상부층(22)의 상부면이 일부 식각되어, 제1 버퍼 상부층(22)은 홈을 가질 수 있다. 예를 들어, 제2 층간 절연층(70), 제2 버퍼층(50), 제2 층간 절연층(40), 제1 게이트 절연층(30), 제3 반도체 패턴(710)의 제3 소스 영역(710S)을 관통하여 제1 버퍼 상부층(22)을 노출하는 제1 컨택홀(CH1)을 형성할 수 있다. 그리고, 제1 컨택홀(CH1)에 의해 노출된 제1 버퍼 상부층(22)의 상부면은 일부 식각되어 홈을 형성할 수 있다. 또한, 제2 층간 절연층(70), 제2 버퍼층(50), 제2 층간 절연층(40), 제1 게이트 절연층(30), 제3 반도체 패턴(710)의 제3 드레인 영역(710D)을 관통하여 제1 버퍼 상부층(22)을 노출하는 제2 컨택홀(CH2)을 형성할 수 있다. 그리고, 제2 컨택홀(CH2)에 의해 노출된 제1 버퍼 상부층(22)의 상부면은 일부 식각되어 홈을 형성할 수 있다.
도 3 및 도 4b를 참조하면, 단면도를 기준으로, 제1 버퍼 상부층(22)은 제1 두께(h1)를 가질 수 있다. 그리고, 제1 컨택홀(CH1)에 대응하는 영역의 제1 버퍼 상부층(22)의 두께는 제3 두께(h3)를 가질 수 있다. 또한, 제2 컨택홀(CH2)에 대응하는 영역의 제1 버퍼 상부층(22)의 두께는 제4 두께(h4)를 가질 수 있다. 제3 두께(h3) 및 제4 두께(h4)는 제1 두께(h1) 보다 작을 수 있다. 그리고, 제3 두께(h3) 및 제4 두께(h4)는 같을 수 있다. 이에 한정하지 않고, 공정 오차에 따라, 제3 두께(h3)와 제4 두께(h4)에 차이가 발생할 수 있다.
도 4b를 참조하면, 제1 컨택홀(CH1)은 비표시 영역(NDA)의 게이트 구동 영역(GA)에 위치하는 제2 층간 절연층(70), 제2 버퍼층(50), 제2 층간 절연층(40), 제1 게이트 절연층(30), 제3 반도체 패턴(710)의 제3 소스 영역(710S)을 관통한 후, 제1 버퍼 상부층(22)의 상부면이 일부 식각되어 형성될 수 있다. 그리고, 제2 컨택홀(CH2)은 비표시 영역(NDA)의 게이트 구동 영역(GA)에 위치하는 제2 층간 절연층(70), 제2 버퍼층(50), 제2 층간 절연층(40), 제1 게이트 절연층(30), 제3 반도체 패턴(710)의 제3 드레인 영역(710D)을 관통한 후, 제1 버퍼 상부층(22)의 상부면이 일부 식각되어 형성될 수 있다.
도 4b를 참조하면, 비표시 영역(NDA)의 벤딩 영역(BA)에 위치한 제2 층간 절연층(70), 제2 버퍼층(50), 제2 층간 절연층(40), 및 제1 게이트 절연층(30)은 식각 공정에 의하여 제거되어, 제1 오픈부(OP1)가 형성될 수 있다. 추가로, 제1 오픈부(OP1)에 대응하는 제1 버퍼 상부층(22)의 상부면은 일부 식각되어 제2 두께(h2)를 가질 수 있다. 제2 두께(h2)는 제1 두께(h1)보다 작을 수 있다. 그리고, 제2 두께(h2)는 제3 두께(h3) 및 제4 두께(h4)보다 작거나 같을 수 있다.
본 명세서의 실시예에 따른 표시 장치에서, 비표시 영역(NDA)의 벤딩 영역(BA)에 위치한 제1 버퍼 상부층(22)의 일부 영역, 제2 층간 절연층(70), 제2 버퍼층(50), 제2 층간 절연층(40), 및 제1 게이트 절연층(30)의 식각 공정 시, 제1 컨택홀(CH1), 제2 컨택홀(Ch2), 제3 컨택홀(CH3), 제4 컨택홀(CH4), 및 제5 컨택홀(CH5)도 함께 형성될 수 있다.
도 4b를 참조하면, 제3 박막 트랜지스터(700)의 제3 반도체 패턴(710)을 관통하는 제1 컨택홀(CH1) 및 제2 컨택홀(CH2)에 의하여, 제3 반도체 패턴(710)의 내부면이 노출될 수 있다. 예를 들어, 제1 컨택홀(CH1)을 통하여 제3 반도체 패턴(710)의 제3 소스 영역(710S)의 내부 측벽이 노출될 수 있다. 그리고, 제2 컨택홀(CH2)을 통하여 제3 반도체 패턴(710)의 제3 드레인 영역(710D)의 내부 측벽이 노출될 수 있다.
본 명세서의 실시예와 같이, 비표시 영역(NDA)의 게이트 구동 영역(GA)에 위치한 제1 버퍼 상부층(22)의 일부 영역, 제2 층간 절연층(70), 제2 버퍼층(50), 제2 층간 절연층(40), 제1 게이트 절연층(30), 및 제3 반도체 패턴(710)의 식각 공정은 비표시 영역(NDA)의 벤딩 영역(BA)에 위치한 제1 버퍼 상부층(22)의 일부 영역, 제2 층간 절연층(70), 제2 버퍼층(50), 제2 층간 절연층(40), 및 제1 게이트 절연층(30)의 식각 공정과 함께 진행될 수 있다.
따라서, 비표시 영역(NDA)의 게이트 구동 영역(GA)에서 제3 박막 트랜지스터(700)의 제3 반도체 패턴(710)을 노출하기 위한 컨택홀(CH1, CH2)을 형성하기 위한 식각 공정과 비표시 영역(NDA)의 벤딩 영역(BA)에서 제1 오픈부(OP1)를 형성하기 위한 식각 공정을 함께 진행함으로써, 표시 장치의 생산 공정을 단순화할 수 있다. 그리고, 표시 장치의 생산 시간을 단축하고, 생산 비용도 절감할 수 있는 효과가 있다.
도 3 및 도 4c를 참조하면, 제2 층간 절연층(70) 상에는 제3 소스 전극(720), 제3 드레인 전극(730), 제1 소스 전극(220)의 제1 소스 상부 전극(222), 제1 드레인 전극(230)의 제1 드레인 상부 전극(232), 및 제3 스토리지 전극(430)이 형성될 수 있다.
도 3 및 도 4c를 참조하면, 비표시 영역(NDA)의 게이트 구동 영역(GA)에서, 제3 박막 트랜지스터(700)의 제3 소스 전극(720) 및 제3 드레인 전극(730)은 제1 컨택홀(CH1) 및 제2 컨택홀(CH2)을 통하여 노출된 제3 반도체 패턴(710)의 내부면과 각각 연결될 수 있다. 예를 들어, 제3 소스 전극(720)은 제1 컨택홀(CH1)을 통하여 노출된 제3 반도체 패턴(710)의 제3 소스 영역(710S)의 내부 측벽과 접촉하며 연결될 수 있다. 그리고, 제3 드레인 전극(730)은 제2 컨택홀(CH2)을 통하여 노출된 제3 반도체 패턴(710)의 제3 드레인 영역(710D)의 내부 측벽과 접촉하며 연결될 수 있다.
본 명세서에서, 내부면 및 내부 측벽은, 제1 컨택홀(CH1) 및 제2 컨택홀(CH2)에 의해 제3 반도체 패턴(710)에 형성된 홀의 안쪽 면일 수 있다. 예를 들어, 제1 컨택홀(CH1) 및 제2 컨택홀(CH2)에 의해 제3 반도체 패턴(710)의 제3 소스 영역(710S) 및 제3 드레인 영역(710D)에 형성된 홀의 안쪽 면일 수 있다.
그리고, 표시 영역(DA)에서, 제1 박막 트랜지스터(200)의 제1 소스 상부 전극(222) 및 제1 드레인 상부 전극(232)은 제4 컨택홀(CH4) 및 제5 컨택홀(CH5)을 통하여 노출된 제1 소스 하부 전극(221) 및 제1 드레인 하부 전극(231)과 각각 연결될 수 있다. 예를 들어, 제1 소스 전극(220)의 제1 소스 상부 전극(222)은 제4 컨택홀(CH4)을 통하여 노출된 제1 소스 전극(220)의 제1 소스 하부 전극(221)과 접촉하며 연결될 수 있다. 그리고, 제1 드레인 전극(230)의 제1 드레인 상부 전극(232)은 제5 컨택홀(CH5)을 통하여 노출된 제1 드레인 전극(230)의 제1 드레인 하부 전극(231)과 접촉하며 연결될 수 있다.
또한, 표시 영역(DA)에서, 제3 스토리지 전극(430)은 제3 컨택홀(CH3)을 통하여 노출된 제2 스토리지 전극(420)과 연결될 수 있다. 도 3 및 도 4c를 참조하면, 제3 소스 전극(720), 제3 드레인 전극(730), 제1 소스 전극(220)의 제1 소스 상부 전극(222), 제1 드레인 전극(230)의 제1 드레인 상부 전극(232), 및 제3 스토리지 전극(430)은 물질로 형성될 수 있으며, 동일한 층상에 배치될 수 있다. 그리고, 제3 소스 전극(720), 제3 드레인 전극(730), 제1 소스 전극(220)의 제1 소스 상부 전극(222), 제1 드레인 전극(230)의 제1 드레인 상부 전극(232), 및 제3 스토리지 전극(430)은 동일한 적층 구조를 가질 수 있다. 그리고, 이들은 몰리브덴(Mo), 구리(Cu), 티타늄(Ti), 알루미늄(Al), 크롬(Cr), 금(Au), 니켈(Ni), 네오디뮴(Nd) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 예를 들어, 제3 소스 전극(720), 제3 드레인 전극(730), 제1 소스 전극(220)의 제1 소스 상부 전극(222), 제1 드레인 전극(230)의 제1 드레인 상부 전극(232), 및 제3 스토리지 전극(430)이 다중층의 구조로 형성되는 경우, 제3 소스 전극(720), 제3 드레인 전극(730), 제1 소스 전극(220)의 제1 소스 상부 전극(222), 제1 드레인 전극(230)의 제1 드레인 상부 전극(232), 및 제3 스토리지 전극(430)은 3중층으로 형성될 수 있다. 이들이 3중층으로 형성되는 경우, 하부층 및 상부층은 알루미늄(Al) 금속층으로 구성될 수 있다. 그리고, 하부층 및 상부층 사이에 위치하는 중간층은 티타늄(Ti) 금속층으로 구성될 수 있다.
도 4c를 참조하면, 제3 소스 전극(720), 제3 드레인 전극(730), 제1 소스 전극(220)의 제1 소스 상부 전극(222), 제1 드레인 전극(230)의 제1 드레인 상부 전극(232), 제3 스토리지 전극(430), 제2 층간 절연층(70), 및 벤딩 영역(BA)의 제1 오픈부(OP1) 상에는 보호층(80)의 제1 보호층(81)이 형성될 수 있다.
도 3과 같이, 보호층(80)은 제1 보호층(81) 및 제1 보호층(81) 상에 배치된 제2 보호층(80)을 포함할 수 있다. 제1 보호층(81)은 무기물질 및 유기물질 중 적어도 하나로 이루어진 단일층 또는 다중층일 수 있다. 제1 보호층(81)이 무기물질을 포함하는 경우, 실리콘 산화물(SiOx)계 물질 또는 실리콘 질화물(SiNx)계 물질일 수 있다. 그리고, 제1 보호층(81)이 유기물질을 포함하는 경우, 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기물질일 수 있다.
그리고, 도 3 및 도 4d를 참조하면, 표시 영역(DA)에 위치한 제1 보호층(81)을 식각하여 제3 스토리지 전극(430)을 노출하는 제8 컨택홀(CH8) 및 제1 박막 트랜지스터(200)의 제1 드레인 전극(230)을 노출하는 제9 컨택홀(CH9)을 형성할 수 있다. 예를 들어, 제1 보호층(81)을 관통하여 스토리지 커패시터(400)의 제3 스토리지 전극(430)을 노출하는 제8 컨택홀(CH8)이 형성될 수 있다. 그리고, 제1 보호층(81)을 관통하여 제1 드레인 전극(230)의 제1 드레인 상부 전극(232)을 노출하는 제9 컨택홀(CH9)을 형성할 수 있다. 다른 예로, 제1 보호층(81)을 관통하여 제1 소스 전극(220)의 제1 소스 상부 전극(222)을 노출하는 컨택홀을 형성할 수도 있다. 그리고, 제1 소스 상부 전극(222)을 노출하는 컨택홀이 제9 컨택홀(CH9)이 될 수도 있다.
그리고, 표시 영역(DA)에 위치한 제1 보호층(81) 및 제2 층간 절연층(70)을 식각하여 제2 박막 트랜지스터(300)의 제2 반도체 패턴(310)을 노출하는 컨택홀(CH6, CH7)을 형성할 수 있다. 예를 들어, 표시 영역(DA)에 위치한 제1 보호층(81) 및 제2 층간 절연층(70)을 관통하여 제2 반도체 패턴(310)의 제2 소스 영역(310S)을 노출하는 제6 컨택홀(CH6)을 형성할 수 있다. 그리고, 표시 영역(DA)에 위치한 제1 보호층(81) 및 제2 층간 절연층(70)을 관통하여 제2 반도체 패턴(310)의 제2 드레인 영역(310D)을 노출하는 제7 컨택홀(CH7)을 형성할 수 있다.
또한, 도 4d를 참조하면, 비표시 영역(NDA)에서 벤딩 영역(BA)의 제1 오픈부(OP1)에 배치된 제1 보호층(81)은 식각 공정에 의하여 제거될 수 있다. 또한, 제1 버퍼 상부층(22) 및 제1 버퍼 하부층(21)은 제1 보호층(81)의 제거를 위한 식각 공정 시 함께 제거될 수 있다. 예를 들어, 벤딩 영역(BA)의 제1 오픈부(OP1)에 배치된 제1 보호층(81), 제2 두께(h2)를 가지는 제1 버퍼 상부층(22), 및 제1 버퍼 하부층(21)은 식각 공정에 의하여 제거됨으로써, 기판(10)의 제2 기판(13)을 노출하는 제2 오픈부(OP2)가 형성될 수 있다.
본 명세서의 실시예와 같이, 비표시 영역(NDA)의 벤딩 영역(BA)에 배치된 제1 보호층(81), 제1 버퍼 상부층(22), 및 제1 버퍼 하부층(21)의 식각 공정은 표시 영역(DA)에 배치된 제1 보호층(81) 및 제2 층간 절연층(70)의 식각 공정과 함께 진행될 수 있다. 따라서, 비표시 영역(NDA)의 벤딩 영역(BA)에서 기판(10)을 노출하는 제2 오픈부(OP2)를 형성하기 위한 공정과 표시 영역(DA)에서 제2 박막 트랜지스터(300)의 제2 반도체 패턴(310)을 노출하기 위한 컨택홀(CH6, CH7)을 형성하기 위한 식각 공정이 함께 진행이 되기에, 표시 장치의 생산 공정을 단순화 할 수 있다. 그리고, 표시 장치의 생산 시간을 단축하고, 생산 비용도 절감할 수 있는 효과가 있다.
도 4d를 참조하면, 벤딩 영역(BA)은 제1 버퍼 상부층(22)을 노출하는 제1 오픈부(OP1)와 기판(10)을 노출하는 제2 오픈부(OP2)를 포함할 수 있다. 예를 들어, 벤딩 영역(BA)의 제1 오픈부(OP1)는 제2 두께(h2)를 가지는 제1 버퍼 상부층(22)을 노출할 수 있다. 그리고, 벤딩 영역(BA)의 제2 오픈부(OP2)는 기판(10)의 제2 기판(13)을 노출할 수 있다.
벤딩 영역(BA)의 제1 오픈부(OP1)는 게이트 구동 영역(GA)에 배치된 제3 박막 트랜지스터(700)의 제3 반도체 패턴(710)을 노출하기 위한 컨택홀(CH4, CH5)을 형성하기 위한 식각 공정에 의해 함께 형성될 수 있다. 따라서, 제1 버퍼 상부층(22)을 노출하기 위한 제1 오픈부(OP1) 및 제3 반도체 패턴(710)을 노출하기 위한 컨택홀(CH1, CH2)은 동일한 공정에 의해 형성될 수 있다. 따라서, 표시 장치의 생산 공정을 단순화하여, 생산 시간을 단축할 수 있다.
그리고, 벤딩 영역(BA)의 제2 오픈부(OP2)는 표시 영역(DA)에 배치된 제2 박막 트랜지스터(300)의 제2 반도체 패턴(310)을 노출하기 위한 컨택홀(CH6, CH7)을 형성하기 위한 식각 공정에 의해 함께 형성될 수 있다. 따라서, 제2 기판(13)을 노출하기 위한 제2 오픈부(OP2) 및 제2 반도체 패턴(310)을 노출하기 위한 컨택홀(CH6, CH7)은 동일한 공정에 의해 형성될 수 있다. 따라서, 표시 장치의 생산 공정을 단순화하여, 생산 시간을 단축할 수 있다.
도 3 및 도 4e를 참조하면, 보호층(80)의 제1 보호층(81) 상에 보조 전극(610), 제4 스토리지 전극(440), 제2 소스 전극(320), 및 제2 드레인 전극(330)이 형성될 수 있다.
보조 전극(610)은 제1 보호층(81)의 제9 컨택홀(CH9)을 통하여 노출된 제1 드레인 전극(230)과 연결될 수 있다. 따라서, 보조 전극(610)은 제1 박막 트랜지스터(200)와 전기적으로 연결될 수 있다. 예를 들어, 보조 전극(610)은 제1 보호층(81)을 관통하여 형성된 제9 컨택홀(CH9)을 통하여 제1 드레인 전극(230)의 제1 드레인 상부 전극(232)과 연결될 수 있다. 그리고, 제1 드레인 상부 전극(232)은 제2 층간 절연층(70) 및 제2 버퍼층(50)을 관통하여 형성된 제5 컨택홀(CH5)을 통하여 제1 드레인 하부 전극(231)과 연결될 수 있다. 또한, 제1 드레인 하부 전극(231)은 제1 층간 절연층(40) 및 제1 게이트 절연층(30)을 관통하여 형성된 컨택홀을 통하여 제1 반도체 패턴(210)과 연결될 수 있다.
제4 스토리지 전극(440)은 제1 보호층(81)의 제8 컨택홀(CH8)을 통하여 노출된 제3 스토리지 전극(430)과 연결될 수 있다. 따라서, 제4 스토리지 전극(440)은 제3 스토리지 전극(430)을 통하여 제2 스토리지 전극(420)과 전기적으로 연결될 수 있다. 예를 들어, 제4 스토리지 전극(440)은 제1 보호층(81)을 관통하여 형성된 제8 컨택홀(CH8)을 통하여 제3 스토리지 전극(430)과 연결될 수 있다. 그리고, 제3 스토리지 전극(430)은 제2 층간 절연층(70) 및 제2 버퍼층(50)을 관통하여 형성된 제3 컨택홀(CH3)을 통하여 제2 스토리지 전극(420)과 연결될 수 있다.
제2 소스 전극(320)은 제1 보호층(81) 및 제2 층간 절연층(70)의 제6 컨택홀(CH6)을 통하여 노출된 제2 반도체 패턴(310)과 연결된 수 있다. 그리고, 제2 드레인 전극(330)은 제1 보호층(81) 및 제2 층간 절연층(70)의 제7 컨택홀(CH7)을 통하여 제2 반도체 패턴(310)과 연결된 수 있다. 예를 들어, 제2 소스 전극(320)은 제1 보호층(81) 및 제2 층간 절연층(70)을 관통하여 형성된 제6 컨택홀(CH6)을 통하여 노출된 제2 반도체 패턴(310)의 제2 소스 영역(310S)과 연결될 수 있다. 그리고, 제2 드레인 전극(330)은 제1 보호층(81) 및 제2 층간 절연층(70)을 관통하여 형성된 제7 컨택홀(CH7)을 통하여 제2 반도체 패턴(310)의 제2 드레인 영역(310D)과 연결될 수 있다.
도 4e를 참조하면, 제2 드레인 전극(330) 및 제4 스토리지 전극(440)은 서로 연결된 일체형으로 이루어질 수 있다.
보조 전극(610), 제4 스토리지 전극(440), 제2 소스 전극(320), 및 제2 드레인 전극(330)은 몰리브덴(Mo), 구리(Cu), 티타늄(Ti), 알루미늄(Al), 크롬(Cr), 금(Au), 니켈(Ni), 네오디뮴(Nd) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 보조 전극(610), 제4 스토리지 전극(440), 제2 소스 전극(320), 및 제2 드레인 전극(330)은 동일한 물질로 이루어 질 수 있으며, 동일한 공정에 의해 형성될 수 있다. 그리고, 이들은 동일한 적층 구조로 이루어질 수 있다.
도 3 및 도 4f를 참조하면, 보조 전극(610), 제4 스토리지 전극(440), 제2 소스 전극(320), 제2 드레인 전극(330), 및 제1 보호층(81) 상에 제2 보호층(82)이 형성될 수 있다. 제2 보호층(82)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기물질일 수 있다. 제2 보호층(82)은 보조 전극(610)을 노출하는 컨택홀을 포함할 수 있다.
보호층(80)의 제2 보호층(82) 상에는 발광 소자(500)의 제1 전극(510)이 형성될 수 있다. 제1 전극(510)은 제2 보호층(82)의 컨택홀을 통하여 노출된 보조 전극(610)과 연결될 수 있다. 따라서, 제1 전극(510)은 보조 전극(610)을 통하여 제1 박막 트랜지스터(200)과 전기적으로 연결될 수 있다. 예를 들어, 제1 전극(510)은 제2 보호층(82)의 컨택홀을 통하여 보조 전극(610)과 연결되고, 보조 전극(610)은 제1 보호층(81)의 제9 컨택홀(CH9)을 통하여 제1 박막 트랜지스터(200)의 제1 드레인 전극(230)과 연결될 수 있다. 그러나, 이에 한정되지는 않는다. 예를 들어, 보조 전극(610)이 제2 박막 트랜지스터(300)와 연결된 경우, 제1 전극(510)은 보조 전극(610)을 통하여 제2 박막 트랜지스터(300)와 전기적으로 연결될 수 있다.
도 4f를 참조하며, 각 서브 픽셀(SP)의 발광 소자(500)는 해당 서브 픽셀(SP)의 제1 박막 트랜지스터(200)와 전기적으로 연결될 수 있다. 예를 들어, 각 서브 픽셀(SP)의 제1 전극(510)은 보조 전극(610)을 통하여 제1 박막 트랜지스터(200)의 제1 드레인 전극(230)과 전기적으로 연결될 수 있다. 따라서, 각 서브 픽셀(SP)의 제1 전극(510)은 제1 박막 트랜지스터(200)와 전기적으로 연결될 수 있다. 그러나, 이에 한정되지는 않으며, 발광 소자(500)의 제1 전극(510)은 제2 박막 트랜지스터(300)와 전기적으로 연결될 수 있다.
제1 전극(510)은 투명 도전막 및 반사효율이 높은 불투명 도전막을 포함하는 다층 구조로 형성될 수 있다. 투명 도전막으로는 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)과 같은 일함수 값이 비교적 큰 재질로 이루질 수 있다. 그리고, 불투명 도전막으로는 알루미늄(Al), 은(Ag), 구리(Cu), 납(Pb), 몰리브덴(Mo), 티타늄(Ti) 또는 이들의 합금을 포함하는 단일층 또는 다중층 구조로 이루어질 수 있다. 예를 들어, 제1 전극(510)은 투명 도전막, 불투명 도전막, 및 투명 도전막이 순차적으로 형성될 수 있다. 그러나, 이에 한정되지는 않으며, 예를 들면, 투명 도전막 및 불투명 도전막이 순차적으로 형성될 수 있다.
본 명세서의 실시예에 따른 표시 장치는 상부 발광(Top Emission)표시 장치이므로, 제1 전극(510)은 애노드 전극일 수 있다. 표시 장치가 하부 발광(Bottom Emission)인 경우, 보호층(80) 상에 배치된 제1 전극(510)은 캐소드 전극일 수 있다.
각 서브 픽셀(SP)의 발광 소자(500)는 독립적으로 구동될 수 있다. 예를 들어, 각 서브 픽셀(SP)의 제1 전극(510)은 인접한 서브 픽셀(SP)의 제1 전극(510)과 절연될 수 있다. 각 제1 전극(510)의 가장 자리는 뱅크층(90)에 의해 덮일 수 있다. 뱅크층(90)은 보호층(80) 상에 위치할 수 있다. 각 서브 픽셀(SP)의 발광층(520) 및 제2 전극(530)은 뱅크층(90)에 의해 노출된 해당 제1 전극(510) 상에 적층될 수 있다. 뱅크층(90)은 절연성 물질을 포함할 수 있다. 예를 들어, 뱅크층(90)은 유기 절연 물질을 포함할 수 있다. 뱅크층(90)은 보호층(80)과 동일한 물질 또는 다른 물질을 포함할 수 있다. 뱅크층(90)은 표시 장치의 발광영역을 정의할 수 있으므로 화소 정의막이라고 할 수도 있다. 뱅크층(90) 상에는 스페이서(91)가 더 배치될 수 있다. 그리고, 스페이서(91)는 뱅크층(90)과 동일한 물질로 형성될 수 있다.
그리고, 제1 전극(510)상에는 발광 소자(500)의 발광층(520)이 더 배치될 수 있다. 발광층(520)은 제1 전극(510) 상에 정공층(HL), 발광물질층(EML), 전자층(EL) 순으로 또는 역순으로 형성될 수 있다.
각 서브 픽셀(SP)의 발광층(520) 중 적어도 일부는 뱅크층(90) 상으로 연장할 수 있다. 예를 들어, 각 서브 픽셀(SP)의 정공층(HL) 및 전자층(EL)은 인접한 서브 픽셀(SP)의 정공층(HL) 및 전자층(EL)과 연결될 수 있다. 각 서브 픽셀(SP)의 발광 물질층(EML)은 인접한 서브 픽셀(SP)의 발광 물질층(EML)과 이격될 수 있다. 각 서브 픽셀(SP)의 제2 전극(530)은 뱅크층(90) 상으로 연장할 수 있다. 예를 들어, 각 서브 픽셀(SP)의 제2 전극(530)은 인접한 서브 픽셀(SP)의 제2 전극(530)과 연결될 수 있다.
제2 전극(530) 상에는 수분 침투를 억제하는 봉지 부재가 더 배치될 수 있다. 봉지 부재는 제 1 봉지층, 제 2 봉지층 및 제 3 봉지층을 포함할 수 있다. 제 2 봉지층은 제 1 봉지층 및 제 3 봉지층과 다른 물질을 포함할 수 있다. 예를 들어, 제 1 봉지층 및 제 3 봉지층은 무기 절연 물질로 형성된 무기 절연막이고, 제 2 봉지층은 유기 절연 물질로 형성된 유기 절연막일 수 있다. 봉지 부재의 제1 봉지층은 제2 전극(530) 상에 배치될 수 있다. 그리고, 제2 봉지층은 제1 봉지층 상에 배치될 수 있다. 또한, 제3 봉지층은 제2 봉지층 상에 배치될 수 있다.
봉지 부재의 제1 봉지층 및 제3 봉지층은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx) 등의 무기 물질로 형성될 수 있다. 봉지 부재의 제2 봉지층은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 및 폴리이미드 수지(polyimide resin) 등의 유기물질로 형성될 수 있다.
본 명세서의 실시예에 따른 표시 장치는, 복수의 서브 픽셀을 포함하는 표시 영역, 게이트 구동 회로를 포함하는 게이트 구동 영역, 및 구부러지는 벤딩 영역을 포함하는 기판, 기판 상의 제1 버퍼 하부층 및 제1 버퍼 하부층 상에 있으며 제1 두께를 가지는 제1 버퍼 상부층을 포함하는 제1 버퍼층, 표시 영역에 배치되며 폴리-실리콘으로 이루어진 제1 반도체 패턴을 포함하는 제1 박막 트랜지스터, 표시 영역에 배치되며 산화물 반도체로 이루어진 제2 반도체 패턴을 포함하는 제2 박막 트랜지스터, 그리고 게이트 구동 영역에 배치되며 폴리-실리콘으로 이루어진 제3 반도체 패턴을 포함하는 제3 박막 트랜지스터를 포함할 수 있다. 또한, 벤딩 영역은 제1 버퍼 상부층을 노출하는 제1 오픈부 및 기판을 노출하는 제2 오픈부를 포함하며, 제1 오픈부에 의해 노출된 제1 버퍼 상부층은 제1 두께 보다 작은 제2 두께를 가질 수 있다.
본 명세서의 실시예에 따르면, 제3 박막 트랜지스터는 제1 게이트 절연층을 사이에 두고 제3 반도체 패턴과 중첩하는 제3 게이트 전극, 제3 반도체 패턴의 제3 소스 영역을 관통하는 제1 컨택홀을 통하여 제3 소스 영역의 내부 측벽과 접촉하며 연결되는 제3 소스 전극, 및 제3 반도체 패턴의 제3 드레인 영역을 관통하는 제2 컨택홀을 통하여 제3 드레인 영역의 내부 측벽과 접촉하며 연결되는 제3 드레인 전극을 포함할 수 있다.
본 명세서의 실시예에 따르면, 제1 컨택홀에 대응하여 위치하는 제1 버퍼 상부층은 제1 두께 보다 작은 제3 두께를 가지며, 제2 컨택홀에 대응하여 위치하는 제1 버퍼 상부층은 제1 두께 보다 작은 제4 두께를 가질 수 있다.
본 명세서의 실시예에 따르면, 제3 두께와 제4 두께는 동일할 수 있다.
본 명세서의 실시예에 따르면, 제2 두께는 제3 두께 및 제4 두께보다 작거나 같을수 있다.
본 명세서의 실시예에 따르면, 제1 소스 전극은 제1 반도체 패턴의 제1 소스 영역과 연결되는 제1 소스 하부 전극, 및 제1 소스 하부 전극 상의 제1 소스 상부 전극을 포함하며, 제1 드레인 전극은 제1 반도체 패턴의 제1 드레인 영역과 연결되는 제1 드레인 하부 전극, 및 제1 드레인 하부 전극 상의 제1 드레인 상부 전극을 포함할 수 있다.
본 명세서의 실시예에 따르면, 제1 소스 상부 전극, 제1 드레인 상부 전극, 제3 소스 전극, 및 제3 드레인 전극은 동일한 물질로 이루어지며, 동일한 적층 구조를 가질 수 있다.
본 명세서의 실시예에 따른 표시 장치는, 표시 영역 및 상기 표시 영역에 인접한 비표시 영역을 포함한 기판, 기판 상의 제1 버퍼 하부층 및 제1 버퍼 하부층 상의 제1 버퍼 상부층을 포함하는 제1 버퍼층, 제1 버퍼 상부층 상에 배치되며 제1 반도체를 포함하는 제1 반도체 패턴, 제1 게이트 절연층을 사이에 두고 제1 반도체 패턴과 중첩하는 제1 게이트 전극, 및 제1 반도체 패턴과 연결되는 제1 소스 전극 및 제1 드레인 전극을 포함하는 제1 박막 트랜지스터, 제1 버퍼 상부층 상에 배치되며 제3 반도체를 포함하는 제3 반도체 패턴, 제1 게이트 절연층을 사이에 두고 제3 반도체 패턴과 중첩하는 제3 게이트 전극, 및 제3 반도체 패턴과 연결되는 제3 소스 전극 및 제3 드레인 전극을 포함하는 제3 박막 트랜지스터, 제1 게이트 전극 상의 제1 층간 절연층, 제1 층간 절연층 상의 제2 버퍼층, 제2 버퍼층 상에 배치되며 제1 반도체와 다른 제2 반도체를 포함하는 제2 반도체 패턴, 제2 게이트 절연층을 사이에 두고 제2 반도체 패턴과 중첩하는 제2 게이트 전극, 및 제2 반도체 패턴과 연결되는 제2 소스 전극 및 제2 드레인 전극을 포함하는 제2 박막 트랜지스터, 그리고 제2 게이트 전극 상의 제2 층간 절연층을 포함할 수 있다. 그리고, 제1 소스 전극은 제1 층간 절연층 상의 제1 소스 하부 전극 및 제2 층간 절연층 상의 제1 소스 상부 전극을 포함하며, 제1 드레인 전극은 제1 층간 절연층 상의 제1 드레인 하부 전극 및 제2 층간 절연층 상의 제1 드레인 상부 전극을 포함할 수 있다.
본 명세서의 실시예에 따르면, 제1 소스 하부 전극 및 제1 드레인 하부 전극은 제1 층간 절연층 및 제1 게이트 절연층의 컨택홀을 통하여 노출된 제1 반도체 패턴과 연결되고, 제1 소스 상부 전극 및 제1 드레인 상부 전극은 제2 층간 절연층 및 제2 버퍼층의 컨택홀을 통하여 노출된 제1 소스 하부 전극 및 제1 드레인 하부 전극과 각각 연결될 수 있다.
본 명세서의 실시예에 따르면, 제3 소스 전극 및 제3 드레인 전극은 제2 층간 절연층 상에 배치되며, 제3 소스 전극 및 제3 드레인 전극은 제2 층간 절연층, 제2 버퍼층, 제1 층간 절연층, 제1 게이트 절연층, 및 제3 반도체 패턴을 관통하여 형성된 컨택홀을 통하여 노출된 제3 반도체 패턴의 내부면과 접촉하며 연결될 수 있다.
본 명세서의 실시예에 따르면, 제3 소스 전극, 제3 드레인 전극, 제1 소스 상부 전극, 및 제1 드레인 상부 전극은 동일한 물질로 이루어지며, 동일한 적층 구조를 가질 수 있다.
본 명세서의 실시예에 따르면, 제2 층간 절연층 상의 제1 보호층을 더 포함할 수 있다.
본 명세서의 실시예에 따르면, 제2 소스 전극 및 제2 드레인 전극은 제1 보호층 상에 배치될 수 있다.
본 명세서의 실시예에 따르면, 제1 반도체 및 제3 반도체는 폴리-실리콘 반도체를 포함하며, 제2 반도체는 산화물 반도체를 포함할 수 있다.
본 명세서의 실시예에 따르면, 제1 박막 트랜지스터 및 제2 박막 트랜지스터는 표시 영역에 위치하고, 제3 박막 트랜지스터는 비표시 영역에 위치할 수 있다.
100: 표시장치
10: 기판
20: 제1 버퍼층
30: 제1 게이트 절연층
40: 제1 층간 절연층
50: 제2 버퍼층
60: 제2 게이트 절연층
70: 제2 층간 절연층
80: 보호층
90: 뱅크층
91: 스페이서
500: 발광소자
610: 보조 전극
200: 제1 박막 트랜지스터
300: 제2 박막 트랜지스터
400: 스토리지 커패시터
700: 제3 박막 트랜지스터

Claims (15)

  1. 복수의 서브 픽셀을 포함하는 표시 영역, 게이트 구동 회로를 포함하는 게이트 구동 영역, 및 구부러지는 벤딩 영역을 포함하는 기판;
    상기 기판 상의 제1 버퍼 하부층, 및 상기 제1 버퍼 하부층 상에 있으며 제1 두께를 가지는 제1 버퍼 상부층을 포함하는 제1 버퍼층;
    상기 표시 영역에 배치되며, 폴리-실리콘으로 이루어진 제1 반도체 패턴을 포함하는 제1 박막 트랜지스터;
    상기 표시 영역에 배치되며, 산화물 반도체로 이루어진 제2 반도체 패턴을 포함하는 제2 박막 트랜지스터; 및
    상기 게이트 구동 영역에 배치되며, 상기 폴리-실리콘으로 이루어진 제3 반도체 패턴을 포함하는 제3 박막 트랜지스터를 포함하고,
    상기 벤딩 영역은 상기 제1 버퍼 상부층을 노출하는 제1 오픈부 및 상기 기판을 노출하는 제2 오픈부를 포함하며, 상기 제1 오픈부에 의해 노출된 상기 제1 버퍼 상부층은 상기 제1 두께보다 작은 제2 두께를 가지는, 표시 장치.
  2. 제1항에 있어서,
    상기 제3 박막 트랜지스터는,
    제1 게이트 절연층을 사이에 두고 상기 제3 반도체 패턴과 중첩하는 제3 게이트 전극;
    상기 제3 반도체 패턴의 제3 소스 영역을 관통하는 제1 컨택홀을 통하여 상기 제3 소스 영역의 내부 측벽과 접촉하며 연결되는 제3 소스 전극; 및
    상기 제3 반도체 패턴의 제3 드레인 영역을 관통하는 제2 컨택홀을 통하여 상기 제3 드레인 영역의 내부 측벽과 접촉하며 연결되는 제3 드레인 전극을 포함하는, 표시 장치.
  3. 제2항에 있어서,
    상기 제1 컨택홀에 대응하여 위치하는 상기 제1 버퍼 상부층은 상기 제1 두께보다 작은 제3 두께를 가지며,
    상기 제2 컨택홀에 대응하여 위치하는 상기 제1 버퍼 상부층은 상기 제1 두께보다 작은 제4 두께를 가지는, 표시 장치.
  4. 제3항에 있어서,
    상기 제3 두께와 상기 제4 두께는 동일한, 표시 장치.
  5. 제3항에 있어서,
    상기 제2 두께는 상기 제3 두께 및 상기 제4 두께보다 작거나 같은, 표시 장치.
  6. 제2항에 있어서,
    상기 제1 소스 전극은 상기 제1 반도체 패턴의 제1 소스 영역과 연결되는 제1 소스 하부 전극, 및 상기 제1 소스 하부 전극 상의 제1 소스 상부 전극을 포함하며,
    상기 제1 드레인 전극은 상기 제1 반도체 패턴의 제1 드레인 영역과 연결되는 제1 드레인 하부 전극, 및 상기 제1 드레인 하부 전극 상의 제1 드레인 상부 전극을 포함하는, 표시 장치.
  7. 제6항에 있어서,
    상기 제1 소스 상부 전극, 상기 제1 드레인 상부 전극, 상기 제3 소스 전극, 및 상기 제3 드레인 전극은 동일한 물질로 이루어지며, 동일한 적층 구조를 가지는, 표시 장치.
  8. 표시 영역 및 상기 표시 영역에 인접한 비표시 영역을 포함한 기판;
    상기 기판 상의 제1 버퍼 하부층 및 상기 제1 버퍼 하부층 상의 제1 버퍼 상부층을 포함하는 제1 버퍼층;
    상기 제1 버퍼 상부층 상에 배치되며 제1 반도체를 포함하는 제1 반도체 패턴, 제1 게이트 절연층을 사이에 두고 상기 제1 반도체 패턴과 중첩하는 제1 게이트 전극, 및 상기 제1 반도체 패턴과 연결되는 제1 소스 전극 및 제1 드레인 전극을 포함하는 제1 박막 트랜지스터;
    상기 제1 버퍼 상부층 상에 배치되며 제3 반도체를 포함하는 제3 반도체 패턴, 상기 제1 게이트 절연층을 사이에 두고 상기 제3 반도체 패턴과 중첩하는 제3 게이트 전극, 및 상기 제3 반도체 패턴과 연결되는 제3 소스 전극 및 제3 드레인 전극을 포함하는 제3 박막 트랜지스터;
    상기 제1 게이트 전극 상의 제1 층간 절연층;
    상기 제1 층간 절연층 상의 제2 버퍼층;
    상기 제2 버퍼층 상에 배치되며 상기 제1 반도체와 다른 제2 반도체를 포함하는 제2 반도체 패턴, 제2 게이트 절연층을 사이에 두고 상기 제2 반도체 패턴과 중첩하는 제2 게이트 전극, 및 상기 제2 반도체 패턴과 연결되는 제2 소스 전극 및 제2 드레인 전극을 포함하는 제2 박막 트랜지스터; 및
    상기 제2 게이트 전극 상의 제2 층간 절연층을 포함하며,
    상기 제1 소스 전극은 상기 제1 층간 절연층 상의 제1 소스 하부 전극 및 상기 제2 층간 절연층 상의 제1 소스 상부 전극을 포함하며, 상기 제1 드레인 전극은 상기 제1 층간 절연층 상의 제1 드레인 하부 전극 및 상기 제2 층간 절연층 상의 제1 드레인 상부 전극을 포함하는, 표시 장치.
  9. 제8항에 있어서,
    상기 제1 소스 하부 전극 및 상기 제1 드레인 하부 전극은 상기 제1 층간 절연층 및 상기 제1 게이트 절연층의 컨택홀을 통하여 노출된 제1 반도체 패턴과 연결되고,
    상기 제1 소스 상부 전극 및 상기 제1 드레인 상부 전극은 상기 제2 층간 절연층 및 상기 제2 버퍼층의 컨택홀을 통하여 노출된 상기 제1 소스 하부 전극 및 상기 제1 드레인 하부 전극과 각각 연결되는, 표시 장치.
  10. 제9항에 있어서,
    상기 제3 소스 전극 및 상기 제3 드레인 전극은 상기 제2 층간 절연층 상에 배치되며,
    상기 제3 소스 전극 및 상기 제3 드레인 전극은 상기 제2 층간 절연층, 상기 제2 버퍼층, 상기 제1 층간 절연층, 상기 제1 게이트 절연층, 및 상기 제3 반도체 패턴을 관통하여 형성된 컨택홀을 통하여 노출된 상기 제3 반도체 패턴의 내부면과 접촉하며 연결되는, 표시 장치.
  11. 제10항에 있어서,
    상기 제3 소스 전극, 상기 제3 드레인 전극, 상기 제1 소스 상부 전극, 및 상기 제1 드레인 상부 전극은 동일한 물질로 이루어지며, 동일한 적층 구조를 가지는, 표시 장치.
  12. 제8항에 있어서,
    상기 제2 층간 절연층 상의 제1 보호층을 더 포함하는, 표시 장치.
  13. 제12항에 있어서,
    상기 제2 소스 전극 및 상기 제2 드레인 전극은 상기 제1 보호층 상에 배치된, 표시 장치.
  14. 제8항에 있어서,
    상기 제1 반도체 및 상기 제3 반도체는 폴리-실리콘 반도체를 포함하며, 상기 제2 반도체는 산화물 반도체를 포함하는, 표시 장치.
  15. 제14항에 있어서,
    상기 제1 박막 트랜지스터 및 상기 제2 박막 트랜지스터는 상기 표시 영역에 위치하고, 상기 제3 박막 트랜지스터는 상기 비표시 영역에 위치하는, 표시 장치.
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