KR20240055238A - 표시 장치 - Google Patents

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KR20240055238A
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김대현
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Abstract

표시 장치는 m행 n열(단, m 및 n은 정수)로 배열되고, 활성 영역 및 더미 영역을 포함하는 서브 화소들을 포함하는 기판, 서브 화소들에 제1 초기화 전압을 제공하고, 열 방향으로 연장하는 제1 초기화 전원 라인들, 서브 화소들에 제2 초기화 전압을 제공하고, 열 방향으로 연장하는 제2 초기화 전원 라인들 및 행 방향으로 연장하는 리페어(repair) 라인들을 포함한다. 더미 영역의 서브 화소들은 n열 중 최외각 열에 배열되고, 리페어 라인들은 더미 영역의 서브 화소들과 활성 영역의 서브 화소들을 각각 연결 가능하게 배치된다.

Description

표시 장치{DISPLAY APPARATUS}
본 발명은 표시 장치에 관한 것이다.
정보화 기술이 발달함에 따라 사용자와 정보간의 연결 매체인 표시 장치의 중요성이 부각되고 있다. 이에 따라, 액정 표시 장치(liquid crystal display device), 유기 발광 표시 장치(organic light emitting display device), 플라즈마 표시 장치(plasma display device) 등과 같은 표시 장치의 사용이 증가하고 있다.
한편, 표시 장치의 제조 공정 중에 불량 픽셀이 발생할 수 있다. 불량 픽셀은 스캔 신호 및 데이터 신호와 무관하게 항상 발광하는 명점이나 항상 비발광하는 암점으로 표시될 수 있다. 이러한 불량 픽셀을 리페어하여 표시 장치의 수율을 높이기 위한 방법이 필요하다.
본 발명의 일 목적은 표시 품질이 개선된 표시 장치를 제공하는 것이다.
다만, 본 발명의 목적은 상술한 목적들로 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
전술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 표시 장치는 m행 n열(단, m 및 n은 정수)로 배열되고, 활성 영역 및 더미 영역을 포함하는 서브 화소들을 포함하는 기판, 상기 서브 화소들에 제1 초기화 전압을 제공하고, 열 방향으로 연장하는 제1 초기화 전원 라인들, 상기 서브 화소들에 제2 초기화 전압을 제공하고, 상기 열 방향으로 연장하는 제2 초기화 전원 라인들 및 행 방향으로 연장하는 리페어(repair) 라인들을 포함하고, 상기 더미 영역의 서브 화소들은 상기 n열 중 최외각 열에 배열되고, 상기 리페어 라인들은 상기 더미 영역의 서브 화소들과 상기 활성 영역의 서브 화소들을 각각 연결 가능하게 배치될 수 있다.
일 실시예에 있어서, 상기 더미 영역의 서브 화소들은 n열에 배열될 수 있다.
일 실시예에 있어서, 상기 제1 초기화 전원 라인들 및 상기 제2 초기화 전원 라인들은 서로 교번하여 배치될 수 있다.
일 실시예에 있어서, 상기 제1 초기화 전원 라인들은 상기 서브 화소들 중 짝수 열들의 서브 화소들에 배치될 수 있다.
일 실시예에 있어서, 상기 표시 장치는 상기 열 방향으로 연장되고, 상기 서브 화소들에 데이터 신호를 제공하는 데이터 라인들을 더 포함할 수 있다.
일 실시예에 있어서, 상기 서브 화소들은 적어도 하나의 트랜지스터, 및 상기 트랜지스터에 연결되는 발광 소자를 포함할 수 있다.
일 실시예에 있어서, 상기 트랜지스터는 기판 상에 배치되는 액티브 패턴, 상기 액티브 패턴에 각각 연결된 소스 전극 및 드레인 전극 및 게이트 절연막을 사이에 두고 상기 액티브 패턴과 중첩하는 게이트 전극을 포함할 수 있다.
일 실시예에 있어서, 상기 표시 장치는 상기 행 방향으로 연장되고, 상기 서브 화소들에 제1 초기화 제어 신호를 제공하는 제1 게이트 라인을 더 포함할 수 있다.
일 실시예에 있어서, 상기 표시 장치는 상기 행 방향으로 연장되고, 상기 서브 화소들에 제2 초기화 제어 신호를 제공하는 제2 게이트 라인을 더 포함할 수 있다.
전술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 표시 장치는 m행 n열(단, m 및 n은 정수)로 배열되고, 더미 화소들 및 활성 화소들을 포함하는 서브 화소들을 포함하는 기판, 상기 서브 화소들에 제1 초기화 전압을 제공하고, 열 방향으로 연장하는 제1 초기화 전원 라인들, 상기 서브 화소들에 제2 초기화 전압을 제공하고, 상기 열 방향으로 연장하는 제2 초기화 전원 라인들 및 행 방향으로 연장하는 리페어(repair)라인들을 포함하고, 상기 더미 화소들은, 상기 서브 화소들 중 홀수 행들에서는 n열에 배치되고, 상기 서브 화소들 중 짝수 행들에서는 1열에 배치되고, 상기 리페어 라인들은 상기 더미 화소들과 상기 활성 화소들을 각각 연결 가능하게 배치될 수 있다.
일 실시예에 있어서, 상기 제1 초기화 전원 라인들 및 상기 제2 초기화 전원 라인들은 서로 교번하여 배치될 수 있다.
일 실시예에 있어서, 상기 제1 초기화 전원 라인들은 상기 서브 화소들 중 짝수 열들의 서브 화소들에 배치될 수 있다.
일 실시예에 있어서, 상기 표시 장치는 상기 열 방향으로 연장되고, 상기 서브 화소들에 데이터 신호를 제공하는 데이터 라인들을 더 포함할 수 있다.
일 실시예에 있어서, 상기 서브 화소들은 적어도 하나의 트랜지스터, 및 상기 트랜지스터에 연결되는 발광 소자를 포함할 수 있다.
일 실시예에 있어서, 상기 트랜지스터는 기판 상에 배치되는 액티브 패턴, 상기 액티브 패턴에 각각 연결된 소스 전극 및 드레인 전극 및 게이트 절연막을 사이에 두고 상기 액티브 패턴과 중첩하는 게이트 전극을 포함할 수 있다.
전술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 표시 장치는 m행 n열(단, m 및 n은 정수)로 배열되고, 더미 화소들 및 활성 화소들을 포함하는 서브 화소들을 포함하는 기판, 상기 서브 화소들에 제1 초기화 전압을 제공하고, 열 방향으로 연장하는 제1 초기화 전원 라인들, 상기 서브 화소들에 제2 초기화 전압을 제공하고, 상기 열 방향으로 연장하는 제2 초기화 전원 라인들 및 행 방향으로 연장하는 리페어(repair)라인들을 포함하고, 상기 더미 화소들은, 상기 서브 화소들 중 홀수 행들에서는 1열에 배치되고, 상기 서브 화소들 중 짝수 행들에서는 n열에 배치되고, 상기 리페어 라인들은 상기 더미 화소들과 상기 활성 화소들을 각각 연결 가능하게 배치될 수 있다.
일 실시예에 있어서, 상기 제1 초기화 전원 라인들 및 상기 제2 초기화 전원 라인들은 서로 교번하여 배치될 수 있다.
일 실시예에 있어서, 상기 제1 초기화 전원 라인들은 상기 서브 화소들 중 짝수 열들의 서브 화소들에 배치될 수 있다.
일 실시예에 있어서, 상기 표시 장치는 상기 열 방향으로 연장되고, 상기 서브 화소들에 데이터 신호를 제공하는 데이터 라인들을 더 포함할 수 있다.
일 실시예에 있어서, 상기 서브 화소들은 적어도 하나의 트랜지스터, 및 상기 트랜지스터에 연결되는 발광 소자를 포함하고, 상기 트랜지스터는,
기판 상에 배치되는 액티브 패턴, 상기 액티브 패턴에 각각 연결된 소스 전극 및 드레인 전극 및 게이트 절연막을 사이에 두고 상기 액티브 패턴과 중첩하는 게이트 전극을 포함할 수 있다.
본 발명의 실시예들에 따른 표시 장치에는 m행 n열(단, m 및 n은 정수)로 배열되고, 활성 영역 및 더미 영역을 포함하는 서브 화소들을 포함하는 기판, 상기 서브 화소들에 제1 초기화 전압을 제공하고, 열 방향으로 연장하는 제1 초기화 전원 라인들, 상기 서브 화소들에 제2 초기화 전압을 제공하고, 상기 열 방향으로 연장하는 제2 초기화 전원 라인들 및 행 방향으로 연장하는 리페어(repair) 라인들을 포함하고, 상기 더미 영역의 서브 화소들은 상기 n열 중 최외각 열에 배열되고, 상기 리페어 라인들은 상기 더미 영역의 서브 화소들과 상기 활성 영역의 서브 화소들을 각각 연결 가능하게 배치될 수 있다.
즉, 제1 초기화 전원 라인 및 제2 초기화 전원 라인을 행 방향으로 배치하는 대신 리페어 라인을 행 방향으로 배치함으로써 제한된 배선 공간 문제를 해결할 수 있다.
또한, 표시 장치의 백플레인(back plane)과 표시 장치의 발광 영역이 일치하지 않아 발생할 수 있는 더미 화소들을 리페어 화소로 이용하여 용이하게 표시 장치를 리페어할 수 있다. 이에 따라, 불량 화소가 암점화가 아닌 정상동작 화소로 동작하게 되어 표시 장치의 수율이 증가할 수 있다.
다만, 본 발명의 효과가 전술한 효과들에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 평면도이다
도 2 및 도 3은 도 1의 표시 장치에 포함되는 하나의 서브 화소를 나타내는 회로도이다.
도 4 내지 도 7은 도 1의 A 영역을 확대 도시한 평면도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 실시예들을 보다 상세하게 설명하고자 한다. 도면 상의 동일한 구성 요소에 대하여는 동일한 참조 부호를 사용하고 동일한 구성 요소에 대한 중복된 설명은 생략하기로 한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 평면도이다.
도 1을 참조하면, 표시 장치(DD)는 표시 영역(DA) 및 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)은 서브 화소들(PX)이 배치될 수 있고, 표시 장치(DD)의 표시 영역(DA)에 영상이 표시될 수 있다.
서브 화소들(PX)은 제1 방향(DR1) 및 제1 방향(DR1)과 수직한 제2 방향(DR2)으로 배열될 수 있다. 즉, 서브 화소들(PX)은 매트릭스 형태로 배열될 수 있다. 이에 따라, 서브 화소들(PX)은 제1 방향(DR1)으로 연장되는 서브 화소 행들(PR) 및 제2 방향(DR2)으로 연장되는 서브 화소 열들(PC)로 정의될 수 있다. 예를 들면, 제1 방향(DR1)은 행 방향이고, 제2 방향(DR2)은 열 방향일 수 있다.
비표시 영역(NDA)은 표시 영역(DA)의 주변에 배치될 수 있고, 표시 영역(DA)의 적어도 일부를 둘러쌀 수 있다. 예를 들면, 비표시 영역(NDA)은 영상이 표시되지 않는 영역일 수 있다. 일 실시예에 있어서, 비표시 영역(NDA)은 표시 장치(DD) 상에서 표시 영역(DA)을 제외한 나머지 영역에 해당될 수 있다. 비표시 영역(NDA)은 벤딩 영역, 배선 영역, 패드 영역 등을 포함할 수 있다.
표시 장치(DD)는 게이트 구동부, 데이터 구동부, 발광 구동부 등을 더 포함할 수 있고, 비표시 영역(NDA)에 상기 게이트 구동부, 상기 데이터 구동부, 상기 발광 구동부가 배치될 수 있다. 선택적으로, 상기 데이터 구동부는 인쇄 회로 기판에 실장될 수도 있다. 상기 게이트 구동부는 외부 장치로부터 제공되는 게이트 제어 신호에 기초하여 게이트 신호들을 생성할 수 있다. 상기 게이트 구동부는 서브 화소들(PX)과 전기적으로 연결되며, 서브 화소들(PX)에 상기 게이트 신호들을 순차적으로 출력할 수 있다.
상기 데이터 구동부는 상기 외부 장치로부터 제공되는 데이터 제어 신호에 기초하여 데이터 신호(예를 들어, 도 2의 데이터 신호(DATA))를 생성할 수 있다. 상기 데이터 구동부는 서브 화소들(PX)과 전기적으로 연결되며, 상기 게이트 신호들에 기초하여 상기 데이터 신호들이 서브 화소들(PX)에 제공될 수 있다.
상기 발광 구동부는 상기 외부 장치로부터 제공되는 발광 구동 제어 신호에 기초하여 발광 구동 신호를 생성할 수 있다. 상기 발광 구동부는 서브 화소들(PX)과 전기적으로 연결되며, 상기 발광 구동 신호를 서브 화소들(PX)에 제공할 수 있다.
게이트 라인들은 상기 행 방향인 제1 방향(DR1)으로 연장할 수 있다. 게이트 라인들은 제1 게이트 라인(GT1) 및 제2 게이트 라인(GT2)을 포함할 수 있다. 제1 게이트 라인(GT1)을 통해 제1 초기화 제어 신호(GI)가 서브 화소들(PX)에 제공될 수 있다. 또한, 제2 게이트 라인(GT2)을 통해 제2 초기화 제어 신호(GB)가 서브 화소들(PX)에 제공될 수 있다.
도 2 및 도 3은 도 1의 표시 장치에 포함되는 하나의 서브 화소를 나타내는 회로도이다. 구체적으로, 도 2는 도 1의 표시 장치에 포함되는 하나의 활성 영역의 서브 화소(또는, 활성 화소)를 나타내는 회로도이다. 또한, 도 3은 도 1의 표시 장치에 포함되는 하나의 더미 영역의 서브 화소(또는, 더미 화소)를 나타내는 회로도이다.
도 2를 참조하면, 활성 영역의 서브 화소(APX)는 복수의 트랜지스터들(T1, T2, T3, T4, T5, T6, T7), 스토리지 커패시터(CST) 및 발광 소자(LD)를 포함할 수 있다.
제1 트랜지스터(T1)는 고전원 전압(ELVDD) 및 발광 소자(LD)의 제1 전극에 전기적으로 연결되고, 데이터 신호(DATA)에 상응하는 구동 전류를 발광 소자(LD)에 제공할 수 있다. 다시 말해, 제1 트랜지스터(T1)는 구동 트랜지스터일 수 있다.
제1 트랜지스터(T1)는 기판(예를 들어, 도 4의 기판(SUB)) 상에 배치되는 액티브 패턴, 상기 액티브 패턴에 각각 연결된 소스 전극 및 드레인 전극 및 게이트 절연막을 사이에 두고 상기 액티브 패턴과 중첩하는 게이트 전극을 포함할 수 있다.
상기 액티브 패턴은 금속 산화물 반도체, 무기물 반도체(예를 들어, 아몰퍼스 실리콘(amorphous silicon), 폴리 실리콘(poly silicon)), 또는 유기물 반도체 등을 포함할 수 있다. 상기 액티브 패턴은 소스 영역, 드레인 영역 및 상기 소스 영역과 상기 드레인 영역 사이에 위치하는 채널 영역을 포함할 수 있다.
상기 금속 산화물 반도체는 인듐(In), 아연(Zn), 갈륨(Ga), 주석(Sn), 티타늄(Ti), 알루미늄(Al), 하프늄(Hf), 지르코늄(Zr), 마그네슘(Mg) 등을 함유하는 이성분계 화합물(ABx), 삼성분계 화합물(ABxCy), 사성분계 화합물(ABxCyDz) 등을 포함할 수 있다. 예를 들어, 상기 금속 산화물 반도체는 아연 산화물(ZnOx), 갈륨 산화물(GaOx), 주석 산화물(SnOx), 인듐 산화물(InOx), 인듐 갈륨 산화물(IGO), 인듐 아연 산화물(IZO), 인듐 주석 산화물(ITO), 인듐 아연 주석 산화물(IZTO), 인듐 갈륨 아연 산화물(IGZO) 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다.
상기 게이트 절연층은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 탄화물(SiCx), 실리콘 산질화물(SiOxNy), 실리콘 산탄화물(SiOxCy) 등과 같은 무기 물질을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다.
상기 게이트 절연층 상에 상기 게이트 전극이 배치될 수 있다. 상기 게이트 전극은 금속, 합금 금속 질화물, 도전성 금속 산화물, 투면 도전성 물질 등을 포함할 수 있다. 상기 금속의 예로는, 은(Ag), 몰리브데늄(Mo), 알루미늄(Al), 텅스텐(W), 구리(Cu), 니켈(Ni), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 백금(Pt), 스칸듐(Sc) 등을 들 수 있다. 상기 도전성 금속 산화물의 예로는, 인듐 주석 산화물, 인듐 아연 산화물 등을 들 수 있다. 또한, 상기 금속 질화물의 예로는, 알루미늄 질화물(AlNx), 텅스텐 질화물(WNx), 크롬 질화물(CrNx) 등을 들 수 있다. 이들은 각각 단독으로 또는 서로 조합되어 사용될 수 있다.
상기 게이트 절연층 상에 층간 절연층이 배치될 수 있다. 상기 층간 절연층은 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 실리콘 산질화물, 실리콘 산탄화물 등과 같은 무기 물질을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다.
상기 층간 절연층 상에 상기 소스 전극이 배치될 수 있다. 상기 소스 전극은 상기 게이트 절연층 및 상기 층간 절연층을 관통하는 콘택홀을 통해 상기 액티브 패턴의 상기 소스 영역에 접속될 수 있다.
상기 층간 절연층 상에 상기 드레인 전극이 배치될 수 있다. 상기 드레인 전극은 상기 게이트 절연층 및 상기 층간 절연층을 관통하는 콘택홀을 통해 상기 액티브 패턴의 상기 드레인 영역에 접속될 수 있다.
예를 들어, 상기 소스 전극은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 상기 드레인 전극은 상기 소스 전극과 동일한 공정을 통해 형성되고, 동일한 물질을 포함할 수 있다.
제2 트랜지스터(T2)는 데이터 신호(DATA)의 배선(예를 들면, 도 4의 데이터 라인(DT))과 제1 트랜지스터(T1)의 제1 전극 사이에 연결되고, 게이트 신호(GW)에 응답하여 데이터 신호(DATA)를 제1 트랜지스터(T1)의 상기 제1 전극에 제공할 수 있다. 다시 말해, 제2 트랜지스터(T2)는 스위칭 트랜지스터일 수 있다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 게이트 전극과 제2 전극 사이에 연결되고, 게이트 신호(GW)에 응답하여 제1 트랜지스터(T1)를 다이오드 연결시킴으로써 제1 트랜지스터(T1)의 문턱 전압을 보상할 수 있다. 다시 말해, 제3 트랜지스터(T3)는 보상 트랜지스터일 수 있다.
제4 트랜지스터(T4)는 제1 초기화 전압(VINT1)의 배선(예를 들면, 도 4의 제1 초기화 전원 라인(G1))과 제1 트랜지스터(T1)의 상기 게이트 전극 사이에 연결될 수 있다. 제4 트랜지스터(T4)는 제1 초기화 제어 신호(GI)에 응답하여 제1 초기화 전압(VINT1)을 제1 트랜지스터(T1)의 상기 게이트 전극에 제공할 수 있다. 다시 말해, 제4 트랜지스터(T4)는 구동 초기화 트랜지스터일 수 있다.
제5 트랜지스터(T5)는 고전원 전압(ELVDD)의 배선과 제1 트랜지스터(T1)의 상기 제1 전극 사이에 연결될 수 있다. 제6 트랜지스터(T6)는 제1 트랜지스터(T1)의 상기 제2 전극과 발광 소자(LD)의 상기 제1 전극 사이에 연결될 수 있다. 제5 트랜지스터(T5) 및 제6 트랜지스터(T6) 각각은 발광 구동 신호(EM)에 응답하여 데이터 신호(DATA)에 상응하는 상기 구동 전류를 발광 소자(LD)의 상기 제1 전극에 제공할 수 있다. 즉, 제5 트랜지스터(T5) 및 제6 트랜지스터(T6) 각각은 발광 제어 트랜지스터일 수 있다.
제7 트랜지스터(T7)는 제2 초기화 전압(VINT2)의 배선(예를 들면, 도 4의 제2 초기화 전원 라인(G2))과 발광 소자(LD)의 상기 제1 전극 사이에 연결되고, 제2 초기화 제어 신호(GB)에 응답하여 제2 초기화 전압(VINT2)을 발광 소자(LD)의 상기 제1 전극에 제공할 수 있다. 다시 말해, 제7 트랜지스터(T7)는 다이오드 초기화 트랜지스터일 수 있다.
스토리지 커패시터(CST)는 제1 전극 및 제2 전극을 포함할 수 있다. 스토리지 커패시터(CST)의 상기 제1 전극은 제1 트랜지스터(T1)에 연결되고, 스토리지 커패시터(CST)의 상기 제2 전극은 고전원 전압(ELVDD)을 제공받을 수 있다.
도 2 및 도 3을 참조하면, 후술할 더미 영역의 서브 화소들(또는 더미 화소들(DP))은 복수의 트랜지스터들(T1, T2, T3, T4, T5, T6, T7) 및 스토리지 커패시터(CST)를 포함할 수 있다. 즉, 더미 영역의 서브 화소들(DP)은 활성 영역의 서브 화소들(APX)과는 달리 발광 소자(LD)를 포함하지 않을 수 있다.
도 4 내지 도 7은 도 1의 A 영역을 확대 도시한 평면도이다.
도 1, 도2, 도 4 내지 도 7을 참조하면, 기판(SUB)은 제1 내지 제m(단, m은 정수)행 및 제1 내지 제n(단, n은 정수) 열로 배열되는 서브 화소들(PX)을 포함할 수 있다. 예를 들면, 서브 화소들(PX)은 제1 내지 제4 서브 화소들(PX1, PX2, PX3, PX4)을 포함할 수 있다. 일 실시예에 있어서, 제1 내지 제4 서브 화소들(PX1, PX2, PX3, PX4)은 제1 방향(DR1) 및 제2 방향(DR2)으로 반복적으로 배열될 수 있다. 도 1의 서브 화소 행(PR)은 도 4의 상기 제1 내지 제m 행의 서브 화소들(PX) 중 하나의 행의 서브 화소들(PX)일 수 있다. 도 1의 서브 화소 열(PC)은 도 4의 상기 제1 내지 제n 열의 서브 화소들(PX)중 하나의 열의 서브 화소들(PX)일 수 있다.
도 4의 서브 화소들(PX) 각각의 형상이 사각형 모양으로 도시되었으나, 서브 화소들(PX) 각각의 형상이 이에 한정되는 것은 아니다. 예를 들어, 서브 화소들(PX) 각각의 형상은 다각형 모양일 수 있다.
제2 서브 화소(PX2)는 제1 서브 화소(PX1)로부터 제1 방향(DR1)에 배치될 수 있다. 제3 서브 화소(PX3)는 제1 서브 화소(PX1)로부터 제2 방향(DR2)에 배치될 수 있고, 제4 서브 화소(PX4)는 제3 서브 화소(PX3)로부터 제1 방향(DR1)에 배치될 수 있다.
예를 들면, 제1 내지 제m 행 및 제1 내지 제n 열로 배열되는 서브 화소들(PX) 중에서, 제1 서브 화소(PX1)는 제k(단, k는 1과 m 사이의 홀수) 행 및 제i(단, i는 1과 n 사이의 홀수)열에 배치되고, 제2 서브 화소(PX2)는 제k 행 및 제(i+1)열에 배치되고, 제3 서브 화소(PX3)는 제(k+1) 행 및 제i열에 배치되며, 제4 서브 화소(PX4)는 제(k+1)행 및 제(i+1)열에 배치될 수 있다. 즉, 제1 서브 화소(PX1)는 홀수 행, 홀수 열에 배치되는 서브 화소 일수 있다. 제2 서브 화소(PX2)는 홀수 행, 짝수 열에 배치되는 서브 화소 일수 있다. 제3 서브 화소(PX3)는 짝수 행, 홀수 열에 배치되는 서브 화소 일수 있다. 제4 서브 화소(PX4)는 짝수 행, 짝수 열에 배치되는 서브 화소 일수 있다.
서브 화소들(PX)은 더미 영역(DA) 및 활성 영역(AA)을 포함할 수 있다. 더미 영역(DA)은 더미 화소들(DP)을 포함할 수 있다. 활성 영역(AA)은 활성 화소들(APX)을 포함할 수 있다. 활성 화소들(APX)은 도 2에서 언급했던 것처럼, 트랜지스터들(T1, T2, T3, T4, T5, T6, T7, T8), 스토리지 커패시터(CST) 및 발광 소자(LD)를 포함할 수 있으므로, 광을 방출할 수 있다. 즉, 제1 서브 화소(PX1), 제2 서브 화소(PX2), 제3 서브 화소(PX3) 및 제4 서브 화소(PX4)는 각각 제1 색의 광, 제2 색의 광, 제3 색의 광 및 제4 색의 광을 방출할 수 있다. 예를 들어, 상기 제1 색은 청색이고, 상기 제2 색은 녹색이고, 상기 제 3색은 적색이며, 상기 제 4색은 녹색일 수 있다. 다만, 이에 한정되는 것은 아니다.
이에 반해, 더미 화소들(DP)은 도 3에서 언급했던 것처럼, 트랜지스터들(T1, T2, T3, T4, T5, T6, T7, T8) 및 스토리지 커패시터(CST)를 포함할 수 있다. 즉, 더미 화소들(DP)은 발광 소자(LD)를 포함하지 않으므로 광을 방출할 수 없다.
더미 영역(DA)은 표시 장치(DD)의 기판(SUB)이 배치되는 영역과 표시 장치(DD)의 발광 영역이 일치하지 않아 발생할 수 있다. 기판(SUB)과 상기 발광 영역의 상대적 위치에 따라 더미 영역(DA)의 위치가 결정될 수 있다.
도 4는 더미 영역(DA)의 더미 화소들(DP)이 서브 화소들(PX) 중 제n열에 배열되는 것을 나타낼 수 있다. 이에 반해, 도 5는 더미 영역(DA)의 더미 화소들(DP)이 서브 화소들(PX) 중 제1열에 배열되는 것을 나타낼 수 있다. 도 6은, 더미 화소들(DP)이 서브 화소들(PX) 중 홀수 행들에서는 1열에 배열되는 것을 나타낼 수 있다. 즉, 더미 화소들(DP)이 서브 화소들(PX) 중 짝수 행들에서는 n열에 배열될 수 있다. 도 7은, 더미 화소들(DP)이 서브 화소들(PX) 중 홀수 행들에서는 n열에 배열되는 것을 나타낼 수 있다. 즉, 더미 화소들(DP)이 서브 화소들(PX) 중 짝수 행들에서는 1열에 배열될 수 있다.
도 6 및 도 7에서는 더미 화소들(DP)이 단일 열에 배치 되지 않으므로, 도 4 및 도 5에서와 달리 더미 영역(DA)과 활성 영역(AA)을 따로 표시하지 않는다. 또한, 도 4 내지 도 7에서 더미 화소들(DP)을 제외한 서브 화소들(PX)은 활성 화소들(APX)임을 전제한다.
데이터 라인(DT)은 제2 방향(DR2)으로 연장될 수 있다. 데이터 라인(DT)에는 데이터 신호(DATA)가 제공될 수 있다. 즉, 데이터 라인(DT)을 통해 데이터 신호(DATA)가 서브 화소들(PX)에 제공될 수 있다. 일 실시예에 있어서, 데이터 라인(DT)은 후술할 제1 초기화 전원 라인들(G1) 및 제2 초기화 전원 라인들(G2)의 일측에 배치될 수 있다. 다만, 이에 제한되지 않는다.
리페어 라인(RP)은 제1 방향(DR1)으로 연장될 수 있다. 활성 화소들(APX) 중 불량 화소는 더미 화소들(DP) 중 대응하는 더미 화소(DP)와 리페어 라인(RP)을 통해 전기적으로 연결될 수 있다. 예를 들어, 도 4에서, 제1 서브 화소(PX1)가 불량 화소라고 가정하면, 제1 서브 화소(PX1)는 서브 화소들(PX) 중 제1행 및 제n열에 배치되는 더미 화소(DP)와 리페어 라인(PR)을 통해 전기적으로 연결될 수 있다. 또한, 도 6에서, 제2 서브 화소(PX2)가 불량 화소라고 가정하면, 제2 서브 화소(PX2)는 서브 화소들(PX)중 제1 행 및 제1열에 배치되는 더미 화소(DP)와 리페어 라인(RP)을 통해 전기적으로 연결될 수 있다.
이 때, "연결될 수 있다" 라는 용어는 리페어 공정에서 레이저 등을 이용하여 연결될 수 있는 상태라는 것을 의미할 수 있다. 즉, 불량 화소가 발생하면, 상기 불량 화소와 더미 화소(DP)를 리페어 라인(PR)을 통해 전기적으로 연결할 수 있다. 또한 "대응한다"라는 용어는 상기 불량 화소와 더미 화소(DP)가 같은 열에 배치된다는 것을 의미할 수 있다.
불량 화소가 발생하면, 상기 불량 화소와 대응하는 더미 화소(DP)에 상기 불량 화소에 제공되는 데이터 신호(DATA)가 인가될 수 있다. 대응하는 더미 화소(DP)는 인가된 데이터 신호(DATA)에 대응하는 구동 전류를 생성할 수 있다. 상기 구동 전류는 리페어 라인(RP)을 통해 상기 불량 화소에 제공될 수 있다. 상기 불량 화소는 화소 회로로부터 전기적으로 분리된 발광 소자를 포함할 수 있다. 더미 화소(DP)로부터 제공된 상기 구동 전류는 상기 발광 소자에 제공될 수 있다. 이에 따라, 상기 발광 소자는 불량 화소 및 대응하는 더미 화소(DP)에 제공되는 데이터 신호(DATA)에 상응하는 밝기로 발광할 수 있다. 상기 불량 화소는 상기 더미 화소(DP)를 통해 정상적으로 발광할 수 있으므로, 더미 화소(DP)는 리퍼에 화소로 지칭될 수 있다.
제1 초기화 전원 라인들(G1) 및 제2 초기화 전원 라인들(G2)은 제2 방향(DR2)으로 연장될 수 있다. 제1 초기화 전원 라인들(G1) 및 제2 초기화 전원 라인들(G2)은 서로 교번하여 배치될 수 있다. 도 4는 제1 초기화 전원 라인들(G1)이 서브 화소들(PX) 중 홀수 행의 서브 화소들(PX)에 배치되는 것을 나타낼 수 있다. 즉, 제2 초기화 전원 라인들(G2)은 서브 화소들(PX)중 짝수 행의 서브 화소들(PX)에 배치될 수 있다. 도 5 내지 도 7은 제1 초기화 전원 라인들(G1)이 서브 화소들(PX) 중 짝수 행의 서브 화소들(PX)에 배치되는 것을 나타낼 수 있다. 즉, 제2 초기화 전원 라인들(G2)은 서브 화소들(PX) 중 홀수 행의 서브 화소들(PX)에 배치될 수 있다.
제1 초기화 전원 라인들(G1)에는 제1 초기화 전압(VINT1)이 제공될 수 있다. 또한, 제2 초기화 전원 라인들(G2)에는 제2 초기화 전압(VINT2)이 제공될 수 있다. 즉, 제1 초기화 전압(VINT1)은 제1 초기화 전원 라인들(G1)을 통해 서브 화소들(PX)에 제공될 수 있다. 또한, 제2 초기화 전압(VINT2)은 제2 초기화 전원 라인들(G2)을 통해 서브 화소들(PX)에 제공될 수 있다.
제1 초기화 전압(VINT1)은 제1 트랜지스터(T1)를 초기화시키는 전압일 수 있다. 구체적으로 제4 트랜지스터(T4)가 제1 초기화 제어 신호(GI)에 턴온되는 구간 동안, 제1 트랜지스터(T1)의 게이트 단자에는 제1 초기화 전압(VINT1)이 제공될 수 있다. 이에 따라 제4 트랜지스터(T4)는 제1 트랜지스터(T1)의 게이트 단자를 제1 초기화 전압(VINT1)으로 초기화시킬 수 있다.
제2 초기화 전압(VINT2)은 활성 화소(APX)의 발광 소자(LD)를 초기화 시키는 전압일 수 있다. 구체적으로 제7 트랜지스터(T7)의 게이트 단자는 제2 초기화 제어 신호(GB)를 제공받을 수 있다. 제7 트랜지스터(T7)의 제1 단자는 제2 초기화 전압(VINT2)을 제공받을 수 있다. 제7 트랜지스터(T7)의 제2 단자는 발광 소자(LD)의 제1 단자에 연결될 수 있다. 제2 초기화 제어 신호(GB)에 응답하여 제7 트랜지스터(T7)가 턴온되면, 제7 트랜지스터(T7)는 발광 소자(LD)에 제2 초기화 전압(VINT2)을 제공할 수 있다. 그에 따라, 제7 트랜지스터(T7)는 발광 소자(LD)의 제1 단자를 제2 초기화 전압(VINT2)으로 초기화시킬 수 있다.
불량 화소와 상기 불량 화소와 대응하는 더미 화소들(DP)을 연결하는 리페어 공정에는 리페어 라인(RP)이 필요할 수 있다. 다만, 기존 발명에서는 제1 초기화 전원 라인들(G1) 및/또는 제2 초기화 전원 라인들(G2)이 제1 방향(DR1)으로 연장되어 배치되어, 리페어 라인(RP)이 배치될 수 있는 공간이 제한될 수 있다. 본 발명에서는, 제1 초기화 전원 라인들(G1) 및 제2 초기화 전원 라인들(G2)을 제2 방향(DR2)으로 연장되게 배치하여 리페어 라인(RP)들이 배치될 수 있는 공간이 확보될 수 있다.
또한, 표시 장치(DD)의 백플레인(back plane)과 표시 장치(DD)의 발광 영역이 일치하지 않아 발생할 수 있는 더미 화소들을 리페어 화소로 이용하여 용이하게 표시 장치를 리페어할 수 있다. 이에 따라, 불량 화소가 암점화가 아닌 정상동작 화소로 동작하게 되어 표시 장치의 수율이 증가할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.
본 발명은 표시 장치 및 이를 포함하는 전자 기기에 적용될 수 있다. 예를 들어, 본 발명은 고해상도 스마트폰, 휴대폰, 스마트패드, 스마트 워치, 태블릿 PC, 차량용 네비게이션 시스템, 텔레비전, 컴퓨터 모니터, 노트북 등에 적용될 수 있다.
DD: 표시 장치 DA: 표시 영역
NDA: 비표시 영역 GT1: 제1 게이트 라인
GT2: 제2 게이트 라인 VINT1: 제1 초기화 전압
VINT2: 제2 초기화 전압 DP: 더미 화소들
SUB: 기판 G1: 제1 초기화 전원 라인들
G2: 제2 초기화 전원 라인들 DT: 데이터 라인들

Claims (20)

  1. m행 n열(단, m 및 n은 정수)로 배열되고, 활성 영역 및 더미 영역을 포함하는 서브 화소들을 포함하는 기판;
    상기 서브 화소들에 제1 초기화 전압을 제공하고, 열 방향으로 연장하는 제1 초기화 전원 라인들;
    상기 서브 화소들에 제2 초기화 전압을 제공하고, 상기 열 방향으로 연장하는 제2 초기화 전원 라인들; 및
    행 방향으로 연장하는 리페어(repair) 라인들을 포함하고,
    상기 더미 영역의 서브 화소들은 상기 n열 중 최외각 열에 배열되고,
    상기 리페어 라인들은 상기 더미 영역의 서브 화소들과 상기 활성 영역의 서브 화소들을 각각 연결 가능하게 배치되는 것을 특징으로 하는 표시 장치.
  2. 제 1항에 있어서, 상기 더미 영역의 서브 화소들은 n열에 배열되는 것을 특징으로 하는 표시 장치.
  3. 제 1항에 있어서, 상기 제1 초기화 전원 라인들 및 상기 제2 초기화 전원 라인들은 서로 교번하여 배치되는 것을 특징으로 하는 표시 장치.
  4. 제 3항에 있어서, 상기 제1 초기화 전원 라인들은 상기 서브 화소들 중 짝수 열들의 서브 화소들에 배치되는 것을 특징으로 하는 표시 장치.
  5. 제 1항에 있어서,
    상기 열 방향으로 연장되고, 상기 서브 화소들에 데이터 신호를 제공하는 데이터 라인들을 더 포함하는 것을 특징으로 하는 표시 장치.
  6. 제 1항에 있어서, 상기 서브 화소들은 적어도 하나의 트랜지스터, 및 상기 트랜지스터에 연결되는 발광 소자를 포함하는 것을 특징으로 하는 표시 장치.
  7. 제 6항에 있어서, 상기 트랜지스터는 기판 상에 배치되는 액티브 패턴;
    상기 액티브 패턴에 각각 연결된 소스 전극 및 드레인 전극; 및
    게이트 절연막을 사이에 두고 상기 액티브 패턴과 중첩하는 게이트 전극을 포함하는 것을 특징으로 하는 표시 장치.
  8. 제 1항에 있어서,
    상기 행 방향으로 연장되고, 상기 서브 화소들에 제1 초기화 제어 신호를 제공하는 제1 게이트 라인을 더 포함하는 것을 특징으로 하는 표시 장치.
  9. 제 8항에 있어서,
    상기 행 방향으로 연장되고, 상기 서브 화소들에 제2 초기화 제어 신호를 제공하는 제2 게이트 라인을 더 포함하는 것을 특징으로 하는 표시 장치.
  10. m행 n열(단, m 및 n은 정수)로 배열되고, 더미 화소들 및 활성 화소들을 포함하는 서브 화소들을 포함하는 기판;
    상기 서브 화소들에 제1 초기화 전압을 제공하고, 열 방향으로 연장하는 제1 초기화 전원 라인들;
    상기 서브 화소들에 제2 초기화 전압을 제공하고, 상기 열 방향으로 연장하는 제2 초기화 전원 라인들; 및
    행 방향으로 연장하는 리페어(repair)라인들을 포함하고,
    상기 더미 화소들은,
    상기 서브 화소들 중 홀수 행들에서는 n열에 배치되고,
    상기 서브 화소들 중 짝수 행들에서는 1열에 배치되고,
    상기 리페어 라인들은 상기 더미 화소들과 상기 활성 화소들을 각각 연결 가능하게 배치되는 것을 특징으로 하는 표시 장치.
  11. 제 10항에 있어서, 상기 제1 초기화 전원 라인들 및 상기 제2 초기화 전원 라인들은 서로 교번하여 배치되는 것을 특징으로 하는 표시 장치.
  12. 제 11항에 있어서, 상기 제1 초기화 전원 라인들은 상기 서브 화소들 중 짝수 열들의 서브 화소들에 배치되는 것을 특징으로 하는 표시 장치.
  13. 제 10항에 있어서,
    상기 열 방향으로 연장되고, 상기 서브 화소들에 데이터 신호를 제공하는 데이터 라인들을 더 포함하는 것을 특징으로 하는 표시 장치.
  14. 제 10항에 있어서, 상기 서브 화소들은 적어도 하나의 트랜지스터, 및 상기 트랜지스터에 연결되는 발광 소자를 포함하는 것을 특징으로 하는 표시 장치.
  15. 제 14항에 있어서, 상기 트랜지스터는 기판 상에 배치되는 액티브 패턴;
    상기 액티브 패턴에 각각 연결된 소스 전극 및 드레인 전극; 및
    게이트 절연막을 사이에 두고 상기 액티브 패턴과 중첩하는 게이트 전극을 포함하는 것을 특징으로 하는 표시 장치.
  16. m행 n열(단, m 및 n은 정수)로 배열되고, 더미 화소들 및 활성 화소들을 포함하는 서브 화소들을 포함하는 기판;
    상기 서브 화소들에 제1 초기화 전압을 제공하고, 열 방향으로 연장하는 제1 초기화 전원 라인들;
    상기 서브 화소들에 제2 초기화 전압을 제공하고, 상기 열 방향으로 연장하는 제2 초기화 전원 라인들; 및
    행 방향으로 연장하는 리페어(repair)라인들을 포함하고,
    상기 더미 화소들은,
    상기 서브 화소들 중 홀수 행들에서는 1열에 배치되고,
    상기 서브 화소들 중 짝수 행들에서는 n열에 배치되고,
    상기 리페어 라인들은 상기 더미 화소들과 상기 활성 화소들을 각각 연결 가능하게 배치되는 것을 특징으로 하는 표시 장치.
  17. 제 16항에 있어서, 상기 제1 초기화 전원 라인들 및 상기 제2 초기화 전원 라인들은 서로 교번하여 배치되는 것을 특징으로 하는 표시 장치.
  18. 제 17항에 있어서, 상기 제1 초기화 전원 라인들은 상기 서브 화소들 중 짝수 열들의 서브 화소들에 배치되는 것을 특징으로 하는 표시 장치.
  19. 제 16항에 있어서,
    상기 열 방향으로 연장되고, 상기 서브 화소들에 데이터 신호를 제공하는 데이터 라인들을 더 포함하는 것을 특징으로 하는 표시 장치.
  20. 제 1항에 있어서, 상기 서브 화소들은 적어도 하나의 트랜지스터, 및 상기 트랜지스터에 연결되는 발광 소자를 포함하고,
    상기 트랜지스터는,
    기판 상에 배치되는 액티브 패턴;
    상기 액티브 패턴에 각각 연결된 소스 전극 및 드레인 전극; 및
    게이트 절연막을 사이에 두고 상기 액티브 패턴과 중첩하는 게이트 전극을 포함하는 것을 특징으로 하는 표시 장치.
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