WO2021005855A1

WO2021005855A1 - 表示装置

Info

Publication number: WO2021005855A1
Application number: PCT/JP2020/015576
Authority: WO
Inventors: 匡史尾崎
Original assignee: 株式会社ジャパンディスプレイ
Priority date: 2019-07-05
Filing date: 2020-04-06
Publication date: 2021-01-14
Also published as: US11631366B2; JP2021012282A; US20220114954A1

Abstract

表示品位に優れた表示装置を提供する。　表示装置は、複数の画素と、複数のゲート線と、複数のソース線と、第１ドライバと、第２ドライバと、を備える。上記第２ドライバは、入力される画像データの階調値に対応する階調電圧を、第１系統の複数の階調電圧及び第２系統の複数の階調電圧の一方から選択し、上記複数のソース線のうち対応するソース線に与える。上記画像データの全階調領域のうち少なくとも一部の階調領域において、同一階調値毎に、上記第２系統の対応する上記階調電圧の値は、上記第１系統の対応する上記階調電圧の値と相対的に異なる。

Description

表示装置

　本発明の実施形態は、表示装置に関する。

　表示装置として、自発光素子である発光ダイオード（ＬＥＤ：Light Emitting Diode）を用いたＬＥＤ表示装置が知られている。近年では、より高精細な表示装置として、マイクロＬＥＤと称される微小な発光ダイオードをアレイ基板に実装した表示装置（以下、マイクロＬＥＤ表示装置と称する）が開発されている。

　マイクロＬＥＤ表示装置は、従来の液晶表示装置や有機エレクトロルミネッセンス（ＥＬ）表示装置と異なり、表示領域に、チップ状の多数のマイクロＬＥＤが実装されて形成されるため、高精細化と大型化の両立が容易であり、次世代の表示装置として注目されている。

特開２０１８－１４４７５号公報

　本実施形態は、表示品位に優れた表示装置を提供する。

　一実施形態に係る表示装置は、
　行方向及び列方向に配置された複数の画素と、複数のゲート線であって、各々の前記ゲート線は前記行方向に並んだ複数の画素で共用される、前記複数のゲート線と、複数のソース線であって、各々の前記ソース線は前記列方向に並んだ複数の画素で共用される、前記複数のソース線と、前記複数のゲート線に制御信号を与える第１ドライバと、入力される画像データの階調値に対応する階調電圧を、第１系統の複数の階調電圧及び第２系統の複数の階調電圧の一方から選択し、前記複数のソース線のうち対応する前記ソース線に与える第２ドライバと、を備え、前記画像データの全階調領域のうち少なくとも一部の階調領域において、同一階調値毎に、前記第２系統の対応する前記階調電圧の値は、前記第１系統の対応する前記階調電圧の値と相対的に異なる。

図１は、第１の実施形態に係る表示装置の構成を示す斜視図である。図２は、上記表示装置の回路構成を示す平面図である。図３は、上記表示装置を示す断面図である。図４は、上記表示装置の変形例を示す断面図である。図５は、上記表示装置の構成の一例について説明するための回路図である。図６は、上記表示装置のソースドライバの構成を示す回路図である。図７は、上記表示装置の表示動作の一例を示すタイミングチャートである。図８は、第２の実施形態に係る表示装置のソースドライバの構成を示す回路図である。

　以下に、本発明の実施形態について、図面を参照しつつ説明する。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。

　（第１の実施形態）
　まず、第１の実施形態について説明する、図１は、本実施形態に係る表示装置１の構成を示す斜視図である。図１は、第１方向Ｘと、第１方向Ｘに垂直な第２方向Ｙと、第１方向Ｘ及び第２方向Ｙに垂直な第３方向Ｚによって規定される三次元空間を示している。なお、第１方向Ｘ及び第２方向Ｙは、互いに直交しているが、９０°以外の角度で交差していてもよい。また、本実施形態において、第３方向Ｚを上と定義し、第３方向Ｚと反対側の方向を下と定義する。「第１部材の上の第２部材」及び「第１部材の下の第２部材」とした場合、第２部材は、第１部材に接していてもよく、第１部材から離れて位置していてもよい。

　以下、本実施形態においては、表示装置１が自発光素子であるマイクロ発光ダイオード（以下、マイクロＬＥＤ（Light Emitting Diode）と称する）を用いたマイクロＬＥＤ表示装置である場合について主に説明する。

　図１に示すように、表示装置１は、表示パネル２、第１回路基板３、第２回路基板４等を備えている。　
　表示パネル２は、一例では矩形の形状を有している。図示した例では、表示パネル２の短辺ＥＸは、第１方向Ｘと平行であり、表示パネル２の長辺ＥＹは、第２方向Ｙと平行である。第３方向Ｚは、表示パネル２の厚さ方向に相当する。表示パネル２の主面は、第１方向Ｘと第２方向Ｙとにより規定されるＸ－Ｙ平面に平行である。表示パネル２は、表示領域ＤＡ、及び表示領域ＤＡの外側の非表示領域ＮＤＡを有している。非表示領域ＮＤＡは、端子領域ＭＴを有している。図示した例では、非表示領域ＮＤＡは、表示領域ＤＡを囲んでいる。

　表示領域ＤＡは、画像を表示する領域であり、第１方向Ｘ及び第２方向Ｙにマトリクス状に配置された複数の主画素ＰＸを備えている。本実施形態において、第１方向Ｘは行方向であり、第２方向Ｙは列方向である。　
　端子領域ＭＴは、表示パネル２の短辺ＥＸに沿って設けられ、表示パネル２を外部装置などと電気的に接続するための端子を含んでいる。

　第１回路基板３は、端子領域ＭＴの上に実装され、表示パネル２と電気的に接続されている。第１回路基板３は、例えばフレキシブルプリント回路基板である。第１回路基板３は、表示パネル２を駆動する駆動ＩＣチップ（以下、パネルドライバと表記）５などを備えている。なお、図示した例では、パネルドライバ５は、第１回路基板３の上に配置されているが、第１回路基板３の下に配置されていてもよい。又は、パネルドライバ５は、第１回路基板３以外に実装されていてもよく、例えば第２回路基板４に実装されていてもよい。第２回路基板４は、例えばフレキシブルプリント回路基板である。第２回路基板４は、第１回路基板３の例えば下方において第１回路基板３と接続されている。

　上記したパネルドライバ５は、例えば第２回路基板４を介して制御基板（図示せず）と接続されている。パネルドライバ５は、例えば制御基板から出力される画像データ（例えば、映像データ）に基づいて複数の主画素ＰＸを駆動することによって表示パネル２に画像を表示する制御を実行する。

　なお、表示パネル２は、斜線を付して示す折り曲げ領域ＢＡを有していてもよい。折り曲げ領域ＢＡは、表示装置１が電子機器等の筐体に収容される際に折り曲げられる領域である。折り曲げ領域ＢＡは、非表示領域ＮＤＡのうち端子領域ＭＴ側に位置している。折り曲げ領域ＢＡが折り曲げられた状態において、第１回路基板３及び第２回路基板４は、表示パネル２と対向するように、表示パネル２の下方に配置される。

　図２は、表示装置１の回路構成を示す平面図である。　
　図２に示すように、表示装置１は、アクティブマトリクス型の表示パネル２を備えている。表示パネル２は、絶縁基板２１、絶縁基板２１の上に配置された複数の主画素ＰＸ、各種の配線、ゲートドライバＧＤ、及びソースドライバＳＤを有している。本実施形態において、ゲートドライバＧＤは第１ドライバとして機能し、ソースドライバＳＤは第２ドライバとして機能している。

　各々の主画素ＰＸは、複数色の画素ＳＰを有している。本実施形態において、主画素ＰＸは、第１色を呈する第１画素ＳＰＲ、第２色を呈する第２画素ＳＰＧ、及び第３色を呈する第３画素ＳＰＢの３種類の画素を含んでいる。ここでは、第１色は赤色であり、第２色は緑色であり、第３色は青色である。複数の画素ＳＰは、表示領域ＤＡにて第１方向Ｘ及び第２方向Ｙにマトリクス状に配置されている。

　画素ＳＰは、発光素子（マイクロＬＥＤ）と、発光素子に駆動電流を供給し発光素子を駆動するための画素回路と、を含んでいる。上記画素回路は、後述する駆動トランジスタ及び各種のスイッチング素子などを含んでいる。ここで、本実施形態において、主画素ＰＸ、及び画素ＳＰの用語で説明したが、主画素ＰＸを画素と言い換えることが可能である。この場合、画素ＳＰは副画素である。

　上記各種の配線は、表示領域ＤＡにて延在し、非表示領域ＮＤＡに引き出されている。図２には、各種の配線の一部として、複数本のゲート線ＳＳＧと、複数本のソース線ＶＬと、を例示している。各々のゲート線ＳＳＧは、第１方向Ｘに並んだ複数の画素ＳＰで共用されている。各々のソース線ＶＬは、第２方向Ｙに並んだ複数の画素ＳＰで共用されている。

　ゲートドライバＧＤ及びソースドライバＳＤは、非表示領域ＮＤＡに位置している。表示領域ＤＡにおいて、ゲート線ＳＳＧ及びソース線ＶＬは、画素ＳＰに接続されている。ゲート線ＳＳＧは、非表示領域ＮＤＡにてゲートドライバＧＤに接続されている。ソース線ＶＬは、非表示領域ＮＤＡにてソースドライバＳＤに接続されている。　
　ゲートドライバＧＤ及びソースドライバＳＤには、パネルドライバ５から各種の信号や電圧が与えられる。

　図３は、上記表示装置１を示す断面図である。ここでは、上記のマイクロＬＥＤと称される微小な発光ダイオードが発光素子として画素電極上に実装された例について説明する。図３においては、表示領域ＤＡ及び非表示領域ＮＤＡについて主に示している。なお、非表示領域ＮＤＡは、折り曲げられる折り曲げ領域ＢＡと、端子領域ＭＴと、を含んでいる。

　図３に示すように、表示パネル２のアレイ基板ＡＲは、絶縁基板２１を備えている。絶縁基板２１としては、主に、石英、無アルカリガラス等のガラス基板、またはポリイミド等の樹脂基板を用いることができる。絶縁基板２１の材質は、ＴＦＴ（Thin Film Transistor）を製造する際の処理温度に耐える材質であればよい。絶縁基板２１が可撓性を有する樹脂基板である場合、表示装置１をシートディスプレイとして構成することができる。樹脂基板としては、ポリイミドに限らず、他の樹脂材料を用いてもよい。なお、絶縁基板２１にポリイミドなどを用いる場合、絶縁基板２１を有機絶縁層又は樹脂層と称した方が適当な場合があり得る。

　絶縁基板２１上には、三層積層構造のアンダーコート層２２が設けられている。アンダーコート層２２は、シリコン酸化物（ＳｉＯ２）で形成された第１層２２ａ、シリコン窒化物（ＳｉＮ）で形成された第２層２２ｂ、及びシリコン酸化物（ＳｉＯ２）で形成された第３層２２ｃを有している。最下層の第１層２２ａは基材である絶縁基板２１との密着性向上のため、中間層の第２層２２ｂは外部からの水分及び不純物のブロック膜として、最上層の第３層２２ｃは第２層２２ｂ中に含有する水素原子が後述する半導体層ＳＣ側に拡散しないようにするブロック層として、それぞれ設けられている。なお、アンダーコート層２２は、この構造に限定されるものではない。アンダーコート層２２は、更に積層があってもよいし、単層構造あるいは二層構造であってもよい。例えば、絶縁基板２１がガラスである場合、シリコン窒化膜は比較的密着性がよいため、当該絶縁基板２１上に直接シリコン窒化膜を形成しても構わない。

　遮光層２３は、絶縁基板２１の上に配置されている。遮光層２３の位置は、後にＴＦＴを形成する箇所に合わせられている。本実施形態において、遮光層２３は、金属で形成されている。但し、遮光層２３は、黒色層など、遮光性を有する材料で形成されていればよい。また、本実施形態において、遮光層２３は、第１層２２ａの上に設けられ、第２層２２ｂで覆われている。なお、本実施形態と異なり、遮光層２３は、絶縁基板２１の上に設けられ、第１層２２ａで覆われていてもよい。遮光層２３によれば、ＴＦＴのチャネル層の裏面への光の侵入を抑制することができるため、絶縁基板２１側から入射され得る光に起因したＴＦＴ特性の変化を抑制することが可能である。また、遮光層２３を導電層で形成した場合には、当該遮光層２３に所定の電位を与えることで、ＴＦＴにバックゲート効果を付与することが可能である。

　上記したアンダーコート層２２上には、駆動トランジスタＤＲＴなどの薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）が形成されている。ＴＦＴとしては半導体層ＳＣにポリシリコンを利用するポリシリコンＴＦＴを例としている。本実施形態において、低温ポリシリコンを利用して半導体層ＳＣが形成されている。ここでは、駆動トランジスタＤＲＴは、Ｐチャネル型のＴＦＴ（ＰｃｈＴＦＴ）である。ＰｃｈＴＦＴの半導体層ＳＣは、第１領域と、第２領域と、第１領域及び第２領域の間のチャネル領域と、チャネル領域及び第１領域の間並びにチャネル領域及び第２領域の間にそれぞれ設けられた低濃度不純物領域と、を有している。第１及び第２領域の一方がソース領域として機能し、第１及び第２領域の他方がドレイン領域として機能している。なお、アレイ基板ＡＲは、ＰｃｈＴＦＴだけではなくＮチャネル型のＴＦＴ（ＮｃｈＴＦＴ）を含んでいてもよい。その場合、ＮｃｈＴＦＴとＰｃｈＴＦＴを同時に形成してもよい。また、半導体層ＳＣは、アモルファスシリコン、酸化物半導体など、ポリシリコン以外の半導体を利用してもよい。

　ゲート絶縁膜ＧＩはシリコン酸化膜を用い、ゲート電極ＧＥはＭｏＷ（モリブデン・タングステン）で形成されている。なお、ゲート電極ＧＥなど、ゲート絶縁膜ＧＩの上に形成される配線や電極を、１ｓｔ配線、又は１ｓｔメタルと称する場合がある。ゲート電極ＧＥは、ＴＦＴのゲート電極としての機能に加え、後述する保持容量電極としての機能も有している。ここではトップゲート型のＴＦＴを例として説明しているが、ＴＦＴはボトムゲート型のＴＦＴであってもよい。

　ゲート絶縁膜ＧＩ及びゲート電極ＧＥの上には、層間絶縁膜２４が設けられている。層間絶縁膜２４は、ゲート絶縁膜ＧＩ及びゲート電極ＧＥの上に、例えば、シリコン窒化膜及びシリコン酸化膜を順に積層して構成されている。ゲート絶縁膜ＧＩ及び層間絶縁膜２４は、折り曲げ領域ＢＡに設けられていない。そのため、折り曲げ領域ＢＡを含む絶縁基板２１上の全領域に、ゲート絶縁膜ＧＩ及び層間絶縁膜２４を形成した後、ゲート絶縁膜ＧＩ及び層間絶縁膜２４にパターニングを行って、ゲート絶縁膜ＧＩ及び層間絶縁膜２４のうち少なくとも折り曲げ領域ＢＡに相当する箇所を除去している。更に、層間絶縁膜２４などの除去によってアンダーコート層２２が露出するため、当該アンダーコート層２２についてもパターニングを行って折り曲げ領域ＢＡに相当する箇所を除去している。アンダーコート層２２を除去した後には、絶縁基板２１を構成する例えばポリイミドが露出する。なお、アンダーコート層２２のエッチングを通じて、絶縁基板２１の上面が一部浸食された膜減りを生ずる場合がある。

　この場合、層間絶縁膜２４の端部における段差部分及びアンダーコート層２２の端部における段差部分のそれぞれの下層に図示しない配線パターンを形成しておいても良い。これによれば、引き回し配線ＬＬが段差部分を横切って形成される際に、引き回し配線ＬＬは配線パターンの上を通る。層間絶縁膜２４とアンダーコート層２２との間にはゲート絶縁膜ＧＩがあり、アンダーコート層２２と絶縁基板２１との間には例えば遮光層２３があるので、それらの層を利用して配線パターンを形成することができる。

　層間絶縁膜２４の上に、第１電極Ｅ１、第２電極Ｅ２、及び引き回し配線ＬＬが設けられている。第１電極Ｅ１、第２電極Ｅ２、及び引き回し配線ＬＬは、それぞれ三層積層構造（Ｔｉ系／Ａｌ系／Ｔｉ系）が採用され、Ｔｉ（チタン）、Ｔｉを含む合金などＴｉを主成分とする金属材料からなる下層と、Ａｌ（アルミニウム）、Ａｌを含む合金などＡｌを主成分とする金属材料からなる中間層と、Ｔｉ、Ｔｉを含む合金などＴｉを主成分とする金属材料からなる上層と、を有している。なお、第１電極Ｅ１など、層間絶縁膜２４の上に形成される配線や電極を、２ｎｄ配線、又は２ｎｄメタルと称する場合がある。

　第１電極Ｅ１は半導体層ＳＣの第１領域に接続され、第２電極Ｅ２は半導体層ＳＣの第２領域に接続されている。例えば、半導体層ＳＣの第１領域がソース領域として機能する場合、第１電極Ｅ１はソース電極であり、第２電極Ｅ２はドレイン電極である。第１電極Ｅ１は、層間絶縁膜２４、及びＴＦＴのゲート電極（保持容量電極）ＧＥとともに保持容量Ｃｓを形成している。引き回し配線ＬＬは、絶縁基板２１の周縁の端部まで延在され、第１回路基板３やパネルドライバ（駆動ＩＣ）５を接続する端子を形成する。

　なお、引き回し配線ＬＬは、折り曲げ領域ＢＡを横切って端子部に到達するように形成されるため、層間絶縁膜２４及びアンダーコート層２２の段差を横切る。上記したように段差部分には遮光層２３による配線パターンが形成されているため、引き回し配線ＬＬが段差の凹部で段切れを生じたとしても、下の配線パターンにコンタクトすることで導通を維持することが可能である。

　平坦化膜２５は、層間絶縁膜２４、第１電極Ｅ１、第２電極Ｅ２、及び引き回し配線ＬＬの上に形成され、ＴＦＴ及び引き回し配線ＬＬを覆っている。平坦化膜２５としては感光性アクリル等の有機絶縁材料が多く用いられる。平坦化膜２５は、ＣＶＤ（chemical-vapor deposition）等により形成される無機絶縁材料に比べ、配線段差のカバレッジ性や、表面の平坦性に優れている。

　平坦化膜２５は、画素コンタクト部及び周辺領域では除去される。平坦化膜２５の上に、導電層２６が設けられている。導電層２６は、酸化物導電層として、例えばＩＴＯ（インジウムスズ酸化物）で形成されている。導電層２６は、例えば、平坦化膜２５の除去により第１電極Ｅ１及び引き回し配線ＬＬが露出した箇所を被覆する導電層２６ａを含んでいる。導電層２６ａは、製造工程で第１電極Ｅ１や引き回し配線ＬＬの露出部がダメージを負わないようにバリア膜として設けることを目的の一つとしている。平坦化膜２５及び導電層２６は、絶縁層２７で被覆されている。例えば、絶縁層２７はシリコン窒化膜で形成されている。

　絶縁層２７の上に、画素電極２８が形成されている。画素電極２８は、絶縁層２７の開口を介して導電層２６ａにコンタクトし、第１電極Ｅ１に電気的に接続されている。ここでは、画素電極２８は、発光素子３０を実装するための接続端子となる。画素電極２８は、単一の導電層、又は二層以上の導電層を含む積層体で形成されている。本実施形態において、画素電極２８は、二層積層構造（Ａｌ系／Ｍｏ系）が採用され、Ｍｏ、Ｍｏを含む合金などＭｏを主成分とする金属材料からなる下層と、Ａｌ、Ａｌを含む合金などＡｌを主成分とする金属材料からなる上層と、を有している。なお、上記導電層２６は、端子部の表面を形成する導電層２６ｃを含んでいる。

　絶縁層２７及び画素電極２８の上に絶縁層２９が設けられている。絶縁層２９は、例えばシリコン窒化物で形成されている。絶縁層２９は、画素電極２８の端部等を絶縁すると共に、画素電極２８の表面の一部に発光素子（マイクロＬＥＤ）３０を実装するための開口を有している。絶縁層２９の開口の大きさは、発光素子３０の実装工程における実装ずれ量等を考慮し、発光素子３０よりも一回り大きめの開口とする。例えば発光素子３０が実質的に１０μｍ×１０μｍの実装面積である場合、上記開口は実質的に２０μｍ×２０μｍは確保されることが好ましい。

　表示領域ＤＡにおいて、アレイ基板ＡＲの上に、発光素子３０が実装される。発光素子３０は、第１電極としての陽極ＡＮと、第２電極としての陰極ＣＡと、光を放出する発光層ＬＩと、を有している。発光素子３０は、Ｒ、Ｇ、Ｂの発光色を有するものがそれぞれ用意されており、対応する画素電極２８に陽極側端子が接触し固定されている。発光素子３０の陽極ＡＮと画素電極２８との間の接合は、両者の間で良好な導通が確保でき、かつ、アレイ基板ＡＲの形成物を破損しないものであれば特に限定されない。例えば低温溶融のはんだ材料を用いたリフロー工程や、導電ペーストを介して発光素子３０をアレイ基板ＡＲ上に載せた後に焼成結合する等の手法、あるいは画素電極２８の表面と、発光素子の陽極ＡＮとに同系材料を用い、超音波接合等の固相接合の手法を採用することができる。

　発光素子３０は、画素電極２８に電気的に接続されている陽極ＡＮの反対側に陰極ＣＡを有している。画素電極２８及び絶縁層２９の上には、発光素子３０が実装された後、素子絶縁層３１が設けられている。素子絶縁層３１は、絶縁層２９の上で、発光素子３０の間の空隙部に充填された樹脂材料で形成されている。素子絶縁層３１は、発光素子３０のうち陰極ＣＡの表面を露出させている。

　対向電極３２は、少なくとも表示領域ＤＡに位置し、全ての画素の発光素子３０を覆っている。対向電極３２は、全ての陰極ＣＡの対向電極３２側の表面と素子絶縁層３１の上に配置され、全ての陰極ＣＡに接触し、全ての陰極ＣＡと電気的に接続されている。対向電極３２は、全ての画素で共用されている。対向電極３２は、表示領域ＤＡの外側に設けられた陰極コンタクト部でアレイ基板ＡＲ側に設けられた配線（後述する第２電源線４２）と接続されている。そのため、対向電極３２は、第２電源線４２の電位と同一の定電位に保持され、第２電源線４２と全ての発光素子３０の陰極ＣＡとを電気的に接続している。

　対向電極３２は、発光素子３０からの出射光を取り出すために、透明電極として形成する必要があり、透明導電材料として例えばＩＴＯを用いて形成される。なお、ＩＴＯで形成される上記導電層２６を１ｓｔＩＴＯと称する場合があり、ＩＴＯで形成される対向電極３２を２ｎｄＩＴＯと称する場合がある。

　一方、発光素子３０の側壁部分が保護膜等で絶縁されている場合は、必ずしも樹脂材料等で間隙を充填する必要はなく、樹脂材料は、陽極ＡＮと、陽極ＡＮから露出した画素電極２８の表面とを少なくとも絶縁できればよい。この場合、図４に示すように発光素子３０の陰極ＣＡまで達しないような膜厚で素子絶縁層３１を形成し、続けて上記対向電極３２を形成する。対向電極３２が形成される表面には発光素子３０の実装に伴う凹凸の一部が残存しているが、対向電極３２を形成する材料が段切れすることなく連続的に覆うことができればよい。

　上記のように、アレイ基板ＡＲは、絶縁基板２１から対向電極３２までの構造を有している。本実施形態に係る発光素子３０を表示素子として用いる表示装置１は、例えば以上のように構成されている。なお、必要に応じて、対向電極３２の上にカバーガラスなどのカバー部材やタッチパネル基板等が設けられてもよい。このカバー部材やタッチパネル基板は、表示装置１との空隙を埋めるために樹脂等を用いた充填剤を介して設けられてもよい。

　次に、図５を参照して、表示装置１の回路構成について説明する。図５は、表示装置１の構成の一例について説明するための回路図である。上記した複数の画素ＳＰは、同様に構成されている。そこで、図５においては、複数の画素ＳＰのうちの１つの画素ＳＰを代表して説明する。

　図５に示すように、ゲートドライバＧＤは、複数のゲート線ＳＳＧに制御信号ＳＧを与えるように構成されている。画素ＳＰは、発光素子３０と、発光素子３０に駆動電流を供給する画素回路ＰＣと、を有している。画素回路ＰＣは、図３に示した画素電極２８に電気的に接続されている。画素回路ＰＣは、複数の素子として、駆動トランジスタＤＲＴ、画素スイッチＳＳＴ、及び保持容量Ｃｓを含んでいる。図５において、駆動トランジスタＤＲＴはＰｃｈＴＦＴであり、画素スイッチＳＳＴはＮｃｈＴＦＴである。

　なお、画素スイッチＳＳＴは、トランジスタで構成されていなくともよい。画素スイッチＳＳＴは、オンオフが切替えられるスイッチとして機能するものであればよい。　
　以下の説明においては、トランジスタのソース電極及びドレイン電極の一方を第１電極、他方を第２電極とする。また、容量素子の一方の電極を第１電極、他方の電極を第２電極とする。

　駆動トランジスタＤＲＴ、画素電極２８（図３）、及び発光素子３０は、第１電源線４１と第２電源線４２との間で直列に接続されている。第１電源線４１は定電位に保持され、第２電源線４２は第１電源線４１の電位と異なる定電位に保持されている。本実施形態において、第１電源線４１の電位ＰＶＤＤは、第２電源線４２の電位ＰＶＳＳより高い。

　駆動トランジスタＤＲＴは、第１電源線４１に接続された第１電極Ｅ１と、発光素子３０（図３の陽極ＡＮ）に接続された第２電極Ｅ２と、ゲート電極ＧＥと、を有している。駆動トランジスタＤＲＴは、発光素子３０への電流値を制御するように構成されている。　
　発光素子３０は、駆動トランジスタＤＲＴの第２電極Ｅ２と、第２電源線４２との間に接続されている。

　画素スイッチＳＳＴは、複数のソース線ＶＬのうち対応するソース線ＶＬと駆動トランジスタＤＲＴのゲート電極ＧＥとの間に接続されている。画素スイッチＳＳＴのゲート電極は、複数のゲート線ＳＳＧのうち対応するゲート線ＳＳＧに接続されている。画素スイッチＳＳＴは、対応するゲート線ＳＳＧを介して与えられる制御信号ＳＧによりオン状態又はオフ状態に切替えられる。本実施形態において、画素スイッチＳＳＴは、ロウ（Ｌ）レベルの制御信号ＳＧによりオフ状態に維持され、ハイ（Ｈ）レベルの制御信号ＳＧによりオン状態に切替えられる。

　保持容量Ｃｓは、駆動トランジスタＤＲＴのゲート電極ＧＥに接続されている。本実施形態において、保持容量Ｃｓは、駆動トランジスタＤＲＴのゲート電極ＧＥと第１電極（ソース電極）Ｅ１との間に接続されている。　
　画素スイッチＳＳＴがオン状態に切替えられることで、ソース線ＶＬから画素スイッチＳＳＴを介してゲート電極ＧＥに階調電圧（画像信号）ＶＧ書き込まれ、かつ、保持容量Ｃｓに階調電圧ＶＧが保持される。これにより、駆動トランジスタＤＲＴを流れる電流量は調整される。

　なお、駆動トランジスタＤＲＴがＮｃｈＴＦＴであってもよく、この場合、保持容量Ｃｓは、駆動トランジスタＤＲＴのゲート電極ＧＥと第２電極（ソース電極）Ｅ２との間に接続されていればよい。　
　又は、駆動トランジスタＤＲＴがＮｃｈＴＦＴである場合、本実施形態とは逆向きに、発光素子３０に電流が流れるように構成されていればよい。

　なお、図５において説明した回路構成は一例であり、上記した駆動トランジスタＤＲＴ、画素スイッチＳＳＴ、及び保持容量Ｃｓを含むものであれば、表示装置１の回路構成は他の構成であっても構わない。例えば図５において説明した回路構成に他の構成が追加されても構わない。

　次に、本実施形態に係るソースドライバＳＤの構成について説明する。図６は、表示装置１のソースドライバＳＤの構成を示す回路図である。　
　図６に示すように、ソースドライバＳＤは、制御回路５０と、駆動回路６０と、を備えている。制御回路５０は、第１階調電源５１と、第２階調電源５２と、選択回路５３と、階調電圧生成回路５４と、を有している。第１階調電源５１は、第１基準電圧Ｖ１を出力するように構成されている。第２階調電源５２は、第１基準電圧Ｖ１と異なる第２基準電圧Ｖ２を出力するように構成されている。

　選択回路５３は、マルチプレクサで構成されている。選択回路５３には、第１階調電源５１から第１基準電圧Ｖ１が入力され、第２階調電源５２から第２基準電圧Ｖ２が入力され、さらに選択信号（階調電圧選択信号）ＳＥが入力される。選択回路５３は、選択信号ＳＥに基づいて、第１基準電圧Ｖ１又は第２基準電圧Ｖ２を出力するように構成されている。本実施形態において、第２基準電圧Ｖ２の値は、第１基準電圧Ｖ１の値より相対的に低い。

　階調電圧生成回路５４は、複数の抵抗が直列に接続された分圧回路で構成されている。階調電圧生成回路５４には、選択回路５３から第１基準電圧Ｖ１又は第２基準電圧Ｖ２が入力される。階調電圧生成回路５４は、選択回路５３から入力された第１基準電圧Ｖ１に基づいて第１系統の複数の階調電圧ＶＧ１を生成し、又は選択回路５３から入力された第２基準電圧Ｖ２に基づいて第２系統の複数の階調電圧ＶＧ２を生成するように構成されている。　
　制御回路５０は、単個の階調電圧生成回路５４を有している。そのため、制御回路５０が複数の階調電圧生成回路５４を有している場合と比較し、制御回路５０の小型化を図ることができる。

　上記のように、制御回路５０は、第１系統の複数の階調電圧ＶＧ１又は第２系統の複数の階調電圧ＶＧ２を出力するように構成されている。ここで、第１系統及び第２系統の各々の複数の階調電圧ＶＧ１，ＶＧ２は、２^ｎ階調のアナログ信号である。上記ｎは、自然数である。本実施形態において、ｎ＝８であり、階調電圧ＶＧ１，ＶＧ２は、２５６階調のアナログ信号である。

　駆動回路６０は、順序回路６１と、ラインメモリ６２と、データ変換部６３と、を有している。　
　順序回路６１は、直列に接続された複数のシフトレジスタで構成されている。順序回路６１には、画像データＩＤが入力される。ここで、画像データＩＤは、ｎビットのデジタル信号である。本実施形態において、ｎ＝８であるため、画像データＩＤは、８ビットのデジタル信号である。順序回路６１に入力された画像データＩＤは、シフトレジスタからラインメモリ６２順に出力される。

　ラインメモリ６２は、複数のラッチ回路で構成されている。ラインメモリ６２は、順序回路６１に入力された１ライン分（１行分又は１水平走査期間分）の画像データＩＤを記憶するように構成されている。　
　データ変換部６３は、Ｄ－Ａコンバータ（Digital to Analog Converter）で構成されている。データ変換部６３には、ラインメモリ６２から画像データＩＤが入力され、制御回路５０から第１系統又は第２系統の複数の階調電圧ＶＧ１，ＶＧ２が入力される。データ変換部６３は、画像データＩＤの階調値に対応する階調電圧を、入力されている系統の複数の階調電圧ＶＧ１（又は複数の階調電圧ＶＧ２）から選択し、対応するソース線ＶＬに与えるように構成されている。

　上記のことから、駆動回路６０は、画像データＩＤが入力され、制御回路５０より第１系統又は第２系統の複数の階調電圧ＶＧ１，ＶＧ２がさらに入力され、画像データＩＤの階調値に対応する階調電圧を、入力されている系統の複数の階調電圧ＶＧ１（又は複数の階調電圧ＶＧ２）から選択し、対応するソース線ＶＬに与えるように構成されている。

　そして、ソースドライバＳＤは、入力される画像データＩＤの階調値に対応する階調電圧を、第１系統の複数の階調電圧ＶＧ１及び第２系統の複数の階調電圧ＶＧ２の一方から選択し、複数のソース線ＶＬのうち対応するソース線ＶＬに与えるように構成されている。

　画像データＩＤの全階調領域のうち少なくとも一部の階調領域において、同一階調値毎に、第２系統の対応する階調電圧ＶＧ２の値は、第１系統の対応する階調電圧ＶＧ１の値と相対的に異なっている。　
　本実施形態において、画像データＩＤの全階調領域において、同一階調値毎に、第２系統の対応する階調電圧ＶＧ２の値は、第１系統の対応する階調電圧ＶＧ１の値と相対的に異なっている。詳しくは、画像データＩＤの全階調領域において、同一階調値毎に、第２系統の対応する階調電圧ＶＧ２の値は、第１系統の対応する階調電圧ＶＧ１の値より相対的に低い。例えば、階調電圧ＶＧ１の値は標準の値であり、階調電圧ＶＧ２の値は標準より低い値である。

　次に、表示装置１の表示動作について説明する。図７は、表示装置１の表示動作の一例を示すタイミングチャートである。図中、第２系統の階調電圧ＶＧ２を利用してする発光素子３０が発光する期間にはドットパターンを付している。　
　図７並びに図５及び図６に示すように、１フレーム期間Ｐｆは、複数のサブフレーム期間Ｐｓｆを有している。本実施形態において、１フレーム期間Ｐｆは、サブフレーム期間Ｐｓｆ１、サブフレーム期間Ｐｓｆ２、及びサブフレーム期間Ｐｓｆ３の３つのサブフレーム期間を有している。但し、１フレーム期間Ｐｆは、２つのサブフレーム期間Ｐｓｆを有していてもよく、４つ以上のサブフレーム期間Ｐｓｆを有していてもよい。

　１フレーム期間Ｐｆの複数のサブフレーム期間Ｐｓｆは、２種類以上の時間期間のうちの何れかの時間期間を有している。本実施形態において、サブフレーム期間Ｐｓｆ１及びサブフレーム期間Ｐｓｆ２は、同一の時間期間を有し、サブフレーム期間Ｐｓｆ３は、サブフレーム期間Ｐｓｆ１及びサブフレーム期間Ｐｓｆ２の各々の時間期間の２倍の時間期間を有している。但し、１フレーム期間Ｐｆの複数のサブフレーム期間Ｐｓｆ間における時間期間の関係は、上記の例に限らず、種々変形可能である。例えば、１フレーム期間Ｐｆの複数のサブフレーム期間Ｐｓｆは、互いに同一の時間期間を有していてもよい。

　１フレーム期間Ｐｆのサブフレーム期間Ｐｓｆ１において、選択信号ＳＥはロウ（Ｌ）レベルである。選択回路５３は、第２基準電圧Ｖ２を選択し、第２系統の複数の階調電圧ＶＧ２を生成する。ゲートドライバＧＤは、複数のゲート線ＳＳＧに制御信号ＳＧを順に与え、ソースドライバＳＤは、画像データＩＤの階調値に対応する階調電圧を、第２系統の複数の階調電圧ＶＧ２から選択し、ソース線ＶＬに与える。

　ソース線ＶＬから画素スイッチＳＳＴを介してゲート電極ＧＥに階調電圧ＶＧ２が書き込まれ、かつ、保持容量Ｃｓに階調電圧ＶＧ２が保持される。これにより、駆動トランジスタＤＲＴを流れる電流量は調整される。階調電圧ＶＧ２に基づいて決定される電流値に従って発光素子３０に電流Ｉが流れることにより、発光素子３０が発光（点灯）する。言い換えると、上記書込み動作によって書込まれた駆動トランジスタＤＲＴのゲート電極ＧＥの電位に応じた電流Ｉが、駆動トランジスタＤＲＴを通り、発光素子３０に流れ、発光素子３０が発光する。

　画素ＳＰに階調電圧ＶＧ２を与えることで、階調電圧ＶＧ１を与えた場合と比較して、サブフレーム期間Ｐｓｆ１における表示画像の輝度レベルを低くすることができる。例えば、コントラスト比を高くすることができる。　
　サブフレーム期間Ｐｓｆ１の一部を黒表示期間に置き換える必要はない。そのため、画素ＳＰに階調電圧ＶＧ１を与え、サブフレーム期間Ｐｓｆ１の一部を黒表示期間に置き換える場合と比較して、画素ＳＰの開口率が低くなる事態を回避することができる。さらに、黒表示期間に置き換えるための駆動の追加を回避することができる。上記のことから、表示品位の向上に寄与することができる。

　サブフレーム期間Ｐｓｆ１に続くサブフレーム期間Ｐｓｆ２において、選択信号ＳＥはハイ（Ｈ）レベルに切替わる。選択回路５３は、第１基準電圧Ｖ１を選択し、第１系統の複数の階調電圧ＶＧ１を生成する。ゲートドライバＧＤは、複数のゲート線ＳＳＧに制御信号ＳＧを順に与え、ソースドライバＳＤは、画像データＩＤの階調値に対応する階調電圧を、第１系統の複数の階調電圧ＶＧ１から選択し、ソース線ＶＬに与える。この場合、階調電圧ＶＧ１に応じた電流Ｉが発光素子３０に流れ、発光素子３０が発光する。

　サブフレーム期間Ｐｓｆ２に続くサブフレーム期間Ｐｓｆ３において、選択信号ＳＥはＨレベルに維持されている。選択回路５３は、第２基準電圧Ｖ２を選択し、第２系統の複数の階調電圧ＶＧ２を生成する。ゲートドライバＧＤは、複数のゲート線ＳＳＧに制御信号ＳＧを順に与え、ソースドライバＳＤは、画像データＩＤの階調値に対応する階調電圧を、第１系統の複数の階調電圧ＶＧ１から選択し、ソース線ＶＬに与える。　
　表示装置１の表示動作は、上述したように行われる。

　なお、第２系統の階調電圧ＶＧ２を利用する期間は、サブフレーム期間Ｐｓｆ１ではなく、サブフレーム期間Ｐｓｆ２又はサブフレーム期間Ｐｓｆ３であってもよい。すなわち、第２系統の階調電圧ＶＧ２を利用する期間は、サブフレーム期間Ｐｓｆ１，Ｐｓｆ２，Ｐｓｆ３の何れか１つのサブフレーム期間であってもよい。又は、第２系統の階調電圧ＶＧ２を利用する期間は、サブフレーム期間Ｐｓｆ１，Ｐｓｆ２，Ｐｓｆ３の何れか２つのサブフレーム期間であってもよい。

　第１系統の階調電圧ＶＧ１を利用する期間や、第２系統の階調電圧ＶＧ２を利用する期間に関連し、１フレームの動作は、次のように行われるものであればよい。　
　１フレーム期間Ｐｆの１以上のサブフレーム期間Ｐｓｆの各々において、ゲートドライバＧＤは、複数のゲート線ＳＳＧに制御信号ＳＧを与え、ソースドライバＳＤは、画像データＩＤの階調値に対応する階調電圧を、第１系統の複数の階調電圧ＶＧ１から選択し、対応するソース線ＶＬに与える。　
　上記１フレーム期間Ｐｆの残りのサブフレーム期間Ｐｓｆである少なくとも１サブフレーム期間の各々において、ゲートドライバＧＤは、複数のゲート線ＳＳＧに制御信号ＳＧを与え、ソースドライバＳＤは、画像データＩＤの階調値に対応する階調電圧を、第２系統の複数の階調電圧ＶＧ２から選択し、対応するソース線ＶＬに与える。

　上記のように構成された第１の実施形態に係る表示装置１によれば、１フレーム期間Ｐｆの所望のサブフレーム期間Ｐｓｆに、階調電圧ＶＧ１と異なる階調電圧ＶＧ２を利用して画素ＳＰを駆動することができる。階調電圧ＶＧ１より階調電圧ＶＧ２の電圧レベルを相対的に低くすることにより、相対的に輝度レベルの低いサブフレーム期間Ｐｓｆを、１フレーム期間Ｐｆに設けることができる。そのため、低階調の画像であっても良好に表示することができる。　
　上記のことから、表示品位に優れた表示装置１を得ることができる。

　（第２の実施形態）
　次に、第２の実施形態について説明する、図８は、本第２の実施形態に係る表示装置１のソースドライバＳＤの構成を示す回路図である。本第２の実施形態に係る表示装置１は、ソースドライバＳＤ（制御回路５０）の構成に関して、上記第１の実施形態と相違している。

　図８に示すように、ソースドライバＳＤは、制御回路５０と、駆動回路６０と、を備えている。制御回路５０は、第１階調電圧生成回路５５と、第２階調電圧生成回路５６と、選択回路５３と、を有している。　
　第１階調電圧生成回路５５及び第２階調電圧生成回路５６の各々は、複数の抵抗が直列に接続された分圧回路で構成されている。第１階調電圧生成回路５５は、第１系統の複数の階調電圧ＶＧ１を生成し、出力するように構成されている。第２階調電圧生成回路５６は、第２系統の複数の階調電圧ＶＧ２を生成し、出力するように構成されている。

　選択回路５３は、マルチプレクサで構成されている。選択回路５３には、第１階調電圧生成回路５５から第１系統の複数の階調電圧ＶＧ１が入力され、第２階調電圧生成回路５６から第２系統の複数の階調電圧ＶＧ２が入力され、さらに選択信号ＳＥが入力される。選択回路５３は、選択信号ＳＥに基づいて、第１系統の複数の階調電圧ＶＧ１又は第２系統の複数の階調電圧ＶＧ２を出力するように構成されている。

　上記のように構成された第２の実施形態に係る表示装置１においても、上記第１の実施形態と同様の効果を得ることができる。階調電圧ＶＧ１を生成する第１階調電圧生成回路５５と、階調電圧ＶＧ２を生成する第２階調電圧生成回路５６とは、物理的に独立している。選択回路５３に階調電圧ＶＧ１及び階調電圧ＶＧ２を入力することができる。そのため、上記第１の実施形態と比較し、精度の高い階調電圧ＶＧ１，ＶＧ２の電圧値を得ることができる。　
　上記のことから、表示品位に優れた表示装置１を得ることができる。

　本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

　例えば、上述したように、画像データＩＤの全階調領域のうち少なくとも一部の階調領域において、同一階調値毎に、第２系統の対応する階調電圧ＶＧ２の値は、第１系統の対応する階調電圧ＶＧ１の値と相対的に異なっていてもよい。　
　一例を挙げると、画像データＩＤの全階調領域のうち少なくとも低階調領域において、同一階調値毎に、第２系統の対応する階調電圧ＶＧ２の値は、第１系統の対応する階調電圧ＶＧ１の値より相対的に低くともよい。　
　画像データＩＤの低階調領域としては、下位３ビットの画像データＩＤを挙げることができる。ｎ＝８である場合、上位５ビットの画像データＩＤにおいて、同一階調値毎に、第２系統の対応する階調電圧ＶＧ２の値は、第１系統の対応する階調電圧ＶＧ１の値と同一であってもよい。

　上記の実施形態においては、発光素子としてマイクロＬＥＤを用いたマイクロＬＥＤ表示装置について主に説明した。しかしながら、上記実施形態は、発光素子として有機エレクトロルミネッセンス（ＥＬ）素子を用いた有機ＥＬ表示装置等、他の表示装置に適用してもよい。

Claims

　行方向及び列方向に配置された複数の画素と、
　複数のゲート線であって、各々の前記ゲート線は前記行方向に並んだ複数の画素で共用される、前記複数のゲート線と、
　複数のソース線であって、各々の前記ソース線は前記列方向に並んだ複数の画素で共用される、前記複数のソース線と、
　前記複数のゲート線に制御信号を与える第１ドライバと、
　入力される画像データの階調値に対応する階調電圧を、第１系統の複数の階調電圧及び第２系統の複数の階調電圧の一方から選択し、前記複数のソース線のうち対応する前記ソース線に与える第２ドライバと、を備え、
　前記画像データの全階調領域のうち少なくとも一部の階調領域において、同一階調値毎に、前記第２系統の対応する前記階調電圧の値は、前記第１系統の対応する前記階調電圧の値と相対的に異なる、表示装置。
　第１電源線と、
　第２電源線と、をさらに備え、
　各々の前記画素は、
　　前記第１電源線と前記第２電源線との間で直列に接続された駆動トランジスタ及び発光素子と、
　　前記複数のソース線のうち対応する前記ソース線と前記駆動トランジスタのゲート電極との間に接続され、前記複数のゲート線のうち対応するゲート線を介して与えられる前記制御信号によりオン状態又はオフ状態に切替えられる画素スイッチと、
　　前記ゲート電極に接続された保持容量と、を有する、請求項１に記載の表示装置。
　前記発光素子は、マイクロ発光ダイオードである、請求項２に記載の表示装置。
　前記画像データの全階調領域のうち少なくとも低階調領域において、同一階調値毎に、前記第２系統の対応する前記階調電圧の値は、前記第１系統の対応する前記階調電圧の値より相対的に低い、請求項３に記載の表示装置。
　前記画像データの全階調領域のうち少なくとも低階調領域において、同一階調値毎に、前記第２系統の対応する前記階調電圧の値は、前記第１系統の対応する前記階調電圧の値より相対的に低い、請求項２に記載の表示装置。
　前記画像データの全階調領域のうち少なくとも低階調領域において、同一階調値毎に、前記第２系統の対応する前記階調電圧の値は、前記第１系統の対応する前記階調電圧の値より相対的に低い、請求項１に記載の表示装置。
　１フレーム期間は、複数のサブフレーム期間を有し、
　前記１フレーム期間の１以上のサブフレーム期間の各々において、
　　前記第１ドライバは、前記複数のゲート線に前記制御信号を与え、
　　前記第２ドライバは、前記画像データの前記階調値に対応する前記階調電圧を、前記第１系統の前記複数の階調電圧から選択し、前記対応するソース線に与え、
　前記１フレーム期間の残りのサブフレーム期間である少なくとも１サブフレーム期間の各々において、
　　前記第１ドライバは、前記複数のゲート線に前記制御信号を与え、
　　前記第２ドライバは、前記画像データの前記階調値に対応する前記階調電圧を、前記第２系統の前記複数の階調電圧から選択し、前記対応するソース線に与える、請求項１に記載の表示装置。
　前記１フレーム期間の複数のサブフレーム期間は、２種類以上の時間期間のうちの何れかの時間期間を有する、請求項７に記載の表示装置。
　前記第２ドライバは、
　　前記第１系統の前記複数の階調電圧又は前記第２系統の前記複数の階調電圧を出力する制御回路と、
　　画像データが入力され、前記制御回路より前記第１系統又は前記第２系統の前記複数の階調電圧がさらに入力され、前記画像データの前記階調値に対応する前記階調電圧を、入力されている系統の前記複数の階調電圧から選択し、前記対応するソース線に与える駆動回路と、を有する、請求項１に記載の表示装置。
　前記制御回路は、
　　第１基準電圧を出力する第１階調電源と、
　　前記第１基準電圧と異なる第２基準電圧を出力する第２階調電源と、
　　前記第１基準電圧、前記第２基準電圧、及び選択信号が入力され、前記選択信号に基づいて前記前記第１基準電圧又は前記第２基準電圧を出力する選択回路と、
　　前記選択回路から入力された前記第１基準電圧に基づいて前記第１系統の前記複数の階調電圧を生成し、又は前記選択回路から入力された前記第２基準電圧に基づいて前記第２系統の前記複数の階調電圧を生成する階調電圧生成回路と、を有する、請求項９に記載の表示装置。
　前記制御回路は、
　　前記第１系統の前記複数の階調電圧を生成する第１階調電圧生成回路と、
　　前記第２系統の前記複数の階調電圧を生成する第２階調電圧生成回路と、
　　前記第１系統の前記複数の階調電圧、前記第２系統の前記複数の階調電圧、及び選択信号が入力され、前記選択信号に基づいて前記第１系統又は前記第２系統の前記複数の階調電圧を出力する選択回路と、を有する、請求項９に記載の表示装置。
　前記画像データは、ｎビットのデジタル信号であり、
　前記第１系統及び前記第２系統の各々の複数の階調電圧は、２^ｎ階調のアナログ信号であり、
　前記ｎは、自然数である、請求項１に記載の表示装置。