JP7106435B2 - 表示パネル、表示パネルの製造方法、及び基板 - Google Patents

表示パネル、表示パネルの製造方法、及び基板 Download PDF

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Description

本発明の実施形態は、表示パネル、表示パネルの製造方法、及び基板に関する。
表示パネルとして、自発光素子である発光ダイオード（ＬＥＤ：Light Emitting Diode）を用いたＬＥＤ表示パネルが知られている。近年では、より高精細な表示パネルとして、マイクロＬＥＤと称される微小な発光ダイオードをアレイ基板に実装した表示パネル（以下、マイクロＬＥＤ表示パネルと称する）が開発されている。
マイクロＬＥＤディスプレイは、従来の液晶ディスプレイや有機ＥＬディスプレイと異なり、表示領域に、チップ状の多数のマイクロＬＥＤが実装されて形成されるため、高精細化と大型化の両立が容易であり、次世代の表示パネルとして注目されている。
特開２０１８－１０３０９号公報 特開２００９－１５１０９８号公報 特開２０１８－４１７５２号公報
本実施形態は、リペアを容易に行うことが可能な表示パネル、表示パネルの製造方法、及び基板を提供する。
一実施形態に係る表示パネルは、
基板と、前記基板の上に設けられた第１絶縁層と、前記基板の上に設けられ表示領域に位置しそれぞれ複数色の副画素を含む複数の画素と、を備え、各々の前記副画素は、第１絶縁層で覆われた駆動トランジスタと、前記第１絶縁層の上に配置され、前記駆動トランジスタに電気的に接続され、前記駆動トランジスタから電流値が制御された信号が与えられる画素電極と、前記画素電極の上に実装され、前記画素電極に電気的に接続された第１電極を含む発光素子と、を有し、各々の前記画素は、前記第１絶縁層の上に配置され前記画素電極に間隔を置いて位置した実装電極を有し、前記複数の画素のうち第１画素において、前記実装電極は、電気的にフローティング状態にある。
また、一実施形態に係る表示パネルの製造方法は、
基板と、前記基板の上に設けられた第１絶縁層と、前記基板の上に設けられ表示領域に位置しそれぞれ複数色の副画素を含む複数の画素と、を備え、各々の前記副画素は、第１絶縁層で覆われた駆動トランジスタと、前記第１絶縁層の上に配置され、前記駆動トランジスタに電気的に接続され、前記駆動トランジスタから電流値が制御された信号が与えられる画素電極と、前記画素電極の上に実装され、前記画素電極に電気的に接続された第１電極を含む発光素子と、を有し、各々の前記画素は、前記第１絶縁層の上に配置され前記画素電極に間隔を置いて位置し電気的にフローティング状態にある実装電極を有する、パネルを用意し、前記パネルを用意した後、前記複数の発光素子に発光不良が生じているかどうか検査し、前記複数の画素のうち第１画素の前記複数の発光素子に発光不良が生じていない場合、前記第１画素の前記実装電極を、電気的にフローティング状態に維持し、前記複数の画素のうち第２画素の第１色の前記副画素の前記第１色の前記発光素子に発光不良が生じている場合、前記第２画素の前記第１色の発光素子にレーザ光を照射し、前記第２画素の前記実装電極の上に前記第１色の追加発光素子を実装し、前記追加発光素子の第１電極を前記実装電極に電気的に接続し、前記第２画素において、前記実装電極を、前記第１色の副画素の前記駆動トランジスタに電気的に接続する。
また、一実施形態に係る基板は、
１つの画素内において、第１色マイクロ発光ダイオードと、第２色マイクロ発光ダイオードと、第３色マイクロ発光ダイオードと、前記第１色マイクロ発光ダイオードが実装される第１電極と、前記第２色マイクロ発光ダイオードが実装される第２電極と、前記第３色マイクロ発光ダイオードが実装される第３電極と、第４電極と、を備え、前記第１色マイクロ発光ダイオード、前記第２色マイクロ発光ダイオード、前記第３色マイクロ発光ダイオードは、それぞれ異なる色であり、前記第４電極は電気的にフローティング状態にある。
図１は、一実施形態に係る表示装置の構成を示す斜視図である。 図２は、上記表示装置を示す回路図である。 図３は、上記実施形態の副画素を示す等価回路図である。 図４は、図１に示した表示パネルを示す部分断面図である。 図５は、図１に示した画素のレイアウトを示す平面図であり、各種配線と、画素電極と、実装電極とを示す図である。 図６は、上記実施形態の第１画素及び第２画素を示す平面図であり、画素電極と、実装電極と、発光素子と、配線層とを示す図である。 図７は、図６の線ＶＩＩ－ＶＩＩに沿った表示パネルを示す断面図であり、第１画素を示す図である。 図８は、図６の線ＶＩＩＩ－ＶＩＩＩに沿った表示パネルを示す断面図であり、第２画素を示す図である。 図９は、上記実施形態に係る表示装置の製造方法を説明するための図であり、発光素子にレーザ光を照射している状態を示す図である。 図１０は、図９に続き、上記製造方法を説明するための図であり、実装電極の上に追加発光素子を実装し、画素電極と実装電極とを接続する配線層を形成した状態を示す図である。 図１１は、上記実施形態の変形例１に係る表示装置の一部を示す断面図である。 図１２は、上記実施形態の変形例２に係る表示装置の第１画素及び第２画素を示す平面図であり、画素電極と、実装電極と、発光素子と、配線層とを示す図である。
以下に、本発明の各実施の形態について、図面を参照しつつ説明する。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。
（一実施形態）
まず、一実施形態に係る表示装置について説明する。図１は、一実施形態に係る表示装置１の構成を示す斜視図である。図１は、本実施形態に係る表示装置１の構成を示す斜視図である。図１は、第１方向Ｘと、第１方向Ｘに垂直な第２方向Ｙと、第１方向Ｘ及び第２方向Ｙに垂直な第３方向Ｚによって規定される三次元空間を示している。なお、第１方向Ｘ及び第２方向Ｙは、互いに直交しているが、９０°以外の角度で交差していてもよい。また、本実施形態において、第３方向Ｚを上と定義し、第３方向Ｚと反対側の方向を下と定義する。「第１部材の上の第２部材」及び「第１部材の下の第２部材」とした場合、第２部材は、第１部材に接していてもよく、第１部材から離れて位置していてもよい。
以下、本実施形態においては、表示装置１が自発光素子であるマイクロ発光ダイオード（以下、マイクロＬＥＤ（Light Emitting Diode）と称する）を用いたマイクロＬＥＤ表示装置である場合について主に説明する。
図１に示すように、表示装置１は、表示パネル２、第１回路基板３、及び第２回路基板４等を備えている。なお、表示パネル２を基板と称する場合もある。
表示パネル２は、一例では矩形の形状を有している。図示した例では、表示パネル２の短辺ＥＸは、第１方向Ｘと平行であり、表示パネル２の長辺ＥＹは、第２方向Ｙと平行である。第３方向Ｚは、表示パネル２の厚さ方向に相当する。表示パネル２の主面は、第１方向Ｘと第２方向Ｙとにより規定されるＸ－Ｙ平面に平行である。表示パネル２は、表示領域ＤＡ、及び表示領域ＤＡ以外の非表示領域ＮＤＡを有している。非表示領域ＮＤＡは、端子領域ＭＴを有している。図示した例では、非表示領域ＮＤＡは、表示領域ＤＡを囲んでいる。
表示領域ＤＡは、画像を表示する領域であり、例えばマトリクス状に配置された複数の画素ＰＸを備えている。
端子領域ＭＴは、表示パネル２の短辺ＥＸに沿って設けられ、表示パネル２を外部装置などと電気的に接続するための端子を含んでいる。
第１回路基板３は、端子領域ＭＴの上に実装され、表示パネル２と電気的に接続されている。第１回路基板３は、例えばフレキシブルプリント回路基板である。第１回路基板３は、表示パネル２を駆動する駆動ＩＣチップ（以下、パネルドライバと表記）５などを備えている。なお、図示した例では、パネルドライバ５は、第１回路基板３の上に実装されているが、第１回路基板３の下に実装されていてもよい。又は、パネルドライバ５は、第１回路基板３以外に実装されていてもよく、例えば第２回路基板４に実装されていてもよい。第２回路基板４は、例えばフレキシブルプリント回路基板である。第２回路基板４は、第１回路基板３の例えば下方において第１回路基板３と接続されている。
上記したパネルドライバ５は、例えば第２回路基板４を介して制御基板（図示せず）と接続されている。パネルドライバ５は、例えば制御基板から出力される映像信号に基づいて複数の画素ＰＸを駆動することによって表示パネル２に画像を表示する制御を実行する。
なお、表示パネル２は、斜線を付して示す折り曲げ領域ＢＡを有していてもよい。折り曲げ領域ＢＡは、表示装置１が電子機器等の筐体に収容される際に折り曲げられる領域である。折り曲げ領域ＢＡは、非表示領域ＮＤＡのうち端子領域ＭＴ側に位置している。折り曲げ領域ＢＡが折り曲げられた状態において、第１回路基板３及び第２回路基板４は、表示パネル２と対向するように、表示パネル２の下方に配置される。
図２は、表示装置１を示す回路図である。図３は、本実施形態の副画素ＳＰを示す等価回路図である。なお、図２において、各種の配線の全てについて図示していない。
図２及び図３に示すように、表示パネル２は、樹脂基板、ガラス基板等の光透過性を有する絶縁性の絶縁基板２０、表示領域ＤＡにて絶縁基板２０の上にマトリクス状に配列された複数の画素ＰＸ、及び各種配線、走査線駆動回路ＹＤＲ１、ＹＤＲ２、及び信号線駆動回路ＸＤＲを備えている。
各種配線は、複数本の第１走査線Ｓｇａと、複数本の第２走査線Ｓｇｂと、複数本の第３走査線Ｓｇｃと、複数本の第４走査線Ｓｇｄと、複数本の映像信号線ＶＬと、複数本の高電位電源線ＳＬａと、複数本のリセット配線Ｓｇｒと、複数本の初期化配線Ｓｇｉと、を有している。
本実施形態において、第１走査線Ｓｇａ、第３走査線Ｓｇｃ、及び第４走査線Ｓｇｄは、走査線駆動回路ＹＤＲ１に接続され、第１方向Ｘに延出して設けられている。第２走査線Ｓｇｂは、走査線駆動回路ＹＤＲに接続され、第１方向Ｘに延出して設けられている。映像信号線ＶＬは、信号線駆動回路ＸＤＲに接続され、第２方向Ｙに延出して設けられている。高電位電源線ＳＬａ、リセット配線Ｓｇｒ、及び初期化配線Ｓｇｉは、第２方向Ｙに延出して設けられている。表示パネル２は、高電位Ｐｖｄｄに固定される高電位電源線ＳＬａだけでなく、低電位Ｐｖｓｓに固定される低電位電源線ＳＬｂも有している。高電位電源線ＳＬａは高電位電源に接続され、低電位電源線ＳＬｂは低電位電源に接続されている。
走査線駆動回路ＹＤＲ１は、第１走査線Ｓｇａ、第３走査線Ｓｇｃ、及び第４走査線Ｓｇｄを駆動するように構成されている。走査線駆動回路ＹＤＲ２は、第２走査線Ｓｇｂを駆動するように構成されている。信号線駆動回路ＸＤＲは、映像信号線ＶＬを駆動するように構成されている。走査線駆動回路ＹＤＲ１、ＹＤＲ２及び信号線駆動回路ＸＤＲは、非表示領域ＮＤＡにて絶縁基板２０の上に形成され、パネルドライバ５とともに駆動部７を構成している。
各々の画素ＰＸは、複数の副画素ＳＰを有している。各々の副画素ＳＰは、発光素子１０と、発光素子１０に駆動電流を与える画素回路と、を含んでいる。発光素子１０は、例えば自己発光素子であり、本実施形態では、マイクロ発光ダイオード（以下、マイクロＬＥＤ（Light Emitting Diode）と称する）である。本実施形態の表示装置１は、マイクロＬＥＤ表示装置である。
各副画素ＳＰの画素回路は、電圧信号からなる映像信号Ｖｓｉｇに応じて発光素子１０の発光を制御する電圧信号方式の画素回路であり、リセットスイッチＲＳＴ、画素スイッチＳＳＴ、初期化スイッチＩＳＴ、出力スイッチＢＣＴ、駆動トランジスタＤＲＴ、保持容量Ｃｓ、及び補助容量Ｃａｄを有している。保持容量Ｃｓ及び補助容量Ｃａｄは、キャパシタである。補助容量Ｃａｄは発光電流量を調整するために設けられる素子であり、場合によっては不要となる場合もある。
リセットスイッチＲＳＴ、画素スイッチＳＳＴ、初期化スイッチＩＳＴ、出力スイッチＢＣＴ、及び駆動トランジスタＤＲＴは、ＴＦＴ（薄膜トランジスタ）により構成されている。本実施形態において、リセットスイッチＲＳＴ、画素スイッチＳＳＴ、初期化スイッチＩＳＴ、出力スイッチＢＣＴ、及び駆動トランジスタＤＲＴは、同一導電型、例えばＮチャネル型のＴＦＴにより構成されている。なお、リセットスイッチＲＳＴ、画素スイッチＳＳＴ、初期化スイッチＩＳＴ、出力スイッチＢＣＴ、及び駆動トランジスタＤＲＴの一以上は、Ｐチャネル型のＴＦＴにより構成されていてもよい。その場合、Ｎチャネル型のＴＦＴとＰチャネル型のＴＦＴを同時に形成してもよい。リセットスイッチＲＳＴ、画素スイッチＳＳＴ、初期化スイッチＩＳＴ、及び出力スイッチＢＣＴは、スイッチとして機能すればよく、ＴＦＴで構成されていなくともよい。
本実施形態に係る表示装置１において、駆動トランジスタＤＲＴ及び各スイッチをそれぞれ構成したＴＦＴは全て同一工程、同一層構造で形成され、半導体層に多結晶シリコンを用いたトップゲート構造の薄膜トランジスタである。なお、半導体層は、非晶質シリコン、酸化物半導体など、多結晶シリコン以外の半導体を利用してもよい。
リセットスイッチＲＳＴ、画素スイッチＳＳＴ、初期化スイッチＩＳＴ、出力スイッチＢＣＴ、及び駆動トランジスタＤＲＴは、それぞれ、第１端子、第２端子、及び制御端子を有している。本実施形態では、第１端子をソース電極、第２端子をドレイン電極、制御端子をゲート電極としている。
画素ＰＸの画素回路において、駆動トランジスタＤＲＴ及び出力スイッチＢＣＴは、高電位電源線ＳＬａと低電位電源線ＳＬｂとの間で発光素子１０と直列に接続されている。高電位電源線ＳＬａ（高電位Ｐｖｄｄ）は例えば１０Ｖの電位に設定され、低電位電源線ＳＬｂ（低電位Ｐｖｓｓ）は、例えば１．５Ｖの電位に設定されている。
出力スイッチＢＣＴにおいて、ドレイン電極は高電位電源線ＳＬａに接続され、ソース電極は駆動トランジスタＤＲＴのドレイン電極に接続され、ゲート電極は第２走査線Ｓｇｂに接続されている。これにより、出力スイッチＢＣＴは、第２走査線Ｓｇｂに与えられる制御信号ＢＧによりオン（導通状態）、オフ（非導通状態）制御される。出力スイッチＢＣＴは、制御信号ＢＧに応答して、発光素子１０の発光時間を制御する。
駆動トランジスタＤＲＴにおいて、ドレイン電極は出力スイッチＢＣＴのソース電極に接続され、ソース電極は発光素子１０の一方の電極（ここでは陽極）に接続されている。発光素子１０の他方の電極（ここでは陰極）は、低電位電源線ＳＬｂに接続されている。駆動トランジスタＤＲＴは、映像信号Ｖｓｉｇに応じた電流量の駆動電流を発光素子１０に出力する。
画素スイッチＳＳＴにおいて、ソース電極は映像信号線ＶＬに接続され、ドレイン電極は駆動トランジスタＤＲＴのゲート電極に接続され、ゲート電極は信号書き込み制御用ゲート配線として機能する第３走査線Ｓｇｃに接続されている。画素スイッチＳＳＴは、第３走査線Ｓｇｃから供給される制御信号ＳＧによりオン、オフ制御される。そして、画素スイッチＳＳＴは、制御信号ＳＧに応答して、画素回路と映像信号線ＶＬとの接続、非接続を制御し、映像信号線ＶＬから映像信号Ｖｓｉｇを画素回路に取り込む。
初期化スイッチＩＳＴにおいて、ソース電極は初期化配線Ｓｇｉに接続され、ドレイン電極は駆動トランジスタＤＲＴのゲート電極に接続され、ゲート電極は第１走査線Ｓｇａに接続されている。初期化スイッチＩＳＴは、第１走査線Ｓｇａから供給される制御信号ＩＧによりオン、オフ制御される。そして、初期化スイッチＩＳＴは、制御信号ＩＧに応答して、画素回路と初期化配線Ｓｇｉとの接続、非接続を制御する。画素回路と初期化配線Ｓｇｉとを初期化スイッチＩＳＴにて接続することにより、初期化配線Ｓｇｉから初期化電位（初期化電圧）Ｖｉｎｉを画素回路に取り込むことができる。
リセットスイッチＲＳＴは、駆動トランジスタＤＲＴのソース電極とリセット配線Ｓｇｒとの間に接続されている。リセットスイッチＲＳＴのゲート電極はリセット制御用ゲート配線として機能する第４走査線Ｓｇｄに接続されている。上記のように、リセット配線Ｓｇｒは、リセット電源に接続され、定電位であるリセット電位Ｖｒｓｔに固定される。リセットスイッチＲＳＴは、第４走査線Ｓｇｄを通して与えられる制御信号ＲＧに応じて、導通状態（オン）又は非導通状態（オフ）に切替えられる。リセットスイッチＲＳＴがオン状態に切替えられることにより、駆動トランジスタＤＲＴのソース電極の電位をリセット電位Ｖｒｓｔにリセットすることができる。
保持容量Ｃｓは、駆動トランジスタＤＲＴのゲート電極とソース電極との間に接続されている。補助容量Ｃａｄは、駆動トランジスタＤＲＴのソース電極と定電位の配線としての高電位電源線ＳＬａとの間に接続されている。
一方、図２に示すパネルドライバ５は、走査線駆動回路ＹＤＲ１、ＹＤＲ２及び信号線駆動回路ＸＤＲを制御する。パネルドライバ５は外部から供給されるデジタル映像信号及び同期信号を受け取り、垂直走査タイミングを制御する垂直走査制御信号、および水平走査タイミングを制御する水平走査制御信号を同期信号に基づいて発生する。
そして、パネルドライバ５は、これら垂直走査制御信号及び水平走査制御信号をそれぞれ走査線駆動回路ＹＤＲ１、ＹＤＲ２及び信号線駆動回路ＸＤＲに供給するとともに、水平及び垂直走査タイミングに同期してデジタル映像信号及び初期化信号を信号線駆動回路ＸＤＲに供給する。
信号線駆動回路ＸＤＲは、水平走査制御信号の制御により各水平走査期間において順次得られる映像信号をアナログ形式に変換し階調に応じた映像信号Ｖｓｉｇを複数の映像信号線ＶＬに供給する。パネルドライバ５は、高電位電源線ＳＬａを高電位Ｐｖｄｄに固定し、リセット配線Ｓｇｒをリセット電位Ｖｒｓｔに固定し、初期化配線Ｓｇｉを初期化電位Ｖｉｎｉに固定する。なお、高電位電源線ＳＬａの電位、リセット配線Ｓｇｒの電位、及び初期化配線Ｓｇｉの電位は、信号線駆動回路ＸＤＲを介して設定されてもよい。
走査線駆動回路ＹＤＲ１、ＹＤＲ２には、パネルドライバ５よりスタートパルス信号ＳＴＶ、クロック信号ＣＫＶなどが与えられる。
走査線駆動回路ＹＤＲ１、ＹＤＲ２は、図示しないシフトレジスタ、出力バッファ等を含み、スタートパルス信号ＳＴＶを順次次段のシフトレジスタに転送し、出力バッファを介して各行の副画素ＳＰに４種類の制御信号、すなわち、制御信号ＩＧ，ＢＧ，ＳＧ，ＲＧを供給する。これにより、第１走査線Ｓｇａ、第２走査線Ｓｇｂ、第３走査線Ｓｇｃ、及び第４走査線Ｓｇｄは、それぞれ制御信号ＩＧ，ＢＧ、ＳＧ、ＲＧにより駆動される。
次に、図４を参照して、駆動トランジスタＤＲＴ、リセットスイッチＲＳＴ、画素電極ＰＥ、実装電極ＳＥ、発光素子１０、低電位電源線ＳＬｂ、共通電極ＣＥなどについて説明する。図４は、図１に示した表示パネル２を示す部分断面図である。なお、図４では、表示パネル２を、表示面、すなわち光出射面が上方を向き、背面が下方を向くように描いている。
図４に示すように、表示パネル２は、絶縁基板（基板）２０と、絶縁基板２０の上に設けられた絶縁層２１，２２，２３，２４，２５，２６と、複数の画素ＰＸと、を備えている。複数の画素ＰＸは、絶縁基板２０の上に設けられ、表示領域ＤＡに位置し、複数色の副画素ＳＰを含んでいる。
絶縁基板２０としては、主に、石英、無アルカリガラス等のガラス基板、またはポリイミド等の樹脂基板を用いることができる。絶縁基板２０の材質は、ＴＦＴを製造する際の処理温度に耐える材質であればよい。絶縁基板２０が可撓性を有する樹脂基板である場合、表示装置１をシートディスプレイとして構成することができる。樹脂基板としては、ポリイミドに限らず、他の樹脂材料を用いてもよい。なお、絶縁基板２０にポリイミドなどを用いる場合、絶縁基板２０を有機絶縁層又は樹脂層と称した方が適当な場合があり得る。
絶縁層２１は、絶縁基板２０上に設けられている。絶縁層２１の上に、各種のＴＦＴが形成されている。表示領域ＤＡにおいて、絶縁層２１の上に駆動トランジスタＤＲＴ、リセットスイッチＲＳＴなどが形成され、非表示領域ＮＤＡにおいて、絶縁層２１の上に走査線駆動回路ＹＤＲを構成するＴＦＴなどが形成されている。駆動トランジスタＤＲＴなどのＴＦＴは、半導体層ＳＣと、ゲート電極ＧＥと、第１電極Ｅ１と、第２電極Ｅ２と、を備えている。
半導体層ＳＣは、絶縁層２１の上に配置されている。絶縁層２２は、絶縁層２１及び半導体層ＳＣの上に設けられている。ゲート電極ＧＥは、絶縁層２２の上に配置され、半導体層ＳＣのチャネル領域と対向している。絶縁層２３は、絶縁層２２及びゲート電極ＧＥの上に設けられている。第１電極Ｅ１及び第２電極Ｅ２は、絶縁層２３の上に配置されている。第１電極Ｅ１及び第２電極Ｅ２は、それぞれ絶縁層２２及び絶縁層２３に形成されたコンタクトホールを通り、対応する半導体層ＳＣに電気的に接続されている。
本実施形態において、絶縁層２２の上に、導電層ＣＬが形成されている。駆動トランジスタＤＲＴの第１電極Ｅ１は、対応する半導体層ＳＣだけではなく、導電層ＣＬにも電気的に接続されている。リセットスイッチＲＳＴの第２電極Ｅ２は、対応する半導体層ＳＣだけではなく、導電層ＣＬにも電気的に接続されている。そのため、駆動トランジスタＤＲＴ及びリセットスイッチＲＳＴは、導電層ＣＬを介して電気的に接続されている。
非表示領域ＮＤＡにおいて、低電位電源線ＳＬｂは、絶縁層２３の上に配置されている。絶縁層２４は、絶縁層２３、第１電極Ｅ１、第２電極Ｅ２、及び低電位電源線ＳＬｂの上に設けられている。
第１導電層ＣＬ１及び第２導電層ＣＬ２は、絶縁層２４の上に配置されている。第１導電層ＣＬ１は、絶縁層２４に形成されたコンタクトホールを通り第１電極Ｅ１に電気的に接続されている。第２導電層ＣＬ２は、絶縁層２４に形成されたコンタクトホールを通り第２電極Ｅ２に電気的に接続されている。
絶縁層２５は、絶縁層２４、第１導電層ＣＬ１、及び第２導電層ＣＬ２の上に設けられている。絶縁層２５は、第１絶縁層として機能している。画素電極ＰＥ及び実装電極ＳＥは、絶縁層２５の上に配置されている。画素電極ＰＥは、絶縁層２５に形成されたコンタクトホールＣＨを通り第１導電層ＣＬ１に電気的に接続されている。実装電極ＳＥは、電気的にフローティング状態にある。
ここで、絶縁層２１，２２，２３，２４，２５，２６は、無機絶縁材料又は有機絶縁材料で形成されている。本実施形態において、絶縁層２１，２２，２３，２５，２６は、無機絶縁材料として、例えばシリコン酸化物（ＳｉＯ２）、又はシリコン窒化物（ＳｉＮ）で形成されている。絶縁層２４は、有機絶縁材料として、例えば感光性アクリルで形成されている。
半導体層ＳＣは、ポリシリコンとして低温ポリシリコンで形成されている。但し、半導体層ＳＣは、アモルファスシリコン、酸化物半導体など、ポリシリコン以外の半導体で形成されていてもよい。ゲート電極ＧＥ及び導電層ＣＬは、同層に位置し、同一の導電材料として金属で形成されている。例えば、ゲート電極ＧＥ及び導電層ＣＬは、ＭｏＷ（モリブデン・タングステン）で形成されている。
第１電極Ｅ１、第２電極Ｅ２、及び低電位電源線ＳＬｂは、同層に位置し、同一の導電材料として金属で形成さている。例えば、第１電極Ｅ１、第２電極Ｅ２、及び低電位電源線ＳＬｂは、それぞれ三層積層構造（Ｔｉ系／Ａｌ系／Ｔｉ系）が採用され、Ｔｉ（チタン）、Ｔｉを含む合金などＴｉを主成分とする金属材料からなる下層と、Ａｌ（アルミニウム）、Ａｌを含む合金などＡｌを主成分とする金属材料からなる中間層と、Ｔｉ、Ｔｉを含む合金などＴｉを主成分とする金属材料からなる上層と、を有している。ここではトップゲート型のＴＦＴを例として説明しているが、ＴＦＴはボトムゲート型のＴＦＴであってもよい。
駆動トランジスタＤＲＴなどのスイッチは、絶縁層２５で覆われている。
第１導電層ＣＬ１及び第２導電層ＣＬ２は、同層に位置し、同一の導電材料として金属又は透明導電材料で形成されている。画素電極ＰＥ及び実装電極ＳＥは、同層に位置し、同一の導電材料として金属で形成されている。例えば、画素電極ＰＥ及び実装電極ＳＥは、それぞれ、単一の導電層、三層積層構造、又は二層積層構造を有している。
三層積層構造において、画素電極ＰＥ及び実装電極ＳＥは、Ｔｉ系／Ａｌ系／Ｔｉ系に限らず、Ｍｏ系／Ａｌ系／Ｍｏ系であってもよい。Ｍｏ系／Ａｌ系／Ｍｏ系において、画素電極ＰＥ及び実装電極ＳＥは、Ｍｏ（モリブデン）、Ｍｏを含む合金などＭｏを主成分とする金属材料からなる下層と、Ａｌ、Ａｌを含む合金などＡｌを主成分とする金属材料からなる中間層と、Ｍｏ、Ｍｏを含む合金などＭｏを主成分とする金属材料からなる上層と、を有している。
二層積層構造において、画素電極ＰＥ及び実装電極ＳＥは、Ａｌを主成分とする金属材料からなる下層と、Ｔｉを主成分とする金属材料からなる上層と、を有している。又は、画素電極ＰＥ及び実装電極ＳＥは、それぞれ、Ｍｏを主成分とする金属材料からなる下層と、Ａｌを主成分とする金属材料からなる上層と、を有している。なお、画素電極ＰＥ及び実装電極ＳＥは、透明導電材料で形成されていてもよい。
各々の画素ＰＸは、実装電極ＳＥを有している。実装電極ＳＥは、絶縁層２５の上に配置され、画素電極ＰＥに間隔を置いて位置している。画素電極ＰＥは、駆動トランジスタＤＲＴに電気的に接続され、駆動トランジスタＤＲＴから電流値が制御された信号が与えられる。
絶縁層２６は、絶縁層２５、画素電極ＰＥ、及び実装電極ＳＥの上に設けられている。絶縁層２６は、第２絶縁層として機能している。図示しないが、絶縁層２６は、複数の画素電極ＰＥ及び複数の実装電極ＳＥの上に位置し、複数の画素電極ＰＥ及び複数の実装電極ＳＥを覆い、複数の発光素子１０を露出させている。絶縁層２６は、画素電極ＰＥの表面の一部に発光素子１０を実装するための開口と、実装電極ＳＥの表面の一部を露出させる開口と、を有している。絶縁層２６の上記開口の大きさは、発光素子１０の実装工程における実装ずれ量等を考慮し、発光素子１０よりも一回り大きめのサイズである。例えば、発光素子１０が実質的に１０μｍ×１０μｍの実装面積である場合、上記開口は実質的に２０μｍ×２０μｍは確保されることが好ましい。
表示領域ＤＡにおいて、画素電極ＰＥの上に発光素子１０が実装されている。発光素子１０は、第１電極としての陽極ＡＮと、第２電極としての陰極ＣＡと、光を放出する発光層ＬＩと、を有している。発光素子１０は、第１色、第２色、及び第３色の発光色を有するものがそれぞれ用意されており、陽極ＡＮは、対応する画素電極ＰＥに電気的に接続され、固定されている。本実施形態において、第１色は赤色（Ｒ）であり、第２色は緑色（Ｇ）であり、第３色は青色（Ｂ）である。
発光素子１０の陽極ＡＮと画素電極ＰＥとの間の接合は、両者の間で良好な導通が確保でき、かつ、絶縁基板２０から絶縁層２６までの積層構造を破損しないものであれば特に限定されるものではない。例えば低温溶融のはんだ材料を用いたリフロー工程や、導電ペーストを介して発光素子１０を画素電極ＰＥ上に載せた後に焼成結合する等の手法、あるいは画素電極ＰＥの表面と、発光素子１０の陽極ＡＮとに同系材料を用い、超音波接合等の固相接合の手法を採用することができる。発光素子１０は、画素電極ＰＥに電気的に接続されている陽極ＡＮの反対側に陰極ＣＡを有している。
発光素子１０が実装された後、絶縁層２５、画素電極ＰＥ、実装電極ＳＥ、及び絶縁層２６の上に、素子絶縁層３１が設けられている。素子絶縁層３１は、発光素子１０の間の空隙部に充填され、樹脂材料で形成されている。素子絶縁層３１は、発光素子１０のうち陰極ＣＡの表面を露出させている。
共通電極ＣＥは、少なくとも表示領域ＤＡに位置し、絶縁層２６、及び複数の発光素子１０の上に配置され、複数の画素の発光素子１０を覆っている。共通電極ＣＥは、複数の陰極ＣＡの共通電極ＣＥ側の表面と素子絶縁層３１の上に配置され、複数の陰極ＣＡに接触し、複数の陰極ＣＡと電気的に接続されている。共通電極ＣＥは、複数の副画素ＳＰで共用されている。
共通電極ＣＥは、非表示領域ＮＤＡに延在し、非表示領域ＮＤＡにおいて、低電位電源線ＳＬｂに電気的に接続されている。共通電極ＣＥは、素子絶縁層３１、絶縁層２６、絶縁層２５、及び絶縁層２４に形成されたコンタクトホールを通り低電位電源線ＳＬｂにコンタクトしている。そのため、共通電極ＣＥは、低電位電源線ＳＬｂの電位と同一の定電位に保持され、低電位電源線ＳＬｂと全ての発光素子１０の陰極ＣＡとを電気的に接続している。
共通電極ＣＥは、発光素子１０からの出射光を取り出すために、透明電極として形成する必要があり、透明導電材料として例えばＩＴＯを用いて形成される。一方、発光素子１０の側壁部分が保護膜等で絶縁されている場合は、必ずしも樹脂材料等で間隙を充填する必要はなく、樹脂材料は、陽極ＡＮと、陽極ＡＮから露出した画素電極ＰＥの表面と、実装電極ＳＥの表面とを少なくとも絶縁できればよい。この場合、発光素子１０の陰極ＣＡまで達しないような膜厚で素子絶縁層３１を形成し、続けて上記共通電極ＣＥを形成する。共通電極ＣＥが形成される表面には発光素子１０の実装に伴う凹凸の一部が残存しているが、共通電極ＣＥを形成する材料が段切れすることなく連続的に覆うことができればよい。
上記のように、表示パネル２は、絶縁基板２０から共通電極ＣＥまでの構造を有している。本実施形態に係る発光素子１０を表示素子として用いる表示装置１は、例えば以上のように構成されている。なお、必要に応じて、共通電極ＣＥの上にカバーガラスなどのカバー部材やタッチパネル基板等が設けられてもよい。
次に、画素ＰＸのレイアウトについて説明する。図５は、図１に示した画素ＰＸのレイアウトを示す平面図であり、各種配線と、画素電極ＰＥと、実装電極ＳＥとを示す図である。
図５に示すように、各々の画素ＰＸは、複数の副画素ＳＰを有している。本実施形態において、各々の画素ＰＸは、第１色の副画素ＳＰａ、第２色の副画素ＳＰｂ、及び第３色の副画素ＳＰｃの３色の副画素ＳＰを有している。副画素ＳＰａは画素電極ＰＥａを有し、副画素ＳＰｂは画素電極ＰＥｂを有し、副画素ＳＰｃは画素電極ＰＥｃを有している。
画素電極ＰＥａは、第２方向Ｙに実装電極ＳＥと隣り合っている。画素電極ＰＥｂは、第１方向Ｘに実装電極ＳＥと隣り合っている。画素電極ＰＥｃは、第１方向Ｘに画素電極ＰＥａと隣り合い、第２方向Ｙに画素電極ＰＥｂと隣り合っている。平面視において、画素電極ＰＥａのサイズは、画素電極ＰＥｂ及び画素電極ＰＥｃの各々のサイズより大きい。実装電極ＳＥのサイズは、画素電極ＰＥａのサイズと実質的に同一であり、画素電極ＰＥｂ及び画素電極ＰＥｃの各々のサイズより大きい。
画素電極ＰＥは、発光素子１０を実装するための第１領域Ｒ１と、後述するリペアの際に画素電極ＰＥと実装電極ＳＥとを接続するための第２領域Ｒ２と、第１導電層ＣＬ１と電気的に接続するための第３領域Ｒ３と、を有している。実装電極ＳＥは、上記第１領域Ｒ１及び上記第２領域Ｒ２を有している。画素電極ＰＥａ及び画素電極ＰＥｂにおいて、第２領域Ｒ２及び第３領域Ｒ３は隣り合っている、又は一部重畳している。画素電極ＰＥｃにおいて、第２領域Ｒ２及び第３領域Ｒ３は距離を置いて位置している。各々の画素ＰＸにおいて、複数の第２領域Ｒ２は、互いに近接して位置している。
次に、表示パネル２の複数の画素ＰＸのうち、第１画素ＰＸ１及び第２画素ＰＸ２について説明する。図６は、本実施形態の第１画素ＰＸ１及び第２画素ＰＸ２を示す平面図であり、画素電極ＰＥと、実装電極ＳＥと、発光素子１０と、配線層ＷＬとを示す図である。図７は、図６の線ＶＩＩ－ＶＩＩに沿った表示パネル２を示す断面図であり、第１画素ＰＸ１を示す図である。図８は、図６の線ＶＩＩＩ－ＶＩＩＩに沿った表示パネル２を示す断面図であり、第２画素ＰＸ２を示す図である。
図６に示すように、表示パネル２の複数の画素ＰＸは、第１画素ＰＸ１、第２画素ＰＸ２などを含んでいる。
図６及び図７に示すように、第１画素ＰＸ１において、画素電極ＰＥａの上に第１色の発光素子１０ａが実装され、画素電極ＰＥｂの上に第２色の発光素子１０ｂが実装され、画素電極ＰＥｃの上に第３色の発光素子１０ｃが実装されている。第１画素ＰＸ１の発光素子１０は、全て正常な発光素子である。そのため、第１画素ＰＸ１において、実装電極ＳＥは、電気的にフローティング状態にある。実装電極ＳＥの上に追加発光素子は実装されていない。
絶縁層２６は、第１画素ＰＸ１内において、画素電極ＰＥａを露出する第１開口部ＯＰ１、及び実装電極ＳＥを露出する第４開口部ＯＰ４を有している。発光素子１０ａは第１開口部ＯＰ１を介して画素電極ＰＥａに接続されている。
図示しないが、絶縁層２６は、第１画素ＰＸ１内において、画素電極ＰＥｂを露出する第２開口部、及び画素電極ＰＥｃを露出する第３開口部をさらに有している。発光素子１０ｂは上記第２開口部を介して画素電極ＰＥｂに接続されている。発光素子１０ｃは上記第３開口部を介して画素電極ＰＥｃに接続されている。
図６及び図８に示すように、一方、第２画素ＰＸ２において、画素電極ＰＥａの上に第１色の発光素子１０ａが実装され、画素電極ＰＥｂの上に第２色の発光素子１０ｂが実装され、画素電極ＰＥｃの上に第３色の発光素子１０ｃが実装されている。第２画素ＰＸ２において、発光素子１０ｂ，１０ｃは正常な発光素子であるが、第１色の発光素子１０ａは正常な発光素子ではない。第２画素ＰＸ２において、電流は、画素電極ＰＥａと共通電極ＣＥとの間を、発光素子１０ａを介して流れない。なお、第２画素ＰＸ２の発光素子１０ａにダメージが与えられ、発光素子１０ａに陰極ＣＡが存在しない場合もあり得る。
そのため、第２画素ＰＸ２は、点灯しない発光素子１０ａと同一色の発光素子として、第１色の追加発光素子１１ａをさらに有している。第２画素ＰＸ２に追加発光素子１１ａを設けることにより、第２画素ＰＸ２にて発光色として第１色が不足する事態を回避することができる。
追加発光素子１１ａは、マイクロＬＥＤである。追加発光素子１１ａは、第１電極としての陽極ＡＮと、第２電極としての陰極ＣＡと、光を放出する発光層ＬＩと、を有している。追加発光素子１１ａは第２画素ＰＸ２の実装電極ＳＥの上に実装され、追加発光素子１１ａの陽極ＡＮは実装電極ＳＥに電気的に接続されている。第２画素ＰＸ２において、実装電極ＳＥは、第１色の副画素ＳＰａの駆動トランジスタＤＲＴに電気的に接続され駆動トランジスタＤＲＴから電流値が制御された信号が与えられる。第２画素ＰＸ２において、第１色の副画素ＳＰａの駆動トランジスタＤＲＴから電流値が制御された信号が第１色の副画素ＳＰａの画素電極ＰＥａ及び実装電極ＳＥに与えられた際、発光素子１０ａは発光せず、追加発光素子１１ａは発光する。
本実施形態において、実装電極ＳＥを副画素ＳＰａの駆動トランジスタＤＲＴに電気的に接続するため、第２画素ＰＸ２は配線層ＷＬをさらに有している。配線層ＷＬは、絶縁層２５の上に位置し、第２画素ＰＸ２の画素電極ＰＥａと実装電極ＳＥとを接続している。配線層ＷＬは、実装電極ＳＥの第２領域Ｒ２と、画素電極ＰＥａの第２領域Ｒ２と、に接している。一例として、配線層ＷＬはタングステン（Ｗ）を利用し、メタライズ層で形成されている。
上記のように第２画素ＰＸ２の追加発光素子１１ａ及び配線層ＷＬを考慮すると、絶縁層２６は、複数の画素電極ＰＥ、複数の実装電極ＳＥ、及び配線層ＷＬの上に位置し、複数の画素電極ＰＥ、複数の実装電極ＳＥ、及び配線層ＷＬを覆い、複数の発光素子１０及び追加発光素子１１ａを露出させている。共通電極ＣＥは、絶縁層２６、複数の発光素子１０、及び追加発光素子１１ａの上に配置されている。追加発光素子１１ａの陰極ＣＡは、それぞれ共通電極ＣＥに電気的に接続されている。
なお、複数の画素ＰＸに、第２画素ＰＸ２以外に、点灯しない発光素子１０を有する画素ＰＸが存在している場合、第２画素ＰＸ２と同様に構成されていればよい。言い換えると、点灯しない発光素子１０を有する画素ＰＸに、第１色、第２色、又は第３色の追加発光素子１１及び配線層ＷＬが付加され、実装電極ＳＥと点灯しない発光素子１０が実装されている画素電極ＰＥとが配線層ＷＬで接続されていればよい。
本実施形態の表示装置１は、上記のように構成されている。
発光素子１０がマイクロ発光ダイオードである場合、発光素子１０ａを第１色マイクロ発光ダイオード、発光素子１０ｂを第２色マイクロ発光ダイオード、発光素子１０ｃを第３色マイクロ発光ダイオードと、それぞれ称する場合がある。また、画素電極ＰＥａを第１電極、画素電極ＰＥｂを第２電極、画素電極ＰＥｃを第３電極、実装電極ＳＥを第４電極と、それぞれ称する場合がある。
次に、上記表示装置１の製造方法について説明する。ここでは、表示装置１の製造方法のうち、表示パネル２の製造方法について説明する。図９は、本実施形態に係る表示装置１の製造方法を説明するための図であり、発光素子１０ａにレーザ光を照射している状態を示す図である。図１０は、図９に続き、上記製造方法を説明するための図であり、実装電極ＳＥの上に追加発光素子１１ａを実装し、画素電極ＰＥａと実装電極ＳＥとを接続する配線層ＷＬを形成した状態を示す図である。
図９に示すように、表示パネル２の製造方法が開始されると、まず、絶縁基板２０から絶縁層２６までの積層構造を有するパネルＰＮＬを用意する。パネルＰＮＬは、表示パネル２のベースとなる構造体である。パネルＰＮＬは、絶縁基板２０、絶縁層２５、複数色の副画素ＳＰを含む複数の画素ＰＸ、及び絶縁層２６などを備えている。各々の副画素ＳＰは、駆動トランジスタＤＲＴ、画素電極ＰＥ、及び発光素子１０を有している。この時点で、全ての画素ＰＸの実装電極ＳＥは、電気的にフローティング状態にある。パネルＰＮＬは、追加発光素子１１、素子絶縁層３１、及び共通電極ＣＥを有していない。
上記のようにパネルＰＮＬを用意した後、複数の発光素子１０に発光不良が生じているかどうか検査する。検査する際、各々の発光素子１０の陰極ＣＡにプローブを当てるなどし、発光素子１０を電気的に検査する。発光素子１０に発光不良が生じているかどうかの判断は、例えば目視にて行うことができるが、センサを利用して機械的に判断することも可能である。なお、発光素子１０の発光不良とは、発光素子１０が全く点灯しない場合だけではなく、発光素子１０から放出される光の輝度レベルが閾値未満となる場合も含んでいる。以下、複数の画素ＰＸのうち第１画素ＰＸ１及び第２画素ＰＸ２に注目する。
複数の画素ＰＸのうち第１画素ＰＸ１の複数の発光素子１０に発光不良が生じていないと判断した場合、第１画素ＰＸ１の実装電極ＳＥを、電気的にフローティング状態に維持する（図６）。
一方、複数の画素ＰＸのうち第２画素ＰＸ２の発光素子１０ａに発光不良が生じている場合、第２画素ＰＸ２の発光素子１０ａにレーザ光を照射し、発光素子１０ａにダメージを与え、発光素子１０ａを破損させる。その際、発光素子１０ａに陰極ＣＡが存在しなくなる場合があり得る。発光不良の発光素子１０ａを介して画素電極ＰＥａと共通電極ＣＥとの間を電流が流れない方が望ましい。これにより、追加発光素子１１ａを流れる電流量の低下を抑制することができる。
図１０に示すように、続いて、第２画素ＰＸ２の実装電極ＳＥの上に第１色の追加発光素子１１ａを実装し、追加発光素子１１ａの陽極ＡＮを実装電極ＳＥに電気的に接続する。これにより、第２画素ＰＸ２において、実装電極ＳＥを、副画素ＳＰａの駆動トランジスタＤＲＴに電気的に接続することができる。
次いで、第２画素ＰＸ２において、実装電極ＳＥを、副画素ＳＰａの駆動トランジスタＤＲＴに電気的に接続する。その際、画素電極ＰＥａと実装電極ＳＥとを接続した配線層ＷＬを絶縁層２５の上に形成する。配線層ＷＬを形成する際、タングステンのガスの雰囲気中にてパネルＰＮＬにレーザ光を照射するレーザＣＶＤ（Chemical Vapor Deposition）法により、タングステンを局所的に堆積させ、メタライズ層を形成している。
なお、本実施形態の製造工程の順番と異なり、配線層ＷＬを形成した後、追加発光素子１１ａを実装してもよい。
追加発光素子１１ａを実装し、かつ、配線層ＷＬを形成した後、絶縁層２６をさらに形成する。絶縁層２６は、複数の画素電極ＰＥ、複数の実装電極ＳＥ、及び配線層ＷＬの上に位置し、複数の画素電極ＰＥ、複数の実装電極ＳＥ、及び配線層ＷＬを覆うことができる。絶縁層２６は、複数の発光素子１０及び追加発光素子１１ａを露出させている。
図８に示すように、続いて、絶縁層２６及び配線層ＷＬの上に、素子絶縁層３１を形成する。次いで、絶縁層２６、配線層ＷＬ、複数の発光素子１０、及び追加発光素子１１の上に、共通電極ＣＥを形成する。これにより、共通電極ＣＥは、複数の発光素子１０及び追加発光素子１１ａのそれぞれの陰極ＣＡに電気的に接続され、複数の画素ＰＸの複数の副画素ＳＰで共用される。これにより、表示パネル２の製造方法が終了する。
上記のように構成された一実施形態に係る表示装置１及び表示装置１の製造方法によれば、画素ＰＸは単個の実装電極ＳＥを備えている。そのため、各々の副画素ＳＰが単個の実装電極ＳＥを備えている場合と比較して画素ＰＸの高精細化に寄与することができる。発光不良の発光素子１０は、表示パネル２から取り外してもよいが、画素電極ＰＥの上に載せたままにしてもよい。これにより、発光不良の発光素子１０を表示パネル２から取り外す手間を省くことができる。
上記のことから、リペアを容易に行うことが可能な表示装置１及び表示装置１の製造方法を得ることができる。
（一実施形態の変形例１）
次に、上記実施形態の変形例１について説明する。図１１は、上記実施形態の変形例１に係る表示装置１の一部を示す断面図である。
図１１に示すように、配線層ＷＬは、第２画素ＰＸ２の実装電極ＳＥと追加発光素子１１ａとの間に位置していてもよい。追加発光素子１１ａは、配線層ＷＬの上に実装されている。
第２画素ＰＸ２の実装電極ＳＥと追加発光素子１１ａとの間に配線層ＷＬが位置していない場合と比較して、追加発光素子１１ａが実装される側の面の位置を高くすることができる。絶縁基板２０から配線層ＷＬの上面までの距離は、絶縁基板２０から画素電極ＰＥａの上面までの距離より長い。
本変形例１における表示装置１の製造方法においては、追加発光素子１１を実装する前に配線層ＷＬを形成する点で、上記実施形態の製造方法と異なっている。配線層ＷＬを形成する際、配線層ＷＬを第２画素ＰＸ２の実装電極ＳＥの上にも形成する。これにより、一層、追加発光素子１１ａを実装し易くすることができる。配線層ＷＬを形成した後、追加発光素子１１ａを配線層ＷＬの上に実装する。配線層ＷＬは、第２画素ＰＸ２の実装電極ＳＥと追加発光素子１１ａとの間に位置することとなる。
上記のように構成された変形例１に係る表示装置１及び表示装置１の製造方法においても、上記実施形態と同様の効果を得ることができる。
（一実施形態の変形例２）
次に、上記実施形態の変形例２について説明する。図１２は、上記実施形態の変形例２に係る表示装置１の第１画素ＰＸ１及び第２画素ＰＸ２を示す平面図であり、画素電極ＰＥと、実装電極ＳＥと、発光素子１０と、追加発光素子１１ａと、配線層ＷＬとを示す図である。
図１２に示すように、各々の画素ＰＸの画素電極ＰＥａ，ＰＥｂ，ＰＥｃ（発光素子１０ａ，１０ｂ，１０ｃ）は、第１方向Ｘに並べられ、第２方向Ｙに延在し、ストライプ状（縦ストライプ状）に配置されていてもよい。各々の画素ＰＸにおいて、実装電極ＳＥは、画素電極ＰＥａ，ＰＥｂ，ＰＥｃのグループに対し、第２方向Ｙに隣り合い、第１方向Ｘに延在している。実装電極ＳＥは、第２方向Ｙにおいて、画素電極ＰＥａ，ＰＥｂ，ＰＥｃのうち少なくとも一つの電極と対向している。
なお、画素電極ＰＥａ，ＰＥｂ，ＰＥｃ及び実装電極ＳＥの位置関係は、本変形例２の位置関係に限定されるものではなく、種々変形可能である。画素電極ＰＥａ，ＰＥｂ，ＰＥｃのうちの任意の一の画素電極ＰＥと、実装電極ＳＥと、を配線層ＷＬにて接続することができれば、上記位置関係は、特に限定されるものではない。
上記のように構成された変形例２に係る表示装置１及び表示装置１の製造方法においても、上記実施形態と同様の効果を得ることができる。
本発明の実施形態を説明したが、上記の実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。上記の新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。上記の実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…表示装置、２…表示パネル、ＰＮＬ…パネル、２０…絶縁基板、
２１，２２，２３，２４，２５，２６…絶縁層、ＣＨ…コンタクトホール、
３１…素子絶縁層、ＳＬａ…高電位電源線、ＳＬｂ…低電位電源線、
ＰＸ，ＰＸ１，ＰＸ２…画素、ＳＰ，ＳＰａ，ＳＰｂ，ＳＰｃ…副画素、
ＲＳＴ…リセットスイッチ、ＳＳＴ…画素スイッチ、ＩＳＴ…初期化スイッチ、
ＢＣＴ…出力スイッチ、ＤＲＴ…駆動トランジスタ、ＳＣ…半導体層、
ＧＥ…ゲート電極、Ｅ１…第１電極、Ｅ２…第２電極、Ｃｓ…保持容量、
Ｃａｄ…補助容量、ＣＬ１…導電層、ＰＥ，ＰＥａ，ＰＥｂ，ＰＥｃ…画素電極、
ＳＥ…実装電極、１０，１０ａ，１０ｂ，１０ｃ…発光素子、
１１，１１ａ…追加発光素子、ＡＮ…陽極、ＣＡ…陰極、ＬＩ…発光層、ＷＬ…配線層、
ＣＥ…共通電極、ＤＡ…表示領域、ＮＤＡ…非表示領域、Ｘ…第１方向、Ｙ…第２方向、
Ｚ…第３方向。

Claims (19)

  1. 基板と、
    前記基板の上に設けられた第１絶縁層と、
    前記基板の上に設けられ表示領域に位置しそれぞれ複数色の副画素を含む複数の画素と、を備え、
    各々の前記副画素は、
    第１絶縁層で覆われた駆動トランジスタと、
    前記第１絶縁層の上に配置され、前記駆動トランジスタに電気的に接続され、前記駆動トランジスタから電流値が制御された信号が与えられる画素電極と、
    前記画素電極の上に実装され、前記画素電極に電気的に接続された第１電極を含む発光素子と、を有し、
    各々の前記画素は、前記第１絶縁層の上に配置され前記画素電極に間隔を置いて位置した実装電極を有し、
    前記複数の画素のうち第１画素において、前記実装電極は、電気的にフローティング状態にある、
    表示パネル。
  2. 前記複数の画素のうち第２画素は、前記実装電極の上に実装され前記実装電極に電気的に接続された第１電極を含む第１色の追加発光素子をさらに有し、
    前記第２画素において、
    前記実装電極は、前記第１色の前記副画素の前記駆動トランジスタに電気的に接続され、前記駆動トランジスタから前記電流値が制御された信号が与えられ、
    前記第１色の副画素の前記駆動トランジスタから前記電流値が制御された信号が前記第１色の副画素の前記画素電極及び前記実装電極に与えられた際、前記第１色の副画素の前記第１色の前記発光素子は発光せず、前記第１色の追加発光素子は発光する、
    請求項１に記載の表示パネル。
  3. 前記第２画素は、前記第１絶縁層の上に位置し前記第１色の副画素の前記画素電極と前記実装電極とを接続した配線層をさらに有している、
    請求項２に記載の表示パネル。
  4. 前記配線層は、メタライズ層である、
    請求項３に記載の表示パネル。
  5. 前記配線層は、前記第２画素の前記実装電極と前記追加発光素子との間に位置し、
    前記追加発光素子は、前記配線層の上に実装されている、
    請求項３又は４に記載の表示パネル。
  6. 前記複数の画素電極、前記複数の実装電極、及び前記配線層の上に位置し、前記複数の画素電極、前記複数の実装電極、及び前記配線層を覆い、前記複数の発光素子及び前記追加発光素子を露出させた第２絶縁層をさらに備える、
    請求項３に記載の表示パネル。
  7. 前記第２絶縁層、前記複数の発光素子、及び前記追加発光素子の上に配置され、前記複数の副画素で共用された共通電極をさらに備え、
    前記複数の発光素子及び前記追加発光素子は、それぞれ、前記共通電極に電気的に接続された第２電極を含んでいる、
    請求項６に記載の表示パネル。
  8. 前記第２画素において、電流は、前記第１色の副画素の前記画素電極と前記共通電極との間を、前記第１色の前記発光素子を介して流れない、
    請求項７に記載の表示パネル。
  9. 前記発光素子及び前記追加発光素子は、それぞれ、マイクロ発光ダイオードである、
    請求項２に記載の表示パネル。
  10. 基板と、前記基板の上に設けられた第１絶縁層と、前記基板の上に設けられ表示領域に位置しそれぞれ複数色の副画素を含む複数の画素と、を備え、各々の前記副画素は、第１絶縁層で覆われた駆動トランジスタと、前記第１絶縁層の上に配置され、前記駆動トランジスタに電気的に接続され、前記駆動トランジスタから電流値が制御された信号が与えられる画素電極と、前記画素電極の上に実装され、前記画素電極に電気的に接続された第１電極を含む発光素子と、を有し、各々の前記画素は、前記第１絶縁層の上に配置され前記画素電極に間隔を置いて位置し電気的にフローティング状態にある実装電極を有する、パネルを用意し、
    前記パネルを用意した後、前記複数の発光素子に発光不良が生じているかどうか検査し、
    前記複数の画素のうち第１画素の前記複数の発光素子に発光不良が生じていない場合、前記第１画素の前記実装電極を、電気的にフローティング状態に維持し、
    前記複数の画素のうち第２画素の第１色の前記副画素の前記第１色の前記発光素子に発光不良が生じている場合、
    前記第２画素の前記第１色の発光素子にレーザ光を照射し、
    前記第２画素の前記実装電極の上に前記第１色の追加発光素子を実装し、前記追加発光素子の第１電極を前記実装電極に電気的に接続し、
    前記第２画素において、前記実装電極を、前記第１色の副画素の前記駆動トランジスタに電気的に接続する、
    表示パネルの製造方法。
  11. 前記実装電極を、前記第１色の副画素の前記駆動トランジスタに電気的に接続する際、前記第２画素において、前記第１色の副画素の前記画素電極と前記実装電極とを接続した配線層を前記第１絶縁層の上に形成する、
    請求項１０に記載の表示パネルの製造方法。
  12. 前記配線層を形成する際、レーザＣＶＤ法によるメタライズ層を形成する、
    請求項１１に記載の表示パネルの製造方法。
  13. 前記配線層を形成する際、前記配線層を前記第２画素の前記実装電極の上に形成し、
    前記配線層を形成した後、前記追加発光素子を前記配線層の上に実装し、
    前記配線層は、前記第２画素の前記実装電極と前記追加発光素子との間に位置している、
    請求項１１又は１２に記載の表示パネルの製造方法。
  14. 前記追加発光素子を実装し、かつ、前記配線層を形成した後、
    前記複数の画素電極、前記複数の実装電極、及び前記配線層の上に位置し、前記複数の画素電極、前記複数の実装電極、及び前記配線層を覆い、前記複数の発光素子及び前記追加発光素子を露出させた第２絶縁層をさらに形成する、
    請求項１１に記載の表示パネルの製造方法。
  15. 前記第２絶縁層、前記複数の発光素子、及び前記追加発光素子の上に、前記複数の副画素で共用される共通電極を形成し、
    前記共通電極を、前記複数の発光素子及び前記追加発光素子のそれぞれの第２電極に電気的に接続させる、
    請求項１４に記載の表示パネルの製造方法。
  16. １つの画素内において、第１色マイクロ発光ダイオードと、第２色マイクロ発光ダイオードと、第３色マイクロ発光ダイオードと、前記第１色マイクロ発光ダイオードが実装される第１電極と、前記第２色マイクロ発光ダイオードが実装される第２電極と、前記第３色マイクロ発光ダイオードが実装される第３電極と、第４電極と、を備え、
    前記第１色マイクロ発光ダイオード、前記第２色マイクロ発光ダイオード、前記第３色マイクロ発光ダイオードは、それぞれ異なる色であり、
    前記第４電極は電気的にフローティング状態にある、
    基板。
  17. 前記第４電極は第１方向において前記第２電極に隣合い、前記第１方向に垂直な第２方向において前記第１電極に隣合い、
    前記第３電極は前記第１方向において前記第１電極に隣合い、前記第２方向において前記第２電極に隣合う、
    請求項１６に記載の基板。
  18. 前記第１電極、前記第２電極、前記第３電極は第１方向において間隔を置いて並び、
    前記第４電極は前記第１方向と垂直な第２方向において、前記第１から前記第３電極のうち少なくとも一つの電極と対向する、
    請求項１６に記載の基板。
  19. さらに、前記第１から前記第４電極を覆う無機絶縁膜を備え、
    前記無機絶縁膜は前記画素内において第１開口部、第２開口部、第３開口部、第４開口部を有し、
    前記第１色マイクロ発光ダイオードは前記第１開口部を介して前記第１電極と接続し、
    前記第２色マイクロ発光ダイオードは前記第２開口部を介して前記第２電極と接続し、
    前記第３色マイクロ発光ダイオードは前記第３開口部を介して前記第３電極と接続し、
    前記第４開口部は前記第４電極を露出し、
    前記第４電極には前記第１色から前記第３色マイクロ発光ダイオードのいずれも接続されていない、
    請求項１６に記載の基板。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021062588A1 (zh) * 2019-09-30 2021-04-08 京东方科技集团股份有限公司 显示基板、显示面板和显示装置
CN111834389B (zh) * 2020-06-12 2024-04-02 福州大学 一种μLED显示器件检测及修复方法
CN113050831B (zh) * 2021-03-17 2023-07-04 深圳市华星光电半导体显示技术有限公司 触控装置
CN116234382A (zh) * 2021-09-16 2023-06-06 京东方科技集团股份有限公司 显示基板、显示面板及显示装置
WO2023096149A1 (ko) * 2021-11-26 2023-06-01 엘지전자 주식회사 반도체 발광 소자를 포함하는 디스플레이 장치

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002366054A (ja) 2001-06-12 2002-12-20 Sony Corp 素子実装基板及び不良素子の修復方法
JP2005340803A (ja) 2005-05-09 2005-12-08 Sony Corp 素子実装基板、不良素子の修復方法及び画像表示装置
JP2017538959A (ja) 2014-10-22 2017-12-28 オキュラス ブイアール，エルエルシー ディスプレイ、そのｌｅｄチップ、そのピクセル、その制御方法、及びそのコンピュータプログラム
JP2018010309A (ja) 2013-03-15 2018-01-18 アップル インコーポレイテッド 冗長性スキームを備えた発光ダイオードディスプレイ、及び統合欠陥検出検査を備えた発光ダイオードディスプレイを製造する方法
US20180159088A1 (en) 2016-12-02 2018-06-07 PlayNitride Inc. Display and repair method thereof
US20180174932A1 (en) 2016-12-19 2018-06-21 X-Celeprint Limited Transfer printed device repair

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009151098A (ja) * 2007-12-20 2009-07-09 Toshiba Matsushita Display Technology Co Ltd 平面表示装置、アレイ基板及びその製造方法
US9252375B2 (en) * 2013-03-15 2016-02-02 LuxVue Technology Corporation Method of fabricating a light emitting diode display with integrated defect detection test
JP2015125366A (ja) * 2013-12-27 2015-07-06 株式会社ジャパンディスプレイ 表示装置
JP2015173180A (ja) * 2014-03-11 2015-10-01 キヤノン株式会社 固体撮像装置およびその製造方法
US10535296B2 (en) * 2015-06-10 2020-01-14 Apple Inc. Display panel redundancy schemes

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002366054A (ja) 2001-06-12 2002-12-20 Sony Corp 素子実装基板及び不良素子の修復方法
JP2005340803A (ja) 2005-05-09 2005-12-08 Sony Corp 素子実装基板、不良素子の修復方法及び画像表示装置
JP2018010309A (ja) 2013-03-15 2018-01-18 アップル インコーポレイテッド 冗長性スキームを備えた発光ダイオードディスプレイ、及び統合欠陥検出検査を備えた発光ダイオードディスプレイを製造する方法
JP2017538959A (ja) 2014-10-22 2017-12-28 オキュラス ブイアール，エルエルシー ディスプレイ、そのｌｅｄチップ、そのピクセル、その制御方法、及びそのコンピュータプログラム
US20180159088A1 (en) 2016-12-02 2018-06-07 PlayNitride Inc. Display and repair method thereof
US20180174932A1 (en) 2016-12-19 2018-06-21 X-Celeprint Limited Transfer printed device repair

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