JP7451328B2 - 表示装置 - Google Patents

Description

本発明の実施形態は、表示装置に関する。

表示素子として発光ダイオード（ＬＥＤ：Light Emitting Diode）を用いた表示装置が知られている。近年では、マイクロＬＥＤと称される微小な発光ダイオードをアレイ基板に実装した表示装置も開発されている。この種の表示装置は高品位の画像表示が可能であり、次世代の表示装置として注目されている。

特開２０２０－５２１５４号公報 特開２０２０－５２１５５号公報

マイクロＬＥＤ等の自発光型の表示素子を用いた表示装置において輝度を高めるためには、表示素子に電源を供給する電源線の幅を大きくするなどの対策が必要である。しかしながら、高精細な表示装置においては、表示領域に配線や回路を配置するためのスペースが制約され、高輝度化が困難な場合がある。

本開示の一態様における目的は、高輝度化が可能な表示装置を提供することである。

一実施形態に係る表示装置は、第１発光素子および当該第１発光素子を駆動する第１画素回路を含む第１副画素と、第２発光素子および当該第２発光素子を駆動する第２画素回路を含む第２副画素と、前記第１画素回路に電源を供給する第１電源線と、前記第２画素回路に電源を供給する第２電源線と、前記第１発光素子および前記第２発光素子の電圧をリセットするためのリセット信号が供給される１本のリセット配線と、を備えている。前記リセット配線、前記第１電源線および前記第２電源線は、前記第１副画素および前記第２副画素を含む表示領域に配置されている。前記リセット配線は、前記第１画素回路および前記第２画素回路の双方に接続されている。前記第１電源線の幅は、前記第２電源線の幅よりも大きい。前記第１画素回路は、前記リセット配線が接続される第１リセットトランジスタを有している。前記第２画素回路は、前記リセット配線が接続される第２リセットトランジスタを有している。前記第１リセットトランジスタおよび前記第２リセットトランジスタのそれぞれは、２つのゲート電極を有している。前記リセット配線は、前記第１リセットトランジスタの前記２つのゲート電極に重なる２つのシールド電極と、前記第２リセットトランジスタの前記２つのゲート電極に重なる２つのシールド電極と、を有している。

また、一実施形態に係る表示装置は、第１発光素子および当該第１発光素子を駆動する第１画素回路を含む第１副画素と、第２発光素子および当該第２発光素子を駆動する第２画素回路を含む第２副画素と、第３発光素子および当該第３発光素子を駆動する第３画素回路を含む第３副画素と、前記第１画素回路に映像信号を供給する第１映像線と、前記第２画素回路に映像信号を供給する第２映像線と、前記第３画素回路に映像信号を供給する第３映像線と、前記第１発光素子と前記第２発光素子と前記第３発光素子の電圧をリセットするためのリセット信号が供給される１本のリセット配線と、を備えている。前記第１映像線、前記リセット配線、前記第２映像線、前記第３映像線は、この順で第１方向に並んでいる。前記第１映像線、前記第２映像線、前記第３映像線は、それぞれ前記第１方向と交差する第２方向に延出している。前記リセット配線は、前記第１映像線と前記第２映像線との間において前記第２方向に延出する配線部分と、前記第２映像線および前記第３映像線と交差し前記第１方向に延出するブリッジ部分とを有している。前記第１画素回路は、前記リセット配線が接続される第１リセットトランジスタを有している。前記第２画素回路は、前記リセット配線が接続される第２リセットトランジスタを有している。前記第３画素回路は、前記リセット配線が接続される第３リセットトランジスタを有している。前記第１リセットトランジスタ、前記第２リセットトランジスタおよび前記第３リセットトランジスタのそれぞれは、２つのゲート電極を有している。前記リセット配線は、前記第１リセットトランジスタの前記２つのゲート電極に重なる２つのシールド電極と、前記第２リセットトランジスタの前記２つのゲート電極に重なる２つのシールド電極と、前記第３リセットトランジスタの前記２つのゲート電極に重なる２つのシールド電極と、を有している。

図１は、一実施形態に係る表示装置の概略的な斜視図である。 図２は、一実施形態に係る表示装置の概略的な回路図である。 図３は、一実施形態に係る副画素の等価回路の一例を示す図である。 図４は、一実施形態に係る表示パネルの概略的な断面図である。 図５は、一実施形態に係る画素に含まれる要素の概略的な平面図である。 図６は、一実施形態に係る画素に含まれる他の要素の概略的な平面図である。 図７は、一実施形態に係る画素に含まれるさらに他の要素の概略的な平面図である。 図８は、図７に示した第１副画素の画素回路の概略的な平面図である。 図９は、図７に示した第２副画素の画素回路の概略的な平面図である。

いくつかの実施形態につき、図面を参照しながら説明する。
なお、開示はあくまで一例に過ぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有される。また、図面は、説明をより明確にするため、実際の態様に比べて模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。各図において、連続して配置される同一または類似の要素については符号を省略することがある。また、本明細書と各図において、既出の図に関して前述したものと同一または類似した機能を発揮する構成要素には同一の参照符号を付し、重複する詳細な説明を省略することがある。

各実施形態においては一例として、ＬＥＤ素子を備える自発光型の表示装置を開示する。ただし、各実施形態は、例えば有機エレクトロルミネッセンス素子のような他種の表示素子を有する表示装置に対する、各実施形態にて開示される個々の技術的思想の適用を妨げるものではない。

図１は、本実施形態に係る表示装置１の概略的な斜視図である。以下の説明においては、図示したように第１方向Ｘ、第２方向Ｙおよび第３方向Ｚを定義する。これら方向Ｘ，Ｙ，Ｚは互いに直交しているが、９０°以外の角度で交わってもよい。本実施形態においては、第３方向Ｚに沿って表示装置１やその構成要素を見ることを平面視と呼ぶ。また、第３方向Ｚを上と呼び、第３方向Ｚの反対方向を下と呼ぶことがある。

表示装置１は、表示パネル２と、第１回路基板３と、第２回路基板４と、コントローラ５とを備えている。図１の例において、表示パネル２は、第１方向Ｘと平行な短辺ＥＸと、第２方向Ｙと平行な長辺ＥＹとを有した矩形状である。第３方向Ｚは、表示パネル２の厚さ方向に相当する。

表示パネル２は、画像を表示する表示領域ＤＡと、表示領域ＤＡの周りの非表示領域ＮＤＡ（周辺領域）とを有している。非表示領域ＮＤＡは、短辺ＥＸに沿う端子領域ＭＴを含む。本実施形態においては表示領域ＤＡが矩形状であるが、表示領域ＤＡが他の形状であってもよい。表示領域ＤＡには、第１方向Ｘおよび第２方向Ｙにおいてマトリクス状に並ぶ複数の画素ＰＸが配置されている。

第１回路基板３は、端子領域ＭＴの上に実装され、表示パネル２と電気的に接続されている。第２回路基板４は、第１回路基板３と電気的に接続されている。第１回路基板３は、例えばフレキシブル回路基板（ＦＰＣ）である。第２回路基板４は、例えばプリント回路基板（ＰＣＢ）である。コントローラ５は、例えば集積回路（ＩＣ）である。図１の例においては、第１回路基板３の上にコントローラ５が実装されている。ただし、コントローラ５は、第１回路基板３の下や非表示領域ＮＤＡ、または第２回路基板４に実装されてもよい。

コントローラ５は、例えば第２回路基板４を介して制御基板（図示せず）と接続されている。コントローラ５は、制御基板から出力される映像信号に基づいて複数の画素ＰＸを駆動する。

図２は、本実施形態に係る表示装置１の概略的な回路図である。表示パネル２は、非表示領域ＮＤＡにおいて、映像ドライバＸＤＲと、第１走査ドライバＹＤＲ１と、第２走査ドライバＹＤＲ２とを備えている。映像ドライバＸＤＲは、第１方向Ｘに延びている。走査ドライバＹＤＲ１，ＹＤＲ２は、第２方向Ｙに延びている。表示領域ＤＡは、走査ドライバＹＤＲ１，ＹＤＲ２の間に位置している。

表示パネル２は、表示領域ＤＡにおいて複数種類の配線を備えている。これら配線は、複数の走査線Ｇｓｇ，Ｇｒｇ，Ｇｂｇと、複数の映像線ＶＬと、複数の電源線ＰＬ１と、複数の電源線ＰＬ２と、複数のリセット配線Ｓｒｓｔとを含む。

走査線Ｇｓｇ，Ｇｒｇ，Ｇｂｇは、第１方向Ｘに延びており、走査ドライバＹＤＲ１，ＹＤＲ２に接続されている。例えば、第２方向Ｙに並ぶ画素ＰＸのうち、偶数番目の画素ＰＸを駆動するための走査線Ｇｓｇ，Ｇｒｇ，Ｇｂｇが第１走査ドライバＹＤＲ１に接続され、奇数番目の画素ＰＸを駆動するための走査線Ｇｓｇ，Ｇｒｇ，Ｇｂｇが第２走査ドライバＹＤＲ２に接続されている。他の例として、例えば走査線Ｇｓｇ，Ｇｒｇが全て第１走査ドライバＹＤＲ１に接続されるとともに走査線Ｇｂｇが全て第２走査ドライバＹＤＲ２に接続されるなど、走査線Ｇｓｇ，Ｇｒｇ，Ｇｂｇのいずれかが第１走査ドライバＹＤＲ１に接続され、残りが第２走査ドライバＹＤＲ２に接続されてもよい。

映像線ＶＬ、電源線ＰＬ１，ＰＬ２およびリセット配線Ｓｒｓｔは、第２方向Ｙに延びている。映像線ＶＬは、映像ドライバＸＤＲに接続されている。映像線ＶＬには、映像ドライバＸＤＲから映像信号Ｖｓｉｇと初期化信号Ｖｉｎｉが供給される。電源線ＰＬ１には、コントローラ５から高電位Ｐｖｄｄが供給される。電源線ＰＬ２には、コントローラ５から高電位Ｐｖｄｄよりも低い低電位Ｐｖｓｓが供給される。リセット配線Ｓｒｓｔには、コントローラ５からリセット信号Ｖｒｓｔが供給される。

コントローラ５は、走査ドライバＹＤＲ１，ＹＤＲ２にスタートパルス信号ＳＴＶやクロック信号ＣＫＶも出力する。走査ドライバＹＤＲ１，ＹＤＲ２は複数のシフトレジスタ回路を含んでおり、クロック信号ＣＫＶに応じてスタートパルス信号ＳＴＶを次段のシフトレジスタ回路に順次転送し、各走査線Ｇｓｇ，Ｇｒｇ，Ｇｂｇに走査信号を順次供給する。

図３は、画素ＰＸに含まれる副画素ＳＰの等価回路の一例を示す図である。副画素ＳＰは、発光素子１０と、発光素子１０を駆動する画素回路ＰＣとを備えている。本実施形態においては、発光素子１０がマイクロ発光ダイオード（マイクロＬＥＤ）である場合を想定する。すなわち、表示装置１は、マイクロＬＥＤ表示装置である。

一例として、マイクロＬＥＤである発光素子１０においては、最長の一辺の長さが１００μｍ以下である。ただし、発光素子１０は、例えば最長の一辺の長さが１００μｍより大きく３００μｍ未満のミニＬＥＤであってもよい。また、発光素子１０は、最長の一辺の長さが３００μｍ以上のＬＥＤであってもよい。

画素回路ＰＣは、映像線ＶＬに供給される映像信号Ｖｓｉｇに応じて発光素子１０を制御する。このような制御を実現するために、本実施形態における画素回路ＰＣは、リセットトランジスタＲＳＴ、画素選択トランジスタＳＳＴ、出力トランジスタＢＣＴ、駆動トランジスタＤＲＴ、保持容量Ｃｓおよび補助容量Ｃａｄを有している。補助容量Ｃａｄは発光電流量を調整するために設けられる素子であり、場合によっては不要となることもある。

リセットトランジスタＲＳＴ、画素選択トランジスタＳＳＴ、出力トランジスタＢＣＴおよび駆動トランジスタＤＲＴは、例えばＮチャネル型のＴＦＴにより構成できるが、これらの少なくとも１つがＰチャネル型のＴＦＴにより構成されてもよい。

本実施形態において、リセットトランジスタＲＳＴ、画素選択トランジスタＳＳＴ、出力トランジスタＢＣＴおよび駆動トランジスタＤＲＴは、同一工程かつ同一層構造で形成され、半導体層に多結晶シリコンを用いたボトムゲート構造を有している。他の例として、リセットトランジスタＲＳＴ、画素選択トランジスタＳＳＴ、出力トランジスタＢＣＴおよび駆動トランジスタＤＲＴは、トップゲート構造を有してもよい。なお、半導体層としては、酸化物半導体や多結晶ＧａＮ半導体などを用いてもよい。

リセットトランジスタＲＳＴ、画素選択トランジスタＳＳＴ、出力トランジスタＢＣＴおよび駆動トランジスタＤＲＴは、第１端子、第２端子および制御端子を有している。図３の説明においては、第１端子をソース電極、第２端子をドレイン電極、制御端子をゲート電極と呼ぶ。

駆動トランジスタＤＲＴおよび出力トランジスタＢＣＴは、電源線ＰＬ１と電源線ＰＬ２の間で発光素子１０と直列に接続されている。電源線ＰＬ１に供給される高電位Ｐｖｄｄは例えば１０Ｖに設定され、電源線ＰＬ２に供給される低電位Ｐｖｓｓは例えば１．５Ｖに設定されている。

出力トランジスタＢＣＴのドレイン電極は、電源線ＰＬ１に接続されている。出力トランジスタＢＣＴのソース電極は、駆動トランジスタＤＲＴのドレイン電極に接続されている。出力トランジスタＢＣＴのゲート電極は、走査線Ｇｂｇに接続されている。出力トランジスタＢＣＴは、走査線Ｇｂｇに与えられる制御信号ＢＧによりオン、オフされる。ここで、オンは導通状態を表し、オフは非導通状態を表す。出力トランジスタＢＣＴは、制御信号ＢＧに基づき発光素子１０の発光時間を制御する。

駆動トランジスタＤＲＴのソース電極は、発光素子１０の一方の電極（ここでは陽極）に接続されている。発光素子１０の他方の電極（ここでは陰極）は、電源線ＰＬ２に接続されている。駆動トランジスタＤＲＴは、映像信号Ｖｓｉｇに応じた駆動電流を発光素子１０に出力する。

画素選択トランジスタＳＳＴのソース電極は、映像線ＶＬに接続されている。画素選択トランジスタＳＳＴのドレイン電極は、駆動トランジスタＤＲＴのゲート電極に接続されている。画素選択トランジスタＳＳＴのゲート電極は、信号書き込み制御用のゲート配線として機能する走査線Ｇｓｇに接続されている。画素選択トランジスタＳＳＴは、走査線Ｇｓｇから供給される制御信号ＳＧによりオン、オフされ、画素回路ＰＣと映像線ＶＬの接続および非接続を切り替える。すなわち、画素選択トランジスタＳＳＴがオンされることにより、映像線ＶＬの映像信号Ｖｓｉｇまたは初期化信号Ｖｉｎｉが駆動トランジスタＤＲＴのゲート電極に供給される。

リセットトランジスタＲＳＴのソース電極は、リセット配線Ｓｒｓｔに接続されている。リセットトランジスタＲＳＴのドレイン電極は、駆動トランジスタＤＲＴのソース電極および発光素子１０の陽極に接続されている。リセットトランジスタＲＳＴのゲート電極は、リセット制御用ゲート配線として機能する走査線Ｇｒｇに接続されている。リセットトランジスタＲＳＴは、走査線Ｇｒｇから供給される制御信号ＲＧによりオン、オフされる。リセットトランジスタＲＳＴがオンに切り替えられることにより、駆動トランジスタＤＲＴのソース電極および発光素子１０の陽極の電位をリセット配線Ｓｒｓｔのリセット信号Ｖｒｓｔにリセットすることができる。すなわち、リセット配線Ｓｒｓｔは、発光素子１０の電圧をリセットするための配線である。

保持容量Ｃｓは、駆動トランジスタＤＲＴのゲート電極とソース電極の間に接続されている。補助容量Ｃａｄは、駆動トランジスタＤＲＴのソース電極と電源線ＰＬ２の間に接続されている。

以上のような構成においては、走査線Ｇｓｇ，Ｇｒｇ，Ｇｂｇに供給される制御信号ＳＧ，ＲＧ，ＢＧによって画素回路ＰＣが駆動され、映像線ＶＬの映像信号Ｖｓｉｇに応じた輝度で発光素子１０が発光する。

制御信号ＳＧ，ＲＧ，ＢＧは、走査ドライバＹＤＲ１，ＹＤＲ２が上述のスタートパルス信号ＳＴＶおよびクロック信号ＣＶＫに基づいて、各ライン（第１方向Ｘに並ぶ一連の副画素ＳＰ）の走査線Ｇｓｇ，Ｇｒｇ，Ｇｂｇに対し順次供給する。また、図２に示したコントローラ５から供給される信号に基づいて、映像ドライバＸＤＲが各映像線ＶＬに映像信号Ｖｓｉｇおよび初期化信号Ｖｉｎｉを順次供給する。映像信号Ｖｓｉｇの供給に伴い保持容量Ｃｓに保持された電荷は、初期化信号Ｖｉｎｉの供給に伴い初期化される。

図４は、表示パネル２の概略的な断面図である。ここでは、画素ＰＸ（副画素ＳＰ）の一部に対応する構造を示している。表示パネル２は、絶縁基材２０と、絶縁基材２０の上に設けられた絶縁層２１，２２，２３，２４，２５，２６と、樹脂層２７と、コーティング層２８とを備えている。

絶縁基材２０は、例えばガラスであるが、ポリイミド等の可撓性を有した樹脂基板であってもよい。絶縁層２１は、絶縁基材２０の上に設けられている。絶縁層２１の上には、第１ゲート電極ＧＥ１および第２ゲート電極ＧＥ２が設けられている。ゲート電極ＧＥ１，ＧＥ２および絶縁層２１は、絶縁層２２で覆われている。絶縁層２２の上には、半導体層ＳＣ１が設けられている。半導体層ＳＣ１および絶縁層２２は、絶縁層２３で覆われている。絶縁層２３の上には、第１電極Ｅ１および第２電極Ｅ２が設けられている。第１電極Ｅ１および第２電極Ｅ２は、それぞれ絶縁層２３を貫通するコンタクトホールｈ１，ｈ２を通じて半導体層ＳＣ１に接触している。

第１ゲート電極ＧＥ１および半導体層ＳＣ１の一部は、出力トランジスタＢＣＴを構成する。第２ゲート電極ＧＥ２および半導体層ＳＣ１の他の一部は、駆動トランジスタＤＲＴを構成する。図４には示されていないが、上述のリセットトランジスタＲＳＴおよび画素選択トランジスタＳＳＴは、出力トランジスタＢＣＴおよび駆動トランジスタＤＲＴと同様の層構成にて形成されている。

第１電極Ｅ１、第２電極Ｅ２および絶縁層２３は、絶縁層２４で覆われている。絶縁層２４の上には、導電層ＣＬ１が設けられている。導電層ＣＬ１および絶縁層２４は、絶縁層２５で覆われている。

絶縁層２５の上には、導電層ＣＬ２，ＣＬ３が設けられている。導電層ＣＬ２は、絶縁層２４，２５を貫通するコンタクトホールｈ３を通じて第２電極Ｅ２に接触している。導電層ＣＬ３は、絶縁層２５を貫通するコンタクトホールｈ４を通じて導電層ＣＬ１に接触している。

導電層ＣＬ２，ＣＬ３および絶縁層２５は、絶縁層２６で覆われている。絶縁層２６の上には、画素電極ＰＥおよびコンタクト電極ＣＯＮが設けられている。画素電極ＰＥは、絶縁層２６を貫通するコンタクトホールｈ５を通じて導電層ＣＬ２に接触している。コンタクト電極ＣＯＮは、絶縁層２６を貫通するコンタクトホールｈ６を通じて導電層ＣＬ３に接触している。

画素電極ＰＥの上には接続層ＬＡ１が設けられ、コンタクト電極ＣＯＮの上には接続層ＬＡ２が設けられている。発光素子１０は、接続層ＬＡ１の上に設けられている。発光素子１０は、陽極ＡＮと、陰極ＣＡと、陽極ＡＮと陰極ＣＡの間に配置された発光層ＬＩとを有している。発光層ＬＩは、陽極ＡＮと陰極ＣＡの電位差に応じて光を放つ。陽極ＡＮは、接続層ＬＡ１の上面に接触している。

樹脂層２７は、画素電極ＰＥ、コンタクト電極ＣＯＮ、接続層ＬＡ１，ＬＡ２および絶縁層２６を覆うとともに、複数の発光素子１０の隙間を満たしている。陰極ＣＡは、樹脂層２７から露出している。

樹脂層２７は、共通電極ＣＥで覆われている。共通電極ＣＥは、樹脂層２７に設けられたコンタクトホールｈ７を通じて接続層ＬＡ２に接触している。また、共通電極ＣＥは、陰極ＣＡにも接触している。共通電極ＣＥは、コーティング層２８で覆われている。

絶縁層２１，２２，２３，２５は、例えばシリコン酸化物（ＳｉＯ）やシリコン窒化物（ＳｉＮ）などの無機絶縁材料で形成されている。絶縁層２４，２６は、感光性アクリル樹脂などの有機絶縁材料で形成されている。絶縁層２４，２６は、絶縁層２１，２２，２３，２５よりも厚く、平坦化層としての機能を有している。コーティング層２８は、例えばパリレン（ポリパラキシリレン）あるいは無機のシロキサン結合を主鎖に持ち側鎖に有機結合をもつシリコンで形成されている。

第１ゲート電極ＧＥ１、第２ゲート電極ＧＥ２、第１電極Ｅ１、第２電極Ｅ２、導電層ＣＬ２，ＣＬ３、画素電極ＰＥおよびコンタクト電極ＣＯＮは、金属材料で形成されている。導電層ＣＬ１および共通電極ＣＥは、インジウム錫酸化物（ＩＴＯ）などの透明導電材料で形成されている。接続層ＬＡ１，ＬＡ２は、例えば半田で形成されている。

第１電極Ｅ１には、上述の電源線ＰＬ１を介して高電位Ｐｖｄｄが供給される。この高電位Ｐｖｄｄは、出力トランジスタＢＣＴ、駆動トランジスタＤＲＴ、第２電極Ｅ２、導電層ＣＬ２、画素電極ＰＥおよび接続層ＬＡ１を介して発光素子１０の陽極ＡＮに供給される。

共通電極ＣＥには、上述の電源線ＰＬ２を介して低電位Ｐｖｓｓが供給される。低電位Ｐｖｓｓは、共通電極ＣＥに接触する発光素子１０の陰極ＣＡにも供給される。また、低電位Ｐｖｓｓは、接続層ＬＡ２、コンタクト電極ＣＯＮおよび導電層ＣＬ３を介して導電層ＣＬ１にも供給される。導電層ＣＬ１は、導電層ＣＬ２等とともに上述の補助容量Ｃａｄを形成する。

図５は、画素ＰＸに含まれる要素の一部の概略的な平面図である。本実施形態においては、画素ＰＸが３つの副画素ＳＰａ，ＳＰｂ，ＳＰｃを含む場合を想定する。副画素ＳＰａは赤色を表示し、副画素ＳＰｂは緑色を表示し、副画素ＳＰｃは青色を表示する。ただし、画素ＰＸは、白色などの他の色を表示する副画素を含んでもよい。また、画素ＰＸに含まれる副画素ＳＰの数は３つに限られない。

副画素ＳＰａ，ＳＰｂ，ＳＰｃは、図３および図４に示した構造を有している。図５においては、各副画素ＳＰａ，ＳＰｂ，ＳＰｃの画素電極ＰＥ（ＰＥａ，ＰＥｂ，ＰＥｃ）、接続層ＬＡ１（ＬＡ１ａ，ＬＡ１ｂ，ＬＡ１ｃ）および発光素子１０（１０ａ，１０ｂ，１０ｃ）の形状と、コンタクト電極ＣＯＮおよび接続層ＬＡ２の形状と、コンタクトホールｈ５，ｈ６，ｈ７の位置とを示している。

図５の例においては、副画素ＳＰａの画素電極ＰＥａと副画素ＳＰｃの画素電極ＰＥｃが第１方向Ｘに並び、副画素ＳＰｂの画素電極ＰＥｂとコンタクト電極ＣＯＮが第１方向Ｘに並んでいる。さらに、画素電極ＰＥａと画素電極ＰＥｂが第２方向Ｙに並び、画素電極ＰＥｃとコンタクト電極ＣＯＮが第２方向Ｙに並んでいる。例えば画素電極ＰＥａ，ＰＥｂ，ＰＥｃおよびコンタクト電極ＣＯＮは矩形状であるが、この例に限られない。

副画素ＳＰａの接続層ＬＡ１ａは画素電極ＰＥａの上に配置され、副画素ＳＰｂの接続層ＬＡ１ｂは画素電極ＰＥｂの上に配置され、副画素ＳＰｃの接続層ＬＡ１ｃは画素電極ＰＥｃの上に配置され、接続層ＬＡ２はコンタクト電極ＣＯＮの上に配置されている。

副画素ＳＰａの発光素子１０ａは接続層ＬＡ１ａの上に配置され、副画素ＳＰｂの発光素子１０ｂは接続層ＬＡ１ｂの上に配置され、副画素ＳＰｃの発光素子１０ｃは接続層ＬＡ１ｃの上に配置されている。発光素子１０ａは赤色の光を放つマイクロＬＥＤであり、発光素子１０ｂは緑色の光を放つマイクロＬＥＤであり、発光素子１０ｃは青色の光を放つマイクロＬＥＤである。

図６は、画素ＰＸに含まれる他の要素の概略的な平面図である。この図においては、副画素ＳＰａ，ＳＰｂ，ＳＰｃの導電層ＣＬ２（ＣＬ２ａ，ＣＬ２ｂ，ＣＬ２ｃ）の形状と、導電層ＣＬ３の形状と、コンタクトホールｈ３，ｈ４，ｈ５，ｈ６の位置とを示している。

副画素ＳＰａの導電層ＣＬ２ａ、副画素ＳＰｂの導電層ＣＬ２ｂ、および副画素ＳＰｃの導電層ＣＬ２ｃは、図５に示した画素電極ＰＥａ，ＰＥｂ，ＰＥｃの下にそれぞれ位置している。

図６の例において、画素ＰＸは、第１方向Ｘに延びる配線ＷＬａと、第２方向Ｙに延びる配線ＷＬｂとをさらに備えている。これら配線ＷＬａ，ＷＬｂは互いに接続されており、導電層ＣＬ３で形成されている。

図７は、画素ＰＸに含まれるさらに他の要素の概略的な平面図である。この図においては、図４における絶縁層２１，２２の間の第１層に配置される金属製の導電材料（ドット部分）と、絶縁層２２，２３の間の第２層に配置される半導体材料（破線部分）と、絶縁層２３，２４の間の第３層に配置される金属製の導電材料（斜線部分）と、第１乃至第３層に通じるコンタクトホールとを示している。

第１層に配置される導電材料には、走査線Ｇｒｇ，Ｇｂｇ，Ｇｓｇが含まれる。第２層に配置される半導体材料には、リセットトランジスタＲＳＴ、画素選択トランジスタＳＳＴ、出力トランジスタＢＣＴおよび駆動トランジスタＤＲＴの一部を成す半導体層ＳＣ１，ＳＣ２が含まれる。第３層に配置される導電材料には、副画素ＳＰａ，ＳＰｂ，ＳＰｃにそれぞれ映像信号Ｖｓｉｇを供給する映像線ＶＬａ，ＶＬｂ，ＶＬｃ、副画素ＳＰａ，ＳＰｂ，ＳＰｃにそれぞれ高電位Ｐｖｄｄを供給する電源線ＰＬ１ａ，ＰＬ１ｂ，ＰＬ１ｃおよびリセット信号Ｖｒｓｔを供給するリセット配線Ｓｒｓｔが含まれる。

図７の例においては、映像線ＶＬａ、リセット配線Ｓｒｓｔ、電源線ＰＬ１ａ、映像線ＶＬｂ、電源線ＰＬ１ｂ、映像線ＶＬｃおよび電源線ＰＬ１ｃがこの順で第１方向Ｘに並んでいる。図中の右端に示す映像線ＶＬａは、図示した画素ＰＸに隣り合う他の画素ＰＸの副画素ＳＰａに映像信号Ｖｓｉｇを供給するものである。

リセット配線Ｓｒｓｔは、映像線ＶＬａ，ＶＬｂの間において映像線ＶＬａ寄りに位置している。電源線ＰＬ１ａは、映像線ＶＬａ，ＶＬｂの間において映像線ＶＬｂ寄りに位置している。電源線ＰＬ１ｂは、映像線ＶＬｂ，ＶＬｃの間において映像線ＶＬｃ寄りに位置している。電源線ＰＬ１ｃは、映像線ＶＬｃと上記他の画素ＰＸの映像線ＶＬａの間において映像線ＶＬａ寄りに位置している。

図７の例において、映像線ＶＬａ，ＶＬｂ，ＶＬｃおよび電源線ＰＬ１ａ，ＰＬ１ｂ，ＰＬ１ｃは、全体的に第２方向Ｙと平行に延びている。一方、リセット配線Ｓｒｓｔは、画素選択トランジスタＳＳＴの一部、駆動トランジスタＤＲＴ、出力トランジスタＢＣＴおよびリセットトランジスタＲＳＴを迂回するように屈曲しながら第２方向Ｙに延びている。すなわち、リセット配線Ｓｒｓｔは、第１方向Ｘに延びる部分と、第２方向Ｙに延びる部分とを含む。

副画素ＳＰａの画素回路ＰＣａは、映像線ＶＬａと電源線ＰＬ１ａの間に配置されている。副画素ＳＰｂの画素回路ＰＣｂは、映像線ＶＬｂと電源線ＰＬ１ｂの間に配置されている。副画素ＳＰｃの画素回路ＰＣｃは、映像線ＶＬｃと電源線ＰＬ１ｃの間に配置されている。

画素回路ＰＣａは、映像線ＶＬａと電源線ＰＬ１ａの間に配置された中継電極５０ａを有している。画素回路ＰＣｂは、映像線ＶＬｂと電源線ＰＬ１ｂの間に配置された中継電極５０ｂを有している。画素回路ＰＣｃは、映像線ＶＬｃと電源線ＰＬ１ｃの間に配置された中継電極５０ｃを有している。中継電極５０ａ，５０ｂ，５０ｃは、第３層に配置されている。中継電極５０ａは、リセット配線Ｓｒｓｔから延出している。中継電極５０ｂ，５０ｃは、島状に形成されている。中継電極５０ａ，５０ｂ，５０ｃは、リセット配線Ｓｒｓｔの一部と定義することもできる。

中継電極５０ａ，５０ｂ，５０ｃの近傍に、第１層に形成された第１ブリッジ３０が配置されている。第１ブリッジ３０は、映像線ＶＬｂ，ＶＬｃおよび電源線ＰＬ１ａ，ＰＬ１ｂと交差して第１方向Ｘに延びている。第１ブリッジ３０の一端は映像線ＶＬａと電源線ＰＬ１ａの間に位置し、他端は映像線ＶＬｃと電源線ＰＬ１ｃの間に位置している。リセット配線Ｓｒｓｔは、映像線ＶＬａと電源線ＰＬ１ａの間において、図４に示した絶縁層２２，２３を貫通するコンタクトホールｈ３０を通じて第１ブリッジ３０に接続されている。中継電極５０ｂは、映像線ＶＬｂと電源線ＰＬ１ｂの間において、コンタクトホールｈ３０を通じて第１ブリッジ３０に接続されている。中継電極５０ｃは、映像線ＶＬｃと電源線ＰＬ１ｃの間において、コンタクトホールｈ３０を通じて第１ブリッジ３０に接続されている。コンタクトホールｈ３０は、図４に示した絶縁層２２，２３を貫通する。

このように、リセット配線Ｓｒｓｔは、中継電極５０ａを介して画素回路ＰＣａに接続されるとともに、第１ブリッジ３０および中継電極５０ｂ，５０ｃを介して画素回路ＰＣｂ，ＰＣｃに接続されている。これにより、１本のリセット配線Ｓｒｓｔによって各画素回路ＰＣａ，ＰＣｂ，ＰＣｃにリセット信号Ｖｒｓｔを供給することが可能となる。なお、第１ブリッジ３０は、リセット配線Ｓｒｓｔの一部と定義することもできる。この場合において、リセット配線Ｓｒｓｔは、映像線ＶＬａと映像線ＶＬｂとの間において第２方向Ｙに延出する配線部分（図７において斜線を付した部分）と、映像線ＶＬｂおよび映像線ＶＬｃと交差し第１方向Ｘに延出するブリッジ部分（第１ブリッジ３０）とを有する。

走査線Ｇｓｇの図中下方には、第１層に形成された第２ブリッジ４０が配置されている。第２ブリッジ４０は、映像線ＶＬａ，ＶＬｂ，ＶＬｃ、電源線ＰＬ１ａ，ＰＬ１ｂ，ＰＬ１ｃおよびリセット配線Ｓｒｓｔと交差して第１方向Ｘに延びている。電源線ＰＬ１ａ，ＰＬ１ｂ，ＰＬ１ｃは、図４に示した絶縁層２２，２３を貫通するコンタクトホールｈ４０を通じて第２ブリッジ４０に接続されている。

このように電源線ＰＬ１ａ，ＰＬ１ｂ，ＰＬ１ｃを第２ブリッジ４０で接続することにより、高電位Ｐｖｄｄを供給するための導電層の抵抗を下げることができる。第２ブリッジ４０は、例えば第１方向Ｘに配列された複数の画素ＰＸにわたって延びており、各々の画素ＰＸの電源線ＰＬ１ａ，ＰＬ１ｂ，ＰＬ１ｃと接続されている。他の例として、第２ブリッジ４０は、画素ＰＸに対して１つずつ設けられてもよい。

図８は、図７に示した画素回路ＰＣａを拡大した概略的な平面図である。図９は、図７に示した画素回路ＰＣｂを拡大した概略的な平面図である。以下、画素回路ＰＣａ，ＰＣｂ，ＰＣｃの詳細な構造につき、図７に加え図８および図９を参照して説明する。

図８に示すように、走査線Ｇｂｇは、リセット配線Ｓｒｓｔと電源線ＰＬ１ａの間において、第１ゲート電極ＧＥ１を有している。また、走査線Ｇｂｇ，Ｇｓｇ、映像線ＶＬａおよび電源線ＰＬ１ａで囲われた領域内に第２ゲート電極ＧＥ２が配置されている。これら第１ゲート電極ＧＥ１および第２ゲート電極ＧＥ２は、図４にも示した通り絶縁層２１，２２の間の第１層に配置されている。

走査線Ｇｒｇ，Ｇｂｇの間において、第１電極Ｅ１が電源線ＰＬ１ａからリセット配線Ｓｒｓｔに向かって突出している。また、走査線Ｇｒｇ，Ｇｓｇ、リセット配線Ｓｒｓｔおよび電源線ＰＬ１ａで囲われた領域内に島状の第２電極Ｅ２が配置されている。第２電極Ｅ２は、図４にも示した通り絶縁層２３，２４の間の第３層に配置されている。

半導体層ＳＣ１は、リセット配線Ｓｒｓｔと電源線ＰＬ１ａの間に配置されている。半導体層ＳＣ１は、第１部分Ｐ１と、第１部分Ｐ１から第２方向Ｙに延出した第２部分Ｐ２および第３部分Ｐ３とを有している。

第２部分Ｐ２は、第１ゲート電極ＧＥ１および第２ゲート電極ＧＥ２と交差している。第２部分Ｐ２の先端は、図４にも示したコンタクトホールｈ１を通じて第１電極Ｅ１と接続されている。図８の例においては、第１方向Ｘに並ぶ２つのコンタクトホールｈ１が設けられている。第１ゲート電極ＧＥ１および第２部分Ｐ２の一部によって出力トランジスタＢＣＴが構成されている。第２ゲート電極ＧＥ２および第２部分Ｐ２の一部によって駆動トランジスタＤＲＴが構成されている。

走査線Ｇｒｇは、リセット配線Ｓｒｓｔと電源線ＰＬ１ａの間において、２つの第３ゲート電極ＧＥ３を有している。リセット配線Ｓｒｓｔに接続された中継電極５０ａは、第３電極Ｅ３を有している。半導体層ＳＣ１の第３部分Ｐ３は、各第３ゲート電極ＧＥ３と交差している。第３部分Ｐ３の先端は、図４に示した絶縁層２３を貫通するコンタクトホールｈ８を通じて第３電極Ｅ３に接続されている。第３ゲート電極ＧＥ３および第３部分Ｐ３によってリセットトランジスタＲＳＴが構成されている。

映像線ＶＬａは、リセット配線Ｓｒｓｔに向けて突出した第４電極Ｅ４を有している。走査線Ｇｓｇは、映像線ＶＬａと電源線ＰＬ１ａの間において、２つの第４ゲート電極ＧＥ４を有している。半導体層ＳＣ２は、各第４ゲート電極ＧＥ４と交差している。半導体層ＳＣ２の一端は、図４に示した絶縁層２３を貫通するコンタクトホールｈ９を通じて第４電極Ｅ４に接続されている。半導体層ＳＣ２の他端は、図４に示した絶縁層２２を貫通するコンタクトホールｈ１０を通じて第２ゲート電極ＧＥ２に接続されている。第４ゲート電極ＧＥ４および半導体層ＳＣ２によって画素選択トランジスタＳＳＴが構成されている。

半導体層ＳＣ１の第１部分Ｐ１は、図４にも示したコンタクトホールｈ２を通じて第２電極Ｅ２に接続されている。第２電極Ｅ２は、第２ゲート電極ＧＥ２の大部分と対向し、第２ゲート電極ＧＥ２とともに図３に示した保持容量Ｃｓを形成する。第２電極Ｅ２と第２ゲート電極ＧＥ２が重なる位置に、図４および図６にも示したコンタクトホールｈ３が設けられている。

第２電極Ｅ２は、出力トランジスタＢＣＴにおいて半導体層ＳＣ１の第２部分Ｐ２と第１ゲート電極ＧＥ１が交差する領域、および、駆動トランジスタＤＲＴにおいて第２部分Ｐ２と第２ゲート電極ＧＥ２が交差する領域と重なっている。これにより、半導体層ＳＣ１の上方からの電位が出力トランジスタＢＣＴおよび駆動トランジスタＤＲＴの動作に与える影響を抑制できる。

中継電極５０ａは、シールドＳＬＤ１を有している。リセット配線Ｓｒｓｔは、シールドＳＬＤ２を有している。これらシールドＳＬＤ１，ＳＬＤ２は、半導体層ＳＣ１の第３部分Ｐ３と各第３ゲート電極ＧＥ３が交差する領域と重なっている。これにより、半導体層ＳＣ１の上方からの電位がリセットトランジスタＲＳＴの動作に与える影響を抑制できる。

コンタクトホールｈ１０付近には、第３層に形成されたシールドＳＬＤ３が配置されている。シールドＳＬＤ３は、一対の第４ゲート電極ＧＥ４の一方と半導体層ＳＣ２とが交差する領域と重なっている。また、第４電極Ｅ４は、一対の第４ゲート電極ＧＥ４の他方と半導体層ＳＣ２とが交差する領域と重なっている。これにより、半導体層ＳＣ２の上方からの電位が画素選択トランジスタＳＳＴの動作に与える影響を抑制できる。

図９に示すように、副画素ＳＰｂの画素回路ＰＣｂの構成は、基本的には図８に示した画素回路ＰＣａの構成と同様である。ただし、画素回路ＰＣｂにおいては、中継電極５０ｂにシールドＳＬＤ２が設けられている。また、第１電極Ｅ１と半導体層ＳＣ１の第２部分Ｐ２とを接続するコンタクトホールｈ１が１つのみ設けられている。すなわち、画素回路ＰＣａに含まれるコンタクトホールｈ１の数は、画素回路ＰＣｂに含まれるコンタクトホールｈ１の数よりも多い。副画素ＳＰｃの画素回路ＰＣｃの構成も、画素回路ＰＣｂの構成と同様である。

続いて、本実施形態における画素回路ＰＣａ，ＰＣｂ，ＰＣｃおよび各種配線のさらなる特徴および本実施形態から得られる効果の一例について説明する。
一般に、赤色の光を放つマイクロＬＥＤは、緑色や青色の光を放つマイクロＬＥＤよりも効率が低い。そのため、赤色の光を放つマイクロＬＥＤである発光素子１０ａを良好な輝度で発光させるためには、他の発光素子１０ｂ，１０ｃに比べて高い電流が必要となる。そこで、図７に示すレイアウトにおいては、発光素子１０ａに供給される電流を高めるための工夫がなされている。

具体的には、図７の例においては、発光素子１０ａに高電位Ｐｖｄｄを供給する電源線ＰＬ１ａの第１方向Ｘにおける幅Ｗａ１が、他の電源線ＰＬ１ｂ，ＰＬ１ｃの第１方向Ｘにおける幅Ｗｂ１，Ｗｃ１よりも大きい。これにより、電源線ＰＬ１ａの抵抗を下げて発光素子１０ａに流れる電流を高めることができる。幅Ｗａ１は、例えば幅Ｗｂ１，Ｗｃ１の１．５倍以上である。一例として、幅Ｗａ１は５．５μｍであり、幅Ｗｂ１，Ｗｃ１は３．０μｍである。

また、本実施形態においては、発光素子１０ａに流れる電流をさらに高めるべく、画素回路ＰＣａの駆動トランジスタＤＲＴのチャネル比Ｒａ（第１チャネル比）を他の画素回路ＰＣｂ，ＰＣｃの駆動トランジスタＤＲＴのチャネル比Ｒｂ，Ｒｃ（第２，第３チャネル比）よりも大きくなるように半導体層ＳＣ１の形状等が定められている。

ここで、チャネル比Ｒａは、図８に示すチャネル幅Ｗａ２をチャネル長Ｌで割った値（Ｗａ２／Ｌ）に相当する。チャネル幅Ｗａ２は、半導体層ＳＣ１の第２部分Ｐ２と第２ゲート電極ＧＥ２が交差する領域の第１方向Ｘにおける長さであり、チャネル長Ｌは当該領域の第２方向Ｙにおける長さである。チャネル比Ｒｂ，Ｒｃも同様に定義することができる。

本実施形態においては、画素回路ＰＣａ，ＰＣｂ，ＰＣｃの駆動トランジスタＤＲＴのチャネル長Ｌが等しい。一方、図７に示すように、画素回路ＰＣｂ，ＰＣｃのそれぞれの駆動トランジスタＤＲＴのチャネル幅Ｗｂ２，Ｗｃ２に比べてチャネル幅Ｗａ２が大きい。これにより、チャネル比Ｒａがチャネル比Ｒｂ，Ｒｃよりも高められている。チャネル幅Ｗａ２は、チャネル幅Ｗｂ２の１．５倍以上であることが好ましく、チャネル幅Ｗｂ２の２倍以上であればより好ましい。一例として、チャネル幅Ｗａ２は１１．０μｍであり、チャネル幅Ｗｂ２は５．５μｍである。

チャネル比Ｒｃは、チャネル比Ｒｂと同じであってもよいし、異なってもよい。図７の例においては、チャネル幅Ｗｃ２がチャネル幅Ｗｂ２よりも大きい。したがって、チャネル比Ｒｃはチャネル比Ｒｂよりも大きい。この場合、発光素子１０ｂに流れる電流に比べて発光素子１０ｃに流れる電流を高めることができる。

なお、副画素ＳＰａにおいて電源線ＰＬ１ａの幅Ｗａ１とチャネル幅Ｗａ２を大きくすると、画素ＰＸの第１方向Ｘにおける幅Ｗｘも増大し得る。幅Ｗｘの増大は、画素ＰＸの高精細化を阻害する。この点に関し、本実施形態においては、リセット配線Ｓｒｓｔを副画素ＳＰａ，ＳＰｂ，ＳＰｃのそれぞれに対して設けるのではなく、副画素ＳＰａ，ＳＰｂ，ＳＰｃで共通化することにより幅Ｗｘの増大が抑制されている。一例として、幅Ｗｘは９６．０μｍである。また、画素ＰＸの第２方向Ｙにおける幅Ｗｙも９６．０μｍである。

図７の例においては、副画素ＳＰａの幅Ｗａ３は他の副画素ＳＰｂ，ＳＰｃの幅Ｗｂ３，Ｗｃ３に比べて大きい。一例として、幅Ｗｘが９６．０μｍである場合において、幅Ｗａ３は３７μｍであり、幅Ｗｂ３，Ｗｃ３は２９．５μｍである。このように副画素ＳＰａの幅Ｗａ３を大きくすることで、電源線ＰＬ１ａの幅Ｗａ１とチャネル幅Ｗａ２を大きくし且つ映像線ＶＬａと電源線ＰＬ１ａの間にリセット配線Ｓｒｓｔを配置するためのスペースを確保することが可能となる。

以上説明した通り、本実施形態にて例示した画素回路ＰＣａ，ＰＣｂ，ＰＣｃおよび各種配線のレイアウトによれば、発光素子１０ａの輝度を高めつつも、画素ＰＸのサイズの増大を抑制することができる。結果として、表示装置１の高輝度化と高精細化が可能となる。その他にも、本実施形態からは種々の好適な効果を得ることができる。

本実施形態において、副画素ＳＰａ，ＳＰｂ，ＳＰｃは、それぞれ第１副画素、第２副画素および第３副画素の一例である。画素回路ＰＣａ，ＰＣｂ，ＰＣｃは、第１画素回路、第２画素回路および第３画素回路の一例である。発光素子１０ａ，１０ｂ，１０ｃは、第１発光素子、第２発光素子および第３発光素子の一例である。映像線ＶＬａ，ＶＬｂ，ＶＬｃは、第１映像線、第２映像線および第３映像線の一例である。電源線ＰＬ１ａ，ＰＬ１ｂ，ＰＬ１ｃは、第１電源線、第２電源線および第３電源線の一例である。画素回路ＰＣａ，ＰＣｂ，ＰＣｃの駆動トランジスタＤＲＴは、第１駆動トランジスタ、第２駆動トランジスタおよび第３駆動トランジスタの一例である。

なお、本実施形態においてはリセット配線Ｓｒｓｔが映像線ＶＬａと電源線ＰＬ１ａの間に位置する構成を示した。他の例として、リセット配線Ｓｒｓｔは、電源線ＰＬ１ａと映像線ＶＬｂの間、映像線ＶＬｂと電源線ＰＬ１ｂの間、電源線ＰＬ１ｂと映像線ＶＬｃの間、あるいは映像線ＶＬｃと電源線ＰＬ１ｃの間に位置してもよい。

また、本実施形態においてはリセット配線Ｓｒｓｔが映像線ＶＬａ，ＶＬｂ，ＶＬｃ等とともに第１方向Ｘに並び第２方向Ｙに延びる構成を示した。他の例として、リセット配線Ｓｒｓｔは、走査線Ｇｒｇ，Ｇｂｇ，Ｇｓｇとともに第２方向Ｙに並び第１方向Ｘに延びてもよい。この場合においては、リセット配線Ｓｒｓｔを副画素ＳＰａ，ＳＰｂ，ＳＰｃで共通化することにより、副画素ＳＰａ，ＳＰｂ，ＳＰｃごとにリセット配線Ｓｒｓｔを設ける場合に比べて画素ＰＸの第２方向Ｙにおける幅Ｗｙを低減できる。

また、本実施形態においては、電源線ＰＬ１の幅および駆動トランジスタＤＲＴのチャネル比を大きくする対象が赤色の副画素ＳＰａである場合を例示した。しかしながら、他の色の副画素ＳＰにおいて電源線ＰＬ１の幅および駆動トランジスタＤＲＴのチャネル比を大きくしてもよい。

以上、本発明の実施形態として説明した表示装置を基にして、当業者が適宜設計変更して実施し得る全ての表示装置も、本発明の要旨を包含する限り、本発明の範囲に属する。

本発明の思想の範疇において、当業者であれば、各種の変形例に想到し得るものであり、それら変形例についても本発明の範囲に属するものと解される。例えば、上述の実施形態に対して、当業者が適宜、構成要素の追加、削除、もしくは設計変更を行ったもの、または、工程の追加、省略もしくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含まれる。

また、上述の実施形態において述べた態様によりもたらされる他の作用効果について、本明細書の記載から明らかなもの、または当業者において適宜想到し得るものについては、当然に本発明によりもたらされるものと解される。

１…表示装置、２…表示パネル、１０…発光素子、ＤＡ…表示領域、Ｇｓｇ，Ｇｒｇ，Ｇｂｇ…走査線、ＶＬ…映像線、ＰＬ１，ＰＬ２…電源線、Ｓｒｓｔ…リセット配線、ＰＸ…画素、ＳＰ…副画素、ＰＣ…画素回路、ＤＲＴ…駆動トランジスタ、ＢＣＴ…出力トランジスタ、ＳＳＴ…画素選択トランジスタ、ＲＳＴ…リセットトランジスタ。

Claims (12)

1. 第１発光素子および当該第１発光素子を駆動する第１画素回路を含む第１副画素と、
   第２発光素子および当該第２発光素子を駆動する第２画素回路を含む第２副画素と、
   前記第１画素回路に電源を供給する第１電源線と、
   前記第２画素回路に電源を供給する第２電源線と、
   前記第１発光素子および前記第２発光素子の電圧をリセットするためのリセット信号が供給される１本のリセット配線と、を備え、
   前記リセット配線、前記第１電源線および前記第２電源線は、前記第１副画素および前記第２副画素を含む表示領域に配置され、
   前記リセット配線は、前記第１画素回路および前記第２画素回路の双方に接続され、
   前記第１電源線の幅は、前記第２電源線の幅よりも大きく、
   前記第１画素回路は、前記リセット配線が接続される第１リセットトランジスタを有し、
   前記第２画素回路は、前記リセット配線が接続される第２リセットトランジスタを有し、
   前記第１リセットトランジスタおよび前記第２リセットトランジスタのそれぞれは、２つのゲート電極を有し、
   前記リセット配線は、前記第１リセットトランジスタの前記２つのゲート電極に重なる２つのシールド電極と、前記第２リセットトランジスタの前記２つのゲート電極に重なる２つのシールド電極と、を有する、
   表示装置。
2. 前記表示領域において第１方向に並び、前記第１画素回路および前記第２画素回路にそれぞれ映像信号を供給する第１映像線および第２映像線と、
   前記表示領域において前記第１方向と交差する第２方向に並び、前記第１画素回路および前記第２画素回路に走査信号を供給する複数の走査線と、をさらに備え、
   前記リセット配線、前記第１電源線および前記第２電源線は、前記第１方向に並ぶ、
   請求項１に記載の表示装置。
3. 前記第１副画素および前記第２副画素は、前記第１方向に並び、
   前記第１副画素の前記第１方向における幅は、前記第２副画素の前記第１方向における幅よりも大きい、
   請求項２に記載の表示装置。
4. 前記第１電源線、前記第２電源線、前記リセット配線、前記第１映像線および前記第２映像線は、同層に配置されている、
   請求項２または３に記載の表示装置。
5. 前記第１電源線と異なる層に配置され、前記第１電源線と交差する第１ブリッジをさらに備え、
   前記第１映像線、前記第１電源線、前記第２映像線および前記第２電源線は、この順で前記第１方向に並び、
   前記リセット配線は、前記第１映像線と前記第１電源線の間において前記第１画素回路および前記第１ブリッジに接続され、
   前記第１ブリッジは、前記第２映像線と前記第２電源線の間において前記第２画素回路に接続されている、
   請求項４に記載の表示装置。
6. 前記リセット配線、前記第１電源線および前記第２電源線と異なる層に配置され、前記リセット配線と交差し、前記第１電源線および前記第２電源線を接続する第２ブリッジをさらに備える、
   請求項１乃至５のうちいずれか１項に記載の表示装置。
7. 前記第１画素回路は、前記第１発光素子に接続された第１駆動トランジスタを備え、
   前記第２画素回路は、前記第２発光素子に接続された第２駆動トランジスタを備え、
   前記第１駆動トランジスタのチャネル幅を前記第１駆動トランジスタのチャネル長で割った第１チャネル比は、前記第２駆動トランジスタのチャネル幅を前記第２駆動トランジスタのチャネル長で割った第２チャネル比よりも大きい、
   請求項１乃至６のうちいずれか１項に記載の表示装置。
8. 第３発光素子および当該第３発光素子を駆動する第３画素回路を含み、前記第１副画素および前記第２副画素とともに１つの画素を構成する第３副画素と、
   前記表示領域に配置され、前記第３画素回路に電源を供給する第３電源線と、をさらに備え、
   前記リセット配線は、前記第１画素回路、前記第２画素回路および前記第３画素回路に接続されている、
   請求項７に記載の表示装置。
9. 前記第３画素回路は、前記第３発光素子に接続された第３駆動トランジスタを備え、
   前記第３駆動トランジスタのチャネル幅を前記第３駆動トランジスタのチャネル長で割った第３チャネル比は、前記第１チャネル比よりも小さく、かつ前記第２チャネル比と異なる、
   請求項８に記載の表示装置。
10. 前記第１発光素子は、赤色の発光ダイオードである、
    請求項１乃至９のうちいずれか１項に記載の表示装置。
11. 第１発光素子および当該第１発光素子を駆動する第１画素回路を含む第１副画素と、
    第２発光素子および当該第２発光素子を駆動する第２画素回路を含む第２副画素と、
    第３発光素子および当該第３発光素子を駆動する第３画素回路を含む第３副画素と、
    前記第１画素回路に映像信号を供給する第１映像線と、
    前記第２画素回路に映像信号を供給する第２映像線と、
    前記第３画素回路に映像信号を供給する第３映像線と、
    前記第１発光素子と前記第２発光素子と前記第３発光素子の電圧をリセットするためのリセット信号が供給される１本のリセット配線と、を備え、
    前記第１映像線、前記リセット配線、前記第２映像線、前記第３映像線は、この順で第１方向に並び、
    前記第１映像線、前記第２映像線、前記第３映像線は、それぞれ前記第１方向と交差する第２方向に延出し、
    前記リセット配線は、前記第１映像線と前記第２映像線との間において前記第２方向に延出する配線部分と、前記第２映像線および前記第３映像線と交差し前記第１方向に延出するブリッジ部分とを有し、
    前記第１画素回路は、前記リセット配線が接続される第１リセットトランジスタを有し、
    前記第２画素回路は、前記リセット配線が接続される第２リセットトランジスタを有し、
    前記第３画素回路は、前記リセット配線が接続される第３リセットトランジスタを有し、
    前記第１リセットトランジスタ、前記第２リセットトランジスタおよび前記第３リセットトランジスタのそれぞれは、２つのゲート電極を有し、
    前記リセット配線は、前記第１リセットトランジスタの前記２つのゲート電極に重なる２つのシールド電極と、前記第２リセットトランジスタの前記２つのゲート電極に重なる２つのシールド電極と、前記第３リセットトランジスタの前記２つのゲート電極に重なる２つのシールド電極と、を有する、
    表示装置。
12. 前記第１画素回路は、前記第１映像線が接続される画素選択トランジスタを有し、
    前記リセット配線の前記配線部分は、前記画素選択トランジスタの一部を迂回するように形成されている、請求項１１に記載の表示装置。

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