KR102652113B1 - 디스플레이 장치 - Google Patents

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Abstract

본 발명의 실시예들은, 디스플레이 장치에 관한 것으로서, 서브픽셀에 배치된 발광 소자의 캐소드 전극으로 구동 전압을 공급하는 전압 라인과 서브픽셀의 초기화를 위한 전압을 공급하는 전압 라인을 통합함으로써, 액티브 영역에 배치되는 전압 라인의 수를 감소시키며 전압 라인의 배치를 용이하게 할 수 있다. 따라서, 전압 라인의 폭의 조절을 통해 배선 저항을 감소시켜 영역에 따른 휘도 편차를 줄여주거나, 서브픽셀의 개구율이나 투과율을 높여 발광 효율이나 투과율을 개선한 디스플레이 장치를 제공할 수 있다.

Description

디스플레이 장치{DISPLAY DEVICE}
본 발명의 실시예들은, 디스플레이 장치에 관한 것이다.
정보화 사회가 발전함에 따라, 화상을 표시하는 디스플레이 장치에 대한 요구가 증가하고 있으며, 액정 디스플레이 장치, 유기발광 디스플레이 장치 등과 같은 다양한 유형의 디스플레이 장치가 활용된다.
디스플레이 장치는, 각종 신호 라인과 다수의 서브픽셀이 배치된 디스플레이 패널과, 신호 라인 등을 구동하기 위한 각종 구동 회로를 포함할 수 있다. 그리고, 다수의 서브픽셀 각각은, 일 예로, 발광 소자와 발광 소자의 구동을 위한 회로 소자 등을 포함할 수 있다.
여기서, 각종 신호 라인 중 일부 신호 라인을 통해 서브픽셀의 구동을 위한 구동 전압이 공급될 수 있다. 그리고, 서브픽셀이 디스플레이 패널에 배치된 위치에 따른 신호 라인의 저항 등의 차이로 인해 서브픽셀로 공급되는 구동 전압의 레벨이 달라질 수 있다.
따라서, 서브픽셀의 위치에 따른 휘도 편차가 발생할 수 있으며, 특히, 대면적이나 고해상도의 디스플레이 장치에서 구동 전압의 레벨 변동에 의한 화질 이상이 발생할 수 있는 문제점이 존재한다.
또한, 영역에 따른 구동 전압의 레벨 변동을 감소시키기 위해 신호 라인의 폭을 증가시킬 경우, 서브픽셀의 개구율이 감소될 수 있어 디스플레이 장치의 화질을 개선하며 신호 라인을 배치할 수 있는 방안이 요구된다.
본 발명의 실시예들은, 디스플레이 장치에서 서브픽셀로 전압을 공급하는 신호 라인의 수를 감소시키며 감소된 신호 라인을 이용하여 서브픽셀을 구동할 수 있는 방안을 제공한다.
본 발명의 실시예들은, 서브픽셀로 공급되는 구동 전압의 레벨 변동을 방지하면서, 서브픽셀의 개구율이나 투과율을 유지할 수 있는 방안을 제공한다.
일 측면에서, 본 발명의 실시예들은, 다수의 게이트 라인, 다수의 데이터 라인 및 다수의 서브픽셀이 배치된 디스플레이 패널과, 다수의 서브픽셀로 제1 구동 전압을 공급하는 적어도 하나의 제1 구동 전압 라인과, 다수의 서브픽셀로 제2 구동 전압을 공급하고 서브픽셀에 배치된 발광 소자의 캐소드 전극과 전기적으로 연결되며 발광 소자의 애노드 전극과 적어도 하나의 박막 트랜지스터를 통해 전기적으로 연결된 적어도 하나의 제2 구동 전압 라인을 포함하는 디스플레이 장치를 제공한다.
다른 측면에서, 본 발명의 실시예들은, 다수의 게이트 라인, 다수의 데이터 라인 및 다수의 서브픽셀이 배치된 디스플레이 패널과, 다수의 서브픽셀로 제1 구동 전압을 공급하는 적어도 하나의 제1 구동 전압 라인과, 다수의 서브픽셀로 제2 구동 전압을 공급하고 서브픽셀에 배치된 발광 소자의 캐소드 전극과 전기적으로 연결되고 서브픽셀에 배치된 캐패시터와 적어도 하나의 박막 트랜지스터를 통해 전기적으로 연결된 적어도 하나의 제2 구동 전압 라인을 포함하는 디스플레이 장치를 제공한다.
다른 측면에서, 본 발명의 실시예들은, 발광 소자와 다수의 박막 트랜지스터가 배치된 다수의 서브픽셀과, 다수의 박막 트랜지스터 중 적어도 하나의 박막 트랜지스터를 통해 발광 소자의 애노드 전극과 전기적으로 연결되고 발광 소자의 캐소드 전극과 전기적으로 연결된 적어도 하나의 구동 전압 라인을 포함하는 디스플레이 장치를 제공한다. 구동 전압 라인은, 디스플레이 구동 기간 중 일부 기간에 발광 소자의 캐소드 전극에 공급하는 전압과 동일한 전압을 발광 소자의 애노드 전극으로 공급할 수 있다.
본 발명의 실시예들에 의하면, 발광 소자의 캐소드 전극으로 구동 전압을 공급하는 전압 라인에 의해 발광 소자의 초기화를 위한 전압이 공급되도록 함으로써, 서브픽셀로 전압을 공급하는 신호 라인의 수를 감소시키며 서브픽셀을 구동할 수 있다.
본 발명의 실시예들에 의하면, 발광 소자의 초기화를 위한 전압을 공급하는 신호 라인의 제거로 인해 서브픽셀로 구동 전압을 공급하는 신호 라인의 폭이 증가될 수 있도록 함으로써, 구동 전압의 레벨 변동을 최소화하고 구동 전압의 레벨 변동에 의한 화질 이상을 방지할 수 있다.
도 1은 본 발명의 실시예들에 따른 디스플레이 장치의 개략적인 구성을 나타낸 도면이다.
도 2a 내지 도 2c는 본 발명의 실시예들에 따른 디스플레이 장치에서 발광 소자에 구동 전압이 공급되는 구조의 개략적인 예시들을 나타낸 도면이다.
도 3은 본 발명의 실시예들에 따른 디스플레이 장치에 배치된 서브픽셀의 회로 구조의 예시를 나타낸 도면이다.
도 4a 내지 도 4d는 도 3에 도시된 서브픽셀의 구동 방식의 예시를 나타낸 도면이다.
도 5는 본 발명의 실시예들에 따른 디스플레이 장치에 배치된 서브픽셀의 회로 구조의 다른 예시를 나타낸 도면이다.
도 6은 본 발명의 실시예들에 따른 디스플레이 장치에 배치된 서브픽셀의 회로 구조의 또 다른 예시를 나타낸 도면이다.
도 7a 내지 도 7c는 도 6에 도시된 서브픽셀의 구동 방식의 예시를 나타낸 도면이다.
도 8은 본 발명의 실시예들에 따른 디스플레이 장치에 배치된 서브픽셀의 평면 구조의 예시를 나타낸 도면이다.
도 9는 도 8에 도시된 I-I' 부분의 단면 구조의 예시를 나타낸 도면이다.
도 10은 본 발명의 실시예들에 따른 디스플레이 장치에 배치된 구동 전압 라인의 구조에 따라 발광 소자에 공급되는 구동 전류를 시뮬레이션한 결과를 나타낸 도면이다.
이하, 본 발명의 일부 실시예들을 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성 요소들에 참조부호를 부가함에 있어서, 동일한 구성 요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다. 본 명세서 상에서 언급된 "포함한다", "갖는다", "이루어진다" 등이 사용되는 경우 "~만"이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별한 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함할 수 있다.
또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다.
구성 요소들의 위치 관계에 대한 설명에 있어서, 둘 이상의 구성 요소가 "연결", "결합" 또는 "접속" 등이 된다고 기재된 경우, 둘 이상의 구성 요소가 직접적으로 "연결", "결합" 또는 "접속" 될 수 있지만, 둘 이상의 구성 요소와 다른 구성 요소가 더 "개재"되어 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. 여기서, 다른 구성 요소는 서로 "연결", "결합" 또는 "접속" 되는 둘 이상의 구성 요소 중 하나 이상에 포함될 수도 있다.
구성 요소들의 시간 관계 또는 흐름 관계에 대한 설명에 있어서, 예를 들어, "~후에", "~에 이어서", "~다음에", "~전에" 등으로 시간적 선후 관계 또는 흐름적 선후 관계가 설명되는 경우, "바로" 또는 "직접"이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
한편, 구성 요소에 대한 수치 또는 그 대응 정보(예: 레벨 등)가 언급된 경우, 별도의 명시적 기재가 없더라도, 수치 또는 그 대응 정보는 각종 요인(예: 공정상의 요인, 내부 또는 외부 충격, 노이즈 등)에 의해 발생할 수 있는 오차 범위를 포함하는 것으로 해석될 수 있다.
도 1은 본 발명의 실시예들에 따른 디스플레이 장치(100)의 개략적인 구성을 나타낸 도면이다.
도 1을 참조하면, 디스플레이 장치(100)는, 영상이 표시되는 액티브 영역(AA)과 액티브 영역(AA)의 외측에 위치하는 논-액티브 영역(NA)을 포함하는 디스플레이 패널(110)과, 디스플레이 패널(110)을 구동하기 위한 게이트 구동 회로(120), 데이터 구동 회로(130) 및 컨트롤러(140) 등을 포함할 수 있다.
디스플레이 패널(110)에는, 다수의 게이트 라인(GL)과 다수의 데이터 라인(DL)이 배치되고, 게이트 라인(GL)과 데이터 라인(DL)이 교차하는 영역에 서브픽셀(SP)이 배치될 수 있다. 서브픽셀(SP)은 각각 여러 회로 소자를 포함할 수 있으며, 둘 이상의 서브픽셀(SP)이 하나의 픽셀을 구성할 수 있다.
게이트 구동 회로(120)는, 컨트롤러(140)에 의해 제어되며, 디스플레이 패널(110)에 배치된 다수의 게이트 라인(GL)으로 스캔 신호를 순차적으로 출력하여 다수의 서브픽셀(SP)의 구동 타이밍을 제어한다.
또한, 게이트 구동 회로(120)는, 서브픽셀(SP)의 발광 타이밍을 제어하는 발광 신호를 출력할 수도 있다. 스캔 신호를 출력하는 회로와, 발광 신호를 출력하는 회로는 일체로 구현될 수도 있고, 별도로 구현될 수도 있다.
게이트 구동 회로(120)는, 하나 이상의 게이트 드라이버 집적 회로(GDIC: Gate Driver Integrated Circuit)를 포함할 수 있으며, 구동 방식에 따라 디스플레이 패널(110)의 일 측에만 위치할 수도 있고 양 측에 위치할 수도 있다. 또한, 게이트 구동 회로(120)는, 디스플레이 패널(110)의 베젤 영역에 배치되는 GIP(Gate In Panel) 형태로 구현될 수도 있다.
데이터 구동 회로(130)는, 컨트롤러(140)로부터 영상 데이터를 수신하고, 영상 데이터를 아날로그 형태의 데이터 전압으로 변환한다. 그리고, 게이트 라인(GL)을 통해 스캔 신호가 인가되는 타이밍에 맞춰 데이터 전압을 각각의 데이터 라인(DL)으로 출력하여 각각의 서브픽셀(SP)이 영상 데이터에 따른 밝기를 표현하도록 한다.
데이터 구동 회로(130)는, 하나 이상의 소스 드라이버 집적 회로(SDIC: Source Driver Integrated Circuit)를 포함할 수 있다. 또한, 데이터 구동 회로(130)는, 구동 방식에 따라 디스플레이 패널(110)의 일 측에만 위치할 수도 있고, 양 측에 위치할 수도 있다.
컨트롤러(140)는, 게이트 구동 회로(120)와 데이터 구동 회로(130)로 각종 제어 신호를 공급하며, 게이트 구동 회로(120)와 데이터 구동 회로(130)의 동작을 제어한다.
컨트롤러(140)는, 각 프레임에서 구현하는 타이밍에 따라 게이트 구동 회로(120)가 스캔 신호를 출력하도록 하며, 외부에서 수신한 영상 데이터를 데이터 구동 회로(130)에서 사용하는 데이터 신호 형식에 맞게 변환하여 변환된 영상 데이터를 데이터 구동 회로(130)로 출력한다.
컨트롤러(140)는, 영상 데이터와 함께 수직 동기 신호(VSYNC), 수평 동기 신호(HSYNC), 입력 데이터 인에이블 신호(DE: Data Enable), 클럭 신호(CLK) 등을 포함하는 각종 타이밍 신호를 외부(예: 호스트 시스템)로부터 수신한다.
컨트롤러(140)는, 외부로부터 수신한 각종 타이밍 신호를 이용하여 각종 제어 신호를 생성하고 게이트 구동 회로(120) 및 데이터 구동 회로(130)로 출력할 수 있다.
일 예로, 컨트롤러(140)는, 게이트 구동 회로(120)를 제어하기 위하여, 게이트 스타트 펄스(GSP: Gate Start Pulse), 게이트 시프트 클럭(GSC: Gate Shift Clock), 게이트 출력 인에이블 신호(GOE: Gate Output Enable) 등을 포함하는 각종 게이트 제어 신호(GCS)를 출력한다.
여기서, 게이트 스타트 펄스(GSP)는 게이트 구동 회로(120)를 구성하는 하나 이상의 게이트 드라이버 집적 회로(GDIC)의 동작 스타트 타이밍을 제어한다. 게이트 시프트 클럭(GSC)은 하나 이상의 게이트 드라이버 집적 회로(GDIC)에 공통으로 입력되는 클럭 신호로서, 스캔 신호의 시프트 타이밍을 제어한다. 게이트 출력 인에이블 신호(GOE)는 하나 이상의 게이트 드라이버 집적 회로(GDIC)의 타이밍 정보를 지정하고 있다.
또한, 컨트롤러(140)는, 데이터 구동 회로(130)를 제어하기 위하여, 소스 스타트 펄스(SSP: Source Start Pulse), 소스 샘플링 클럭(SSC: Source Sampling Clock), 소스 출력 인에이블 신호(SOE: Source Output Enable) 등을 포함하는 각종 데이터 제어 신호(DCS)를 출력한다.
여기서, 소스 스타트 펄스(SSP)는 데이터 구동 회로(130)를 구성하는 하나 이상의 소스 드라이버 집적 회로(SDIC)의 데이터 샘플링 스타트 타이밍을 제어한다. 소스 샘플링 클럭(SSC)은 소스 드라이버 집적 회로(SDIC) 각각에서 데이터의 샘플링 타이밍을 제어하는 클럭 신호이다. 소스 출력 인에이블 신호(SOE)는 데이터 구동 회로(130)의 출력 타이밍을 제어한다.
디스플레이 장치(100)는, 디스플레이 패널(110), 게이트 구동 회로(120) 및 데이터 구동 회로(130) 등으로 각종 전압 또는 전류를 공급해주거나, 공급할 각종 전압 또는 전류를 제어하는 전원 관리 집적 회로를 더 포함할 수 있다.
또한, 디스플레이 패널(110)에는, 게이트 라인(GL)과 데이터 라인(DL) 이외에 각종 신호나 전압이 공급되는 전압 라인이 배치될 수 있다. 여기서, 전압 라인 중 일부 전압 라인으로 서브픽셀(SP)에 배치된 발광 소자(ED)의 구동을 위한 고전위 전압이나 저전위 전압과 같은 구동 전압이 공급될 수 있다.
도 2a 내지 도 2c는 본 발명의 실시예들에 따른 디스플레이 장치(100)에서 발광 소자(ED)에 구동 전압이 공급되는 구조의 개략적인 예시들을 나타낸 도면이다.
도 2a를 참조하면, 기판(SUB) 상에 서브픽셀(SP)의 구동을 위한 박막 트랜지스터 등과 같은 각종 회로 소자와 신호 라인 등이 형성되는 박막 트랜지스터층(TFT)이 배치될 수 있다. 그리고, 박막 트랜지스터층(TFT) 상에 제1 전극(E1), 발광층(EL) 및 제2 전극(E2)을 포함하는 발광 소자(ED)가 배치될 수 있다.
여기서, 발광 소자(ED)는, 일 예로, 유기발광다이오드(OLED)일 수 있으나, 이에 한정되지는 아니한다.
발광 소자(ED)의 제1 전극(E1)은 고전위 전압인 제1 구동 전압(Vdd)이 공급되는 전압 라인과 전기적으로 연결될 수 있다. 그리고, 발광 소자(ED)의 제2 전극(E2)은 저전위 전압인 제2 구동 전압(Vss)이 공급되는 전압 라인과 전기적으로 연결될 수 있다.
서브픽셀(SP)로 제1 구동 전압(Vdd)과 제2 구동 전압(Vss)이 공급될 수 있는 상태에서, 서브픽셀(SP)로 공급되는 데이터 전압(Vdata)에 따라 발광 소자(ED)에 공급되는 구동 전류가 조절되며 서브픽셀(SP)이 데이터 전압(Vdata)에 대응하는 밝기를 나타낼 수 있다.
이때, 발광 소자(ED)에 의해 발산된 광이 발광 소자(ED)의 제2 전극(E2) 상으로 출사될 수 있다. 따라서, 발광 소자(ED)의 제2 전극(E2)은 투명한 물질로 이루어질 수 있으며, 제2 전극(E2)으로 이용되는 투명한 물질은 고저항 물질일 수 있다.
이러한 경우, 발광 소자(ED)의 제2 전극(E2)의 저항 감소를 위해 제2 구동 전압(Vss)이 공급되는 보조 배선이 추가로 배치될 수 있다.
도 2b를 참조하면, 기판(SUB) 상에 박막 트랜지스터층(TFT)과 발광 소자(ED)가 배치될 수 있다. 그리고, 박막 트랜지스터층(TFT)이나 박막 트랜지스터층(TFT) 상에 제2 구동 전압(Vss)이 공급되는 보조 배선이 배치될 수 있다.
이러한 보조 배선은 발광 소자(ED)의 제2 전극(E2)과 전기적으로 연결될 수 있으며, 일 예로, 액티브 영역(AA) 내에 배치될 수 있다. 따라서, 보조 배선의 배치로 인해 발광 소자(ED)의 제2 전극(E2)의 저항을 감소시켜줄 수 있으나, 서브픽셀(SP)의 개구율이 낮아질 수 있다.
한편, 다른 유형의 디스플레이 장치(100)의 경우에도, 디스플레이 패널(110)의 액티브 영역(AA)에 제2 구동 전압(Vss)이 공급되는 전압 라인이 배치될 수 있다.
도 2c를 참조하면, 서브픽셀(SP)로 제1 구동 전압(Vdd)과 제2 구동 전압(Vss)을 공급하는 전압 라인이 박막 트랜지스터층(TFT)에 포함되거나, 박막 트랜지스터층(TFT) 상에 배치될 수 있다. 그리고, 제1 전극(E1), 발광층(EL) 및 제2 전극(E2)을 포함하는 발광 소자(ED)가 배치될 수 있다.
여기서, 발광 소자(ED)는, 일 예로, 발광다이오드(LED)이거나, 수십 ㎛ 정도의 크기를 갖는 마이크로 발광다이오드(μLED)일 수 있다.
이러한 경우, 제1 구동 전압(Vdd)이나 제2 구동 전압(Vss)을 공급하는 전압 라인이 디스플레이 패널(110)의 액티브 영역(AA)에 배치될 수 있으며, 액티브 영역(AA)에서 전압 라인이 차지하는 영역이 증가할 수 있다.
본 발명의 실시예들은, 디스플레이 패널(110)에 구동 전압을 공급하는 전압 라인의 추가적인 배치가 요구되는 경우, 전압 라인의 배치에 의한 서브픽셀(SP)의 개구율 감소를 방지하며 전압 라인의 저항으로 인한 구동 전압의 레벨 변동에 따른 화질 이상을 개선할 수 있는 방안을 제공한다.
도 3은 본 발명의 실시예들에 따른 디스플레이 장치(100)에 배치된 서브픽셀(SP)의 회로 구조의 예시를 나타낸 도면이다.
도 3을 참조하면, 서브픽셀(SP)에 발광 소자(ED)와 발광 소자(ED)로 공급되는 구동 전류를 제어하는 구동 트랜지스터(DRT)가 배치될 수 있다. 그리고, 적어도 하나의 스위칭 트랜지스터(SWT)가 서브픽셀(SP)에 배치될 수 있다. 또한, 프레임 기간 동안 데이터 전압(Vdata)을 유지시켜주기 위한 캐패시터(Cst)가 서브픽셀(SP)에 배치될 수 있다.
서브픽셀(SP)에 배치된 스위칭 트랜지스터(SWT)의 수는 경우에 따라 다양할 수 있으며, 도 3은 5개의 스위칭 트랜지스터(SWT)가 서브픽셀(SP)에 배치된 구조의 예시를 나타낸다. 즉, 도 3에 도시된 서브픽셀(SP)은, 5개의 스위칭 트랜지스터(SWT), 1개의 구동 트랜지스터(DRT) 및 1개의 캐패시터(Cst)가 배치된 6T1C 구조의 예시를 나타낸다.
그리고, 도 3에 도시된 예시는 박막 트랜지스터가 P 타입인 경우를 나타내나, 경우에 따라, N 타입의 박막 트랜지스터가 배치될 수도 있다. 또한, 스위칭 트랜지스터(SWT) 중 적어도 일부는 복수의 박막 트랜지스터가 연결된 구조(예: 듀얼 구조)일 수도 있다.
제1 스위칭 트랜지스터(SWT11)는, 데이터 라인(DL)과 제1 노드(N11) 사이에 전기적으로 연결될 수 있다. 제1 스위칭 트랜지스터(SWT11)는, 게이트 라인(GL)으로 공급되는 스캔 신호(Scan)에 의해 제어될 수 있다. 그리고, 제1 스위칭 트랜지스터(SWT11)는, 제1 노드(N11)에 데이터 전압(Vdata)의 인가를 제어할 수 있다.
제2 스위칭 트랜지스터(SWT12)는, 제2 노드(N12)와 제3 노드(N13) 사이에 전기적으로 연결될 수 있다. 제2 스위칭 트랜지스터(SWT12)는, 게이트 라인(GL)으로 공급되는 스캔 신호(Scan)에 의해 제어될 수 있다.
제3 스위칭 트랜지스터(SWT13)는, 제2 구동 전압 라인(DVL2)과 제1 노드(N11) 사이에 전기적으로 연결될 수 있다. 제4 스위칭 트랜지스터(SWT14)는, 제3 노드(N13)과 제4 노드(N14) 사이에 전기적으로 연결될 수 있다. 제3 스위칭 트랜지스터(SWT13)와 제4 스위칭 트랜지스터(SWT14)는, 게이트 라인(GL)으로 공급되는 발광 신호(EM)에 의해 제어될 수 있다.
제5 스위칭 트랜지스터(SWT15)는, 제2 구동 전압 라인(DVL2)과 제4 노드(N14) 사이에 전기적으로 연결될 수 있다. 제5 스위칭 트랜지스터(SWT15)는, 게이트 라인(GL)으로 공급되는 스캔 신호(Scan)에 의해 제어될 수 있다.
구동 트랜지스터(DRT)는, 제1 구동 전압 라인(DVL1)과 제3 노드(N13) 사이에 전기적으로 연결될 수 있다. 그리고, 구동 트랜지스터(DRT)는, 제2 노드(N12)의 전압 레벨에 의해 제어될 수 있다.
캐패시터(Cst)는, 제1 노드(N11)와 제2 노드(N12) 사이에 전기적으로 연결될 수 있다. 발광 소자(ED)는, 제4 노드(N14)와 제2 구동 전압 라인(DVL2) 사이에 전기적으로 연결될 수 있다.
여기서, 제2 구동 전압 라인(DVL2)은, 발광 소자(ED)의 제2 전극(E2)인 캐소드 전극과 전기적으로 연결되며, 발광 소자(ED)의 캐소드 전극으로 제2 구동 전압(Vss)을 공급할 수 있다.
또한, 제2 구동 전압 라인(DVL2)은, 적어도 하나의 스위칭 트랜지스터(SWT)를 통해 발광 소자(ED)의 제1 전극(E1)인 애노드 전극과 전기적으로 연결될 수 있다. 즉, 도 3에 도시된 예시와 같이, 제2 구동 전압 라인(DVL2)은, 제5 스위칭 트랜지스터(SWT15)를 통해 발광 소자(ED)의 애노드 전극과 전기적으로 연결될 수 있다.
또한, 제2 구동 전압 라인(DVL2)은, 적어도 하나의 스위칭 트랜지스터(SWT)를 통해 서브픽셀(SP)에 배치된 캐패시터(Cst)와 전기적으로 연결될 수 있다. 즉, 도 3에 도시된 예시와 같이, 제2 구동 전압 라인(DVL2)은, 제3 스위칭 트랜지스터(SWT13)을 통해 캐패시터(Cst)와 전기적으로 연결될 수 있다.
이와 같이, 제2 구동 전압 라인(DVL2)이 서브픽셀(SP)에 배치된 발광 소자(ED)의 애노드 전극과 캐패시터(Cst) 등에 전기적으로 연결됨으로써, 제2 구동 전압 라인(DVL2)을 통해 공급되는 제2 구동 전압(Vss)에 의해 발광 소자(ED)의 애노드 전극 등을 초기화시킬 수 있다.
따라서, 서브픽셀(SP)의 구동을 위한 전압을 공급하는 전압 라인의 수를 감소시키면서, 서브픽셀(SP)의 구동이 가능한 구조를 제공할 수 있다. 그리고, 전압 라인의 수의 감소에 따라, 일부 전압 라인의 폭을 증가시켜 저항을 감소시키거나, 인접한 전압 라인 간의 단락을 용이하게 방지할 수 있다.
도 4a 내지 도 4d는 도 3에 도시된 서브픽셀(SP)의 구동 방식의 예시를 나타낸 도면이다.
도 4a를 참조하면, 제1 기간(P11)에 게이트 라인(GL)을 통해 로우 레벨의 스캔 신호(Scan)가 공급된다. 따라서, 제2 스위칭 트랜지스터(SWT12)와 제5 스위칭 트랜지스터(SWT15)가 턴-온 될 수 있다.
그리고, 제1 기간(P11)에 게이트 라인(GL)으로 로우 레벨의 발광 신호(EM)가 공급된다. 따라서, 제3 스위칭 트랜지스터(SWT13)와 제4 스위칭 트랜지스터(SWT14)가 턴-온 될 수 있다.
제3 스위칭 트랜지스터(SWT13)가 턴-온 됨에 따라, 제2 구동 전압(Vss)이 제1 노드(N11)에 공급될 수 있다. 그리고, 제2 스위칭 트랜지스터(SWT12), 제4 스위칭 트랜지스터(SWT13) 및 제5 스위칭 트랜지스터(SWT15)가 턴-온 됨에 따라, 제2 구동 전압(Vss)이 제2 노드(N12)에 공급될 수 있다.
따라서, 제1 기간(P11)에 제2 구동 전압(Vss)에 의해 제1 노드(N11)와 제2 노드(N12)가 초기화될 수 있다. 이러한 제1 기간(P11)을 "초기화 기간"이라 할 수도 있다.
도 4b를 참조하면, 제2 기간(P12)에 게이트 라인(GL)으로 공급되는 스캔 신호(Scan)는 로우 레벨을 유지하고, 발광 신호(EM)는 하이 레벨로 변경될 수 있다.
발광 신호(EM)가 하이 레벨로 변경됨에 따라, 제3 스위칭 트랜지스터(SWT13)와 제4 스위칭 트랜지스터(SWT14)는 턴-오프 될 수 있다.
그리고, 제2 기간(P12)에 데이터 라인(DL)으로 데이터 전압(Vdata)이 공급될 수 있다. 로우 레벨의 스캔 신호(Scan)에 의해 제1 스위칭 트랜지스터(SWT11)는 턴-온 된 상태이므로, 데이터 전압(Vdata)이 제1 노드(N11)에 공급될 수 있다.
로우 레벨의 스캔 신호(Scan)에 의해 제2 스위칭 트랜지스터(SWT12)가 턴-온 된 상태이므로, 제1 구동 전압(Vdd)이 구동 트랜지스터(DRT)와 제2 스위칭 트랜지스터(SWT12)를 통해 제2 노드(N12)에 공급될 수 있다.
이때, 제1 구동 전압(Vdd)에서 구동 트랜지스터(DRT)의 문턱 전압(Vth)이 감해진 전압이 제2 노드(N12)에 인가될 수 있다. 따라서, 구동 트랜지스터(DRT)의 문턱 전압(Vth)에 대한 보상이 이루어질 수 있다.
로우 레벨의 스캔 신호(Scan)에 의해 제5 스위칭 트랜지스터(SWT15)가 턴-온 된 상태이므로, 제4 노드(N14), 즉, 발광 소자(ED)의 애노드 전극은 제2 구동 전압(Vss)에 의해 초기화될 수 있다.
따라서, 제2 기간(P12)에 제1 노드(N11)는 데이터 전압(Vdata)이 인가된 상태가 되고, 제2 노드(N12)는 제1 구동 전압(Vdd)에서 구동 트랜지스터(DRT)의 문턱 전압(Vth)이 감해진 전압이 인가된 상태가 될 수 있다. 이러한 제2 기간을 "프로그래밍 기간"이라 할 수도 있다.
도 4c를 참조하면, 제3 기간(P13)에 데이터 전압(Vdata)의 공급이 중지되고, 하이 레벨의 스캔 신호(Scan)와 발광 신호(EM)가 공급될 수 있다. 따라서, 모든 스위칭 트랜지스터(SWT)가 턴-오프 상태가 될 수 있다. 그리고, 제1 노드(N11)와 제2 노드(N12)는 제2 기간(P12)의 전압 레벨을 유지할 수 있다.
이러한 제3 기간(P13)을 "홀딩 기간"이라 할 수도 있다.
도 4d를 참조하면, 제4 기간(P14)에 스캔 신호(Scan)는 하이 레벨을 유지하고, 발광 신호(EM)가 로우 레벨로 변경될 수 있다. 따라서, 제3 스위칭 트랜지스터(SWT13)와 제4 스위칭 트랜지스터(SWT14)가 턴-온 될 수 있다.
제3 스위칭 트랜지스터(SWT13)가 턴-온 되므로, 제1 노드(N11)의 전압 레벨이 데이터 전압(Vdata)에서 제2 구동 전압(Vss)으로 변동될 수 있다. 그리고, 제2 노드(N12)가 제1 노드(N11)에 커플링되어 제2 노드(N12)의 전압 레벨이 제1 노드(N11)의 전압 레벨 변동에 따라 변동될 수 있다.
일 예로, 제1 노드(N11)의 전압 변동량을 ΔV(=Vdata-Vss)라고 할 때, 제2 노드(N12)의 전압 레벨은 (Vdd-Vth)에서 (Vdd-Vth-C'(Vdata-Vss))로 변동될 수 있다. 여기서, C'은 C1/(C1+C2)일 수 있으며, C1은 캐패시터(Cst)의 정전용량을 의미하고, C2는 구동 트랜지스터(DRT)의 게이트 전극과 소스 전극 간의 정전용량을 의미할 수 있다.
제2 노드(N12)의 전압 레벨에 따라 구동 트랜지스터(DRT)가 구동되며, 제4 스위칭 트랜지스터(SWT14)가 턴-온 된 상태이므로 발광 소자(ED)로 구동 전류 Ied가 공급될 수 있다. 그리고, 발광 소자(ED)로 구동 전류가 공급됨에 따라, 발광 소자(ED)가 광을 발산할 수 있다. 이러한 제4 기간(P14)을 "발광 기간"이라 할 수도 있다.
여기서, 구동 전류 Ied는, 아래 수학식 1과 같이 산출될 수 있다.
[수학식 1]
따라서, 발광 소자(ED)로 공급되는 구동 전류 Ied는, 데이터 전압(Vdata)과 제2 구동 전압(Vss) 사이의 차이에 의해 결정되므로, 발광 소자(ED)가 나타내는 휘도는 데이터 전압(Vdata)에 의해 제어될 수 있다.
그리고, 발광 소자(ED)의 캐소드 전극과 전기적으로 연결된 제2 구동 전압 라인(DVL2)을 통해 공급되는 제2 구동 전압(Vss)를 이용하여 서브픽셀(SP)의 초기화를 수행하므로, 서브픽셀(SP)에 배치되는 전압 라인의 수를 감소시킬 수 있다.
초기화를 위한 전압을 공급하는 전압 라인이 제거됨으로써 저항에 의한 전압 변동 레벨의 폭이 큰 제1 구동 전압 라인(DVL1)이나 제2 구동 전압 라인(DVL2)의 폭을 증가시켜줄 수 있다. 따라서, 서브픽셀(SP)이 배치된 위치에 따라 공급되는 구동 전압 레벨의 차이로 인한 휘도 편차를 방지할 수 있다.
또한, 전압 라인의 수의 감소에 의해 서브픽셀(SP)의 개구율이나 투과율을 유지하거나 증가시켜줄 수도 있으며, 인접하게 배치되는 전압 라인 간의 단락도 용이하게 방지할 수 있다.
제2 구동 전압 라인(DVL2)으로 공급되는 제2 구동 전압(Vss)이 서브픽셀(SP)의 초기화를 위해 이용되는 회로 구조는 전술한 서브픽셀(SP)의 회로 구조 이외의 다양한 회로 구조에 적용될 수 있다.
도 5는 본 발명의 실시예들에 따른 디스플레이 장치(100)에 배치된 서브픽셀(SP)의 회로 구조의 다른 예시를 나타낸 도면으로서, 도 5에 도시된 서브픽셀(SP)의 회로 구조는 도 3에 도시된 서브픽셀(SP)의 회로 구조에서 게이트 라인(GL)이 추가된 구조의 예시를 나타낸다.
도 5를 참조하면, 도 3에 도시된 서브픽셀(SP)과 동일하게 발광 소자(ED)가 서브픽셀(SP)에 배치되고, 5개의 스위칭 트랜지스터(SWT), 1개의 구동 트랜지스터(DRT) 및 1개의 캐패시터(Cst)가 서브픽셀(SP)에 배치될 수 있다.
제1 스위칭 트랜지스터(SWT11)를 제어하는 게이트 라인(GL)과 제2 스위칭 트랜지스터(SWT12) 및 제5 스위칭 트랜지스터(SWT15)를 제어하는 게이트 라인(GL)이 구분되어 배치될 수 있다.
따라서, 제1 스위칭 트랜지스터(SWT11)는, 게이트 라인(GL)을 통해 공급되는 제1 스캔 신호(Scan1)에 의해 제어될 수 있다. 그리고, 제2 스위칭 트랜지스터(SWT12) 및 제5 스위칭 트랜지스터(SWT15)는, 게이트 라인(GL)을 통해 공급되는 제2 스캔 신호(Scan2)에 의해 제어될 수 있다.
제1 스캔 신호(Scan1)는, 초기화 기간인 제1 기간(P11)에 하이 레벨로 공급되고, 프로그래밍 기간인 제2 기간(P12)에 로우 레벨로 공급될 수 있다. 즉, 제1 스캔 신호(Scan1)에 의해 제1 스위칭 트랜지스터(SWT11)는 데이터 전압(Vdata)이 공급되는 기간에만 턴-온 된 상태가 될 수 있다.
그리고, 제2 기간(P12) 내지 제4 기간(P14)에는, 도 3에 도시된 서브픽셀(SP)과 동일한 방식으로 구동될 수 있다.
이와 같이, 게이트 라인(GL)이 추가로 배치된 경우에도, 제2 구동 전압 라인(DVL2)이 서브픽셀(SP)의 초기화를 위한 전압을 공급하는 라인으로 이용되는 구조가 적용될 수 있다.
또한, 스위칭 트랜지스터(SWT)가 추가로 배치된 서브픽셀(SP)의 구조에서도, 본 발명의 실시예들이 적용될 수 있다.
도 6은 본 발명의 실시예들에 따른 디스플레이 장치(100)에 배치된 서브픽셀(SP)의 회로 구조의 또 다른 예시를 나타낸 도면이다.
도 6을 참조하면, 발광 소자(ED)가 서브픽셀(SP)에 배치되고, 6개의 스위칭 트랜지스터(SWT), 1개의 구동 트랜지스터(DRT) 및 1개의 캐패시터(Cst)가 서브픽셀(SP)에 배치될 수 있다. 즉, 도 6은 7T1C 구조의 예시를 나타낸다.
제1 스위칭 트랜지스터(SWT21)는, 제1 구동 전압 라인(DVL1)과 제2 노드(N22) 사이에 전기적으로 연결될 수 있다. 제1 스위칭 트랜지스터(SWT21)는, 게이트 라인(GL)으로 공급되는 발광 신호(EM)에 의해 제어될 수 있다.
제2 스위칭 트랜지스터(SWT22)는, 데이터 라인(DL)과 제2 노드(N22) 사이에 전기적으로 연결되며, 게이트 라인(GL)으로 공급되는 n번째 스캔 신호(Scan(n))에 의해 제어될 수 있다.
제3 스위칭 트랜지스터(SWT23)는, 제1 노드(N21)와 제3 노드(N23) 사이에 전기적으로 연결되고, 게이트 라인(GL)으로 공급되는 n번째 스캔 신호(Scan(n)에 의해 제어될 수 있다.
제4 스위칭 트랜지스터(SWT24)는, 제2 구동 전압 라인(DVL2)과 캐패시터(Cst) 사이에 전기적으로 연결될 수 있다. 또한, 제4 스위칭 트랜지스터(SWT24)는, 제1 노드(N21)에 전기적으로 연결될 수 있다. 이러한 제4 스위칭 트랜지스터(SWT24)는, (n-1)번째 스캔 신호(Scan(n-1))에 의해 제어될 수 있다.
제5 스위칭 트랜지스터(SWT25)는, 제3 노드(N23)와 제4 노드(N24) 사이에 전기적으로 연결될 수 있다. 제5 스위칭 트랜지스터(SWT25)는, 게이트 라인(GL)으로 공급되는 발광 신호(EM)에 의해 제어될 수 있다.
제6 스위칭 트랜지스터(SWT26)는, 제2 구동 전압 라인(DVL2)과 제4 노드(N24) 사이에 전기적으로 연결될 수 있다. 제6 스위칭 트랜지스터(SWT26)는, 게이트 라인(GL)으로 공급되는 n번째 스캔 신호(Scan(n))에 의해 제어될 수 있다.
구동 트랜지스터(DRT)는, 제2 노드(N23)와 제3 노드(N23) 사이에 전기적으로 연결될 수 있다. 그리고, 구동 트랜지스터(DRT)는, 제1 노드(N21)의 전압 레벨에 의해 제어될 수 있다.
캐패시터(Cst)는, 제1 구동 전압 라인(DVL1)과 제1 노드(N21) 사이에 전기적으로 연결될 수 있다. 발광 소자(ED)는, 제4 노드(N24)와 제2 구동 전압 라인(DVL2) 사이에 전기적으로 연결될 수 있다.
제2 구동 전압 라인(DVL2)는, 제6 스위칭 트랜지스터(SWT26)를 통해 발광 소자(ED)의 애노드 전극에 해당하는 제4 노드(N24)와 전기적으로 연결될 수 있다.
또한, 제2 구동 전압 라인(DVL2)는, 제4 스위칭 트랜지스터(SWT24)를 통해 캐패시터(Cst)와 전기적으로 연결될 수 있다.
따라서, 서브픽셀(SP)의 회로 구조가 7T1C 구조인 경우에도, 제2 구동 전압 라인(DVL2)으로 공급되는 제2 구동 전압(Vss)에 의해 서브픽셀(SP)의 초기화가 수행될 수 있다.
그리고, 초기화를 위한 전압을 공급하는 라인을 제거함으로써, 구동 전압 라인(DVL)의 폭을 증가시켜 저항을 감소시키거나, 서브픽셀(SP)의 개구율이나 투과율을 높여줄 수 있다.
도 7a 내지 도 7c는 도 6에 도시된 서브픽셀(SP)의 구동 방식의 예시를 나타낸 도면이다.
도 7a를 참조하면, 제1 기간(P21)에 게이트 라인(GL)으로 (n-1)번째 스캔 신호(Scan(n-1))가 로우 레벨로 공급될 수 있다.
따라서, 제4 스위칭 트랜지스터(SWT24)가 턴-온 될 수 있다. 그리고, 제4 스위칭 트랜지스터(SWT24)가 턴-온 됨에 따라, 제2 구동 전압(Vss)이 구동 트랜지스터(DRT)의 게이트 전극인 제1 노드(N21)에 공급될 수 있다.
제1 기간(P21)에 제2 구동 전압(Vss)에 의해 제1 노드(N21)가 초기화될 수 있으며, 제1 기간(P21)을 "초기화 기간"이라 할 수도 있다.
도 7b를 참조하면, 제2 기간(P22)에 게이트 라인(GL)으로 n번째 스캔 신호(Scan(n))가 로우 레벨로 공급될 수 있다.
n번째 스캔 신호(Scan(n))가 로우 레벨로 공급됨에 따라, 제6 스위칭 트랜지스터(SWT26)가 턴-온 될 수 있다. 따라서, 발광 소자(ED)의 애노드 전극인 제4 노드(N24)에 제2 구동 전압(Vss)이 공급될 수 있다.
또한, n번째 스캔 신호(Scan(n))가 로우 레벨로 공급됨에 따라, 제2 스위칭 트랜지스터(SWT22) 및 제3 스위칭 트랜지스터(SWT23)가 턴-온 될 수 있다. 따라서, 데이터 전압(Vdata)이 구동 트랜지스터(DRT)의 게이트 전극인 제1 노드(N21)에 공급될 수 있다.
이때, 데이터 전압(Vdata)에서 구동 트랜지스터(DRT)의 문턱 전압(Vth)이 감해진 전압이 제1 노드(N21)에 인가될 수 있다. 따라서, 구동 트랜지스터(DRT)의 문턱 전압(Vth)에 대한 보상이 이루어질 수 있다.
이러한 제2 기간(P22)을 "프로그래밍 기간"이라 할 수도 있다.
여기서, 제1 기간(P21), 제2 기간(P22) 및 제3 기간(P23)은 각각 하나의 수평 주기를 의미할 수 있다. 따라서, (n-1)번째 스캔 신호(Scan(n-1)), n번째 스캔 신호(Scan(n)) 및 (n+1)번째 스캔 신호(Scan(n+1)) 등이 순차적으로 공급되며 데이터 전압(Vdata)에 따른 프로그래밍이 수행될 수 있다.
그리고, 프로그래밍이 완료된 후에, 발광 신호(EM)에 의해 발광 소자(ED)가 구동될 수 있다.
도 7c를 참조하면, 제4 기간(P24)에 스캔 신호(Scan)는 하이 레벨을 유지한 상태에서, 로우 레벨의 발광 신호(EM)가 게이트 라인(GL)으로 공급될 수 있다. 따라서, 제1 스위칭 트랜지스터(SWT21)와 제5 스위칭 트랜지스터(SWT25)가 턴-온 될 수 있다.
제1 스위칭 트랜지스터(SWT21)가 턴-온 되므로, 제1 구동 전압(Vdd)이 제2 노드(N22)로 공급될 수 있다. 그리고, 제1 노드(N21)에 데이터 전압(Vdata)에서 구동 트랜지스터(DRT)의 문턱 전압(Vth)이 감해진 전압이 인가된 상태에서 제5 스위칭 트랜지스터(SWT25)가 턴-온 되므로, 구동 트랜지스터(DRT)가 구동되며 구동 전류 Ied가 발광 소자(ED)로 공급될 수 있다.
따라서, 발광 소자(ED)가 구동 전류 Ied에 따라 광을 발산할 수 있으며, 제4 기간(P24)을 "발광 기간"이라 할 수도 있다.
여기서, 구동 전류 Ied는, 아래 수학식 2와 같이 산출될 수 있다.
[수학식 2]
따라서, 발광 소자(ED)로 공급되는 구동 전류 Ied는, 제1 구동 전압(Vdd)과 데이터 전압(Vdata)의 차이에 의해 결정되므로, 데이터 전압(Vdata)에 의해 발광 소자(ED)가 나타내는 휘도를 제어할 수 있다.
그리고, 제2 구동 전압 라인(DVL2)을 통해 공급되는 제2 구동 전압(Vss)을 이용하여 구동 트랜지스터(DRT)의 게이트 전극이나 발광 소자(ED)의 애노드 전극의 초기화를 수행하므로, 초기화를 위한 전압을 공급하는 전압 라인을 제거할 수 있다.
초기화를 위한 전압 라인의 감소를 통해, 구동 전압 라인(DVL)의 폭을 증가시켜 배선 저항에 의한 구동 전압의 변동 폭을 감소시킬 수 있다. 그리고, 구동 전압의 변동 폭의 감소로 인해 영역 별로 나타나는 휘도 편차를 방지할 수 있다.
또한, 전압 라인이 제거되므로 인접한 전압 라인의 배치를 용이하게 할 수 있으며, 서브픽셀(SP)의 개구율이나 투과율을 높여줄 수도 있다.
특히, 디스플레이 장치(100)에 배치된 서브픽셀(SP)이 투명한 영역을 포함하는 경우, 투명한 영역의 비율을 증가시켜 투과도가 높은 투명 디스플레이 장치를 제공할 수도 있다.
도 8은 본 발명의 실시예들에 따른 디스플레이 장치(100)에 배치된 서브픽셀(SP)의 평면 구조의 예시를 나타낸 도면이다. 그리고, 도 9는 도 8에 도시된 I-I' 부분의 단면 구조의 예시를 나타낸 도면이다.
도 8을 참조하면, 제2 구동 전압 라인(DVL2)이 서브픽셀(SP)에 배치된 발광 소자(ED)의 초기화 등을 위한 전압을 공급하는 라인으로 이용되는 구조의 예시를 나타낸 것으로서, 도 5에 도시된 서브픽셀(SP)의 회로 구조에 대응하는 평면 구조의 예시를 나타낸다. 그리고, 제1 구동 전압 라인(DVL1)과 제2 구동 전압 라인(DVL2)의 구조를 중심으로 나타낸 도면이다.
서브픽셀(SP)은, 스위칭 트랜지스터(SWT), 구동 트랜지스터(DRT) 및 캐패시터(Cst) 등이 배치되는 회로 영역(CA)을 포함할 수 있다. 그리고, 서브픽셀(SP)은, 회로 소자가 배치되지 않은 영역인 투명 영역(TA)을 포함할 수 있다.
투명 영역(TA)은, 투명한 절연 물질이나, 투명한 물질로 이루어진 캐소드 전극이 배치된 영역일 수 있다.
투명 영역(TA)을 제외한 영역에, 게이트 라인(GL), 데이터 라인(DL) 및 구동 전압 라인(DVL)과 같은 신호 라인이 배치될 수 있다.
게이트 라인(GL)은, 일 예로, 게이트 메탈(GAT)로 이루어질 수 있다. 그리고, 데이터 라인(DL)과 구동 전압 라인(DVL)은, 일 예로, 게이트 메탈(GAT)보다 상위 층에 위치하는 소스드레인 메탈(SD)로 이루어질 수 있다. 즉, 구동 전압 라인(DVL)과 데이터 라인(DL)은 동일한 층에 배치될 수 있다.
여기서, 구동 전압 라인(DVL)은, 인접한 두 개의 서브픽셀(SP) 사이에 배치될 수 있다. 그리고, 제1 구동 전압 라인(DVL1)과 제2 구동 전압 라인(DVL2)이 교번하여 배치될 수 있다.
일 예로, 제1 구동 전압 라인(DVL1)이 제1 서브픽셀(SP1)과 제3 서브픽셀(SP3) 사이에 배치될 수 있다. 제1 구동 전압 라인(DVL1)의 양측에 데이터 라인(DL)이 배치될 수 있다.
여기서, 제1 구동 전압 라인(DVL1)의 폭 W1은 데이터 라인(DL)의 폭 Wd보다 클 수 있다. 따라서, 제1 구동 전압 라인(DVL1)의 저항을 감소시켜 서브픽셀(SP)이 배치된 위치에 따라 서브픽셀(SP)로 공급되는 제1 구동 전압(Vdd)이 변동되는 폭을 감소시켜줄 수 있다.
또한, 제2 구동 전압 라인(DVL2)이 제2 서브픽셀(SP2)과 제4 서브픽셀(SP4) 사이에 배치될 수 있다. 제2 구동 전압 라인(DVL2)의 양측에 데이터 라인(DL)이 배치될 수 있다.
마찬가지로, 제2 구동 전압 라인(DVL2)의 폭 W2는 데이터 라인(DL)의 폭 Wd보다 클 수 있다. 따라서, 제2 구동 전압 라인(DVL2)의 저항을 감소시켜 서브픽셀(SP)이 배치된 위치에 따라 서브픽셀(SP)로 공급되는 제2 구동 전압(Vss)이 변동되는 폭을 감소시켜줄 수 있다.
제1 구동 전압 라인(DVL1)은, 컨택홀(CNTa)을 통해 하위 층에 위치하는 액티브층(ACT)과 동일한 층에 위치하는 소스드레인 메탈(SD)로 이루어진 제1 구동 전압 라인 연결 패턴(DVL1_CP)과 전기적으로 연결될 수 있다. 그리고, 제1 구동 전압 라인(DVL1)은, 제1 구동 전압 라인(DVL1)의 양측에 위치하는 서브픽셀(SP)로 제1 구동 전압(Vdd)을 공급할 수 있다.
제2 구동 전압 라인(DVL2)은, 컨택홀(CNTa)을 통해 하위 층에 위치하는 액티브층(ACT)과 동일한 층에 위치하는 소스드레인 메탈(SD)로 이루어진 제2 구동 전압 라인 연결 패턴(DVL2_CP)과 전기적으로 연결될 수 있다. 그리고, 제2 구동 전압 라인(DLV2)은, 제2 구동 전압 라인(DVL2)의 양측에 위치하는 서브픽셀(SP)로 제2 구동 전압(Vss)을 공급할 수 있다.
즉, 제1 구동 전압 라인(DVL1)과 제2 구동 전압 라인(DVL2)은, 제1 구동 전압 라인(DVL1)과 제2 구동 전압 라인(DVL2) 사이에 배치된 제1 서브픽셀(SP1)과 제2 서브픽셀(SP2)로 구동 전압을 공급할 수 있다.
제1 구동 전압 라인(DVL1)과 제2 구동 전압 라인(DVL2) 사이에 제1 서브픽셀(SP1)과 제2 서브픽셀(SP2)이 위치하도록 함으로써, 제1 서브픽셀(SP1)의 투명 영역(TA)과 제2 서브픽셀(SP2)의 투명 영역(TA)이 구동 전압 라인(DVL)과 교차하는 방향으로 연결되는 구조를 제공할 수 있다. 따라서, 배선의 배치로 인한 투과율의 손실을 최소화하며 서브픽셀(SP)의 투과율을 높여줄 수 있다.
또한, 제2 구동 전압 라인(DVL2)은, 도 5에 도시된 회로 구조의 예시와 같이, 서브픽셀(SP)에 배치된 제3 스위칭 트랜지스터(SWT13) 및 제5 스위칭 트랜지스터(SWT15)와 전기적으로 연결될 수 있다.
제2 구동 전압 라인(DVL2)은, 제3 스위칭 트랜지스터(SWT13)가 턴-온 되는 기간에 제2 구동 전압(Vss)을 캐패시터(Cst)의 제1 노드(N11)로 공급할 수 있다. 캐패시터(Cst)의 제1 노드(N11)는, 게이트 메탈(GAT)의 상위 층에 위치하는 메탈로 이루어진 전극을 의미할 수 있다.
제2 구동 전압 라인(DVL2)은, 제5 스위칭 트랜지스터(SWT15)가 턴-온 되는 기간에 제2 구동 전압(Vss)을 발광 소자(ED)의 제1 전극(E1)으로 공급할 수 있다. 발광 소자(ED)의 제1 전극(E1)은, 소스드레인 메탈(SD)의 상위 층에 위치하는 애노드층(AND)으로 이루어진 전극을 의미할 수 있다.
여기서, 발광 소자(ED)의 제1 전극(E1)은, 컨택홀(CNTb)를 통해 제4 스위칭 트랜지스터(SWT14)와 전기적으로 연결될 수 있다. 그리고, 제1 전극(E1)이 투명 영역(TA)을 제외한 회로 영역(CA)이나, 구동 전압 라인(DVL) 등이 배치된 영역과 중첩되도록 배치됨에 따라, 서브픽셀(SP)의 투과율을 높여줄 수 있다.
이와 같이, 제2 구동 전압 라인(DVL2)이 서브픽셀(SP)의 초기화를 위한 전압을 공급하는 라인으로 이용됨에 따라, 액티브 영역(AA)에 배치되는 전압 라인의 수를 감소시킬 수 있다.
그리고, 전압 라인의 수가 감소됨에 따라, 저항에 의한 전압 변동 폭이 큰 제1 구동 전압 라인(DVL1)과 제2 구동 전압 라인(DVL2)의 폭을 증가시켜 저항을 감소시켜줄 수 있다.
또한, 구동 전압 라인(DVL)의 저항 감소를 위해 배선 폭을 증가시키면서, 투과 영역(TA)이 감소되지 않도록 함으로써, 높은 투과율을 유지하여 투명 디스플레이 장치를 제공할 수 있다.
한편, 제2 구동 전압 라인(DVL2)은, 서브픽셀(SP)의 초기화를 위해 제2 구동 전압(Vss)을 공급함과 동시에, 발광 소자(ED)의 캐소드 전극으로 제2 구동 전압(Vss)을 공급해야 한다.
따라서, 제2 구동 전압 라인(DVL2)과 캐소드 전극이 연결되는 영역이 요구되며, 일 예로, 제2 구동 전압 라인(DVL2) 상에서 발광 소자(ED)의 제1 전극(E1)이 배치된 영역을 제외한 영역에서 제2 구동 전압 라인(DVL2)과 캐소드 전극이 전기적으로 연결될 수 있다.
도 8과 도 9를 참조하면, 제2 서브픽셀(SP2)과 제4 서브픽셀(SP4) 사이에서 제2 구동 전압 라인(DVL2)과 발광 소자(ED)의 캐소드 전극인 제2 전극(E2)이 전기적으로 연결될 수 있다.
일 예로, 기판(SUB) 상에 버퍼층(BUF), 게이트 절연층(GI), 제1 절연층(ILD1) 및 제2 절연층(ILD2) 등과 같은 여러 절연층이 배치될 수 있다. 그리고, 제2 절연층(ILD2) 상에 소스드레인 메탈(SD)로 이루어진 제2 구동 전압 라인(DVL2)과 데이터 라인(DL)이 배치될 수 있다. 여기서, 전술한 바와 같이, 제2 구동 전압 라인(DVL2)의 폭이 데이터 라인(DL)의 폭보다 클 수 있다.
제2 구동 전압 라인(DVL2) 상에 보호층(PAS)과 평탄화층(PLN) 등이 배치되고, 평탄화층(PLN)에 컨택홀(CNTb)이 형성될 수 있다. 평탄화층(PLN)과 컨택홀(CNTb) 상에 애노드층(AND)으로 이루어진 캐소드 전극 연결 패턴(CP)이 배치될 수 있다.
캐소드 전극 연결 패턴(CP) 상에 뱅크(BANK)와 발광층(EL) 등이 배치될 수 있으며, 캐소드 전극과의 연결을 위해 캐소드 전극 연결 패턴(CP)의 일부분이 노출될 수 있다.
여기서, 캐소드 전극 연결 패턴(CP)이 위치하는 컨택홀(CNTb) 상에 역테이퍼 형상을 갖는 스페이서(SPL)가 배치될 수 있다. 그리고, 역테이퍼 형상을 갖는 스페이서(SPL) 상에 캐소드 전극을 전면 증착시킴으로써, 제2 구동 전압 라인(DVL2)이 발광 소자(ED)의 제2 전극(E2)과 전기적으로 연결될 수 있다.
이와 같이, 제2 구동 전압 라인(DVL2)은, 상위 층에 위치하는 캐소드 전극 연결 패턴(CP)을 통해 발광 소자(ED)의 제2 전극(E2)과 전기적으로 연결되고, 하위 층에 위치하는 액티브층(ACT) 등을 통해 서브픽셀(SP)에 배치된 일부 스위칭 트랜지스터(SWT)와 전기적으로 연결될 수 있다.
따라서, 제2 구동 전압 라인(DVL2)이 발광 소자(ED)의 캐소드 전극으로 공급하는 제2 구동 전압(Vss)을 이용하여 서브픽셀(SP)의 초기화를 수행할 수 있도록 함으로써, 액티브 영역(AA)에 배치되는 전압 라인의 수를 감소시킬 수 있다.
그리고, 제2 구동 전압 라인(DVL2)이 서브픽셀(SP)의 초기화를 위한 전압 공급의 기능을 수행하는 경우에도, 발광 소자(ED)로 공급되는 구동 전류에는 영향을 미치지 않을 수 있다.
도 10은 본 발명의 실시예들에 따른 디스플레이 장치(100)에 배치된 구동 전압 라인(DVL)의 구조에 따라 발광 소자(ED)에 공급되는 구동 전류를 시뮬레이션한 결과를 나타낸 도면이다.
도 10을 참조하면, Case 1은, 발광 소자(ED)의 캐소드 전극으로 제2 구동 전압(Vss)을 공급하는 전압 라인과, 서브픽셀(SP)의 초기화를 위한 전압을 공급하는 라인이 분리된 경우, 데이터 전압(Vdata)에 따른 구동 전류 Ied의 변화를 시뮬레이션한 결과를 나타낸다.
그리고, Case 2는, 제2 구동 전압 라인(DVL2)이 발광 소자(ED)의 캐소드 전극으로 제2 구동 전압(Vss)을 공급하며, 제2 구동 전압(Vss)이 서브픽셀(SP)의 초기화를 위한 전압으로 이용되는 경우, 데이터 전압(Vdata)에 따른 구동 전류 Ied의 변화를 시뮬레이션한 결과를 나타낸다.
도 10에 도시된 바와 같이, 제2 구동 전압 라인(DVL2)이 서브픽셀(SP)의 초기화를 위한 전압을 공급하는 기능을 추가적으로 제공하는 경우에도, 발광 소자(ED)의 구동에 영향을 주지 않는 것을 확인할 수 있다.
따라서, 전술한 본 발명의 실시예들에 의하면, 발광 소자(ED)의 캐소드 전극과 전기적으로 연결된 제2 구동 전압 라인(DVL2)이 공급하는 제2 구동 전압(Vss)을 서브픽셀(SP)의 초기화를 위한 전압으로 이용함으로써, 전압 라인의 수를 감소시킬 수 있다.
그리고, 감소되는 전압 라인에 의해 확보되는 영역만큼 구동 전압 라인(DVL)의 폭을 증가시켜 구동 전압 라인(DVL)의 저항을 감소시키고, 저항에 따른 전압 변동 폭을 최소화하여 균일한 휘도를 제공할 수 있다.
또한, 전압 라인의 감소에 의해 서브픽셀(SP)의 개구율이나 투과율을 높여주거나, 적어도 기존의 개구율이나 투과율을 유지해줌으로써, 발광 효율이 높은 디스플레이 장치(100)나 투과도가 높은 투명 디스플레이 장치를 구현할 수 있는 방안을 제공한다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 또한, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이므로 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 디스플레이 장치 110: 디스플레이 패널
120: 게이트 구동 회로 130: 데이터 구동 회로
140: 컨트롤러

Claims (20)

  1. 다수의 게이트 라인, 다수의 데이터 라인 및 다수의 서브픽셀이 배치된 디스플레이 패널;
    상기 다수의 서브픽셀로 제1 구동 전압을 공급하는 적어도 하나의 제1 구동 전압 라인; 및
    상기 다수의 서브픽셀로 제2 구동 전압을 공급하고, 상기 서브픽셀에 배치된 발광 소자의 캐소드 전극과 전기적으로 연결되며, 상기 발광 소자의 애노드 전극과 적어도 하나의 박막 트랜지스터를 통해 전기적으로 연결된 적어도 하나의 제2 구동 전압 라인
    을 포함하며,
    상기 제1 구동 전압 라인의 양측 중 적어도 일측에 상기 데이터 라인이 배치되고, 상기 제1 구동 전압 라인의 폭은 상기 데이터 라인의 폭보다 크고,
    인접하게 배치된 상기 제1 구동 전압 라인과 상기 제2 구동 전압 라인 사이에 제1 서브픽셀과 제2 서브픽셀이 배치되고,
    상기 제1 서브픽셀과 상기 제2 서브픽셀 각각은 회로 영역과 투명 영역을 포함하는 디스플레이 장치.
  2. 제1항에 있어서,
    상기 제2 구동 전압 라인은 상기 발광 소자의 애노드 전극과 상기 제2 구동 전압 라인 사이에 전기적으로 연결된 박막 트랜지스터 이외의 적어도 하나의 박막 트랜지스터를 통해 상기 서브픽셀에 배치된 캐패시터와 전기적으로 연결된 디스플레이 장치.
  3. 삭제
  4. 제1항에 있어서,
    상기 제2 구동 전압 라인의 양측 중 적어도 일측에 상기 데이터 라인이 배치되고, 상기 제2 구동 전압 라인의 폭은 상기 데이터 라인의 폭보다 큰 디스플레이 장치.
  5. 제1항에 있어서,
    상기 제1 구동 전압 라인과 상기 제2 구동 전압 라인은 교번하여 배치된 디스플레이 장치.
  6. 삭제
  7. 제1항에 있어서,
    상기 제1 서브픽셀은 상기 제1 구동 전압 라인에 인접하고, 상기 제2 서브픽셀은 상기 제2 구동 전압 라인에 인접하며,
    상기 제1 구동 전압 라인은 상기 제1 서브픽셀과 상기 제2 서브픽셀로 상기 제1 구동 전압을 공급하고, 상기 제2 구동 전압 라인은 상기 제1 서브픽셀과 상기 제2 서브픽셀로 상기 제2 구동 전압 라인을 공급하는 디스플레이 장치.
  8. 제7항에 있어서,
    상기 제1 구동 전압 라인은 상기 제1 구동 전압 라인을 기준으로 상기 제1 서브픽셀의 반대편에 배치된 제3 서브픽셀로 상기 제1 구동 전압을 공급하고,
    상기 제2 구동 전압 라인은 상기 제2 구동 전압 라인을 기준으로 상기 제2 서브픽셀의 반대편에 배치된 제4 서브픽셀로 상기 제2 구동 전압을 공급하는 디스플레이 장치.
  9. 제1항에 있어서,
    상기 제2 구동 전압 라인은 발광 기간 이외의 기간 중 적어도 일부 기간에 상기 제1 서브픽셀에 배치된 발광 소자의 애노드 전극과 상기 제2 서브픽셀에 배치된 발광 소자의 애노드 전극으로 상기 제2 구동 전압을 공급하는 디스플레이 장치.
  10. 제1항에 있어서,
    상기 제1 서브픽셀에 배치된 발광 소자 및 상기 제2 서브픽셀에 배치된 발광 소자 중 적어도 하나는 상기 제1 구동 전압 라인 및 상기 제2 구동 전압 라인 중 적어도 하나의 일부분과 중첩된 디스플레이 장치.
  11. 제1항에 있어서,
    상기 제1 서브픽셀에 배치된 발광 소자 및 상기 제2 서브픽셀에 배치된 발광 소자 중 적어도 하나는 상기 상기 제1 서브픽셀의 회로 영역 및 상기 제2 서브픽셀의 회로 영역 중 적어도 하나의 일부분과 중첩된 디스플레이 장치.
  12. 제1항에 있어서,
    상기 제1 서브픽셀의 투명 영역과 상기 제2 서브픽셀의 투명 영역은 상기 제1 구동 전압 라인 및 상기 제2 구동 전압 라인과 교차하는 방향으로 연결된 디스플레이 장치.
  13. 제1항에 있어서,
    상기 제2 구동 전압 라인은 상기 발광 소자의 애노드 전극과 동일한 물질로 이루어진 캐소드 전극 연결 패턴을 통해 상기 발광 소자의 캐소드 전극과 전기적으로 연결된 디스플레이 장치.
  14. 제13항에 있어서,
    상기 캐소드 전극 연결 패턴 상의 일부 영역에 배치되고, 역테이퍼 형상을 갖는 스페이서를 더 포함하는 디스플레이 장치.
  15. 제1항에 있어서,
    상기 다수의 서브픽셀 각각은,
    상기 제1 구동 전압 라인과 전기적으로 연결된 구동 트랜지스터;
    상기 구동 트랜지스터의 게이트 노드와 전기적으로 연결된 캐패시터;
    상기 캐패시터와 상기 데이터 라인 사이에 전기적으로 연결된 제1 박막 트랜지스터;
    상기 구동 트랜지스터의 상기 게이트 노드와 상기 구동 트랜지스터의 소스 노드 또는 드레인 노드 사이에 전기적으로 연결된 제2 박막 트랜지스터;
    상기 캐패시터와 상기 제1 박막 트랜지스터 사이의 노드와, 상기 제2 구동 전압 라인 사이에 전기적으로 연결된 제3 박막 트랜지스터;
    상기 구동 트랜지스터와 상기 발광 소자의 상기 애노드 전극 사이에 전기적으로 연결된 제4 박막 트랜지스터; 및
    상기 발광 소자의 상기 애노드 전극과 상기 제2 구동 전압 라인 사이에 전기적으로 연결된 제5 박막 트랜지스터를 포함하는 디스플레이 장치.
  16. 제1항에 있어서,
    상기 다수의 서브픽셀 각각은,
    구동 트랜지스터;
    상기 구동 트랜지스터의 게이트 노드와 상기 제1 구동 전압 라인 사이에 전기적으로 연결된 캐패시터;
    상기 캐패시터와 상기 제1 구동 전압 라인 사이의 노드와, 상기 구동 트랜지스터 사이에 전기적으로 연결된 제1 박막 트랜지스터;
    상기 제1 박막 트랜지스터와 상기 구동 트랜지스터 사이의 노드와, 상기 데이터 라인 사이에 전기적으로 연결된 제2 박막 트랜지스터;
    상기 구동 트랜지스터의 상기 게이트 노드와 상기 구동 트랜지스터의 소스 노드 또는 드레인 노드 사이에 전기적으로 연결된 제3 박막 트랜지스터;
    상기 캐패시터와 상기 구동 트랜지스터의 상기 게이트 노드 사이의 노드와, 상기 제2 구동 전압 라인 사이에 전기적으로 연결된 제4 박막 트랜지스터;
    상기 구동 트랜지스터와 상기 발광 소자의 상기 애노드 전극 사이에 전기적으로 연결된 제5 박막 트랜지스터; 및
    상기 발광 소자의 상기 애노드 전극과 상기 제2 구동 전압 라인 사이에 전기적으로 연결된 제6 박막 트랜지스터를 포함하는 디스플레이 장치.
  17. 다수의 게이트 라인, 다수의 데이터 라인 및 다수의 서브픽셀이 배치된 디스플레이 패널;
    상기 다수의 서브픽셀로 제1 구동 전압을 공급하는 적어도 하나의 제1 구동 전압 라인; 및
    상기 다수의 서브픽셀로 제2 구동 전압을 공급하고, 상기 서브픽셀에 배치된 발광 소자의 캐소드 전극과 전기적으로 연결되고, 상기 서브픽셀에 배치된 캐패시터와 적어도 하나의 박막 트랜지스터를 통해 전기적으로 연결된 적어도 하나의 제2 구동 전압 라인
    을 포함하며,
    상기 제1 구동 전압 라인의 양측 중 적어도 일측에 상기 데이터 라인이 배치되고, 상기 제1 구동 전압 라인의 폭은 상기 데이터 라인의 폭보다 크고,
    인접하게 배치된 상기 제1 구동 전압 라인과 상기 제2 구동 전압 라인 사이에 제1 서브픽셀과 제2 서브픽셀이 배치되고,
    상기 제1 서브픽셀과 상기 제2 서브픽셀 각각은 회로 영역과 투명 영역을 포함하는 디스플레이 장치.
  18. 제17항에 있어서,
    상기 제2 구동 전압 라인은 상기 캐패시터와 상기 제2 구동 전압 라인 사이에 전기적으로 연결된 박막 트랜지스터 이외의 적어도 하나의 박막 트랜지스터를 통해 상기 발광 소자의 애노드 전극과 전기적으로 연결된 디스플레이 장치.
  19. 제17항에 있어서,
    상기 제2 구동 전압 라인은 초기화 기간에 상기 캐패시터로 상기 제2 구동 전압을 공급하는 디스플레이 장치.
  20. 제17항에 있어서,
    상기 제2 구동 전압 라인은 발광 기간에 상기 캐패시터로 상기 제2 구동 전압을 공급하는 디스플레이 장치.
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* Cited by examiner, † Cited by third party
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JP7451328B2 (ja) * 2020-07-06 2024-03-18 株式会社ジャパンディスプレイ 表示装置

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101560239B1 (ko) * 2010-11-18 2015-10-26 엘지디스플레이 주식회사 유기 발광 다이오드 표시장치와 그 구동방법
TW201426709A (zh) * 2012-12-26 2014-07-01 Sony Corp 顯示裝置、顯示裝置之驅動方法及電子機器
KR20150066693A (ko) * 2013-12-09 2015-06-17 삼성디스플레이 주식회사 유기전계발광 표시장치
CN104078004B (zh) * 2014-06-18 2016-08-31 京东方科技集团股份有限公司 像素电路和显示装置
KR102579307B1 (ko) * 2014-12-31 2023-09-15 엘지디스플레이 주식회사 유기 발광 표시 장치
JP6855004B2 (ja) * 2015-12-25 2021-04-07 天馬微電子有限公司 表示装置及び表示装置の製造方法
KR102659044B1 (ko) * 2015-12-31 2024-04-19 엘지디스플레이 주식회사 유기발광 표시패널 및 이를 포함하는 유기발광 표시장치
KR20170124065A (ko) * 2016-04-29 2017-11-09 엘지디스플레이 주식회사 백플레인 기판 및 이를 이용한 유기 발광 표시 장치
US10957755B2 (en) * 2016-11-15 2021-03-23 Lg Display Co., Ltd. Display panel having a gate driving circuit arranged distributively in a display region of the display panel and organic light-emitting diode display device using the same
KR102595916B1 (ko) * 2018-03-09 2023-10-31 삼성디스플레이 주식회사 표시장치

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