KR102595916B1 - 표시장치 - Google Patents

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Abstract

본 발명의 실시예들은 하나의 화소에 두 개의 데이터선이 배치된 화소를 포함하는 표시장치에 관한 것이다.
본 발명의 일 실시예에 따른 표시장치는, 소스영역 및 드레인영역을 포함하는 제1 반도체층 및 제1 게이트전극을 포함하는 제1 트랜지스터; 상기 제1 트랜지스터의 좌측에 배치된 제1 데이터선; 상기 제1 트랜지스터의 우측에 배치된 제2 데이터선; 상기 제1 데이터선 및 상기 제2 데이터선과 적어도 일부 중첩하는 구동전압선; 및 상기 제1 데이터선 및 상기 제2 데이터선이 배치된 층과 상기 구동전압선이 배치된 층 사이의 제1 절연층;을 포함한다.

Description

표시장치{Display apparatus}
본 발명의 실시예들은 표시장치에 관한 것으로, 보다 구체적으로 하나의 화소에 두 개의 데이터선이 배치된 화소를 포함하는 표시장치에 관한 것이다.
표시장치는 이미지를 표시하는 장치로서, 최근 유기발광표시장치(organic light emitting diode display)가 주목받고 있다.
유기발광표시장치는 자체 발광 특성을 가지며, 액정 표시 장치(liquid crystal display device)와 달리 별도의 광원이 필요하지 않으므로 두께와 무게를 줄일 수 있다. 또한, 유기발광표시장치는 낮은 소비 전력, 높은 휘도 및 높은 반응 속도 등의 고품위 특성을 나타낸다.
표시장치가 고해상도일수록 하나의 행을 구동하는 라인 타임이 짧아지고, 구동 트랜지스터의 문턱전압 보상을 위한 시간이 부족하다.
본 발명의 실시예들은 공간적 제약을 극복하면서 문턱전압 보상 시간 및 데이터신호의 저장 시간을 확보할 수 있는 화소 구조를 제공하고자 한다.
본 발명의 일 실시예에 따른 표시장치는, 소스영역 및 드레인영역을 포함하는 제1 반도체층 및 제1 게이트전극을 포함하는 제1 트랜지스터; 상기 제1 트랜지스터의 좌측에 배치된 제1 데이터선; 상기 제1 트랜지스터의 우측에 배치된 제2 데이터선; 상기 제1 데이터선 및 상기 제2 데이터선과 적어도 일부 중첩하는 구동전압선; 및 상기 제1 데이터선 및 상기 제2 데이터선이 배치된 층과 상기 구동전압선이 배치된 층 사이의 제1 절연층;을 포함한다.
상기 제1 절연층은 유기 물질을 포함할 수 있다.
상기 구동전압선은 제1 행에서 제1 데이터선과 중첩하는 제1 영역, 상기 제1 행에 인접한 제2 행에서 제2 데이터선과 중첩하는 제2 영역, 및 상기 제1 행과 상기 제2 행 사이에서 상기 제1 영역과 상기 제2 영역을 연결하는 제3 영역을 포함할 수 있다.
상기 표시장치는, 상기 제1 데이터선과 상기 제2 데이터선 사이에 배치되고, 상기 제1 트랜지스터와 중첩하는 커패시터;를 더 포함할 수 있다.
상기 커패시터는, 하부전극 및 상부전극을 포함하고, 상기 하부전극은 상기 제1 트랜지스터의 상기 제1 게이트전극의 적어도 일부일 수 있다.
상기 커패시터의 상부전극은 상기 구동전압선과 전기적으로 연결될 수 있다.
상기 커패시터의 상부전극은 상기 구동전압선이 배치된 층의 하부 층에 배치될 수 있다.
상기 표시장치는, 상기 제1 데이터선과 상기 제2 데이터선의 상부 층에 배치된 제2 절연층; 및 상기 제2 절연층의 상부 층에 배치된 발광소자;를 더 포함할 수 있다.
상기 제2 절연층은 유기 물질을 포함할 수 있다.
상기 제1 데이터선과 상기 제2 데이터선은 상기 구동전압선과 동일한 물질을 포함할 수 있다.
상기 제1 데이터선과 상기 제2 데이터선은 상기 구동전압선과 상이한 물질을 포함할 수 있다.
상기 표시장치는, 소스영역 및 드레인영역을 포함하는 제2 반도체층 및 제2 게이트전극을 포함하는 제2 트랜지스터; 상기 제2 반도체층과 인접 배치된 연결전극; 및 상기 제2 트랜지스터의 소스영역 및 드레인 영역 중 적어도 하나와 상기 연결전극과 적어도 일부 중첩하는 차폐부재;를 더 포함하고, 상기 제2 반도체층의 소스영역 또는 드레인영역은 상기 제1 트랜지스터의 상기 제1 게이트전극과 전기적으로 연결될 수 있다.
상기 차폐부재는 상기 구동전압선과 전기적으로 연결될 수 있다.
상기 차폐부재는 상기 제2 반도체층이 배치된 층과 상기 연결전극이 배치된 층 사이에 배치되고, 상기 제2 반도체층과 상기 차폐부재 사이 및 상기 연결전극과 상기 차폐부재 사이에 절연층이 배치될 수 있다.
본 발명의 일 실시예에 따른 표시장치는, 반도체층; 상기 반도체층 상부의 제1 절연층; 상기 제1 절연층 상부의 도전층; 상기 도전층 상부의 제2 절연층; 상기 제2 절연층 상부의 제1 방향으로 연장된 제1 전원선; 상기 제1 전원선 상부의 제3 절연층; 상기 제3 절연층 상부의 상기 제1 방향과 상이한 제2 방향으로 연장된 제2 전원선; 상기 제2 전원선 상부의 제4 절연층; 및 상기 제4 절연층 상부의 이격 배치된 제1 데이터선과 제2 데이터선;을 포함하고, 상기 제2 전원선이 상기 제3 절연층 및 상기 제4 절연층의 컨택홀을 통해 상기 제1 전원선과 컨택하고, 상기 제2 전원선이 상기 제1 데이터선과 상기 제2 데이터선 중 적어도 하나와 적어도 일부 중첩한다.
상기 표시장치는, 상기 반도체층의 일부와 인접하고, 상기 제2 전원선과 동일층에 배치된 연결전극; 및 상기 반도체층 및 상기 제2 전원선의 적어도 일부와 중첩하고, 상기 제1 전원선과 동일층에 배치된 차폐부재;를 더 포함할 수 있다.
상기 차폐부재는 상기 제2 전원선과 전기적으로 연결될 수 있다.
상기 제4 절연층은 유기 물질을 포함할 수 있다.
상기 표시장치는, 상기 제1 데이터선과 상기 제2 데이터선 상부의 제5 절연층; 및 상기 제5 절연층 상부의 발광소자;를 더 포함할 수 있다.
상기 제5 절연층은 유기 물질을 포함할 수 있다.
본 발명의 실시예들에 따르면, 열마다 두 개의 데이터선을 배치하고, 홀수 행의 화소와 짝수 행의 화소 구동을 분리함으로써 고해상도를 구현하면서 구동 트랜지스터의 문턱전압 보상 시간 및 데이터신호 저장 시간을 충분히 확보할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 표시장치를 개략적으로 도시한 도면이다.
도 2는 본 발명의 일 실시예에 따른 화소의 등가 회로도이다.
도 3은 본 발명의 일 실시예에 따른 화소 배열을 개략적으로 나타낸 도면이다.
도 4는 도 2 및 도 3에 도시된 화소에 배치된 트랜지스터 및 커패시터의 위치를 개략적으로 나타낸 배치도이다.
도 5는 도 4를 I-I'을 따라 자른 단면도이다.
도 6은 도 4를 II-II'를 따라 자른 단면도이다.
도 7은 도 4를 III-III'를 따라 자른 단면도이다.
도 8은 도 4의 차폐부재를 확대한 도면이다.
도 9는 도 4에 도시된 화소의 데이터선과 구동전압선의 배치 관계를 개략적으로 나타낸 도면이다.
도 10은 본 발명의 다른 실시예에 따른 화소 배열을 개략적으로 나타낸 도면이다.
도 11은 도 2 및 도 10에 도시된 화소에 배치된 트랜지스터 및 커패시터의 위치를 개략적으로 나타낸 배치도이다.
도 12는 도 11에 도시된 화소의 데이터선과 구동전압선의 배치 관계를 걔략적으로 나타낸 도면이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다. 또한 이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 다수의 표현을 포함한다.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예에서 막, 영역, 구성 요소 등의 부분이 다른 부분 위(또는 상)에 또는 아래(하)에 있다고 할 때, 다른 부분의 바로 위 또는 아래에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다. 위 및 아래에 대한 기준은 도면을 기준으로 설명한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 이하의 실시예는 반드시 도시된 바에 한정되지 않는다.
본 명세서에서 "대응하는" 또는 "대응하게"라는 용어는 문맥에 따라서 동일한 열 또는 행에 배치된다 또는 연결된다는 것을 의미할 수 있다. 예컨대, 제1 부재가 복수의 제2 부재들 중에서 "대응하는" 제2 부재에 연결된다는 것은 제1 부재와 동일 열 또는 동일 행에 배치된 제2 부재에 연결된다는 것을 의미한다.
도 1은 본 발명의 일 실시예에 따른 표시장치를 개략적으로 도시한 도면이다.
도 1을 참조하면, 본 발명의 실시예에 의한 표시장치(10)는, 화소부(100), 데이터 구동부(130), 주사 구동부(150) 및 제어부(170)를 포함한다. 표시장치(10)는 유기발광표시장치일 수 있다.
화소부(100)는 다수의 주사선들(SL1 내지 SLn), 다수의 데이터선들(DL11 내지 DL2m), 다수의 발광 제어선들(EL1 내지 ELn) 및 다수의 화소(PX)들을 포함한다.
다수의 주사선들(SL1 내지 SLn)은 행으로 배열되며 각각 주사신호를 전달한다. 각 화소에 연결된 주사선은 제1 주사신호(GI)를 인가하는 제1 주사선(131), 제2 주사신호(GW)를 인가하는 제2 주사선(133) 및 제3 주사신호(GB)를 인가하는 제3 주사선(135)을 포함할 수 있다(도 2 참조).
다수의 데이터선들(DL1 내지 DLm)은 열로 배열되며 각각 데이터신호를 전달한다. 하나의 열에는 두 개의 데이터선들이 배치되고, 각 열의 두 개의 데이터선들은 홀수 행의 화소(PX)에 연결된 제1 데이터선(DL1) 및 짝수 행의 화소(PX)에 연결된 제2 데이터선(DL2)을 포함한다. 서로 인접한 제1 데이터선(DL1) 및 제2 데이터선(DL2)은 동일 열에 위치한 화소(PX)들과 교번적으로 연결된다.
다수의 주사선들(SL1 내지 SLn)과 다수의 데이터선들(DL11 내지 DL2m)은 매트릭스 형태로 배열되며, 이때 그 교차부에는 화소(PX)가 형성된다. 화소(PX)는 서로 다른 색의 빛을 방출하는 제1 화소, 제2 화소 및 제3 화소를 포함할 수 있다. 제1 화소는 적색의 빛을 방출하는 적색 화소(R)로 설정되고, 제2 화소는 청색의 빛을 방출하는 청색 화소(B)로 설정되며, 제3 화소는 녹색의 빛을 방출하는 녹색 화소(G)로 설정될 수 있다. 제1 화소, 제2 화소 및 제3 화소는 소정의 규칙으로 배열될 수 있다. 일 실시예에서, 제1 화소 및 제2 화소가 동일한 열에 교대로 배열되고, 제3 화소가 제1 화소 및 제2 화소가 배열된 열의 인접한 열에 일렬로 배치될 수 있다.
다수의 발광 제어선들(EL1 내지 ELn)은 각각 발광 제어신호를 전달한다. 화소부(100)의 각 화소(PX)에는 제1 전원전압(ELVDD)과 제2 전원전압(ELVSS)이 인가된다. 제2 전원전압(ELVSS)은 제1 전원전압(ELVDD)보다 낮은 전압일 수 있다.
데이터 구동부(130)는 다수의 데이터선들(DL11 내지 DL2m)에 연결된다. 데이터 구동부(130)는 제어부(170)로부터의 제어신호에 응답하여 영상신호를 전압 또는 전류 형태의 데이터신호로 변환한다. 데이터 구동부(130)는 데이터신호를 다수의 데이터선들(DL11 내지 DL2m)로 인가한다.
데이터 구동부(130)는 제어부(170)로부터의 제어신호에 응답하여 제1 수평기간 동안 제1 데이터선(DL1)들로 데이터신호를 순차적으로 공급하고, 제2 수평기간 동안 제2 데이터선(DL2)들로 데이터신호를 순차적으로 공급한다. 제2 수평기간은 제1 수평기간일 수 있다. 예를 들어, 한 쌍의 홀수 행의 화소와 짝수 행의 화소로 제2 주사신호(GW)가 동시에 공급되고, 데이터 구동부(130)는 이 기간 동안 제1 데이터선(DL1) 및 제2 데이터선(DL2)으로 데이터신호를 공급할 수 있다. 즉, 본 발명의 실시예는 한 화소에 두 개의 데이터선을 배치하고, 제2 주사신호(GW)를 한 쌍의 홀수 행의 화소와 짝수 행의 화소로 동시에 공급함으로써 제2 주사신호(GW)의 공급시간을 늘릴 수 있어, 데이터신호의 보상 및 저장 시간을 확보함으로써 화질 특성을 향상시킬 수 있다.
주사 구동부(150)는 다수의 주사선들(SL1 내지 SLn)에 연결되고, 제어부(170)로부터의 제어신호에 응답하여 주사신호를 생성하고, 이를 주사선들(SL1 내지 SLn)로 공급한다. 그리고 주사 구동부(150)는 다수의 발광 제어선들(EL1 내지 ELn)에 연결되고, 제어부(170)로부터의 제어신호에 응답하여 발광 제어신호를 생성하고, 이를 발광 제어선들(EL1 내지 ELn)로 공급한다. 도 1의 실시예에서는 주사 구동부(150)가 발광 제어신호를 생성하여 화소부(100)로 인가하고 있으나, 별도의 발광 제어 구동부에 의해 발광 제어신호를 생성하여 화소부(100)로 인가할 수 있다.
제어부(170)는 외부로부터 공급되는 동기신호들에 대응하여 다수의 제어신호들을 생성한다. 제어부(170)는 데이터 구동부(130)를 제어하는 제어신호를 데이터 구동부(130)로 출력하고, 주사 구동부(150)를 제어하는 제어신호를 주사 구동부(150)로 출력한다. 제어부(170)는 한 쌍의 행 단위(인접한 홀수 행 및 짝수 행)로 데이터신호들이 공급될 수 있도록 제어신호의 공급을 제어한다.
도 2는 본 발명의 일 실시예에 따른 화소의 등가 회로도이다.
도 2를 참조하면, 일 실시예에 따른 화소(PX)는 다수의 트랜지스터(T1 내지 T7) 및 커패시터(Cst)를 포함하는 화소회로 및 화소회로와 연결된 발광소자를 포함한다. 발광소자는 유기발광소자(organic light emitting device, OLED)일 수 있다.
화소(PX)는 신호선들(131, 133, 135, 137, 161), 신호선들에 연결되어 있는 복수의 제1 내지 제7 트랜지스터들(T1 내지 T7), 커패시터(Cst), 초기화전압선(141), 구동전압선(151) 및 유기발광소자(OLED)를 포함한다.
화소(PX)는 제4 트랜지스터(T4)에 제1 주사신호(GI)를 전달하는 제1 주사선(131), 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)에 제2 주사신호(GW)를 전달하는 제2 주사선(133), 제7 트랜지스터(T7)에 제3 주사신호(GB)를 전달하는 제3 주사선(135), 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)에 발광 제어 신호(EM)를 전달하는 발광 제어선(137), 데이터신호(DATA)를 전달하는 데이터선(161), 제1 전원전압(ELVDD)을 전달하는 구동 전압선(151), 제1 트랜지스터(T1)를 초기화하는 초기화 전압(VINT)을 전달하는 초기화 전압선(141)에 연결된다. 데이터선(161)은 홀수 데이터선(DL1) 또는 짝수 데이터선(DL2)일 수 있다.
제1 트랜지스터(T1)는 커패시터(Cst)의 하부전극(Cst1)에 연결된 게이트 전극(G1), 제5 트랜지스터(T5)를 경유하여 구동 전압선(151)과 연결된 제1 전극(S1), 제6 트랜지스터(T6)를 경유하여 유기발광소자(OLED)의 제1 전극과 전기적으로 연결된 제2 전극(D1)을 포함한다. 제1 트랜지스터(T1)는 구동 트랜지스터로서 역할을 하며, 제2 트랜지스터(T2)의 스위칭 동작에 따라 데이터신호를 전달받아 유기발광소자(OLED)에 전류를 공급한다.
제2 트랜지스터(T2)는 제2 주사선(133)에 연결된 게이트 전극(G2), 데이터선(161)에 연결된 제1 전극(S2), 제1 트랜지스터(T1)의 제1 전극(S1)에 연결된 제2 전극(D2)을 포함한다. 제2 트랜지스터(T2)는 제2 주사선(133)을 통해 전달받은 제2 주사신호(GW)에 따라 턴온되어 데이터선(161)으로 전달된 데이터신호를 제1 트랜지스터(T1)의 제1 전극(S1)으로 전달하는 스위칭 동작을 수행한다.
제3 트랜지스터(T3)는 제2 주사선(133)에 연결된 게이트 전극(G3), 제1 트랜지스터(T1)의 제2 전극(D1)에 연결된 제2 전극(D3), 커패시터(Cst)의 하부전극(Cst1), 제4 트랜지스터(T4)의 제2 전극(D4) 및 제1 트랜지스터(T1)의 게이트 전극(G1)에 연결된 제1 전극(S3)을 포함한다. 제3 트랜지스터(T3)는 제2 주사선(133)을 통해 전달받은 제2 주사신호(GW)에 따라 턴온되어 제1 트랜지스터(T1)를 다이오드 연결시킨다.
제4 트랜지스터(T4)는 제1 주사선(131)에 연결된 게이트 전극(G4), 초기화 전압선(141)에 연결된 제1 전극(S4), 커패시터(Cst)의 하부전극(Cst1), 제3 트랜지스터(T3)의 제1 전극(S3) 및 제1 트랜지스터(T1)의 게이트 전극(G1)에 연결된 제2 전극(D4)을 포함한다. 제4 트랜지스터(T4)는 제1 주사선(131)을 통해 전달받은 제1 주사신호(GI)에 따라 턴온되어 초기화 전압(ViINT)을 제1 트랜지스터(T1)의 게이트 전극(G1)에 전달하여 제1 트랜지스터(T1)의 게이트 전압을 초기화시키는 초기화 동작을 수행한다.
제5 트랜지스터(T5)는 발광 제어선(137)에 연결된 게이트 전극(G5), 구동 전압선(151)에 연결된 제1 전극(S5), 제1 트랜지스터(T1)의 제1 전극(S1) 및 제2 트랜지스터(T2)의 제1 전극(S1)과 연결된 제2 전극(D5)을 포함한다.
제6 트랜지스터(T6)는 발광 제어선(137)에 연결된 게이트 전극(G6), 제1 트랜지스터(T1)의 제2 전극(D1) 및 제3 트랜지스터(T3)의 제2 전극(D3)에 연결된 제1 전극(S6), 유기발광소자(OLED)의 제1 전극에 연결된 제2 전극(D6)을 포함한다.
제5 트랜지스터(T5) 및 제6 트랜지스터(T6)는 발광 제어선(137)을 통해 전달받은 발광 제어신호(EM)에 따라 동시에 턴온되어 유기발광소자(OLED)에 전류가 흐르게 된다.
제7 트랜지스터(T7)는 제3 주사선(135)과 연결된 게이트 전극(G7), 초기화 전압선(141)에 연결된 제1 전극(S7), 제6 트랜지스터(T6)의 제2 전극(D6) 및 유기발광소자(OLED)의 제1 전극에 연결된 제2 전극(D7)을 포함한다. 제7 트랜지스터(T7)는 제3 주사선(135)을 통해 전달받은 제3 주사신호(GB)에 따라 턴온되어 초기화 전압(VINT)을 유기발광소자(OLED)의 제1 전극에 전달하여 유기발광소자(OLED)의 제1 전극의 전압을 초기화시키는 초기화 동작을 수행한다.
제7 트랜지스터(T7)의 게이트 전극(G7)에 연결된 제3 주사선(135)은 다음 행의 제1 주사선(131) 또는 현재 행의 제2 주사선(133)일 수 있고, 제3 주사신호(GB)는 다음 행의 제1 주사신호(GI) 또는 현재 행의 제2 주사신호(GW)일 수 있다.
커패시터(Cst)는 제1 트랜지스터(T1)의 게이트 전극(G1), 제3 트랜지스터(T3)의 제1 전극(S3), 및 제4 트랜지스터(T4)의 제2 전극(D4)에 연결된 하부전극(Cst1) 및 구동 전압선(151)에 연결된 상부전극(Cst2)을 포함한다.
유기발광소자(OLED)는 제1 전극, 제2 전극 및 그 사이의 발광층을 포함할 수 있다. 유기발광소자(OLED)의 제2 전극은 제2 전원전압(ELVSS)을 공급하는 제2 전원과 연결되어 있다.
동작과정을 간략히 설명하면, 먼저 제1 기간에, 제1 주사선(131)으로 제1 주사신호(GI)가 공급되어 제4 트랜지스터(T4)가 턴온된다. 제4 트랜지스터(T4)가 턴온되면 제1 트랜지스터(T1)의 게이트 전극(G1)으로 초기화 전압(VINT)이 공급되고, 이에 따라 제1 트랜지스터(T1)의 게이트 전극(G1) 초기화 전압(VINT)으로 초기화된다.
다음으로, 제2 기간에, 제2 주사선(133)으로 제2 주사신호(GW)가 공급되어 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)가 턴온된다. 제3 트랜지스터(T3)가 턴온되면 제1 트랜지스터(T1)가 다이오드 형태로 연결된다. 제1 트랜지스터(T1)가 다이오드 연결되면 제1 트랜지스터(T1)의 게이트 전극(G1)에 데이터신호(DATA) 및 제1 트랜지스터(T1)의 문턱전압에 대응하는 전압이 인가된다. 제2 트랜지스터(T2)가 턴온되면 데이터선(161)으로부터 데이터신호(DATA)가 제1 트랜지스터(T1)의 제1 전극(S1)으로 전달된다.
그리고 제2 기간에, 제2 주사신호(GW)와 동시에 제3 주사선(135)으로 제3 주사신호(GB)가 공급되어 제7 트랜지스터(T7)가 턴온된다. 제7 트랜지스터(T7)가 턴온되면 유기발광소자(OLED)의 제1 전극이 초기화 전압(VINT)으로 초기화된다.
이후, 제3 기간에, 발광 제어선(137)으로 발광 제어신호(EM)가 공급되어 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)가 턴온된다. 그러면, 제1 트랜지스터(T1)는 게이트 전극(G1)에 인가된 전압에 대응하여 제1 전원전압(ELVDD)으로부터 유기발광소자(OLED)를 경유하여 제2 전원전압(ELVSS)으로 흐르는 전류량을 제어한다. 이때, 유기발광소자(OLED)는 전류량에 대응하여 소정 휘도의 빛을 생성한다.
한편, 인접한 행의 한 쌍의 홀수 행 화소(PX)와 짝수 행 화소(PX)에는 제1 주사신호(GI), 제2 주사신호(GW) 및 제3 주사신호(GB)가 동시에 공급될 수 있다. 예를 들어, 제1행의 화소로 제1 주사신호(GI), 제2 주사신호(GW) 및 제3 주사신호(GB)가 공급되는 타이밍과 제2행의 화소로 제1 주사신호(GI), 제2 주사신호(GW) 및 제3 주사신호(GB)가 공급되는 타이밍이 동일하고, 이어서, 제3행의 화소로 제1 주사신호(GI), 제2 주사신호(GW) 및 제3 주사신호(GB)가 공급되는 타이밍과 제4행의 화소로 제1 주사신호(GI), 제2 주사신호(GW) 및 제3 주사신호(GB)가 공급되는 타이밍이 동일할 수 있다.
도 3은 본 발명의 일 실시예에 따른 화소 배열을 개략적으로 나타낸 도면이다.
도 3에는 k행 및 p열의 화소(PX(k,p)), k행 및 p+1열의 화소(PX(k,p+1)), k+1행 및 p열의 화소(PX(k+1,p)), k+1행 및 p+1열의 화소(PX(k+1,p+1))가 도시되어 있다. 여기서, k 및 p는 홀수이다.
도 3을 참조하면, 각 열의 홀수 행의 주사선(SLk)에 연결된 화소(PX)와 짝수 행의 주사선(SLk+1)에 연결된 화소(PX)의 화소회로는 상호 좌우 대칭일 수 있다. 예를 들어, 화소(PX(k,p))와 화소(PX(k+1,p))의 제1 내지 제7 트랜지스터들(T1 내지 T7)의 좌우 배치가 반대이고, 화소(PX(k,p+1))와 화소(PX(k+1,p+1))의 제1 내지 제7 트랜지스터들(T1 내지 T7)의 좌우 배치가 반대이다. 그러나, 제1 내지 제7 트랜지스터들(T1 내지 T7) 및 커패시터(Cst) 간의 연결 관계는 동일하다.
각 열에는 제1 데이터선(DL1)과 제2 데이터선(DL2)이 이격 배치될 수 있다. 인접한 두 개의 열의 사이에 제1 데이터선(DL1)과 제2 데이터선(DL2)이 인접 배치될 수 있다.
도 4는 도 2 및 도 3에 도시된 화소에 배치된 트랜지스터 및 커패시터의 위치를 개략적으로 나타낸 배치도이다. 도 5는 도 4를 I-I'을 따라 자른 단면도이고, 도 6은 도 4를 II-II'를 따라 자른 단면도이고, 도 7은 도 4를 III-III'를 따라 자른 단면도이다. 도 8은 도 4의 차폐부재를 확대한 도면이다. 이하에서, 도 4 내지 도 7을 함께 참조하여 설명한다. 도 5 내지 도 7에서는 제1 트랜지스터(T1) 및 커패시터(Cst)의 구조를 중심으로 도시되어 있으며, 일부 부재가 생략되어 있을 수 있다.
도 4를 참조하면, 본 발명의 일 실시예에 따른 표시장치의 화소(PX)는 제1 방향으로 연장되는 복수의 배선들 및 제1 방향과 교차하는 제2 방향으로 연장되는 복수의 배선들을 포함할 수 있다. 제1 주사선(131), 제2 주사선(133), 제3 스캔선(135), 발광 제어선(137), 및 초기화 전압선(141)은 제1 방향으로 연장된다. 데이터선(161) 및 구동전압선(151)은 제2 방향으로 연장된다.
제1 내지 제7 트랜지스터(T1 내지 T7)는 각각 소스영역, 드레인영역, 소스영역과 드레인영역 사이의 채널영역을 포함하는 반도체층 및 채널영역에 대응하는 위치에 반도체층과 절연 배치된 게이트 전극을 포함하는 박막 트랜지스터로 구현될 수 있다.
도 2의 제1 전극들(S1~S7) 및 제2 전극들(D1~D7)은 트랜지스터의 종류(p-type or n-type) 및/또는 동작 조건에 따라 소스영역 또는 드레인영역일 수 있다. 이하에서는 설명의 편의를 위해 도 2에 도시된 트랜지스터의 제1 전극 및 제2 전극을 트랜지스터의 소스영역 및 드레인영역으로 표기하나, 도 4 내지 도 7에 도시된 트랜지스터의 소스영역 및 드레인영역은 바뀔 수 있다. 예를 들어, 제4 트랜지스터(T4) 및 제4 트랜지스터(T4)와 연결된 타 트랜지스터의 종류 및/또는 동작 조건을 고려하여, 제4 트랜지스터(T4)의 소스영역은 제4 트랜지스터(T4)의 드레인영역으로 해석할 수 있다.
기판(110) 상에 버퍼층(111)이 배치되고, 버퍼층(111) 상부에 제1 내지 제7 트랜지스터(T1 내지 T7)의 반도체층이 배치된다.
기판(110)은 글라스재, 세라믹재, 금속재, 플라스틱재, 또는 플렉서블 또는 벤더블 특성을 갖는 물질을 포함할 수 있다. 기판(110)은 상기 물질의 단층 또는 다층구조를 가질 수 있으며, 다층 구조의 경우 무기층을 더 포함할 수 있다. 일부 실시예에서, 기판(110)은 유기물/무기물/유기물의 구조를 가질 수 있다.
버퍼층(111)은 산화규소(SiOx)와 같은 산화막, 및/또는 질화규소(SiNx)와 같은 질화막으로 형성될 수 있다. 버퍼층(111)은 생략될 수 있다.
제1 내지 제7 트랜지스터들(T1 내지 T7) 각각의 반도체층은 동일층에 배치되며, 동일 물질을 포함한다. 예를 들어, 상기 반도체층은 다결정 실리콘으로 형성될 수 있다. 제1 내지 제7 트랜지스터들(T1 내지 T7)의 반도체층은 서로 연결되며 다양한 형상으로 굴곡질 수 있다. 제1 내지 제7 트랜지스터들(T1 내지 T7) 각각의 반도체층은 채널영역, 채널영역의 양 옆의 소스영역 및 드레인영역을 포함할 수 있다. 반도체층에는 채널영역에 대한 1차 도핑 및 게이트전극을 마스크로 한 소스영역 및 드레인영역에 대한 2차 도핑이 수행될 수 있다. 일 실시예에서 1차 도핑은 생략될 수 있다.
제1 내지 제7 트랜지스터들(T1 내지 T7)의 반도체층 상부에 제1 절연층(112)이 배치되고, 제1 절연층(112) 상부에 제1 내지 제7 트랜지스터들(T1 내지 T7)의 게이트 전극들(G1 내지 G7)이 배치된다. 제1 내지 제7 트랜지스터들(T1 내지 T7)의 게이트 전극들(G1 내지 G7)과 동일층에 동일 물질로 제1 주사선(131), 제2 주사선(133), 제3 주사선(135), 및 발광 제어선(137)이 제1 방향으로 연장되며 배치된다.
제1 절연층(112)은 산화물 또는 질화물을 포함하는 무기물을 포함할 수 있다. 예를 들어, 제1 절연층(112)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2) 등을 포함할 수 있다.
게이트 전극들(G1 내지 G7)은 몰리브덴(Mo), 구리(Cu), 티타늄(Ti) 등을 포함하며 단층 또는 다층으로 이루어질 수 있다.
제1 트랜지스터(T1)의 반도체층은 소스영역(S1), 드레인영역(D1) 및 이들 사이의 채널영역(C1)을 포함한다. 제1 트랜지스터(T1)의 게이트전극(G1)은 평면상 채널영역(C1)과 중첩한다. 제1 트랜지스터(T1)의 반도체층은 굴곡을 가짐으로써 채널영역을 길게 형성할 수 있어, 게이트전극(G1)에 인가되는 게이트 전압의 구동 범위(driving range)가 넓어질 수 있다. 제1 트랜지스터(T1)의 반도체층의 형상은 'ㄷ', 'ㄹ', 'S', 'M', 'W' 등의 다양한 실시예가 가능하다. 제1 트랜지스터(T1)의 게이트전극(G1)은 아일랜드 타입으로, 반도체층과 제1 절연층(112)을 사이에 두고 중첩되도록 구비된다.
제1 트랜지스터(T1)의 게이트전극(G1)은 연결전극(153)에 의해 제4 트랜지스터(T4)의 드레인영역(D4)과 전기적으로 연결된다. 연결전극(153)은 제3 절연층(114) 상부에 구비되고, 컨택홀(CH1) 및 컨택홀(CH2)을 통해 제1 트랜지스터(T1)의 게이트전극(G1) 및 제4 트랜지스터(T4)의 드레인영역(D4)과 각각 컨택할 수 있다. 컨택홀(CH1)은 제1 트랜지스터(T1)의 게이트전극(G1)의 일부를 노출하도록 제2 절연층(113) 및 제3 절연층(114)에 형성될 수 있다. 컨택홀(CH2)은 제4 트랜지스터(T4)의 제2 전극(D4)의 일부를 노출하도록 제1 내지 제3 절연층(112, 113, 114)에 형성될 수 있다.
제2 트랜지스터(T2)의 반도체층은 소스영역(S2), 드레인영역(D2) 및 이들 사이의 채널영역(C2)을 포함한다. 제2 트랜지스터(T2)의 게이트전극(G2)은 평면상 채널영역(C2)과 중첩하고, 제2 주사선(133)의 일부에 의해 형성된다. 제2 트랜지스터(T2)의 소스영역(S2)은 연결전극(155)에 의해 제1 데이터선(161, DL1)과 전기적으로 연결된다. 연결전극(155)은 제4 절연층(115) 상부에 구비되고, 컨택홀(CH3) 및 컨택홀(CH4)을 통해 제2 박막트랜지스터(T2)의 소스영역(S2) 및 제1 데이터선(161, DL1)과 각각 컨택할 수 있다. 컨택홀(CH3)은 제2 트랜지스터(T2)의 소스영역(S2)의 일부를 노출하도록 제1 내지 제3 절연층(112 내지 114)에 형성될 수 있다. 컨택홀(CH4)은 연결전극(155)의 상부면의 일부를 노출하도록 연결전극(155) 상부의 제4 절연층(115)에 형성될 수 있다. 제1 데이터선(161, DL1)은 제4 절연층(115) 상부에 배치되며, 컨택홀(CH4)을 통해 연결전극(155)과 컨택할 수 있다. 제2 트랜지스터(T2)의 드레인영역(D2)은 제1 트랜지스터(T1)의 소스영역(S1)과 연결된다.
제3 트랜지스터(T3)의 반도체층은 소스영역(S3), 드레인영역(D3) 및 이들 사이의 채널영역(C3)을 포함한다. 제3 트랜지스터(T3)의 게이트전극(G3)은 평면상 채널영역(C3)과 중첩하고, 제2 주사선(133)의 일부에 의해 형성된다. 제3 트랜지스터(T3)의 게이트전극(G3)은 동일 층에 인접 배치된 듀얼 게이트전극으로서, 두 개의 제3 서브 트랜지스터가 직렬 연결된 구조일 수 있다. 이에 따라 제3 트랜지스터(T3)의 누설 전류(leakage current)의 발생을 방지하거나 저감시킬 수 있다.
제3 트랜지스터(T3)의 소스영역(S3)은 연결전극(153)에 의해 제1 트랜지스터(T1)의 게이트전극(G1)과 전기적으로 연결될 수 있다. 연결전극(153)은 제3 절연층(114) 상부에 구비되고, 컨택홀(CH1) 및 컨택홀(CH2)을 통해 제1 트랜지스터(T1)의 게이트전극(G1) 및 제3 트랜지스터(T3)의 소스영역(S3)과 각각 컨택할 수 있다. 제3 트랜지스터(T3)의 드레인영역(D3)은 제1 트랜지스터(T1)의 드레인영역(D1)과 전기적으로 연결된다.
제4 트랜지스터(T4)의 반도체층은 소스영역(S4), 드레인영역(D4) 및 이들 사이의 채널영역(C4)을 포함한다. 제4 트랜지스터(T4)의 게이트전극(G4)은 평면상 채널영역(C4)과 중첩하고, 제1 주사선(131)의 일부에 의해 형성된다. 제4 트랜지스터(T4)의 게이트전극(G4)은 동일 층에 인접 배치된 듀얼 게이트전극으로서, 두 개의 제4 서브 트랜지스터가 직렬 연결된 구조일 수 있다. 이에 따라 제4 트랜지스터(T4)의 누설 전류(leakage current)의 발생을 방지하거나 저감시킬 수 있다.
제4 트랜지스터(T4)의 소스영역(S4)은 연결전극(157)에 의해 초기화전압선(141)과 전기적으로 연결된다. 연결전극(157)은 제3 절연층(114) 상부에 구비되고, 컨택홀(CH5) 및 컨택홀(CH6)을 통해 제4 트랜지스터(T4)의 소스영역(S4) 및 초기화전압선(141)과 컨택할 수 있다. 컨택홀(CH5)은 제4 트랜지스터(T4)의 소스영역(S4)의 일부를 노출하도록 제1 내지 제3 절연층(112 내지 114)에 형성될 수 있다. 컨택홀(CH6)은 제2 절연층(113) 상부의 초기화전압선(141)의 일부를 노출하도록 제3 절연층(114)에 형성될 수 있다. 제4 트랜지스터(T4)의 드레인영역(D4)은 연결전극(153)에 의해 제1 트랜지스터(T1)의 게이트전극(G1)과 전기적으로 연결될 수 있다. 연결전극(153)은 제3 절연층(114) 상부에 구비되고, 컨택홀(CH1) 및 컨택홀(CH2)을 통해 제1 트랜지스터(T1)의 게이트전극(G1) 및 제4 트랜지스터(T4)의 드레인영역(D4)과 각각 컨택할 수 있다. 또한, 제4 트랜지스터(T4)의 드레인영역(D4)은 제3 트랜지스터(T3)의 소스영역(S3)과 연결된다.
제5 트랜지스터(T5)의 반도체층은 소스영역(S5), 드레인영역(D5) 및 이들 사이의 채널영역(C5)을 포함한다. 제5 트랜지스터(T5)의 게이트전극(G5)은 평면상 채널영역(C5)과 중첩하고, 발광제어선(137)의 일부에 의해 형성된다. 제5 트랜지스터(T5)의 소스영역(S5)은 구동전압선(151)과 전기적으로 연결된다. 구동전압선(151)은 제3 절연층(114) 상부에 구비되고, 컨택홀(CH7)을 통해 구동전압선(151)과 전기적으로 연결된다. 컨택홀(CH7)은 제5 트랜지스터(T5)의 소스영역(S5)의 일부를 노출하도록 제1 내지 제3 절연층(112 내지 114)에 형성될 수 있다. 제5 트랜지스터(T5)의 드레인영역(D5)은 제1 트랜지스터(T1)의 소스영역(S1)과 연결된다.
제6 트랜지스터(T6)의 반도체층은 소스영역(S6), 드레인영역(D6) 및 이들 사이의 채널영역(C6)을 포함한다. 제6 트랜지스터(T6)의 게이트전극(G6)은 평면상 채널영역(C6)과 중첩하고, 발광제어선(137)의 일부에 의해 형성된다. 제6 트랜지스터(T6)의 소스영역(S6)은 제1 트랜지스터(T1)의 드레인영역(D1)과 연결된다. 제6 트랜지스터(T6)의 드레인영역(D6)은 연결전극(159)에 의해 유기발광소자(OLED)의 제1 전극과 전기적으로 연결된다. 연결전극(159)은 제3 절연층(114) 상부에 구비되고, 컨택홀(CH8) 및 제1 비아홀(VIA1)을 통해 제6 트랜지스터(T6)의 드레인영역(D6) 및 유기발광소자(OLED)의 제1 전극과 연결될 수 있다. 컨택홀(CH8)은 제6 트랜지스터(T6)의 드레인영역(D6)의 일부를 노출하도록 제1 내지 제3 절연층(112 내지 114)에 형성될 수 있다. 제1 비아홀(VIA1)은 제4 절연층(115)에 연결전극(159)의 일부를 노출하도록 형성될 수 있다. 제4 절연층(115) 상부에 연결전극(163)이 배치되고, 연결전극(163)은 제1 비아홀(VIA1)을 통해 연결전극(159)과 컨택할 수 있다. 연결전극(163) 상부의 제5 절연층(116)에 연결전극(163)의 일부를 노출하는 제2 비아홀(VIA2)이 형성될 수 있다. 유기발광소자(OLED)의 제1 전극(310)은 제2 비아홀(VIA2)을 통해 연결전극(163)과 컨택할 수 있다.
제7 트랜지스터(T7)의 반도체층은 소스영역(S7), 드레인영역(D7) 및 이들 사이의 채널영역(C7)을 포함한다. 제7 트랜지스터(T7)의 게이트 전극(G7)은 평면상 채널영역(C7)과 중첩하고, 제3 주사선(135)의 일부에 의해 형성된다. 제7 트랜지스터(T7)의 소스영역(S7)은 제4 트랜지스터(T4)의 소스영역(S4)과 전기적으로 연결된다. 제7 트랜지스터(T7)의 드레인영역(D7)은 제6 트랜지스터(T6)의 드레인영역(D6)과 전기적으로 연결된다. 또한, 제7 트랜지스터(T7)의 드레인영역(D7)은 연결전극(159)에 의해 유기발광소자(OLED)의 제1 전극과 전기적으로 연결된다.
제1 내지 제7 트랜지스터(T1 내지 T7)의 게이트 전극(G1 내지 G7) 상부에 제2 절연층(113)이 배치된다. 제2 절연층(113) 상부에 커패시터(Cst)의 상부전극(Cst2)이 배치된다. 커패시터(Cst)의 상부전극(Cst2)과 동일층에 동일 물질을 포함하는 초기화 전압선(141)이 제1 방향으로 연장되며 배치된다. 또한 커패시터(Cst)의 상부전극(Cst2)과 동일층에 동일 물질을 포함하는 차폐부재(143)가 배치된다.
제2 절연층(113)은 전술된 산화물 또는 질화물을 포함하는 무기물을 포함할 수 있다. 커패시터(Cst)의 상부전극(Cst2)은 몰리브덴(Mo), 구리(Cu), 티타늄(Ti) 등을 포함하며 단층 또는 다층으로 이루어질 수 있다.
커패시터(Cst)는 제1 트랜지스터(T1)와 중첩되도록 배치된다. 커패시터(Cst)는 하부전극(Cst1) 및 상부전극(Cst2)를 포함한다. 커패시터(Cst)의 하부전극(Cst1)은 제1 트랜지스터(T1)의 게이트 전극(G1)이다. 즉, 커패시터(Cst)의 하부전극(Cst1)과 제1 트랜지스터(T1)의 게이트 전극(G1)은 일체(一體)인 것으로 이해될 수 있다. 커패시터(Cst)의 하부전극(Cst1)은 인접한 화소와 분리되어 사각 형상으로 형성되어 있으며, 제1 주사선(131), 제2 주사선(133), 제3 주사선(135), 발광 제어선(137)과 동일한 물질로 동일한 층에 형성된다. 커패시터(Cst)의 상부전극(Cst2)은 제2 절연층(113)을 사이에 두고 하부전극(Cst1) 전체를 커버하며 하부전극(Cst1)과 중첩되도록 구비된다. 이때, 제2 절연층(113)이 커패시터(Cst)의 유전체층의 역할을 할 수 있다. 커패시터(Cst)의 상부전극(Cst2)은 개구부(SOP)를 구비할 수 있다. 개구부(SOP)는 하부전극(Cst1)의 일부를 노출하는 컨택홀(CH1)에 대응하는 위치에 상부전극(Cst2)의 일부가 제거되어 형성된 것으로, 단일 폐곡선(closed curve) 형태를 가질 수 있다. 연결전극(153)은 개구부(SOP) 내에 배치된 컨택홀(CH1)를 통해서 하부전극(Cst1)과 연결될 수 있다. 상부전극(Cst2)은 컨택홀(CH9)을 통해서 구동전압선(151)와 전기적으로 연결될 수 있다. 컨택홀(CH9)은 제3 절연층(114)에 형성될 수 있다.
도 8을 함께 참조하면, 차폐부재(143)는 컨택홀(CH10)을 통해 구동전압선(151)과 전기적으로 연결될 수 있다. 차폐부재(143)는 하부층에 배치된 반도체층과 상부층에 배치된 구동전압선(151) 및 연결전극(155)과 적어도 일부 중첩하도록 배치될 수 있다.
차폐부재(143)는 영역(X)와 같이, 제3 트랜지스터(T3)의 소스영역(S3) 및 드레인영역(D3) 중 하나(도 4에서는 소스영역(S3))가 배치된 층과, 구동전압선(151)이 배치된 층의 사이의 층에 배치되어, 제3 트랜지스터(T3)의 소스영역(S3)과 구동전압선(151)에 의해 기생 커패시터가 형성되는 것을 차단할 수 있다. 이에 따라 제3 트랜지스터(T3)의 소스영역(S3)에 연결된 제1 트랜지스터(T1)의 게이트전극(G1)의 전압이 변동하는 것을 차단할 수 있다.
차폐부재(143)는 영역(Y)와 같이, 제4 트랜지스터(T4)의 소스영역(S4) 및 드레인영역(D4) 중 하나(도 4에서는 드레인영역(D4))가 배치된 층과, 연결전극(155)이 배치된 층의 사이의 층에 배치되어, 제4 트랜지스터(T4)의 드레인영역(D4)과 연결전극(155)에 의해 기생 커패시터가 형성되는 것을 차단할 수 있다. 이에 따라 제4 트랜지스터(T4)의 드레인영역(D4)에 연결된 제1 트랜지스터(T1)의 게이트전극(G1)의 전압이 변동하는 것을 차단할 수 있다.
커패시터(Cst)의 상부전극(Cst2) 및 차폐부재(143) 상부에 제3 절연층(114)이 배치된다. 제3 절연층(114) 상부에 구동전압선(151) 및 연결전극들(153, 155, 157, 159)이 배치될 수 있다.
제3 절연층(114)은 전술된 무기물을 포함할 수 있다.
구동전압선(151) 및 연결전극들(153, 155, 157, 159)은 금속, 전도성 산화물 등 도전성이 높은 물질로 구비될 수 있다. 예컨대, 구동전압선(151) 및 연결전극들(153, 155, 157, 159)은 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함한 단층 또는 다층으로 이루어질 수 있다. 일부 실시예에서, 구동전압선(161) 및 연결전극들(162 내지 166)은 순차적으로 배치된 티타늄, 알루미늄, 및 티타늄(Ti/Al/Ti)의 삼중층으로 구비될 수 있다.
구동전압선(151) 및 연결전극들(153, 155, 157, 159) 상부에는 제4 절연층(115)이 배치될 수 있으며, 제4 절연층(115) 상부에는 제1 데이터선(161, DL1) 및 제2 데이터선(161, DL2), 연결전극(163)이 배치될 수 있다.
제4 절연층(115)은 아크릴, BCB(Benzocyclobutene), 폴리이미드(polyimide) 또는 HMDSO(Hexamethyldisiloxane) 등의 유기물을 포함할 수 있다. 또는, 제4 절연층(115)은 전술된 무기물을 포함할 수 있다. 제4 절연층(115)은 제4 절연층(115)의 상부층에 배치된 배선(예를 들어, 데이터선)과 하부층에 배치된 배선(예를 들어, 구동전압선) 간의 기생 커패시터를 최소화하도록, 하부층에 배치된 배선의 두께보다 두꺼운 두께를 가질 수 있다.
제1 데이터선(161, DL1) 및 제2 데이터선(161, DL2), 연결전극(163)은 금속, 전도성 산화물 등 도전성이 높은 물질로 구비될 수 있다. 예컨대, 제1 데이터선(161, DL1) 및 제2 데이터선(161, DL2), 연결전극(163)은 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함한 단층 또는 다층으로 이루어질 수 있다. 일부 실시예에서, 제1 데이터선(161, DL1) 및 제2 데이터선(161, DL2), 연결전극(163)은 순차적으로 배치된 티타늄, 알루미늄, 및 티타늄(Ti/Al/Ti)의 삼중층으로 구비될 수 있다.
제1 데이터선(161, DL1) 및 제2 데이터선(161, DL2)은 제2 방향으로 연장되며 배치될 수 있다. 제1 데이터선(161, DL1)은 평면도에서 화소(PX)의 좌측에 배치되고, 제2 데이터선(161, DL2)은 화소(PX)의 우측에 배치될 수 있다. 제1 데이터선(161, DL1)은 제1 트랜지스터(T1) 및 커패시터(Cst)의 좌측에 배치되고, 제2 데이터선(161, DL2)은 제1 트랜지스터(T1) 및 커패시터(Cst)의 우측에 배치될 수 있다.
제1 데이터선(161, DL1)은 홀수 행의 화소(PX)의 제2 트랜지스터(T2)에 연결되고, 제2 데이터선(161, DL2)은 짝수 행의 화소(PX)의 제2 트랜지스터(T2)에 연결된다. 도 4에서는 제1 데이터선(161, DL1)과 제2 데이터선(161, DL2) 중 제1 데이터선(161, DL1)이 제2 트랜지스터(T2)에 연결된 예를 도시하고 있다. 즉, 도 4에 도시된 화소(PX)는 홀수 행의 화소일 수 있다.
제1 데이터선(161, DL1) 및 제2 데이터선(161, DL2), 연결전극(163) 상부에는 제5 절연층(116)이 배치될 수 있다. 제5 절연층(116)에는 연결전극(163)의 일부를 노출하는 비아홀(VIA1)이 형성될 수 있다. 연결전극(163)은 비아홀(VIA1)을 통해 연결전극(159)과 컨택할 수 있다.
제5 절연층(116)은 아크릴, BCB(Benzocyclobutene), 폴리이미드(polyimide) 또는 HMDSO(Hexamethyldisiloxane) 등의 유기물을 포함할 수 있다. 또는, 제5 절연층(116)은 전술된 무기물을 포함할 수 있다.
제4 절연층(115) 및 제5 절연층(116)은 화소회로를 덮는 보호막 역할을 하며, 제4 절연층(115) 및 제5 절연층(116)의 상부면이 평탄하도록 형성된다. 제4 절연층(115) 및 제5 절연층(116)은 단층 또는 다층으로 구비될 수 있다. 제4 절연층(115) 및 제5 절연층(116)은 유전율이 낮은 물질을 포함할 수 있다.
제5 절연층(116) 상부에는 유기발광소자(OLED)가 위치할 수 있다. 유기발광소자(OLED)는 제1 전극(화소전극)(310), 제2 전극(대향전극)(350), 및 제1 전극(310)과 제2 전극(350) 사이의 중간층(330)이 배치될 수 있다. 제5 절연층(116) 상부에는 제1 전극(310)의 가장자리를 덮는 제6 절연층(117)이 배치될 수 있다. 제6 절연층(117)은 제1 전극(310)의 일부를 노출하는 개구를 가짐으로써 화소를 정의할 수 있다.
유기발광소자(OLED)의 제1 전극(310)은 비아홀(VIA2)을 통해 연결전극(163)과 컨택할 수 있다. 제1 전극(310)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 납(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr) 및 이들의 화합물 등의 반사 도전 물질을 포함하는 반사막일 수 있다. 일 실시예에서 제1 전극(310)은 인듐틴옥사이드(ITO; indium tin oxide), 인듐징크옥사이드(IZO; indium zinc oxide), 징크옥사이드(ZnO; zinc oxide), 인듐옥사이드(In2O3; indium oxide), 인듐갈륨옥사이드(IGO; indium gallium oxide), 및 알루미늄징크옥사이드(AZO; aluminium zinc oxide)를 포함하는 그룹에서 선택된 적어도 어느 하나 이상의 투명 도전성 산화물을 포함하는 투명 도전막일 수 있다. 일 실시예에서 제1 전극(310)은 상기 반사막과 상기 투명 도전막의 적층 구조일 수 있다.
제6 절연층(117)은 아크릴, BCB(Benzocyclobutene), 폴리이미드(polyimide) 또는 HMDSO(Hexamethyldisiloxane) 등의 유기물을 포함할 수 있다.
유기발광소자(OLED)의 중간층(330)은 적어도 발광층(EML: emissive layer)을 포함하며 그 외에 정공 주입층(HIL: hole injection layer), 정공 수송층(HTL: hole transport layer), 전자 수송층(ETL: electron transport layer), 전자 주입층(EIL: electron injection layer) 중 어느 하나 이상의 기능층을 추가로 포함할 수 있다. 발광층은 적색 발광층, 녹색 발광층 또는 청색 발광층일 있다. 또는 발광층은 백색광을 방출할 수 있도록 적색 발광층, 녹색 발광층 및 청색 발광층이 적층된 다층 구조를 갖거나, 적색 발광 물질, 녹색 발광 물질 및 청색 발광 물질을 포함한 단일층 구조를 가질 수 있다. 도면에서 유기발광소자(OLED)의 중간층(330)은 제1 전극(310)에만 대응되도록 패터닝된 것으로 도시되어 있으나 이는 편의상 그와 같이 도시한 것이며, 중간층(330)은 인접한 화소의 중간층(330)과 일체로 형성될 수도 있음은 물론이다. 또한 중간층(330) 중 일부의 층은 화소별로 형성되고, 다른 층은 인접한 화소의 중간층(330)과 일체로 형성될 수도 있는 등 다양한 변형이 가능하다.
유기발광소자(OLED)의 제2 전극(350)은 다양한 도전성 재료로 구성될 수 있다. 예를 들어, 제2 전극(350)은 리튬(Li), 칼슘(Ca), 불화리튬(LiF), 알루미늄(Al), 마그네슘(Mg) 및 은(Ag)을 포함하는 그룹에서 선택된 적어도 어느 하나를 포함하는 반투과 반사막을 포함하거나, ITO, IZO, ZnO 등의 광투과성 금속 산화물을 포함할 수 있으며, 단층 또는 복수층으로 형성될 수 있다.
유기발광소자(OLED)는 상부에는 박막봉지층(미도시)이 배치될 수 있다. 박막봉지층은 화소부(100)를 덮으며 화소부(100) 외측까지 연장될 수 있다. 박막봉지층은 적어도 하나의 무기물로 구비된 무기봉지층 및 적어도 하나의 유기물로 구비된 유기봉지층을 포함할 수 있다. 일부 실시예에서, 박막봉지층은 제1무기봉지층/유기봉지층/제2무기봉지층이 적층된 구조로 구비될 수 있다.
또한, 제6 절연층(117) 상에는 마스크 찍힘 방지를 위한 스페이서가 더 포함될 수 있으며, 박막봉지층 상에는 외광반사를 줄이기 위한 편광층, 블랙매트릭스, 컬러필터, 및/또는 터치전극을 구비한 터치스크린층 등 다양한 기능층이 구비될 수 있다.
도 9는 도 4에 도시된 화소의 데이터선과 구동전압선의 배치 관계를 개략적으로 나타낸 도면이다.
도 9를 참조하면, 제1 데이터선(161, DL1)은 화소(PX)의 좌측에 제1 방향으로 연장 배치되고, 제2 데이터선(161, DL2)은 화소(PX)의 우측에 제1 방향으로 연장 배치된다. 제1 데이터선(161, DL1) 및 제2 데이터선(161, DL2)의 하부 층에는 구동전압선(151)이 배치될 수 있다.
구동전압선(151)은 제2 방향으로 지그재그 배치된다. 구동전압선(151)은 제1 데이터선(161, DL1) 하부 층에서 제1 데이터선(161, DL1)과 중첩하는 제2 방향으로 연장되는 제1 영역(151a), 제2 데이터선(161, DL2) 하부 층에서 제2 데이터선(161, DL2)과 중첩하는 제2 방향으로 연장되는 제3 영역(151c), 제1 데이터선(161, DL1)과 제2 데이터선(161, DL2) 사이에서 제1 영역(151a) 및 제3 영역(151c)을 연결하는 제1 방향으로 연장되는 제2 영역(151b)을 포함할 수 있다. 제2 영역(151b)은 인접하는 두 행 사이에 배치될 수 있다.
구동전압선(151)의 제1 영역(151a) 및 제3 영역(151c)의 하부에는 제1 내지 제7 트랜지스터들(T1 내지 T7) 중 일부의 반도체층(A)이 배치될 수 있다.
구동전압선(151)의 제1 영역(151a) 및 제3 영역(151c)은 다른 층에 상하 배치된 반도체층(A)과 제1 데이터선(161, DL1) 및 제2 데이터선(161, DL2)과의 기생 커패시터의 발생을 차단하는 차폐부재의 역할을 할 수 있다.
도 10은 본 발명의 다른 실시예에 따른 화소 배열을 개략적으로 나타낸 도면이다.
도 10에는 k행 및 p열의 화소(PX(k,p)), k행 및 p+1열의 화소(PX(k,p+1)), k+1행 및 p열의 화소(PX(k+1,p)), k+1행 및 p+1열의 화소(PX(k+1,p+1))가 도시되어 있다. 여기서, k 및 p는 홀수이다.
도 10을 참조하면, 각 열의 홀수 행의 주사선(SLk)에 연결된 화소(PX)와 짝수 행의 주사선(SLk+1)에 연결된 화소(PX)의 화소회로는 상호 좌우 대칭일 수 있다. 예를 들어, 화소(PX(k,p))와 화소(PX(k+1,p))의 제1 내지 제7 트랜지스터들(T1 내지 T7)의 좌우 배치가 반대이고, 화소(PX(k,p+1))와 화소(PX(k+1,p+1))의 제1 내지 제7 트랜지스터들(T1 내지 T7)의 좌우 배치가 반대이다. 그러나, 제1 내지 제7 트랜지스터들(T1 내지 T7) 및 커패시터(Cst) 간의 연결 관계는 동일하다. 또한, 인접한 열의 동일 행에 배치된 한 쌍의 화소(PX)들의 화소회로는 상호 좌우 대칭일 수 있다. 예를 들어, 화소(PX(k,p))와 화소(PX(k,p+1))의 제1 내지 제7 트랜지스터들(T1 내지 T7)의 좌우 배치가 반대이고, 화소(PX(k+1,p))와 화소(PX(k+1,p+1))의 제1 내지 제7 트랜지스터들(T1 내지 T7)의 좌우 배치가 반대이다. 그러나, 제1 내지 제7 트랜지스터들(T1 내지 T7) 및 커패시터(Cst) 간의 연결 관계는 동일하다.
각 열에는 제1 데이터선(DL1)과 제2 데이터선(DL2)이 이격 배치될 수 있다. 인접한 두 개의 열의 사이에는 한 쌍의 제1 데이터선(DL1) 또는 한 쌍의 제2 데이터선(DL2)이 인접 배치될 수 있다.
도 11은 도 2 및 도 10에 도시된 화소에 배치된 트랜지스터 및 커패시터의 위치를 개략적으로 나타낸 배치도이다. 도 12는 도 11에 도시된 화소의 데이터선과 구동전압선의 배치 관계를 걔략적으로 나타낸 도면이다. 이하에서는 도 4에 도시된 배치도와 동일한 구성의 설명은 생략하고, 상이한 구성을 중심으로 설명한다.
도 11 및 도 12를 함께 참조하면, 각 열에는 제1 데이터선(DL1)과 제2 데이터선(DL2)이 각각 화소(PX)의 좌측 또는 우측에 제2 방향으로 연장 배치된다. 인접한 열의 사이에는 한 쌍의 제1 데이터선(DL1)들 또는 한 쌍의 제2 데이터선(DL2)들이 교대로 배열된다. 제1 데이터선(161, DL1) 및 제2 데이터선(161, DL2)의 하부에는 구동전압선(151)이 배치될 수 있다.
도 3 및 도 4에 도시된 구동전압선(151)이 화소마다 지그재그 배치되는 반면, 도 10 내지 도 12에 도시된 구동전압선(151)은 동일 행의 인접한 화소들 간에 공유될 수 있다.
구동전압선(151)은 제2 방향으로 배치된다. 구동전압선(151)은 한 쌍의 제1 데이터선(161, DL1)들 하부 층에서 이들과 중첩하는 제2 방향으로 연장되는 제1 영역(151a'), 한 쌍의 제2 데이터선(161, DL2)들 하부 층에서 이들과 중첩하는 제2 방향으로 연장되는 제3 영역(151c'), 한 쌍의 제1 데이터선(161, DL1)들과 한 쌍의 제2 데이터선(161, DL2)들 사이에서 제1 영역(151a') 및 제3 영역(151c')을 연결하는 제1 방향으로 연장되는 제2 영역(151b')을 포함할 수 있다. 제2 영역(151b')은 인접하는 두 행 사이에 배치될 수 있다. 구동전압선(151)의 제1 영역(151a') 및 제3 영역(151c')에 대응하는 데이터선은 대응하는 행의 화소와 연결되지 않는다.
구동전압선(151)의 제1 영역(151a')은 한 쌍의 제1 데이터선(161, DL1)들의 폭 및 간격보다 큰 폭을 가질 수 있다. 구동전압선(151)의 제3 영역(151c')은 한 쌍의 제2 데이터선(161, DL2)들의 폭 및 간격보다 큰 폭을 가질 수 있다.
구동전압선(151)의 제1 영역(151a') 및 제3 영역(151c')의 하부에는 제1 내지 제7 트랜지스터들(T1 내지 T7) 중 일부의 반도체층(A)이 배치될 수 있다.
구동전압선(151)의 제1 영역(151a') 및 제3 영역(151c')은 다른 층에 상하 배치된 반도체층(A)과 제1 데이터선(161, DL1) 및 제2 데이터선(161, DL2)과의 기생 커패시터의 발생을 차단하는 차폐부재의 역할을 할 수 있다.
구동전압선(151)의 제2 영역(151b')은 컨택홀(CH9)을 통해 커패시터(Cst)의 상부전극(Cst2)과 전기적으로 연결될 수 있다. 동일 행의 이웃하는 화소의 커패시터(Cst)의 상부전극(Cst2)은 연결되어 있다. 이에 따라 구동전압선(151)의 제2 영역(151b') 및 커패시터(Cst)의 상부전극(Cst2)은 제1 방향으로 연장된 전원선으로 기능하고, 구동전압선(151)의 제1 영역(151a') 및 제3 영역(151c')은 제2 방향으로 연장된 전원선으로 기능하여, 구동전압선(161)은 전체적으로 메쉬(mesh) 구조를 가질 수 있다.
전술된 실시예들에서는 구동전압선 상부층에 데이터선이 배치되고 있으나, 본 발명의 실시예는 이에 한정되지 않고, 구동전압선과 데이터선이 상이한 층에 배치되는 구조, 예를 들어, 데이터선 상부층에 구동전압선이 배치되는 실시예도 가능하다.
본 발명의 실시예는 하나의 화소에 두 개의 데이터선을 배치하고, 홀수 행의 화소와 짝수 행의 화소가 두 개의 데이터선 중 하나와 연결되어 구동함으로써, 고해상도 및/또는 구동 주파수가 높은 표시장치에서도 문턱전압 보상 시간 및 데이터신호 저장 시간을 확보할 수 있다.
본 발명의 실시예는 제1 데이터선(DL1) 및 제2 데이터선(DL2)이 구동전압선이 배치된 층과 유기발광소자(OLED)의 제1 전극이 배치된 층 사이에 위치한다. 즉, 구동전압선과 데이터선을 동일층에 배치하지 않고, 구동전압선과 데이터선을 서로 다른 층에 배치함으로써, 각 열에 두 개의 데이터선을 배치하더라도 두 개의 데이터선의 간격을 확보할 수 있다. 이에 따라, 두 데이터선들 간의 크로스토크를 줄이고, 커패시터의 용량을 확보할 수 있다.
또한, 본 발명의 실시예는 구동전압선이 데이터선 및 데이터선 하부의 인접 배선과 적어도 일부 평면상 및 단면상 중첩하도록 배치될 수 있다. 이에 따라, 데이터선과 데이터선 하부의 인접 배선 간의 기생 커패시터를 최소화할 수 있다.
이와 같이 본 발명은 도면에 도시된 일 실시예를 참고로 하여 설명하였으나 이는 예시적인 것에 불과하며 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 실시예의 변형이 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

Claims (20)

  1. 구동 트랜지스터를 포함하는 제1 화소회로;
    상기 구동 트랜지스터의 좌측에 배치된 제1 데이터선;
    상기 구동 트랜지스터의 우측에 배치된 제2 데이터선;
    상기 제1 데이터선 및 상기 제2 데이터선과 적어도 일부 중첩하는 구동전압선; 및
    상기 제1 데이터선 및 상기 제2 데이터선이 배치된 층과 상기 구동전압선이 배치된 층 사이의 제1 절연층;을 포함하고,
    상기 제1 데이터선과 상기 제2 데이터선은 동일 열에 배치되고,
    상기 제1 데이터선은 상기 제1 화소회로와, 상기 제1 화소회로가 배치된 행에 인접한 행과 상기 제1 화소회로가 배치된 열과 동일한 열에 배치된 제2 화소회로 중 하나와 연결되고;
    상기 제2 데이터선은 상기 제1 화소회로와 상기 제2 화소회로 중 다른 하나와 연결되고,
    상기 구동전압선은 상기 제1 데이터선과 상기 제2 데이터선에 평행한, 표시장치.
  2. 제1항에 있어서,
    상기 제1 절연층은 유기 물질을 포함하는, 표시장치.
  3. 제1항에 있어서,
    상기 구동전압선은 제1 행에서 제1 데이터선과 중첩하는 제1 영역, 상기 제1 행에 인접한 제2 행에서 제2 데이터선과 중첩하는 제2 영역, 및 상기 제1 행과 상기 제2 행 사이에서 상기 제1 영역과 상기 제2 영역을 연결하는 제3 영역을 포함하는, 표시장치,
  4. 제1항에 있어서,
    상기 제1 데이터선과 상기 제2 데이터선 사이에 배치되고, 상기 구동 트랜지스터와 중첩하는 커패시터;를 더 포함하는 표시장치.
  5. 제4항에 있어서, 상기 커패시터는
    하부전극 및 상부전극을 포함하고,
    상기 하부전극은 상기 구동 트랜지스터의 게이트전극의 적어도 일부인, 표시장치.
  6. 제5항에 있어서,
    상기 커패시터의 상부전극은 상기 구동전압선과 전기적으로 연결된, 표시장치.
  7. 제6항에 있어서,
    상기 커패시터의 상부전극은 상기 구동전압선이 배치된 층의 하부 층에 배치된, 표시장치.
  8. 제1항에 있어서,
    상기 제1 데이터선과 상기 제2 데이터선의 상부 층에 배치된 제2 절연층; 및
    상기 제2 절연층의 상부 층에 배치된 발광소자;를 더 포함하는 표시장치.
  9. 제8항에 있어서,
    상기 제2 절연층은 유기 물질을 포함하는, 표시장치.
  10. 제1항에 있어서,
    상기 제1 데이터선과 상기 제2 데이터선은 상기 구동전압선과 동일한 물질을 포함하는 표시장치.
  11. 제1항에 있어서,
    상기 제1 데이터선과 상기 제2 데이터선은 상기 구동전압선과 상이한 물질을 포함하는 표시장치.
  12. 제1항에 있어서,
    상기 구동 트랜지스터의 게이트전극에 전기적으로 연결된 반도체층을 포함하는 제2 트랜지스터;
    상기 반도체층과 인접 배치된 연결전극; 및
    상기 반도체층의 소스영역 및 드레인 영역 중 적어도 하나와 상기 연결전극에 적어도 일부 중첩하는 차폐부재;를 더 포함하는, 표시장치.
  13. 제12항에 있어서,
    상기 차폐부재는 상기 구동전압선과 전기적으로 연결된, 표시장치.
  14. 제12항에 있어서,
    상기 차폐부재는 상기 반도체층이 배치된 층과 상기 연결전극이 배치된 층 사이에 배치되고,
    상기 반도체층과 상기 차폐부재 사이 및 상기 연결전극과 상기 차폐부재 사이에 절연층이 배치된, 표시장치.
  15. 반도체층;
    상기 반도체층 상부의 제1 절연층;
    상기 제1 절연층 상부의 도전층;
    상기 도전층 상부의 제2 절연층;
    상기 제2 절연층 상부의 제1 방향으로 연장된 제1 전원선;
    상기 제1 전원선 상부의 제3 절연층;
    상기 제3 절연층 상부의 상기 제1 방향과 상이한 제2 방향으로 연장된 제2 전원선;
    상기 제2 전원선 상부의 제4 절연층; 및
    상기 제4 절연층 상부의 이격 배치된 제1 데이터선과 제2 데이터선;을 포함하고,
    상기 제2 전원선이 상기 제3 절연층 및 상기 제4 절연층의 컨택홀을 통해 상기 제1 전원선과 컨택하고,
    상기 제2 전원선이 상기 제1 데이터선과 상기 제2 데이터선 중 적어도 하나와 적어도 일부 중첩하는, 표시장치.
  16. 제15항에 있어서,
    상기 반도체층의 일부와 인접하고, 상기 제2 전원선과 동일층에 배치된 연결전극; 및
    상기 반도체층 및 상기 제2 전원선의 적어도 일부와 중첩하고, 상기 제1 전원선과 동일층에 배치된 차폐부재;를 더 포함하는 표시장치.
  17. 제16항에 있어서,
    상기 차폐부재는 상기 제2 전원선과 전기적으로 연결된, 표시장치.
  18. 제15항에 있어서,
    상기 제4 절연층은 유기 물질을 포함하는, 표시장치.
  19. 제15항에 있어서,
    상기 제1 데이터선과 상기 제2 데이터선 상부의 제5 절연층; 및
    상기 제5 절연층 상부의 발광소자;를 더 포함하는 표시장치.
  20. 제19항에 있어서,
    상기 제5 절연층은 유기 물질을 포함하는, 표시장치.
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