CN103022149B - 薄膜晶体管、阵列基板及制造方法和显示器件 - Google Patents

薄膜晶体管、阵列基板及制造方法和显示器件 Download PDF

Info

Publication number
CN103022149B
CN103022149B CN201210546613.6A CN201210546613A CN103022149B CN 103022149 B CN103022149 B CN 103022149B CN 201210546613 A CN201210546613 A CN 201210546613A CN 103022149 B CN103022149 B CN 103022149B
Authority
CN
China
Prior art keywords
transition zone
source
active layer
oxide active
grid
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201210546613.6A
Other languages
English (en)
Other versions
CN103022149A (zh
Inventor
成军
袁广才
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
BOE Technology Group Co Ltd
Original Assignee
BOE Technology Group Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by BOE Technology Group Co Ltd filed Critical BOE Technology Group Co Ltd
Priority to CN201210546613.6A priority Critical patent/CN103022149B/zh
Publication of CN103022149A publication Critical patent/CN103022149A/zh
Priority to EP13196698.8A priority patent/EP2743989B1/en
Priority to US14/106,645 priority patent/US9716108B2/en
Application granted granted Critical
Publication of CN103022149B publication Critical patent/CN103022149B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Thin Film Transistor (AREA)
  • Liquid Crystal (AREA)

Abstract

本发明涉及一种薄膜晶体管、阵列基板及其制造方法和显示器件。薄膜晶体管、阵列基板包括形成在基板上的栅极、氧化物有源层、源极、漏极、像素电极，其特征在于源漏电极与氧化物有源层之间设置有源漏过渡层，通过在源漏极层与氧化物有源层之间形成一层源漏过渡层，减少了一次构图工艺，节省了一次mask，从而有效地降低了成本。同时增加的源漏过渡层可以阻挡氧化物有源层在刻蚀中被腐蚀，还可以有效地减少薄膜晶体管Vth（阈值电压）漂移、提高Ion（开启电流）/Ioff（关闭电流）、增强热稳定性。本发明技术手段简单，易于实施，具有广泛的应用前景。

Description

薄膜晶体管、阵列基板及制造方法和显示器件
技术领域
本发明涉及一种薄膜晶体管液晶显示器及其制造方法，尤其是一种阵列基板及其制造方法、显示器件。
背景技术
近年来，显示技术得到快速的发展，如薄膜晶体管技术由原来的a-Si（非晶硅）薄膜晶体管发展到现在的LTPS（低温多晶硅）薄膜晶体管、MILC（金属诱导横向晶化）薄膜晶体管、Oxide（氧化物）薄膜晶体管等。而发光技术也由原来的LCD（液晶显示器）、PDP（等离子显示屏）发展为现在的OLED（有机发光二极管）、AMOLED（主动式矩阵有机发光二极管）等。有机发光显示器是新一代的显示器件，与液晶显示器相比，具有很多优点，如：自发光，响应速度快，宽视角等等，可以用于柔性显示，透明显示，3D（三维立体）显示等。但无论液晶显示还是有机发光显示，都需要为每一个像素配备用于控制该像素的开关—薄膜晶体管，通过驱动电路，可以独立控制每一个像素，而不会对其他像素造成串扰等影响。
目前广泛应用的Oxide薄膜晶体管采用氧化物半导体作为有源层，具有迁移率大、开态电流高、开关特性更优、均匀性更好的特点，可以适用于需要快速响应和较大电流的应用，如高频、高分辨率、大尺寸的显示器以及有机发光显示器等。
现有技术中氧化物薄膜晶体管背板制作过程通常需要5次mask（曝光），分别用于形成栅线及栅极，有源层，刻蚀阻挡层，源漏极，钝化层及过孔。研究表明，刻蚀阻挡层的薄膜性能和复杂的制备工艺对氧化物半导体影响较大，常常导致薄膜晶体管Vth（阈值电压）漂移、Ion（开启电流）/Ioff（关闭电流）较小、热稳定性差，而且制作刻蚀阻挡层需要单独一次mask，制作成本相应增加。
发明内容
本发明的目的是提供一种薄膜晶体管、阵列基板及制造方法和显示器件，可有效减少一次构图工艺，采用不含刻蚀阻挡层的氧化物薄膜晶体管技术，能够有效对降低成本、简化工艺、提高Oxide薄膜晶体管的稳定性。同时，对氧化物有源层及源漏过渡层进行的特定条件下退火处理，可以使源漏过渡层中的H+渗透到有源层内,能够使有源层转变为导体，从而使有源层的沟道区保持很好的半导体特性,而有源层与源漏过渡层接触的区域具有导体特性。薄膜晶体管与阵列基板的制造方法中关于特定条件下退火步骤的改进，可以有效地提高薄膜晶体管及阵列基板的开关性能。
为实现上述目的，本发明提供了一种薄膜晶体管，包括栅极、栅绝缘层、氧化物有源层、源极、漏极，其中，所述氧化物有源层对应所述源极与漏极间隔位置为沟道区，所述源极和所述氧化物有源层之间形成有源过渡层，所述漏极和所述氧化物有源层之间形成有漏过渡层，其中所述源过渡层和所述漏过渡层不相连，所述源过渡层与漏过渡层直接接触所述氧化物有源层。
所述源过渡层与源极图案相同，所述漏过渡层与漏极图案相同。
所述源过渡层、漏过渡层相对于源极、漏极的位置向沟道区域相对延伸，且覆盖部分沟道区。
所述源过渡层与漏过渡层的厚度为10nm—1000nm。
所述薄膜晶体管的氧化物有源层包括沟道区、源接触区和漏接触区，其中沟道区表现为半导体特性，源接触区和漏接触区表现为导体特性。
所述氧化物有源层沟道区的电阻大于106Ω·cm～109Ω·cm，所述氧化物有源层源源接触区和漏接触区的电阻小于1*10-3Ω·cm。
所述源过渡层、漏过渡层与源极、漏极在同一次构图工艺中形成。
进一步的，所述薄膜晶体管的具体结构为，所述栅极形成在基板上，其上形成有栅绝缘层、氧化物有源层，所述源过渡层、漏过渡层形成于氧化物有源层上，源过渡层与漏过渡层上分别形成有源极、漏极。
进一步的，所述薄膜晶体管的具体结构为，所述源极、漏极形成在基板上，其上分别形成有源过渡层和漏过渡层，在源过渡层和漏过渡层上形成有氧化物有源层、栅绝缘层以及栅极。
进一步的，所述薄膜晶体管的具体结构为，所述氧化物有源层形成在基板上，其上形成源过渡层及漏过渡层，在源过渡层与漏过渡层上分别形成有源极与漏极、源极漏极之上形成有栅绝缘层以及栅极。
在上述技术方案基础上，所述源过渡层与漏过渡层的材料为至少包含B、Si、Ge、Te中一种元素的重掺杂半导体材料。
为实现上述目的，本发明提供了一种阵列基板，包括形成在基板上的栅线、栅极以及数据线、像素电极、薄膜晶体管、钝化层以及钝化层过孔，所述薄膜晶体管包括栅极、栅绝缘层、氧化物有源层、源极、漏极，其中，所述氧化物有源层在所述源极与漏极断开位置为沟道区，所述源极和所述氧化物有源层之间形成有源过渡层，所述漏极和所述氧化物有源层之间形成有漏过渡层，其中所述源过渡层和所述漏过渡层不相连，所述源过渡层与漏过渡层直接接触所述氧化物有源层。
所述源过渡层与源极图案相同，所述漏过渡层与漏极图案相同。
所述源过渡层、漏过渡层相对于源极、漏极的位置向沟道区域相对延伸，且覆盖部分沟道区。
所述源过渡层与漏过渡层的厚度为10nm—1000nm。
所述薄膜晶体管的氧化物有源层包括沟道区、源接触区和漏接触区，其中沟道区表现为半导体特性，源接触区和漏接触区表现为导体特性。
所述氧化物有源层沟道区的电阻大于106Ω·cm～109Ω·cm，所述氧化物有源层源源接触区和漏接触区的电阻小于1*10-3Ω·cm。
所述源过渡层、漏过渡层与源极、漏极在同一次构图工艺中形成。
进一步，所述阵列基板的具体结构为，所述栅线和栅极形成在基板上，其上形成有栅绝缘层、氧化物有源层，所述源过渡层、漏过渡层形成于氧化物有源层上，源过渡层与漏过渡层上分别形成有源极、漏极，源极与漏极上形成有钝化层以及像素电极。
进一步，所述阵列基板的具体结构为，所述源极、漏极、数据线形成在基板上，其上分别形成有源过渡层和漏过渡层，在源过渡层和漏过渡层上形成有氧化物有源层、栅绝缘层、栅极以及像素电极。
进一步，所述阵列基板的具体结构为，所述氧化物有源层形成在基板上，其上形成源过渡层及漏过渡层，在源过渡层与漏过渡层上分别形成有源极与漏极、源极漏极之上形成有栅绝缘层、栅极以及像素电极。
更进一步，所述阵列基板的具体结构为，所述栅线、第一栅极、第二栅极形成在基板上，其中第一栅极与第二栅极不相接触；其上形成有栅绝缘层，其中在第一栅极的栅绝缘层上形成有第一氧化物有源层，第二栅极的栅绝缘层上形成有第二氧化物有源层，所述第一源过渡层、第一漏过渡层形成于第一氧化物有源层上，第二源过渡层、第二漏过渡层形成于第二氧化物有源层上，第一源过渡层与第一漏过渡层上分别形成有第一源极、第一漏极，第二源过渡层与第二漏过渡层上分别形成有第二源极、第二漏极，在上述基板上最终形成钝化层以及钝化层第一过孔、第二过孔、第三过孔，在完成前述步骤的基板上形成包括第一、第二像素电极的图形，所述第一像素电极通过第一、第二过孔分别于与第一漏极、第二栅极连接，第二像素电极通过第三过孔与第二漏极连接。
在上述技术方案基础上，所述源过渡层与漏过渡层的材料为至少包含B、Si、Ge、Te中一种元素的重掺杂半导体材料。
为了实现上述目的，本发明还提供了一种薄膜晶体管制造方法，包括栅极、栅绝缘层、氧化物有源层、源极、漏极，其中，所述氧化物有源层在所述源极与漏极断开位置为沟道区，在所述源极和所述氧化物有源层之间形成源过渡层，在所述漏极和所述氧化物有源层之间形成漏过渡层，其中所述源过渡层和所述漏过渡层不相连，所述源过渡层与漏过渡层直接接触所述氧化物有源层。
进一步，所述的薄膜晶体管制造方法包括：
步骤1、在基板上沉积栅金属薄膜，通过构图工艺形成包括栅极的图形；
步骤2、在完成前述步骤的基板上形成栅绝缘层；
步骤3、在完成前述步骤的基板上形成氧化物有源层，通过构图工艺形成氧化物有源层图形;
步骤4、在完成前述步骤的基板上沉积源漏过渡层薄膜，继续在源漏过渡层上沉积源漏金属薄膜，通过构图工艺形成包括源极、漏极、源过渡层、漏过渡层及沟道区图形，其中，所述源过渡层与漏过渡层的厚度为10nm—1000nm；
步骤5、在O2或空气条件下,对完成以上步骤的基板进行退火处理,具体的压力为0.5*105Pa—1.2*105Pa，温度为200—300摄氏度，退火时间为60—90Min。
进一步，所述的薄膜晶体管制造方法包括：
步骤1、在基板上沉积源漏金属薄膜，通过构图工艺形成包括源极、漏极的图形；
步骤2、在完成前述步骤的基板上沉积源漏过渡层薄膜，通过构图工艺形成包括源过渡层、漏过渡层的图形，其中，所述源过渡层与漏过渡层的厚度为10nm—1000nm；
步骤3、在完成前述步骤的基板上形成氧化物有源层，通过构图工艺形成氧化物有源层图形;
步骤4、在O2或空气条件下,对完成以上步骤的基板进行退火处理,具体的压力为0.5*105Pa—1.2*105Pa，温度为200—300摄氏度，退火时间为60—90Min；
步骤5、在完成前述步骤的基板上形成栅绝缘层；
步骤6、在完成前述步骤的基板上沉积栅金属薄膜，通过构图工艺形成包括栅极的图形。
进一步，所述的薄膜晶体管制造方法包括：
步骤1、在基板上沉积氧化物有源层薄膜，通过构图工艺形成包括氧化物有源层图形；
步骤2、在完成前述步骤的基板上沉积源漏过渡层薄膜，通过构图工艺形成包括源过渡层、漏过渡层的图形，其中，所述源过渡层与漏过渡层的厚度为10nm—1000nm；
步骤3、在O2或空气条件下,对完成以上步骤的基板进行退火处理,具体的压力为0.5*105Pa—1.2*105Pa，温度为200—300摄氏度，退火时间为60—90Min；
步骤4、在完成前述步骤的基板上沉积源漏金属薄膜，通过构图工艺形成包括源极、漏极的图形；
步骤5、在完成前述步骤的基板上形成栅绝缘层；
步骤6、在完成前述步骤的基板上沉积栅金属薄膜，通过构图工艺形成包括栅极的图形。
所述的薄膜晶体管制造方法中所述源过渡层与漏过渡层的材料为至少包含B、Si、Ge、Te中一种元素的重掺杂半导体材料。
为了实现上述目的，本发明还提供了一种阵列基板制造方法，包括栅极、栅线、栅绝缘层、氧化物有源层、源极、漏极、数据线、电源线，其中，所述氧化物有源层在所述源极与漏极断开位置为沟道区，在所述源极和所述氧化物有源层之间形成源过渡层，在所述漏极和所述氧化物有源层之间形成漏过渡层，其中所述源过渡层和所述漏过渡层不相连，所述源过渡层与漏过渡层直接接触所述氧化物有源层。
进一步，所述的阵列基板制造方法包括：
步骤1、在基板上形成栅金属薄膜，通过构图工艺形成包括栅极、栅线、公共电极线的图形；
步骤2、在完成前述步骤的基板上形成栅绝缘层；
步骤3、在完成前述步骤的基板上形成氧化物有源层，通过构图工艺形成氧化物有源层图形;
步骤4、在完成前述步骤的基板上沉积源漏过渡层薄膜，继续在源漏过渡层薄膜上沉积源漏金属薄膜，通过构图工艺形成包括源极、漏极、源过渡层、漏过渡层图形，其中，所述源过渡层与漏过渡层的厚度为10nm—1000nm；
步骤5、在O2或空气条件下,对完成以上步骤的基板进行退火处理,具体的压力为0.5*105Pa—1.2*105Pa，温度为200—300摄氏度，退火时间为60—90Min。
步骤6、在完成前述步骤的基板上沉积钝化层，通过构图工艺形成包括钝化层过孔的图形，所述钝化层过孔穿透钝化层与漏极相连；
步骤7、在完成前述步骤的基板上沉积透明导电薄膜，通过构图工艺形成包括像素电极的图形，所述像素电极通过钝化层过孔与漏极连接。
进一步，所述的阵列基板制造方法包括：
步骤1、在基板上沉积源漏金属薄膜，通过构图工艺形成包括源极、漏极、数据线的图形；
步骤2、在完成前述步骤的基板上沉积源漏过渡层薄膜，通过构图工艺形成包括源过渡层、漏过渡层的图形，其中，所述源过渡层与漏过渡层的厚度为10nm—1000nm；
步骤3、在完成前述步骤的基板上形成氧化物有源层，通过构图工艺形成氧化物有源层图形;
步骤4、在O2或空气条件下,对完成以上步骤的基板进行退火处理,具体的压力为0.5*105Pa—1.2*105Pa，温度为200—300摄氏度，退火时间为60—90Min；
步骤5、在完成前述步骤的基板上形成栅绝缘层；
步骤6、在完成前述步骤的基板上沉积栅金属薄膜，通过构图工艺形成包括栅极、栅线的图形。
步骤7、在完成前述步骤的基板上沉积透明导电薄膜，通过构图工艺形成包括像素电极的图形，所述像素电极通过钝化层过孔与漏极连接。
进一步，所述的阵列基板制造方法包括：
步骤1、在基板上沉积氧化物有源层薄膜，通过构图工艺形成包括氧化物有源层的图形；
步骤2、在完成前述步骤的基板上沉积源漏过渡层薄膜，通过构图工艺形成包括源过渡层、漏过渡层的图形，其中，所述源过渡层与漏过渡层的厚度为10nm—1000nm；
步骤3、在O2或空气条件下,对完成以上步骤的基板进行退火处理,具体的压力为0.5*105Pa—1.2*105Pa，温度为200—300摄氏度，退火时间为60—90Min；
步骤4、在完成前述步骤的基板上沉积源漏金属薄膜，通过构图工艺形成包括源极、漏极的图形；
步骤5、在完成前述步骤的基板上形成栅绝缘层；
步骤6、在完成前述步骤的基板上沉积栅金属薄膜，通过构图工艺形成包括栅极、栅线的图形。
步骤7、在完成前述步骤的基板上沉积透明导电薄膜，通过构图工艺形成包括像素电极的图形，所述像素电极通过钝化层过孔与漏极连接。
更进一步，所述的阵列基板制造方法包括：
步骤1、在基板上沉积栅金属薄膜，采用普通掩模板通过构图工艺形成包括第一栅极、第二栅极及栅线的图形；
步骤2、在完成前述步骤的基板上形成栅绝缘层；
步骤3、在完成前述步骤的基板上沉积氧化物有源层薄膜，通过构图工艺形成包括第一氧化物有源层、第二氧化物有源层的图形;
步骤4：在完成前述步骤的基板上沉积源漏过渡层薄膜，继续在源漏过渡层薄膜上沉积源漏金属薄膜，通过构图工艺形成包括第一源极、第一漏极、第一源过渡层、第一漏过渡层、数据线以及第二源极、第二漏极、第二源过渡层、第二漏过渡层及电源线图形，其中，所述第一、第二源过渡层与第一、第二漏过渡层的厚度为10nm—1000nm；
步骤5、在O2或空气条件下,对完成以上步骤的基板进行退火处理,具体的压力为0.5*105Pa—1.2*105Pa，温度为200—300摄氏度，退火时间为60—90Min；
步骤6、在完成前述步骤的基板上沉积钝化层薄膜，通过构图工艺形成包括第一、第二、第三过孔的图形，所述第一过孔位于第一漏极的所在位置，穿透钝化层到达第一漏极；第二过孔位于第二栅极的所在位置，穿透钝化层、栅绝缘层到达第二栅极；第三过孔位于第二漏极的所在位置，穿透钝化层到达第二漏极；
步骤7、在完成前述步骤的基板上沉积透明导电薄膜，通过构图工艺形成包括第一、第二像素电极的图形，所述第一像素电极通过第一、第二过孔分别于与第一漏极、第二栅极连接，第二像素电极通过第三过孔与第二漏极连接。
所述的阵列基板制造方法中所述源过渡层与漏过渡层的材料为至少包含B、Si、Ge、Te中一种元素的重掺杂半导体材料。
一种显示器件，包括所述的阵列基板。
本发明提供了一种薄膜晶体管、阵列基板及制造方法和显示器件，通过在源极和所述氧化物有源层之间形成有源过渡层，漏极和所述氧化物有源层之间形成有漏过渡层，可以有效地防止在对源漏金属层进行湿法刻蚀时刻蚀液对氧化物有源层的腐蚀，并且相比于现有技术，本发明去掉了刻蚀阻挡层，可以减少一次构图工艺，节省一次mask工艺，从而有效地降低了成本。同时，对氧化物有源层进行的特定条件下的退火处理，使有源层与源漏过渡层接触的区域具有导体特性，由于源漏过渡层中的H+渗透到有源层内,能够使有源层转变为导体，从而可以使有源层的沟道区保持很好的导电特性,而。薄膜晶体管与阵列基板的制造方法中关于特定条件下退火步骤的改进，可以有效地提高薄膜晶体管及阵列基板的开关性能。还可以有效地减少薄膜晶体管Vth（阈值电压）漂移、提高Ion（开启电流）/Ioff（关闭电流）、增强热稳定性。本发明技术手段简单，易于实施，具有广泛的应用前景。
附图说明
图1为本发明薄膜晶体管A-A向的剖面图;
图2为本发明阵列基板第一实施例的平面图;
图3为图2中A0-A0向的剖面图;
图4为本发明阵列基板第二实施例的平面图;
图5为图4中A1-A1向的剖面图;
图6为本发明阵列基板第二实施例第一次工艺后的平面图；
图7为图6中A2-A2向的剖面图；
图8为本发明阵列基板第二实施例第二次工艺后的平面图；
图9为图8中A3-A3向的剖面图；
图10为本发明阵列基板第二实施例第三次工艺后的平面图；
图11为图10中A4-A4向的剖面图1；
图12为图10中A4-A4向的剖面图2；
图13为本发明阵列基板第二实施例第四次工艺后的平面图；
图14为图12中A5-A5向的剖面图；
图15为本发明薄膜晶体管制造方法的流程图；
图16为本发明阵列基板制造方法的流程图；
图17为本发明阵列基板制造方法第二实施例的流程图。
附图标记说明:
1—基板；            110—第一过孔
2—栅极；            202—第二栅极
3—栅绝缘层；        203—第二栅绝缘层
4—氧化物有源层；    204—第二氧化物有源层
5—源漏过渡层；      205—第二源漏过渡层
6—源极；            206—第二源极
7—漏极；            207—第二漏极
8—钝化层；          208—第二钝化层
9—像素电极；        209—第二像素电极
10—过孔；           210—第二过孔
11—栅线；           310—第三过孔
12—数据线；         501—源过渡层
13—公共电极线；     502—漏过渡层
14—电源线；
15—第一薄膜晶体管
16—第二薄膜晶体管
17—有机发光二极管
18—存储电容
102—第一栅极
103—第一栅绝缘层
104—第一氧化物有源层
105—第一源漏过渡层
106—第一源极
107—第一漏极
108—第一钝化层
109—第一像素电极
具体实施方式
下面通过附图和实施例，对本发明的技术方案做进一步的详细描述。本发明实施例以AMOLED阵列基板为例，本领域技术人员可以理解，阵列基板不仅用于AMOLED显示器件，还可以用于TFT-LCD、电子纸等。附图中各层薄膜厚度和区域大小形状不反映AMOLED阵列基板的真实比例，目的只是示意说明本发明内容。
实施例一
图1为本发明薄膜晶体管的剖面图，所反映的是一个薄膜晶体管的结构。本实施例薄膜晶体管的主体结构包括形成在基板1上的栅极2、栅绝缘层3、氧化物有源层4、源极6、漏极7所述薄膜晶体管尤其包括源漏过渡层，该源漏过渡层形成于源漏极6、7与氧化物有源层4之间，其中源漏过渡层对应于源极6与漏极7的部分分别为源过渡层501与漏过渡层502，源过渡层501与漏过渡层502之间断开。具体地，源过渡层501可以与源极6图案相同，漏过渡层502可以与漏极7图案相同；也可以根据需要使上述图案不相同，可以将源过渡层501、漏过渡层502相对于源极6、漏极7的位置向沟道区域相对延伸，且覆盖部分沟道区。此后，对完成上述工艺的基板在O2或空气条件下,进行退火处理,使氧化物有源层4的沟道区保持很好的半导体特性,由于源过渡层501和漏过渡层502中的H+渗透到氧化物有源层4内,使氧化物有源层的源接触区和漏接触区转变为导体。以用IGZO（In-Ga-Zn-Ox，铟镓锌氧化物）作为氧化物有源层为例，在O2压力为0.5*105Pa-1.2*105Pa，温度200℃-300℃，退火时间60min-90min。退火后，氧化物有源层4的沟道区电阻大于106Ω·cm，体现半导体特性，氧化物有源层的源接触区和漏接触区的电阻小于1*10-3Ω·cm，体现导体特性。其中，所述源过渡层501与漏过渡层502的厚度为10nm—1000nm；材料为至少包含B、Si、Ge、Te中一种元素的重掺杂半导体材料。
具体地，本实施例中栅极2设置在基板1上，栅绝缘层3形成在栅极2上。通过第二次构图工艺形成包括氧化物有源层4的图案，其中，氧化物有源层4设置在栅极2上方，源漏过渡层形成于氧化物有源层4上。然后，在氧化物有源层4上形成源漏过渡层薄膜，经构图工艺形成包括氧化物有源层4的图形，对完成上述工艺的基板在O2或空气条件下,进行退火处理，以形成包括包括沟道区、源接触区和漏接触区的氧化物有源层图形，其中沟道区表现为半导体特性，源接触区和漏接触区表现为导体特性。具体地，有源层沟道区的电阻大于106Ω·cm～109Ω·cm，所述氧化物有源层源源接触区和漏接触区的电阻小于1*10-3Ω·cm；源过渡层501与漏过渡层502的厚度为10nm—1000nm。继续在源漏过渡层薄膜上继续沉积源漏金属薄膜，其中，在本次构图工艺中，仅对源漏金属薄膜进行湿法刻蚀，形成包括源极6、漏极7的图形，此时，源漏过渡层薄膜依然紧密地覆盖在氧化物有源层4上，防止湿法刻蚀的酸液腐蚀污染氧化物有源层4；由于源漏过渡层薄膜的材料为至少包含B、Si、Ge、Te中一种元素的重掺杂半导体材料，其导电性能较好，设置于源极6、漏极7下方，可以直接将源漏极导通，而使得薄膜晶体管失去对各个独立的象素进行控制的功能，因此，为了保证薄膜晶体管的正常使用，需要在源漏金属薄膜刻蚀完毕后，对源漏过渡层薄膜进行刻蚀，可采用干法刻蚀，刻蚀的目的是为了使源过渡层501与漏过渡层502之间有间隙、不是连通状态，因此，刻蚀源漏过渡层薄膜所成的图形可以是与源漏电极间的形状、大小相同，即源过渡层501可以与源极6图案相同，漏过渡层502可以与漏极7图案相同；也可以不同，即将源过渡层501、漏过渡层502相对于源极6、漏极7的位置向沟道区域相对延伸，且覆盖部分沟道区。其中，源过渡层501与漏过渡层502之间的间隙的大小由干法刻蚀中所采用气流的大小与刻蚀时间来调节。通过此次构图工艺形成以下图案，其中，源极6的一端设置在源过渡层501上，另一端与数据线链接，漏极7的一端设置在漏过渡层502上，并形成在像素区域内。源过渡层501和漏过渡层502之间形成一定的间隙，确保该二者之间不相连；TFT沟道区域的源漏金属层被完全刻蚀掉，并刻蚀掉部分宽度的源漏过渡层薄膜，使TFT沟道区域的氧化物有源层4暴露出来；需要指出的是，源过渡层501、漏过渡层502与源极6、漏极7是在同一次构图工艺中形成。
需要说明的是，薄膜晶体管源极和漏极的名称，因电流的流动方向不同而异，在本发明中为了方便描述，称与像素电极相连接的为漏极。
另外，本发明所述的薄膜晶体管仅列举了底栅型结构，本发明所提及的技术方案也同样适用于顶栅型结构，包括源漏极形成在基板上，其上依次形成源漏过渡层、氧化物有源层、栅绝缘层以及栅极的结构，也包括氧化物有源层形成在基板上，其上依次形成源漏过渡层、源漏极、钝化层、栅绝缘层以及栅极的结构。与底栅型结构的薄膜晶体管共同点在于源漏过渡层所起的作用及其与氧化物有源层直接接触的设置，因此，在制造方法上也可以采用具体条件下的退火工艺，以实现将氧化物有源层形成导体区与半导体区。因此，以上所述两种结构的顶栅型结构及其制造方法在此不再赘述。
图15为本发明薄膜晶体管制造方法的流程图，包括：
步骤1、在基板上沉积栅金属薄膜，通过构图工艺形成包括栅极、的图形；
步骤2、在完成前述步骤的基板上形成栅绝缘层；
步骤3、在完成前述步骤的基板上沉积氧化物有源层薄膜，通过构图工艺形成包括氧化物有源层的图形;
步骤4、在完成前述步骤的基板上沉积源漏过渡层薄膜，继续在源漏过渡层上沉积源漏金属薄膜，通过构图工艺形成包括源漏过渡层、源、漏极及TFT沟道的图形；所述源过渡层与漏过渡层的厚度为10nm—1000nm；
步骤5、在O2或空气条件下,对完成以上步骤的基板进行退火处理,具体的压力为0.5*105Pa—1.2*105Pa，温度为200—300摄氏度，退火时间为60—90Min；
实施例二
图2为本发明阵列基板第一实施例的平面图，所反映的是一个像素单元的结构，图3为图2中A0-A0向的剖面图。如图2和图3所示，本实施例普通TFT阵列基板的主体结构包括形成在基板1上的栅线11、数据线12、公共电极线13、像素电极9和薄膜晶体管，相互垂直并交叉的栅线11和数据线12定义了像素区域，薄膜晶体管和像素电极9形成在像素区域内，栅线11用于向薄膜晶体管提供开启或关断电压，薄膜晶体管用于控制数据线12向像素电极9提供数据电压，公共电极线13用于与像素电极9一起构成存储电容，所述薄膜晶体管尤其包括源漏过渡层，该源漏过渡层形成于源漏极6、7与氧化物有源层4之间，其中源漏过渡层对应于源极6与漏极7的部分分别为源过渡层501与漏过渡层502，源过渡层501与漏过渡层502之间断开。具体地，源过渡层501可以与源极6图案相同，漏过渡层502可以与漏极7图案相同；也可以根据需要使上述图案不相同，可以将源过渡层501、漏过渡层502相对于源极6、漏极7的位置向沟道区域相对延伸，且覆盖部分沟道区。此后，对完成上述工艺的基板在O2或空气条件下,进行退火处理,使氧化物有源层4的沟道区保持很好的半导体特性,而氧化物有源层4与源漏过渡层接触的区域，即源接触区和漏接触区呈导体特性。由于源过渡层501和漏过渡层502中的H+渗透到氧化物有源层4内,使氧化物有源层的源接触区和漏接触区转变为导体。以用IGZO作为氧化物有源层为例，在O2压力为0.5*105Pa-1.2*105Pa，温度200℃-300℃，退火时间60min-90min。退火后，氧化物有源层4的沟道区电阻大于106Ω·cm，体现半导体特性，氧化物有源层4的源接触区和漏接触区的电阻小于1*10-3Ω·cm，呈现导体特性。其中，所述源过渡层501与漏过渡层502的厚度为10nm—1000nm；材料为至少包含B、Si、Ge、Te中一种元素的重掺杂半导体材料。
具体地，本实施例中栅极2、栅线11、公共电极线13设置在基板1上，并在同一次构图工艺中形成，其中栅极2与栅线11连接；栅绝缘层3形成在栅极2、栅线11和公共电极13上并覆盖整个基板1。通过第二次构图工艺形成包括氧化物有源层4的图案，其中，氧化物有源层4设置在栅极2上方，源漏过渡层设置于氧化物有源层4上。然后，在氧化物有源层4上沉积源漏过渡层薄膜，继续在源漏过渡层薄膜上沉积源漏金属薄膜，其中，在本次构图工艺中，仅对源漏金属薄膜进行湿法刻蚀，形成包括数据线12、源极6、漏极7的图形，此时，源漏过渡层薄膜依然紧密地覆盖在氧化物有源层4上，防止湿法刻蚀的酸液腐蚀污染氧化物有源层4；由于源漏过渡层薄膜的材料为至少包含B、Si、Ge、Te中一种元素的重掺杂半导体材料，其导电性能较好，设置于源极6、漏极7下方，可以直接将源漏极导通，而使得薄膜晶体管失去对各个独立的象素进行控制的功能，因此，为了保证薄膜晶体管的正常使用，需要在源漏金属薄膜刻蚀完毕后，对源漏过渡层薄膜进行刻蚀，可采用干法刻蚀，刻蚀的目的是为了使源过渡层501与漏过渡层502之间有间隙、不是连通状态，因此，刻蚀源漏过渡层薄膜所成的图形可以是与源漏电极间的形状、大小相同，即源过渡层501可以与源极6图案相同，漏过渡层502可以与漏极7图案相同；也可以不同，即将源过渡层501、漏过渡层502相对于源极6、漏极7的位置向沟道区域相对延伸，且覆盖部分沟道区。其中，源过渡层501与漏过渡层502之间的间隙的大小由干法刻蚀中所采用气流的大小与刻蚀时间来调节。通过此次构图工艺形成以下图案，其中，源极6的一端设置在源过渡层501上，另一端与数据线12链接，漏极7的一端设置在漏过渡层502上，并形成在像素区域内。源过渡层501和漏过渡层502之间形成一定的间隙，确保该二者之间不相连；TFT沟道区域的源漏金属层被完全刻蚀掉，并刻蚀掉部分宽度的源漏过渡层薄膜，使TFT沟道区域的氧化物有源层4暴露出来；钝化层8形成在数据线12、源极6、漏极7和TFT沟道区域上并覆盖整个基板1，在漏极7位置开设有钝化层过孔10，该过孔10穿透钝化层8与漏极7相连；像素电极9形成在钝化层8上，像素电极9通过钝化层过孔10与漏极7连接。
需要说明的是，薄膜晶体管源极和漏极的名称，因电流的流动方向不同而异，在本发明中为了方便描述，称与像素电极相连接的为漏极。
实施例三
本实施例为本发明的优选实施例，图4为本发明阵列基板第二实施例的平面图，所反映的是一个像素单元的结构，图5为图4中A1-A1向的剖面图。如图4和图5所示，本实施例AMOLED（Active Matrix/Organic Light EmittingDiode,有源矩阵有机发光二极管）阵列基板的主体结构包括栅线11、数据线12、电源线14，数据线12和电源线14与栅线11垂直，并与二个相邻的栅线11一起限定了像素区域，像素区域内分别形成有作为寻址元件的第一薄膜晶体管（也称开关薄膜晶体管）、用于控制有机发光二极管的第二薄膜晶体管（也称驱动薄膜晶体管）和第一像素电极109、第二像素电极209，第一薄膜晶体管15位于栅线11与数据线12交叉点的位置，第二薄膜晶体管位于栅线11与电源线14交叉点的位置，其中第一薄膜晶体管的第一漏极107通过第一像素电极109的连接成为第二薄膜晶体管的第二栅极202，亦或者将第一薄膜晶体管的第一漏极107做到第二薄膜晶体管栅极所在位置，直接作为第二栅极202。
具体地，本实施例中第一栅极102、第二栅极202、栅线11设置在基板1上并在同一次构图工艺中形成，其中第一栅极102与栅线11连接，第二栅极202不与栅线11相连，同时第一栅极102与第二栅极202不相连；栅绝缘层3形成在第一栅极102、第二栅极202、栅线11上并覆盖整个基板1。通过第二次构图工艺形成包括氧化物有源层的图案，其中，第一氧化物有源层104设置在第一栅极102上方，第一源漏过渡层薄膜5设置于第一氧化物有源层104上；同时，第二氧化物有源层204设置在第二栅极202上方，第二源漏过渡层薄膜205设置于第二氧化物有源层204上方。数据线12、第一源极106、第一漏极107、第一源过渡层1051、第一漏过渡层1052及电源线14、第二源极206、第二漏极207、第二源过渡层2051、第二漏过渡层2052在同一次构图工艺中形成，其中，第一源极106的一端设置在第一源过渡层1051上，另一端与数据线12连接，第一漏极107的一端设置在第一漏过渡层1052上，并形成在像素区域内，第一源极106和第一漏极107之间相应的氧化物有源层形成第一TFT沟道区域，第一源过渡层1051和第一漏过渡层1052之间形成一定的狭缝，确保该二者之间不相连；同时，第二源极206的一端设置在第二源过渡层2051上，另一端与电源线14链接，第二漏极207的一端设置在第二漏过渡层2052上，并形成在像素区域内，第二源极206和第二漏极207之间相应的氧化物有源层形成第二TFT沟道区域，第二源过渡层2051和第二漏过渡层2052之间形成一定的狭缝，确保该二者之间不相连。具体地，第一源过渡层1501可以与第一源极106图案相同，第一漏过渡层1502可以与第一漏极107图案相同；第二源过渡层2501可以与第二源极206图案相同，第二漏过渡层2502可以与第二漏极207图案相同；也可以根据需要使上述图案不相同，可以将第一源过渡层1501、第一漏过渡层1502相对于第一源极106、第一漏极107的位置向沟道区域相对延伸，且覆盖第一薄膜晶体管的部分沟道区，和/或将第二源过渡层2501、第二漏过渡层2502相对于第二源极206、第二漏极207的位置向沟道区域相对延伸，且覆盖第二薄膜晶体管的部分沟道区。此后，对完成上述工艺的基板在O2或空气条件下,进行退火处理,使氧化物有源层的沟道区保持很好的半导体特性,而第一氧化物有源层104与第一源漏过渡层接触的区域，第二氧化物有源层204与第二源漏过渡层接触的区域，即第一源接触区、第一漏接触区和第二源接触区、第二漏接触区呈导体特性。由于第一源过渡层1501、第一漏过渡层1502和第二源过渡层2501、第二漏过渡层2502中的H+渗透到第一氧化物有源层104、第二氧化物有源层204内,使第一氧化物有源层104的第一源接触区、第一漏接触区和第二氧化物有源层204的第二源接触区、第二漏接触区转变为导体。以用IGZO作为氧化物有源层为例，在O2压力为0.5*105Pa-1.2*105Pa，温度200℃-300℃，退火时间60min-90min。退火后，氧化物有源层的沟道区电阻大于106Ω·cm，体现半导体特性，氧化物有源层的源接触区和漏接触区的电阻小于1*10-3Ω·cm，体现导体特性。其中，所述第一、第二源过渡层1501、2501与第一、第二漏过渡层1502、2502的厚度为10nm—1000nm；材料为至少包含B、Si、Ge、Te中一种元素的重掺杂半导体材料。
在完成上述步骤的基板上形成钝化层8并覆盖整个基板1，其上开设有第一过孔110、第二过孔210及第三过孔310，其中第一过孔110开设在第一漏极106的上方，穿透钝化层8到达第一漏极106，第二过孔210开设在第二栅极202的上方，穿透钝化层8、栅极绝缘层3到达第二栅极202，第三过孔310开设在第二漏极207的上方，穿透钝化层8到达第二漏极206；在完成上述构图工艺的基板上沉积透明导电薄膜，形成包括第一像素电极109、第二像素电极209的图案，其中，第一像素电极109形成在钝化层8上，仅将第一漏极107和第二栅极202所在位置的钝化层8部分覆盖，并通过第一过孔110与第一漏极107相连、第二过孔210与第二栅极202相连，该第一像素电极109将第一漏极107与第二栅极202相连通；同时，第二像素电极209形成在钝化层8上，覆盖整个显示区23及第二漏极207的部分区域，并通过第三过孔310与第二漏极207相连。
图6～图16为本发明阵列基板第二实施例制造过程的示意图，可进一步说明本实施例的技术方案，在以下说明中，本发明所称的构图工艺包括光刻胶涂覆、掩模、曝光、刻蚀和光刻胶剥离等工艺，光刻胶以正性光刻胶为例。
图6为本发明阵列基板第二实施例第一次工艺后的平面图，所反映的是一个像素单元的结构，图7为图6中A2-A2向的剖面图。采用磁控溅射或热蒸发的方法，在基板1（如玻璃基板或石英基板）上沉积一层栅金属薄膜，采用普通掩模板通过构图工艺形成包括栅线11、第一栅极102和第二栅极202的图形，第一栅极102与栅线11连接，第二栅极202与第一栅极2相分离，如图6和图7所示。
图8为本发明阵列基板第二实施例第二次工艺后的平面图，所反映的是一个像素单元的结构，图9为图8中A3-A3向的剖面图。在完成上述图6构图的基板上，首先，采用旋转涂覆的方法涂覆一层栅绝缘层薄膜。在完成上述栅绝缘层薄膜涂覆的基板上形成栅绝缘层3，其次，采用PECVD（PlasmaEnhanced Chemical Vapour Deposition,增强型等离子体化学气象沉积）方法沉积氧化物有源层薄膜，采用普通掩模板通过构图工艺形成包括第一氧化物有源层104、第二氧化物有源层204的图形。
图10为本发明阵列基板第二实施例第三次工艺后的平面图，所反映的是一个像素单元的结构，图11、图12为图10中A4-A4向的剖面图。在完成上述图8构图的基板上，首先沉积源漏过渡层薄膜，接着采用磁控溅射或热蒸发的方法沉积源漏金属薄膜，采用普通掩膜板通过构图工艺中形成包括数据线12、第一源极106、第一漏极107、第二源极206、第二漏极207、第一TFT沟道区域及第二TFT沟道区域的图形，如图11所示。本次构图工艺中第一氧化物有源层104形成在栅绝缘层3上并位于第一栅极102的上方，第二氧化物有源层204形成在栅绝缘层3上并位于第二栅极202的上方；第一源漏过渡层和第二源漏过渡层形成于栅绝缘层3上；第一源极106、第一漏极107形成在第一源漏过渡层上，第二源极206和第二漏极207形成在第二源漏过渡层上；第一源极106的一端位于第一栅极102的上方，另一端与数据线12连接，第一漏极107的一端位于第一栅极102的上方，与第一源极106相对设置，另一端将在下一步构图工艺中通过第一过孔110将像素电极与第二栅极202连通。如图11所示，在本实施例中，通过湿法刻蚀源漏金属薄膜形成第一源漏极106、107和第二源漏极206、207，然后如图12所示，采用干法刻蚀将第一源漏过渡层和第二源漏过渡层中间刻断，形成第一源过渡层1051、第一漏过渡层1052和第二源过渡层2051、第二漏过渡层2052。需要说明的是，本实施例中源过渡层与漏过渡层之间的间隙可以与源漏极之间的断开的形状相同，也可以不相同，但源过渡层与漏过渡层之间不能是连通的，必须要断开，其断开程度可以通过控制干法刻蚀中气流速度等来实现。之所以在源、漏过渡层之间设置间隙是因为在湿法刻蚀源漏金属薄膜时，防止湿法刻蚀的药液对氧化物有源层的腐蚀影响；但是由于源漏过渡层薄膜的为至少包含B、Si、Ge、Te中一种元素的重掺杂半导体材料，作为半导体材料，其导电性能较好，设置于源极、漏极下方，可以直接将源漏极导通，而使得薄膜晶体管失去对各个独立的象素进行控制的功能。因此，需要将源过渡层与漏过渡层之间设置间隙、以使源漏过渡层不是连通状态。如图12所示，第一源极106与第一漏极107之间相应的第一氧化物有源层104形成第一TFT沟道区域，同时，第二源极206与第二漏极207之间相应的第二氧化物有源层204形成第二TFT沟道区域。
此后，对完成上述工艺的基板在O2或空气条件下,进行退火处理,使第一氧化物有源层104、第二氧化物有源层204的沟道区保持很好的半导体特性,而第一氧化物有源层104与第一源漏过渡层接触的区域，第二氧化物有源层204与第二源漏过渡层接触的区域，即第一源接触区、第一漏接触区和第二源接触区、第二漏接触区呈导体特性。由于第一源过渡层1501、第一漏过渡层1502和第二源过渡层2501、第二漏过渡层2502中的H+渗透到第一氧化物有源层104、第二氧化物有源层204内,使第一氧化物有源层104的第一源接触区、第一漏接触区和第二氧化物有源层204的第二源接触区、第二漏接触区转变为导体。以用IGZO作为氧化物有源层为例，在O2压力为0.5*105Pa-1.2*105Pa，温度200℃-300℃，退火时间60min-90min。退火后，氧化物有源层的沟道区电阻大于106Ω·cm，体现半导体特性，氧化物有源层的源接触区和漏接触区的电阻小于1*10-3Ω·cm，体现导体特性。其中，所述源过渡层与漏过渡层的厚度为10nm—1000nm；材料为至少包含B、Si、Ge、Te中一种元素的重掺杂半导体材料。
图13为本发明阵列基板第二实施例第四次工艺后的平面图，所反映的是一个像素单元的结构，图14为图13中A5-A5向的剖面图。在完成上述图10构图的基板上，采用PECVD方法沉积钝化层薄膜，采用普通掩模板通过构图工艺形成包括钝化层8、开设在钝化层8上的第一过孔110、第二过孔210及第三过孔310，其中第一过孔110开设在第一漏极107所在位置，第一过孔110穿透钝化层8，过孔内暴露出第一漏极107的表面，如图13、图14所示；第二过孔210开设在第二栅极202所在的位置，第二过孔210穿透钝化层8，过孔内暴露出第二栅极202的表面，如图13所示；第三过孔310开设在第二漏极207所在的位置，第三过孔310穿透钝化层8，过孔内暴露出第二漏极207的表面，如图13所示。
第一像素电极109形成在钝化层8上，仅将第一漏极107和第二栅极202部分覆盖，并通过第一过孔110与第一漏极107相连、第二过孔210与第二栅极202相连，该第一像素电极109将第一漏极107与第二栅极202相连通；同时，第二像素电极209形成在钝化层8上，覆盖整个显示区及第二漏极207的部分区域，并通过第三过孔310与第二漏极207连接。在形成钝化层过孔图形110、210、310的过程中，还同时在栅线接口区域形成有栅线接口过孔和在数据线接口区域形成有数据线接口过孔的图形，栅线接口过孔和数据线接口过孔图形的结构和形成工艺已广泛应用于目前的构图工艺中。
最后，在完成图13构图的基板上，采用磁控溅射或热蒸发的方法沉积透明导电薄膜，采用普通掩模板通过构图工艺形成包括第一像素电极109、第二像素电极209的图形，第一像素电极109位于像素区域内，仅将第一漏极107和第二栅极202部分覆盖，并通过第一过孔110与第一漏极107相连、第二过孔210与第二栅极202相连；第二像素电极209位于像素区域内，通过钝化层8第三过孔310与第二漏极207连接，同时与第二栅极202构成存储电容，如图4所示。需要说明的是，上述本实施例只是本发明AMOLED阵列基板的一种结构形式，实际应用中，可以通过材料变更或工艺流程调整形成相近或相似的结构。本发明实施例中例举的结构是背沟道刻蚀型底栅结构与背沟道刻蚀型顶栅结构，而薄膜晶体管的结构可以使多种结构，如背沟道保护型结构、正交叠结构、反交叠结构，因此薄膜晶体管及阵列基板各膜层顺序可以有很多种变化，比如栅极2和公共电极13不一定就直接制作在基板上，有可能在其下方有别的膜层。栅极2上方的绝缘层也不一定必须是1层，源漏过渡层和源极6之间也有可能不止一层过渡层。本发明实施例的结构中，只要确保源漏金属层与氧化物有源层之间设置有源漏过渡层即可。另外，本发明所述的阵列基板仅列举了底栅型结构，本发明所提及的技术方案也同样适用于顶栅型结构，包括源漏极形成在基板上，其上依次形成源漏过渡层、氧化物有源层、栅绝缘层以及栅极的结构，也包括氧化物有源层形成在基板上，其上依次形成源漏过渡层、源漏极、钝化层、栅绝缘层以及栅极的结构。与底栅型结构的阵列基板共同点在于源漏过渡层所起的作用及其与氧化物有源层直接接触的设置，因此，在制造方法上也可以采用具体条件下的退火工艺，以实现将氧化物有源层形成导体区与半导体区。因此，以上所述两种结构的顶栅型结构及其制造方法在此不再赘述。
以上的本发明实施例提供一种阵列基板及其制造方法，可有效减少一次曝光mask工艺，采用不含刻蚀阻挡层的氧化物薄膜晶体管技术，能够有效对降低成本、简化工艺、提高Oxide薄膜晶体管的稳定性。本领域技术人员可以知晓，以上实施例中的Oxide薄膜晶体管的结构和制造方法，也适用于其他模式或结构的阵列基板，比如可以适用于最传统的TN（Twisted Nematic，扭曲相列型）显示模式，图3所示即为经典的TN模式阵列基板截面图，剖面线类似于图1中A0-A0方向，和OLED基板的区别仅在于无电源线、无第二薄膜晶体管、无第二像素电极；也可以适用于ADS显示模式的阵列基板，和TN模式的区别仅在于公共电极和像素电极的设置，TFT部分是相同的，在此不再赘述。只要包括本法实施例中所述的Oxide薄膜晶体管，都在本发明保护范围之内。
本发明实施例还提供了一种显示器件，其包括上述任意一种阵列基板，显示器件可以为：液晶面板、液晶电视、液晶显示器、OLED面板、OLED电视、电子纸、数码相框、手机等等。
图16为本发明阵列基板制造方法的流程图，包括：
步骤1、在基板上沉积栅金属薄膜，通过构图工艺形成包括栅极、栅线及公共电极的图形；
步骤2、在完成前述步骤的基板上形成栅绝缘层；
步骤3、在完成前述步骤的基板上沉积氧化物有源层薄膜，通过构图工艺形成包括氧化物有源层的图形;
步骤4、在完成前述步骤的基板上沉积源漏过渡层薄膜，继续在源漏过渡层上沉积源漏金属薄膜，通过构图工艺形成包括源漏过渡层、源、漏极及TFT沟道的图形；所述源过渡层与漏过渡层的厚度为10nm—1000nm；
步骤5、在O2或空气条件下,对完成以上步骤的基板进行退火处理,具体的压力为0.5*105Pa—1.2*105Pa，温度为200—300摄氏度，退火时间为60—90Min；
步骤6、在完成前述步骤的基板上沉积钝化层薄膜，通过构图工艺形成包括钝化层及钝化层过孔的图形，所述钝化层过孔位于漏极的所在位置，穿透钝化层到达漏极，过孔内露出漏极。
步骤7、在完成前述步骤的基板上沉积透明导电薄膜，通过构图工艺形成包括像素电极的图形，所述像素电极通过过孔与漏极连接。
本发明阵列基板制造方法通过在源漏极与氧化物有源层之间增加了源漏过渡层，同时去掉了刻蚀阻挡层，减少了一次构图工艺，节省了一次mask，从而有效地降低了成本。同时增加的源漏过渡层可以阻挡氧化物有源层在刻蚀中被腐蚀，还可以有效地减少薄膜晶体管Vth（阈值电压）漂移、提高Ion（开启电流）/Ioff（关闭电流）、增强热稳定性。本发明技术手段简单，易于实施，具有广泛的应用前景。
下面通过具体实施例进一步说明本发明阵列基板制造方法的技术方案。
图17为本发明阵列基板制造方法第二实施例的流程图，包括：
步骤101、采用磁控溅射或热蒸发的方法，在基板上沉积栅金属薄膜，采用普通掩模板通过构图工艺形成包括第一栅极、第二栅极及栅线的图形；
步骤102、采用旋转涂覆的方法涂覆一层栅绝缘层；
步骤103、采用等离子体增强化学气相沉积方法，沉积氧化物有源层薄膜，通过构图工艺形成包括氧化物有源层的图形;
步骤104、在树脂绝缘层上涂覆一层光刻胶，采用等离子体增强化学气相沉积方法，在氧化物有源层上沉积源漏过渡层薄膜；采用磁控溅射或热蒸镀的方法，沉积源漏金属薄膜；通过第一次湿法刻蚀工艺完全刻蚀掉光刻胶完全去除区域的源漏金属薄膜，形成包括第一、第二源漏极和数据线、电源线的图形；通过第二次干法刻蚀工艺刻蚀部分源漏过渡层薄膜，使得源漏过渡层之间留有间隙，形成包括第一、第二源漏过渡层第一、第二沟道区域的图形；所述第一、第二源过渡层与第一、第二漏过渡层的厚度为10nm—1000nm；
步骤105、在O2或空气条件下,对完成以上步骤的基板进行退火处理,具体的压力为0.5*105Pa—1.2*105Pa，温度为200—300摄氏度，退火时间为60—90Min；
步骤106、采用等离子体增强化学气相沉积方法，沉积钝化层薄膜，并采用普通掩模板通过构图工艺形成包括第一、第二、第三过孔的图形，所述第一过孔位于第一漏极的所在位置，穿透钝化层到达第一漏极；第二过孔位于第二栅极的所在位置，穿透钝化层、栅绝缘层到达第二栅极；第三过孔位于第二漏极的所在位置，穿透钝化层到达第二漏极；
步骤107、沉积透明导电薄膜，通过构图工艺形成包括第一、第二像素电极的图形，所述第一像素电极通过第一、第二过孔分别于与第一漏极、第二栅极连接，第二像素电极通过第三过孔与第二漏极连接。
本实施例是一种在源漏极层与氧化物有源层之间形成一层源漏过渡层而去掉现有技术中的刻蚀阻挡层的技术方案，其制备过程已在前述图6～图14所示技术方案中详细介绍，这里不再赘述。
本发明薄膜晶体管制造方法及阵列基板的制造方法通过在源漏极与氧化物有源层之间增加了源漏过渡层，同时去掉了刻蚀阻挡层，减少了一次构图工艺，节省了一次mask，从而有效地降低了成本。同时增加的源漏过渡层可以阻挡氧化物有源层在刻蚀中被腐蚀，还可以有效地减少薄膜晶体管Vth（阈值电压）漂移、提高Ion（开启电流）/Ioff（关闭电流）、增强热稳定性。本发明技术手段简单，易于实施，具有广泛的应用前景。
本发明实施例还进一步提供一种显示器件，其包括上述阵列基板。所述显示器件可以为：液晶面板、电子纸、OLED面板、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
最后应说明的是：以上实施例仅用以说明本发明的技术方案而非限制，尽管参照较佳实施例对本发明进行了详细说明，本领域的普通技术人员应当理解，可以对本发明的技术方案进行修改或者等同替换，而不脱离本发明技术方案的精神和范围。

Claims (34)

1.一种薄膜晶体管，包括栅极、栅绝缘层、氧化物有源层、源极、漏极，其中，所述氧化物有源层对应所述源极与漏极间隔位置为沟道区，其特征在于，所述源极和所述氧化物有源层之间形成有源过渡层，所述漏极和所述氧化物有源层之间形成有漏过渡层，其中所述源过渡层和所述漏过渡层不相连，所述源过渡层与漏过渡层直接接触所述氧化物有源层；所述氧化物有源层包括沟道区、源接触区和漏接触区，其中沟道区表现为半导体特性，源接触区和漏接触区表现为导体特性。
2.根据权利要求1所述的薄膜晶体管，其特征在于，所述源过渡层与源极图案相同，所述漏过渡层与漏极图案相同。
3.根据权利要求1所述的薄膜晶体管，其特征在于，所述源过渡层、漏过渡层相对于源极、漏极的位置向沟道区域相对延伸，且覆盖部分沟道区。
4.根据权利要求1所述的薄膜晶体管，其特征在于，所述源过渡层与漏过渡层的厚度为10nm—1000nm。
5.根据权利要求1所述的薄膜晶体管，其特征在于，所述源过渡层与漏过渡层的材料为至少包含B、Si、Ge、Te中的一种元素的半导体材料。
6.根据权利要求1所述的薄膜晶体管，其特征在于，所述氧化物有源层沟道区的电阻大于106Ω.cm，所述氧化物有源层源接触区和漏接触区的电阻小于1*10-3Ω.cm。
7.根据权利要求1所述的薄膜晶体管，其特征在于，所述源过渡层、漏过渡层与源极、漏极在同一次构图工艺中形成。
8.根据权利要求1-7任一所述的薄膜晶体管，其特征在于，所述栅极形成在基板上，栅极上形成有栅绝缘层、氧化物有源层，所述源过渡层、漏过渡层形成于氧化物有源层上，源过渡层与漏过渡层上分别形成有源极、漏极。
9.根据权利要求1-7任一所述的薄膜晶体管，其特征在于，所述源极、漏极形成在基板上，源极、漏极上分别形成有源过渡层和漏过渡层，在源过渡层和漏过渡层上形成有氧化物有源层、栅绝缘层以及栅极。
10.根据权利要求1-7任一所述的薄膜晶体管，其特征在于，所述氧化物有源层形成在基板上，氧化物有源层上形成源过渡层及漏过渡层，在源过渡层与漏过渡层上分别形成有源极与漏极、源极漏极之上形成有栅绝缘层以及栅极。
11.一种阵列基板，包括形成在基板上的栅线、数据线、像素电极、薄膜晶体管、钝化层以及钝化层过孔，其特征在于，所述薄膜晶体管包括栅极、栅绝缘层、氧化物有源层、源极、漏极，其中，所述氧化物有源层在所述源极与漏极断开位置为沟道区，其特征在于所述源极和所述氧化物有源层之间形成有源过渡层，所述漏极和所述氧化物有源层之间形成有漏过渡层，其中所述源过渡层和所述漏过渡层不相连，所述源过渡层与漏过渡层直接接触所述氧化物有源层；所述氧化物有源层包括沟道区、源接触区和漏接触区，其中沟道区表现为半导体特性，源接触区和漏接触区表现为导体特性。
12.根据权利要求11所述的阵列基板，其特征在于，所述源过渡层与源极图案相同，所述漏过渡层与漏极图案相同。
13.根据权利要求11所述的阵列基板，其特征在于，所述源过渡层、漏过渡层相对于源极、漏极的位置向沟道区域相对延伸，且覆盖部分沟道区。
14.根据权利要求11所述的阵列基板，其特征在于，所述源过渡层与漏过渡层的厚度为10nm—1000nm。
15.根据权利要求11所述的阵列基板，其特征在于，所述源过渡层与漏过渡层的材料为至少包含B、Si、Ge、Te中的一种元素的半导体材料。
16.根据权利要求11所述的阵列基板，其特征在于，所述氧化物有源层沟道区的电阻大于106Ω.cm，所述氧化物有源层源源接触区和漏接触区的电阻小于1*10-3Ω.cm。
17.根据权利要求11所述的阵列基板，其特征在于，所述源过渡层、漏过渡层与源极、漏极在同一次构图工艺中形成。
18.根据权利要求11-17任一所述的阵列基板，其特征在于，所述栅线和栅极形成在基板上，栅线和栅极上形成有栅绝缘层、氧化物有源层，所述源过渡层、漏过渡层形成于氧化物有源层上，源过渡层与漏过渡层上分别形成有源极、漏极，源极与漏极上形成有钝化层以及像素电极。
19.根据权利要求11-17任一所述的阵列基板，其特征在于，所述源极、漏极、数据线形成在基板上，源极、漏极上分别形成有源过渡层和漏过渡层，在源过渡层和漏过渡层上形成有氧化物有源层、栅绝缘层、栅极以及像素电极。
20.根据权利要求11-17任一所述的阵列基板，其特征在于，所述氧化物有源层形成在基板上，氧化物有源层上形成源过渡层及漏过渡层，在源过渡层与漏过渡层上分别形成有源极与漏极、源极漏极之上形成有栅绝缘层、栅极以及像素电极。
21.根据权利要求11-17任一所述的阵列基板，其特征在于，所述栅线、第一栅极、第二栅极形成在基板上，其中第一栅极与第二栅极不相接触；栅线、第一栅极、第二栅极上形成有栅绝缘层，其中在第一栅极的栅绝缘层上形成有第一氧化物有源层，第二栅极的栅绝缘层上形成有第二氧化物有源层，所述第一源过渡层、第一漏过渡层形成于第一氧化物有源层上，第二源过渡层、第二漏过渡层形成于第二氧化物有源层上，第一源过渡层与第一漏过渡层上分别形成有第一源极、第一漏极，第二源过渡层与第二漏过渡层上分别形成有第二源极、第二漏极，在上述基板上最终形成钝化层以及钝化层第一过孔、第二过孔、第三过孔，在上述基板上形成有包括第一像素电极、第二像素电极的图形，所述第一像素电极通过第一过孔、第二过孔分别于与第一漏极、第二栅极连接，第二像素电极通过第三过孔与第二漏极连接。
22.一种薄膜晶体管制造方法，该制造方法制造的薄膜晶体管包括栅极、栅绝缘层、氧化物有源层、源极、漏极，其中，所述氧化物有源层在所述源极与漏极断开位置为沟道区，其特征在于在所述源极和所述氧化物有源层之间形成源过渡层，在所述漏极和所述氧化物有源层之间形成漏过渡层，其中所述源过渡层和所述漏过渡层不相连，所述源过渡层与漏过渡层直接接触所述氧化物有源层；所述氧化物有源层包括沟道区、源接触区和漏接触区，其中沟道区表现为半导体特性，源接触区和漏接触区表现为导体特性。
23.根据权利要求22所述的薄膜晶体管制造方法，其特征在于，包括：
步骤1、在基板上沉积栅金属薄膜，通过构图工艺形成包括栅极的图形；
步骤2、在完成前述步骤的基板上形成栅绝缘层；
步骤3、在完成前述步骤的基板上形成氧化物有源层，通过构图工艺形成氧化物有源层图形；
步骤4、在完成前述步骤的基板上沉积源漏过渡层薄膜，继续在源漏过渡层上沉积源漏金属薄膜，通过构图工艺形成包括源极、漏极、源过渡层、漏过渡层及沟道区图形，其中，所述源过渡层与漏过渡层的厚度为10nm—1000nm；
步骤5、在O2或空气条件下,对完成以上步骤的基板进行退火处理,具体的压力为0.5*105Pa—1.2*105Pa，温度为200—300摄氏度，退火时间为60—90Min。
24.根据权利要求22所述的薄膜晶体管制造方法，其特征在于，包括：
步骤1、在基板上沉积源漏金属薄膜，通过构图工艺形成包括源极、漏极的图形；
步骤2、在完成前述步骤的基板上沉积源漏过渡层薄膜，通过构图工艺形成包括源过渡层、漏过渡层的图形，其中，所述源过渡层与漏过渡层的厚度为10nm—1000nm；
步骤3、在完成前述步骤的基板上形成氧化物有源层，通过构图工艺形成氧化物有源层图形；
步骤4、在O2或空气条件下,对完成以上步骤的基板进行退火处理,具体的压力为0.5*105Pa—1.2*105Pa，温度为200—300摄氏度，退火时间为60—90Min；
步骤5、在完成前述步骤的基板上形成栅绝缘层；
步骤6、在完成前述步骤的基板上沉积栅金属薄膜，通过构图工艺形成包括栅极的图形。
25.根据权利要求22所述的薄膜晶体管制造方法，其特征在于，包括：
步骤1、在基板上沉积氧化物有源层薄膜，通过构图工艺形成包括氧化物有源层图形；
步骤2、在完成前述步骤的基板上沉积源漏过渡层薄膜，通过构图工艺形成包括源过渡层、漏过渡层的图形，其中，所述源过渡层与漏过渡层的厚度为10nm—1000nm；
步骤3、在O2或空气条件下,对完成以上步骤的基板进行退火处理,具体的压力为0.5*105Pa—1.2*105Pa，温度为200—300摄氏度，退火时间为60—90Min；
步骤4、在完成前述步骤的基板上沉积源漏金属薄膜，通过构图工艺形成包括源极、漏极的图形；
步骤5、在完成前述步骤的基板上形成栅绝缘层；
步骤6、在完成前述步骤的基板上沉积栅金属薄膜，通过构图工艺形成包括栅极的图形。
26.根据权利要求22-25任一所述的薄膜晶体管制造方法，其特征在于，所述源过渡层与漏过渡层的材料为至少包含B、Si、Ge、Te中的一种元素的半导体材料。
27.一种阵列基板制造方法，该制造方法制造的阵列基板包括栅极、栅线、栅绝缘层、氧化物有源层、源极、漏极、像素电极、数据线、电源线，其中，所述氧化物有源层在所述源极与漏极断开位置为沟道区，其特征在于在所述源极和所述氧化物有源层之间形成源过渡层，在所述漏极和所述氧化物有源层之间形成漏过渡层，其中所述源过渡层和所述漏过渡层不相连，所述源过渡层与漏过渡层直接接触所述氧化物有源层；所述氧化物有源层包括沟道区、源接触区和漏接触区，其中沟道区表现为半导体特性，源接触区和漏接触区表现为导体特性。
28.根据权利要求27所述的阵列基板制造方法，其特征在于，包括：
步骤1、在基板上形成栅金属薄膜，通过构图工艺形成包括栅极、栅线、公共电极线的图形；
步骤2、在完成前述步骤的基板上形成栅绝缘层；
步骤3、在完成前述步骤的基板上形成氧化物有源层，通过构图工艺形成氧化物有源层图形；
步骤4、在完成前述步骤的基板上沉积源漏过渡层薄膜，继续在源漏过渡层薄膜上沉积源漏金属薄膜，通过构图工艺形成包括源极、漏极、源过渡层、漏过渡层图形，其中，所述源过渡层与漏过渡层的厚度为10nm—1000nm；
步骤5、在在O2或空气条件下,对完成以上步骤的基板进行退火处理,具体的压力为0.5*105Pa—1.2*105Pa，温度为200—300摄氏度，退火时间为60—90Min；
步骤6、在完成前述步骤的基板上沉积钝化层，通过构图工艺形成包括钝化层过孔的图形，所述钝化层过孔穿透钝化层与漏极相连；
步骤7、在完成前述步骤的基板上沉积透明导电薄膜，通过构图工艺形成包括像素电极的图形，所述像素电极通过钝化层过孔与漏极连接。
29.根据权利要求27所述的阵列基板制造方法，其特征在于，包括：
步骤1、在基板上沉积源漏金属薄膜，通过构图工艺形成包括源极、漏极、数据线的图形；
步骤2、在完成前述步骤的基板上沉积源漏过渡层薄膜，通过构图工艺形成包括源过渡层、漏过渡层的图形，其中，所述源过渡层与漏过渡层的厚度为10nm—1000nm；
步骤3、在完成前述步骤的基板上形成氧化物有源层，通过构图工艺形成氧化物有源层图形；
步骤4、在O2或空气条件下,对完成以上步骤的基板进行退火处理,具体的压力为0.5*105Pa—1.2*105Pa，温度为200—300摄氏度，退火时间为60—90Min；
步骤5、在完成前述步骤的基板上形成栅绝缘层；
步骤6、在完成前述步骤的基板上沉积栅金属薄膜，通过构图工艺形成包括栅极、栅线的图形；
步骤7、在完成前述步骤的基板上沉积透明导电薄膜，通过构图工艺形成包括像素电极的图形，所述像素电极通过钝化层过孔与漏极连接。
30.根据权利要求27所述的阵列基板制造方法，其特征在于，包括：
步骤1、在基板上沉积氧化物有源层薄膜，通过构图工艺形成包括氧化物有源层的图形；
步骤2、在完成前述步骤的基板上沉积源漏过渡层薄膜，通过构图工艺形成包括源过渡层、漏过渡层的图形，其中，所述源过渡层与漏过渡层的厚度为10nm—1000nm；
步骤3、在O2或空气条件下,对完成以上步骤的基板进行退火处理,具体的压力为0.5*105Pa—1.2*105Pa，温度为200—300摄氏度，退火时间为60—90Min；
步骤4、在完成前述步骤的基板上沉积源漏金属薄膜，通过构图工艺形成包括源极、漏极的图形；
步骤5、在完成前述步骤的基板上形成栅绝缘层；
步骤6、在完成前述步骤的基板上沉积栅金属薄膜，通过构图工艺形成包括栅极、栅线的图形；
步骤7、在完成前述步骤的基板上沉积透明导电薄膜，通过构图工艺形成包括像素电极的图形，所述像素电极通过钝化层过孔与漏极连接。
31.根据权利要求27所述的阵列基板制造方法，其特征在于，包括：
步骤1、在基板上沉积栅金属薄膜，采用普通掩膜板通过构图工艺形成包括第一栅极、第二栅极及栅线的图形；
步骤2、在完成前述步骤的基板上形成栅绝缘层；
步骤3、在完成前述步骤的基板上沉积氧化物有源层薄膜，通过构图工艺形成包括第一氧化物有源层、第二氧化物有源层的图形；
步骤4、在完成前述步骤的基板上沉积源漏过渡层薄膜，继续在源漏过渡层薄膜上沉积源漏金属薄膜，通过构图工艺形成包括第一源极、第一漏极、第一源过渡层、第一漏过渡层、数据线以及第二源极、第二漏极、第二源过渡层、第二漏过渡层及电源线图形，其中，所述第一、第二源过渡层与第一、第二漏过渡层的厚度为10nm—1000nm；
步骤5、在O2或空气条件下,对完成以上步骤的基板进行退火处理,具体的压力为0.5*105Pa—1.2*105Pa，温度为200—300摄氏度，退火时间为60—90Min；
步骤6、在完成前述步骤的基板上沉积钝化层薄膜，通过构图工艺形成包括第一、第二、第三过孔的图形，所述第一过孔位于第一漏极的所在位置，穿透钝化层到达第一漏极；第二过孔位于第二栅极的所在位置，穿透钝化层、栅绝缘层到达第二栅极；第三过孔位于第二漏极的所在位置，穿透钝化层到达第二漏极；
步骤7、在完成前述步骤的基板上沉积透明导电薄膜，通过构图工艺形成包括第一、第二像素电极的图形，所述第一像素电极通过第一、第二过孔分别于与第一漏极、第二栅极连接，第二像素电极通过第三过孔与第二漏极连接。
32.根据权利要求27-30任一所述的阵列基板制造方法，其特征在于，所述源过渡层、所述漏过渡层的材料为至少包含B、Si、Ge、Te中的一种元素的半导体材料。
33.根据权利要求31所述的阵列基板制造方法，其特征在于，所述第一源过渡层、所述第一漏过渡层、所述第二源过渡层、所述第二漏过渡层的材料为至少包含B、Si、Ge、Te中的一种元素的半导体材料。
34.一种显示器件，其特征在于，包括权利要求11-21任一所述的阵列基板。
CN201210546613.6A 2012-12-14 2012-12-14 薄膜晶体管、阵列基板及制造方法和显示器件 Active CN103022149B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN201210546613.6A CN103022149B (zh) 2012-12-14 2012-12-14 薄膜晶体管、阵列基板及制造方法和显示器件
EP13196698.8A EP2743989B1 (en) 2012-12-14 2013-12-11 Thin film transistor and fabrication method thereof, array substrate, and display device
US14/106,645 US9716108B2 (en) 2012-12-14 2013-12-13 Thin film transistor and fabrication method thereof, array substrate, and display device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201210546613.6A CN103022149B (zh) 2012-12-14 2012-12-14 薄膜晶体管、阵列基板及制造方法和显示器件

Publications (2)

Publication Number Publication Date
CN103022149A CN103022149A (zh) 2013-04-03
CN103022149B true CN103022149B (zh) 2015-06-10

Family

ID=47970513

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201210546613.6A Active CN103022149B (zh) 2012-12-14 2012-12-14 薄膜晶体管、阵列基板及制造方法和显示器件

Country Status (3)

Country Link
US (1) US9716108B2 (zh)
EP (1) EP2743989B1 (zh)
CN (1) CN103022149B (zh)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103236443B (zh) * 2013-05-14 2014-05-14 广州新视界光电科技有限公司 一种金属氧化物薄膜晶体管及其制备方法
CN103367248A (zh) * 2013-07-01 2013-10-23 京东方科技集团股份有限公司 阵列基板、制备方法以及显示装置
CN103715264A (zh) 2013-12-23 2014-04-09 京东方科技集团股份有限公司 氧化物薄膜晶体管及其制备方法、阵列基板及显示装置
CN103730346B (zh) 2013-12-24 2016-08-31 京东方科技集团股份有限公司 一种薄膜晶体管及其制备方法、阵列基板、显示装置
CN104157612A (zh) * 2014-08-21 2014-11-19 深圳市华星光电技术有限公司 Tft阵列基板的制作方法及tft阵列基板结构
CN104779302A (zh) 2015-05-11 2015-07-15 京东方科技集团股份有限公司 薄膜晶体管及其制作方法、阵列基板、显示装置
WO2018094597A1 (zh) * 2016-11-23 2018-05-31 深圳市柔宇科技有限公司 Tft阵列基板制作方法及tft阵列基板
KR102595916B1 (ko) * 2018-03-09 2023-10-31 삼성디스플레이 주식회사 표시장치
TWI708350B (zh) * 2019-10-24 2020-10-21 錼創顯示科技股份有限公司 微型發光元件模組
WO2022062330A1 (zh) * 2020-09-25 2022-03-31 京东方科技集团股份有限公司 背板和用于3d打印的阳极背板
CN112420739A (zh) * 2020-11-02 2021-02-26 深圳市华星光电半导体显示技术有限公司 一种显示面板及其制备方法
CN113113475B (zh) * 2021-04-08 2023-06-02 合肥京东方显示技术有限公司 薄膜晶体管及制备方法、阵列基板及制备方法、显示装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102619621A (zh) * 2011-06-28 2012-08-01 王玉明 对二冲程水平对置双轴发动机的改进
CN102751240A (zh) * 2012-05-18 2012-10-24 京东方科技集团股份有限公司 薄膜晶体管阵列基板及其制造方法、显示面板、显示装置
CN203103309U (zh) * 2012-12-14 2013-07-31 京东方科技集团股份有限公司 薄膜晶体管、阵列基板及显示器件

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100397875B1 (ko) * 2000-05-18 2003-09-13 엘지.필립스 엘시디 주식회사 박막 트랜지스터 및 그 제조방법
CN100461433C (zh) * 2007-01-04 2009-02-11 北京京东方光电科技有限公司 一种tft阵列结构及其制造方法
KR101092483B1 (ko) * 2007-05-31 2011-12-13 캐논 가부시끼가이샤 산화물 반도체를 사용한 박막트랜지스터의 제조 방법
KR101496148B1 (ko) * 2008-05-15 2015-02-27 삼성전자주식회사 반도체소자 및 그 제조방법
JP5480554B2 (ja) * 2008-08-08 2014-04-23 株式会社半導体エネルギー研究所 半導体装置
KR101609727B1 (ko) * 2008-12-17 2016-04-07 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 이의 제조 방법
KR101642384B1 (ko) * 2008-12-19 2016-07-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 트랜지스터의 제작 방법
KR101594471B1 (ko) * 2009-02-10 2016-02-29 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 그 제조 방법
WO2011048959A1 (en) * 2009-10-21 2011-04-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP5708910B2 (ja) * 2010-03-30 2015-04-30 ソニー株式会社 薄膜トランジスタおよびその製造方法、並びに表示装置
TWI453830B (zh) * 2010-08-16 2014-09-21 Au Optronics Corp 薄膜電晶體、薄膜電晶體的製造方法以及畫素結構
TW201212237A (en) * 2010-09-03 2012-03-16 Au Optronics Corp Thin film transistor and fabricating method thereof
TWI474487B (zh) * 2010-11-30 2015-02-21 Au Optronics Corp 氧化物半導體薄膜電晶體結構與其製作方法
CN102629621B (zh) 2012-01-09 2015-08-12 京东方科技集团股份有限公司 一种电路、阵列基板及制作方法、显示器

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102619621A (zh) * 2011-06-28 2012-08-01 王玉明 对二冲程水平对置双轴发动机的改进
CN102751240A (zh) * 2012-05-18 2012-10-24 京东方科技集团股份有限公司 薄膜晶体管阵列基板及其制造方法、显示面板、显示装置
CN203103309U (zh) * 2012-12-14 2013-07-31 京东方科技集团股份有限公司 薄膜晶体管、阵列基板及显示器件

Also Published As

Publication number Publication date
CN103022149A (zh) 2013-04-03
EP2743989B1 (en) 2017-11-15
EP2743989A1 (en) 2014-06-18
US9716108B2 (en) 2017-07-25
US20140167036A1 (en) 2014-06-19

Similar Documents

Publication Publication Date Title
CN103022149B (zh) 薄膜晶体管、阵列基板及制造方法和显示器件
US10013124B2 (en) Array substrate, touch screen, touch display device, and fabrication method thereof
US9627461B2 (en) Array substrate, its manufacturing method and display device
CN106057735B (zh) Tft背板的制作方法及tft背板
CN204391121U (zh) 一种显示装置、阵列基板及薄膜晶体管
CN106684155A (zh) 双栅薄膜晶体管及其制备方法、阵列基板及显示装置
US10068809B2 (en) TFT backplane manufacturing method and TFT backplane
CN104810382A (zh) Amoled背板的制作方法及其结构
CN103872060B (zh) 阵列基板及其制造方法
CN104659285A (zh) 适用于amoled的tft背板制作方法及结构
CN104952880A (zh) 双栅极tft基板的制作方法及其结构
US20160027801A1 (en) Array substrate, manufacturing method thereof and display panel
CN104681629A (zh) 薄膜晶体管、阵列基板及其各自的制备方法、显示装置
CN103681659A (zh) 一种阵列基板、制备方法以及显示装置
WO2020215603A1 (zh) Oled显示面板及其制备方法
CN104966718A (zh) Amoled背板的制作方法及其结构
CN105789117A (zh) Tft基板的制作方法及制得的tft基板
CN105428313A (zh) 阵列基板及其制备方法、显示装置
CN104362179A (zh) 一种薄膜晶体管、其制作方法、阵列基板及显示装置
CN104952879A (zh) 采用coa技术的双栅极tft基板结构
US10121883B2 (en) Manufacturing method of top gate thin-film transistor
CN103762244A (zh) 薄膜晶体管及其制造方法、薄膜晶体管阵列基板及液晶面板
CN103745954A (zh) 显示装置、阵列基板及其制造方法
CN104157608B (zh) Tft基板的制作方法及其结构
CN105655407A (zh) 多晶硅薄膜晶体管及其制备方法、阵列基板、显示装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant