CN113113475B - 薄膜晶体管及制备方法、阵列基板及制备方法、显示装置 - Google Patents

薄膜晶体管及制备方法、阵列基板及制备方法、显示装置 Download PDF

Info

Publication number
CN113113475B
CN113113475B CN202110378794.5A CN202110378794A CN113113475B CN 113113475 B CN113113475 B CN 113113475B CN 202110378794 A CN202110378794 A CN 202110378794A CN 113113475 B CN113113475 B CN 113113475B
Authority
CN
China
Prior art keywords
layer
substrate
source
region
drain electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202110378794.5A
Other languages
English (en)
Other versions
CN113113475A (zh
Inventor
汪涛
高锦成
钱海蛟
陈亮
赵立星
刘泽旭
张瑞锋
毛金翔
张冠永
陆文涛
姜涛
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
BOE Technology Group Co Ltd
Hefei BOE Display Lighting Co Ltd
Original Assignee
BOE Technology Group Co Ltd
Hefei BOE Display Lighting Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by BOE Technology Group Co Ltd, Hefei BOE Display Lighting Co Ltd filed Critical BOE Technology Group Co Ltd
Priority to CN202110378794.5A priority Critical patent/CN113113475B/zh
Publication of CN113113475A publication Critical patent/CN113113475A/zh
Application granted granted Critical
Publication of CN113113475B publication Critical patent/CN113113475B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Nonlinear Science (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Mathematical Physics (AREA)
  • Optics & Photonics (AREA)
  • Thin Film Transistor (AREA)

Abstract

本公开提供了一种薄膜晶体管及其制备方法、阵列基板及其制备方法及显示装置。所述薄膜晶体管包括依次设置在基底上的栅电极、栅绝缘层、有源层、掺杂层和源漏电极层，其中所述栅绝缘层、有源层、掺杂层和源漏电极层通过同一次图案化工艺形成，所述源漏电极层包括源电极和漏电极，在垂直基底方向上，所述薄膜晶体管包括源电极区、沟道区和漏电极区，所述掺杂层包括位于所述源电极区的源极掺杂层，以及位于所述漏电极区的漏极掺杂层，在所述源电极区，所述源极掺杂层在基底的正投影大于所述有源层在基底的正投影；在所述漏电极区，所述漏极掺杂层在基底的正投影大于所述有源层在基底的正投影。可以消除由于半导体拖尾造成的水波纹不良。

Description

薄膜晶体管及制备方法、阵列基板及制备方法、显示装置
技术领域
本发明涉及但不限于显示技术领域，具体涉及一种薄膜晶体管及制备方法、阵列基板及制备方法、显示装置。
背景技术
液晶显示器(Liquid Crystal Display，LCD)具有体积小、功耗低、无辐射等特点，已得到迅速发展。LCD的主体结构包括对盒(Cell)的阵列(Array)基板和彩膜(CF)基板，液晶(LC)分子填充在阵列基板和彩膜基板之间，通过阵列基板和彩膜基板形成驱动液晶偏转的电场，实现灰阶显示。
形成阵列基本上的图形，可以采用背沟道刻蚀型的光刻工艺。光刻工艺步骤的次数，既影响面板厂的产能，又影响着面板的制造成本，因此次数越少越好，在采用四次光刻工艺制备阵列基板上的图形时，源漏图案与硅岛图案可以采用光透过率调制的掩膜版技术，如半透膜掩膜版(Half-tone Mask，HTM)、单缝衍射掩膜版(Single-slit Mask，SSM)和灰色调掩膜版(Gray-tone Mask，GTM)，利用掩膜版上的半透膜或图形狭缝对紫外线的衍射原理来降低局部紫外线透过率，实现源漏图形和硅岛图形通过一次光刻工艺形成。
发明内容
以下是对本文详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。
本公开所要解决的技术问题是，提供一种薄膜晶体管及其制备方法、阵列基板及其制备方法、显示装置，以消除由于半导体拖尾造成的水波纹不良。
为了解决上述技术问题，本公开提供了一种薄膜晶体管，包括依次设置在基底上的栅电极、栅绝缘层、有源层、掺杂层和源漏电极层，其中所述栅绝缘层、有源层、掺杂层和源漏电极层通过同一次图案化工艺形成，所述源漏电极层包括源电极和漏电极，在垂直基底方向上，所述薄膜晶体管包括源电极区、沟道区和漏电极区，所述掺杂层包括位于所述源电极区的源极掺杂层，以及位于所述漏电极区的漏极掺杂层，在所述源电极区，所述源极掺杂层在基底的正投影大于所述有源层在基底的正投影；在所述漏电极区，所述漏极掺杂层在基底的正投影大于所述有源层在基底的正投影。。
为了解决上述技术问题，本公开提供了一种阵列基板，包括：设置在基底上的阵列结构层，所述阵列结构层包括由多条栅线和多条数据线交叉限定出的多个子像素，至少一个子像素内设置有薄膜晶体管，所述薄膜晶体管包括依次设置在基底上的栅电极、栅绝缘层、有源层、掺杂层和源漏电极层，其中所述栅绝缘层、有源层、掺杂层和源漏电极层通过同一次图案化工艺形成，所述源漏电极层包括源电极和漏电极，在垂直基底方向上，所述薄膜晶体管包括源电极区、沟道区和漏电极区，所述掺杂层包括位于所述源电极区的源极掺杂层以及位于所述漏电极区的漏极掺杂层，在所述源电极区，所述源极掺杂层在基底的正投影大于所述有源层在基底的正投影，在所述漏电极区，所述漏极掺杂层在基底的正投影大于所述有源层在基底的正投影；所述数据线与所述源漏电极同层设置，所述掺杂层在基底上的正投影大于所述数据线在基底上的正投影。
为了解决上述技术问题，本公开还提供了一种显示装置，包括上述阵列基板。
为了解决上述技术问题，本公开还提供了一种薄膜晶体管的制备方法，包括：在基底上形成栅电极、栅绝缘层、有源层、掺杂层和源漏电极层，其中所述栅绝缘层、有源层、掺杂层和源漏电极层通过同一次图案化工艺形成，所述源漏电极层包括源电极和漏电极，在垂直基底方向上，所述薄膜晶体管包括源电极区、沟道区和漏电极区，所述掺杂层包括位于所述源电极区的源极掺杂层，以及位于所述漏电极区的漏极掺杂层，在所述源电极区，所述源极掺杂层在基底的正投影大于所述有源层在基底的正投影；在所述漏电极区，所述漏极掺杂层在基底的正投影大于所述有源层在基底的正投影。
为了解决上述技术问题，本公开还提供了一种阵列基板的制备方法，包括：
在基底上形成阵列结构层，所述阵列结构层包括由多条栅线和多条数据线限定出的多个子像素，至少一个子像素内设置有薄膜晶体管，所述薄膜晶体管依次设置在基底上的栅电极、栅绝缘层、有源层、掺杂层和源漏电极层，其中所述栅绝缘层、有源层、掺杂层和源漏电极层通过同一次图案化工艺形成，所述源漏电极层包括源电极和漏电极，在垂直基底方向上，所述薄膜晶体管包括源电极区、沟道区和漏电极区，所述掺杂层包括位于所述源电极区的源极掺杂层以及位于所述漏电极区的漏极掺杂层，在所述源电极区，所述源极掺杂层在基底的正投影大于所述有源层在基底的正投影，在所述漏电极区，所述漏极掺杂层在基底的正投影大于所述有源层在基底的正投影；所述数据线与所述源漏电极同层设置，所述掺杂层在基底上的正投影大于所述数据线在基底上的正投影。
本公开实施例提供的薄膜晶体管及制备方法、阵列基板及制备方法和显示装置，通过在所述源电极区，设置所述源极掺杂层在基底的正投影大于所述有源层在基底的正投影，以及在所述漏电极区，设置所述漏极掺杂层在基底的正投影大于所述有源层在基底的正投影，消除了位于半导体拖尾，避免由于半导体拖尾的光电效应而产生的水波纹不良，提升了产品良率。采用本公开实施例的薄膜晶体管或阵列基板可以有效提升大尺寸高端显示产品品质，无需增加额外掩膜版，可以在现有产线直接升级完成，易于实现，具有广泛的应用价值。
在阅读并理解了附图和详细描述后，可以明白其他方面。
附图说明
附图用来提供对本申请技术方案的理解，并且构成说明书的一部分，与本申请的实施例一起用于解释本申请的技术方案，并不构成对本申请技术方案的限制。
图1a为HTM曝光后湿法刻蚀源漏金属层后的截面图；
图1b为灰化(Ashing)工艺后的截面图；
图1c为第二次湿法刻蚀后的截面图；
图1d为掺杂层刻蚀后的示意图；
图2a为一种薄膜晶体管截面图；
图2b为图2a所示薄膜晶体管的俯视图；
图2c为PWM背光下形成水波纹不良的示意图；
图3a为本公开实施例薄膜晶体管的截面图；
图3b为图3a所示薄膜晶体管的俯视图；
图4a为本公开示例性实施例形成栅电极图案后的剖面示意图；
图4b为本公开示例性实施例形成第二金属薄膜后的剖面示意图；
图4c为本公开示例性实施例涂覆的光刻胶被曝光显影后的剖面示意图；
图4d为本公开示例性实施例第一次湿刻后的示剖面意图；
图4e为本公开示例性实施例第一干刻后的剖面示意图；
图4f为本公开示例性实施例重掺杂工艺后的剖面示意图；
图4g为本公开示例性实施例第二次湿刻后的剖面示意图；
图4h为本公开示例性实施例第二次干刻后的剖面示意图。
附图标记说明:
10—基底； 11—第一绝缘层； 13—源极掺杂层；
14—漏极掺杂层； 21—栅电极； 22—有源层；
23—源电极； 24—漏电极； 41—第一绝缘薄膜；
42—半导体薄膜； 431—第一掺杂层； 432—第二掺杂层；
43—掺杂层； 44—第二金属薄膜； 100—光刻胶；
110—完全曝光区域； 120—未曝光区域； 130—部分曝光区域；
140—第一预留沟道区； 150—第二预留沟道区； 160—导电沟道区。
具体实施方式
为使本公开的目的、技术方案和优点更加清楚明白，下文中将结合附图对本公开的实施例进行详细说明。注意，实施方式可以以多个不同形式来实施。所属技术领域的普通技术人员可以很容易地理解一个事实，就是方式和内容可以在不脱离本公开的宗旨及其范围的条件下被变换为各种各样的形式。因此，本公开不应该被解释为仅限定在下面的实施方式所记载的内容中。在不冲突的情况下，本公开中的实施例及实施例中的特征可以相互任意组合。
在附图中，有时为了明确起见，夸大表示了各构成要素的大小、层的厚度或区域。因此，本公开的一个方式并不一定限定于该尺寸，附图中各部件的形状和大小不反映真实比例。此外，附图示意性地示出了理想的例子，本公开的一个方式不局限于附图所示的形状或数值等。
本说明书中的“第一”、“第二”、“第三”等序数词是为了避免构成要素的混同而设置，而不是为了在数量方面上进行限定的。
在本说明书中，为了方便起见，使用“中部”、“上”、“下”、“前”、“后”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示方位或位置关系的词句以参照附图说明构成要素的位置关系，仅是为了便于描述本说明书和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。构成要素的位置关系根据描述各构成要素的方向适当地改变。因此，不局限于在说明书中说明的词句，根据情况可以适当地更换。
在本说明书中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解。例如，可以是固定连接，或可拆卸连接，或一体地连接；可以是机械连接，或电连接；可以是直接相连，或通过中间件间接相连，或两个元件内部的连通。对于本领域的普通技术人员而言，可以根据情况理解上述术语在本公开中的具体含义。
在本说明书中，晶体管是指至少包括栅电极、漏电极以及源电极这三个端子的元件。晶体管在漏电极(漏电极端子、漏区域或漏电极)与源电极(源电极端子、源区域或源电极)之间具有沟道区域，并且电流能够流过漏电极、沟道区域以及源电极。注意，在本说明书中，沟道区域是指电流主要流过的区域。
在本说明书中，第一极可以为漏电极、第二极可以为源电极，或者第一极可以为源电极、第二极可以为漏电极。在使用极性相反的晶体管的情况或电路工作中的电流方向变化的情况等下，“源电极”及“漏电极”的功能有时互相调换。因此，在本说明书中，“源电极”和“漏电极”可以互相调换。
在本说明书中，“电连接”包括构成要素通过具有某种电作用的元件连接在一起的情况。“具有某种电作用的元件”只要可以进行连接的构成要素间的电信号的授受，就对其没有特别的限制。“具有某种电作用的元件”的例子不仅包括电极和布线，而且还包括晶体管等开关元件、电阻器、电感器、电容器、其它具有各种功能的元件等。
在本说明书中，“平行”是指两条直线形成的角度为-10°以上且10°以下的状态，因此，也包括该角度为-5°以上且5°以下的状态。另外，“垂直”是指两条直线形成的角度为80°以上且100°以下的状态，因此，也包括85°以上且95°以下的角度的状态。
在本说明书中，“膜”和“层”可以相互调换。例如，有时可以将“导电层”换成为“导电膜”。与此同样，有时可以将“绝缘膜”换成为“绝缘层”。
本公开中的“约”，是指不严格限定界限，允许工艺和测量误差范围内的数值。
为了保持本公开实施例的以下说明清楚且简明，本公开省略了部分已知功能和已知部件的详细说明。本公开实施例附图只涉及到与本公开实施例涉及到的结构，其他结构可参考通常设计。
一种液晶显示(Liquid Crystal Display，LCD)的主体结构包括对盒的阵列(ThinFilm Transistor，TFT)基板和彩膜(Color Filter，CF)基板，液晶(Liquid Crystal，LC)填充在阵列基板和彩膜基板之间。其中阵列基板包括在衬底基板上依次设置的栅电极、栅绝缘层、有源层、源漏电极、钝化层和像素电极，像素电极通过钝化层上开设的过孔与源电极或漏电极连接。其中，栅电极、有源层和源漏电极形成薄膜晶体管。通过薄膜晶体管的开关，给每个像素分别输入不同大小的数据信号电压，液晶分子在不同电压下旋转的状态不同，实现出射光亮度不同。一种制备阵列基板的四次图案化工艺(或称光刻工艺)过程包括第一次光刻形成栅金属图案，第二次光刻形成硅岛和源漏金属图案，其中硅岛包括栅绝缘层、有源层和掺杂层，第三次光刻形成钝化层上的过孔，第四次光刻形成像素电极图案，使像素电极通过过孔与源电极或漏电极连接。
当前一种液晶显示装置的背光为脉冲宽度调制(Pulse Width Modulation，PWM)背光，通过调节脉冲宽度来控制背光亮度，相比于普通背光更加经济、抗干扰能力强。但是采用四次光刻工艺制备得到的阵列基板在PWM背光模式下，会出现水波纹不良。经研究发现，是由于在光刻工艺过程中，会在金属线外侧形成半导体拖尾，当对应位置的PWM背光开启时，半导体材质的拖尾(tail)由于光电效应而导电，造成RC延迟(delay)增加，充电率下降，导致该拖尾区域光透过率与背光未开启区的光透过率不同，出现亮度差异，继而表现为水波纹不良。
图1为一种采用HTM技术通过四次光刻工艺制备薄膜晶体管的示意图，图1a为HTM曝光后湿法刻蚀源漏金属层后的截面图，图中T1来自源漏金属层刻蚀造成的CD Bias(critical dimension关键尺寸偏差)，具体为在平行于基板方向上源漏金属线被刻蚀后的边缘与光刻胶(PR)边缘的距离。图1b为灰化(Ashing)工艺后的截面图，通过灰化工艺，灰化掉曝光区域(HT区域)的光刻胶，以暴露出薄膜晶体管沟道，光刻胶相对于源漏金属线缩进距离为T2。图1c为第二次湿法刻蚀后的截面图，用于刻蚀出薄膜晶体管沟道，刻蚀过程使得源漏金属线宽进一步缩进T3。图1d为掺杂层刻蚀后的示意图，用于刻蚀掉薄膜晶体管沟道处的掺杂层(或称欧姆接触层，用于减少有源层与源漏电极层的接触电阻)。在干法刻蚀掺杂层时，在刻蚀掉沟道内的掺杂层时，源漏金属线外光刻胶未覆盖区域的掺杂层也会被刻蚀掉，暴露出半导体材料的有源层，如图中T4区域，由以上工艺过程可见T4≈T1+T2。随后利用湿法刻蚀剥离掉光刻胶，形成薄膜晶体管。T4部分即为暴露出的半导体拖尾(tail)或称半导体残留宽度。如果采用干法刻蚀剥离光刻胶，由于存在过刻，会将图1d中T5区域的掺杂层一并刻蚀掉，则最终的半导体拖尾则为T4+T5，T5为源漏金属线外侧与掺杂层边缘的距离，T5＜T3。
对于大尺寸高端显示产品，为保证充电率，SD层金属厚度一般较厚(>5000埃)，则CD Bias很大(双边Bias>1.5μm)，也就是说半导体拖尾主要来自第一次源漏金属层刻蚀造成的CD Bias。如图2a和图2b分别为SD层利用上述工艺制备完成后的薄膜晶体管截面图和俯视图，可见该半导体拖尾即为上述光刻工艺制备源漏金属层时有源层多出源漏金属外的部分。当有源层采用非晶硅制备时，该半导体拖尾即为非晶硅拖尾(a-Si Tail)。PWM背光下形成水波纹不良的示意如图2c所示。
为此，本公开实施例提供一种薄膜晶体管，如图3a所示，包括依次设置在基底10上的栅电极21、栅绝缘层11、有源层22、掺杂层和源漏电极层，其中所述栅绝缘层、有源层、掺杂层和源漏电极层通过同一次图案化工艺形成，所述源漏电极层包括源电极23和漏电极24，在垂直基底方向上，所述薄膜晶体管包括源电极区A、沟道区B和漏电极区C，所述掺杂层包括位于所述源电极区A的源极掺杂层13，以及位于所述漏电极区C的漏极掺杂层14，在所述源电极区A，所述源极掺杂层13在基底的正投影大于所述有源层在基底的正投影；在所述漏电极区C，所述漏极掺杂层14在基底的正投影大于所述有源层在基底的正投影。
在示例性实施例中，位于源电极区A的源极掺杂层13与所述源电极23位置对应，位于漏电极区C的漏极掺杂层14与所述漏电极24位置对应，通过将所述源极掺杂层13邻近漏极掺杂层14的一端设置在有源层22上，另一端设置在栅绝缘层11上，以及将所述漏极掺杂层14邻近源极掺杂层13的一端设置在有源层22上，另一端设置在栅绝缘层11上，实现在所述源电极区A，所述源极掺杂层13在基底的正投影大于所述有源层在基底的正投影，在所述漏电极区C，所述漏极掺杂层14在基底的正投影大于所述有源层在基底的正投影。
在示例性实施例中，所述掺杂层为N型重掺杂非晶硅或P型重掺杂非晶硅。
本公开实施例提供的薄膜晶体管，通过设置在所述源电极区A中源极掺杂层13在基底的正投影大于有源层在基底的正投影，以及设置在所述漏电极区C中漏极掺杂层14在基底的正投影大于有源层在基底的正投影，设置掺杂层在非沟道区完全覆盖有源层，消除了半导体拖尾，如图3b所示，避免在PWM背光下，由于半导体拖尾的光电效应而产生的水波纹不良，提升了产品良率。采用该种薄膜晶体管可以有效提升大尺寸高端显示产品品质，无需增加额外掩膜版，可以在现有产线直接升级完成，易于实现。
本公开实施例还提供一种包括前述薄膜晶体管的阵列基板，所述阵列基板包括设置在基底上的阵列结构层，所述阵列结构层包括由多条栅线和多条数据线交叉限定出的多个子像素，至少一个子像素内设置有前述薄膜晶体管，所述数据线与所述薄膜晶体管中的源漏电极同层设置，所述薄膜晶体管中的掺杂层在基底上的正投影大于所述数据线在基底上的正投影。
具体地，阵列基板的显示区域可以包括规则排布的多个子像素，多个子像素形成多个显示行和多个显示列，在平行于阵列基板的平面内，显示区域可以包括多条沿着第一方向延伸的栅线和多条沿着第二方向延伸的数据线，多条栅线和多条数据线交叉限定出多个子像素，至少一个子像素内设置有薄膜晶体管，薄膜晶体管可以包括栅电极21、有源层22、源电极23和漏电极24，所述阵列基板还包括像素电极，像素电极与薄膜晶体管的漏电极24连接。在示例性实施方式中，第一方向与第二方向交叉。在示例性实施方式中，第一方向可以是水平方向，第二方向可以是竖直方向，第一方向与第二方向相互垂直。
在垂直于阵列基板的平面内，阵列基板可以包括：设置在基底10上的栅金属层，覆盖栅金属层的栅绝缘层11，设置在栅绝缘层11远离基底一侧的有源层、掺杂层和源漏金属层，覆盖源漏金属层的绝缘层。在示例性实施方式中，栅金属层可以包括栅线、栅电极21，源漏金属层可以包括数据线、源电极23和漏电极24。在示例性实施方式中，公共电极线可以位于栅金属层，像素电极可以位于在绝缘层远离基底一侧的导电层。本实施例所述阵列基板中，所述栅绝缘层、有源层、掺杂层、源漏电极层和数据线通过同一次图案化工艺形成，在源电极区，源极掺杂层13在基底的正投影大于有源层在基底的正投影；在漏电极区，漏极掺杂层14在基底的正投影大于有源层在基底的正投影，且所述掺杂层在基底上的正投影大于所述数据线在基底上的正投影。
本公开实施例提供的阵列基板，消除了位于源漏极周边以及数据线周边的半导体拖尾，避免在PWM背光下，由于半导体拖尾的光电效应而产生的水波纹不良，提升了产品良率。采用阵列基板可以有效提升大尺寸高端显示产品品质，无需增加额外掩膜版，可以在现有产线直接升级完成，易于实现。
下面通过阵列基板的制备过程进行示例性说明。本公开所说的“图案化工艺”，对于金属材料、无机材料或透明导电材料，包括涂覆光刻胶、掩模曝光、显影、刻蚀、剥离光刻胶等处理，对于有机材料，包括涂覆有机材料、掩模曝光和显影等处理。沉积可以采用溅射、蒸镀、化学气相沉积中的任意一种或多种，涂覆可以采用喷涂、旋涂和喷墨打印中的任意一种或多种，刻蚀可以采用干刻和湿刻中的任意一种或多种，本公开不做限定。“薄膜”是指将某一种材料在基底上利用沉积、涂覆或其它工艺制作出的一层薄膜。若在整个制作过程当中该“薄膜”无需图案化工艺，则该“薄膜”还可以称为“层”。若在整个制作过程当中该“薄膜”需图案化工艺，则在图案化工艺前称为“薄膜”，图案化工艺后称为“层”。经过图案化工艺后的“层”中包含至少一个“图案”。本公开所说的“A和B同层设置”是指，A和B通过同一次图案化工艺同时形成，膜层的“厚度”为膜层在垂直于显示基板方向上的尺寸。本公开示例性实施例中，“A的正投影包含B的正投影”，是指B的正投影的边界落入A的正投影的边界范围内，或者A的正投影的边界与B的正投影的边界重叠。
在示例性实施方式中，以底栅结构为例，示例性说明阵列基板的制备过程。
(1)形成栅金属层图案。在示例性实施方式中，形成栅金属层图案可以包括：在基底10上沉积第一金属薄膜，通过第一次图案化工艺对第一金属薄膜进行图案化，在基底10上形成栅金属(Gate Metal)层图案，栅金属层图案至少包括栅电极21图案，如图4a所示。
(2)形成硅岛和源漏金属层图案，所述硅岛包括栅绝缘层、有源层和掺杂层。在示例性实施方式中，形成半导体层图案可以包括：在形成有前述图案的基底上依次形成第一绝缘薄膜、半导体层薄膜、第一掺杂层和第二金属薄膜，通过第二次图案化工艺对第一掺杂层、半导体层薄膜和第二金属薄膜进行图案化，形成覆盖栅金属层图案的第一绝缘层11、设置在第一绝缘层11上的半导体层图案、设置在半导体层图案上的掺杂层以及源漏金属层图案，半导体层图案至少包括设置在显示区域每个子像素内的有源层22，源漏金属层图案至少包括源电极23和漏电极24，源电极23与漏电极24之间形成导电沟道。源电极23和漏电极24位于显示区域的每个子像素内。
具体地，形成硅岛和源漏金属层是采用同一次图案化工艺同时形成，可以包括如下步骤：
(21)在形成有前述图案的基底上依次形成第一绝缘薄膜41、半导体薄膜42、第一掺杂层431和第二金属薄膜44，第一绝缘薄膜41覆盖栅电极21；如图4b所示。
(22)在形成有第二金属薄膜的基底上涂覆一层光刻胶100，光刻胶覆盖第二金属薄膜44，本实施例采用半透膜掩膜版HTM对光刻胶进行掩膜曝光，在其他实施例中可以采用SSM或GTM技术进行掩膜曝光，显影后光刻胶100形成完全曝光区域(第一区域)110、未曝光区域(第二区域)120和部分曝光区域(第三区域)130，完全曝光区域110的光刻胶100被完全去除，暴露出第二金属薄膜44的表面，未曝光区域120的光刻胶被保留，具有第一厚度，部分曝光区域130的光刻胶100被去除部分厚度，具有第二厚度，第一厚度大于第二厚度，如图4c所示。
(23)进行第一次湿刻，本示例中，采用湿法刻蚀工艺对完全曝光区域110暴露出的第二金属薄膜44进行刻蚀，使完全曝光区域110暴露出第一掺杂层431，如图4d所示。
(24)进行第一次干刻，本示例中，采用干法刻蚀工艺对部分曝光区域130进行刻蚀，使部分曝光区域130暴露出第二金属薄膜44，形成第一预留沟道区140，可以同时在完全曝光区域110使光刻胶边缘与第二金属薄膜(即源漏金属层)44边缘基本平齐，或使光刻胶边缘在第二金属薄膜44内侧，即光刻胶在基底的正投影小于或等于第二金属薄膜44在基底上的正投影，这样可以充分暴露半导体拖尾区域，保证第一次湿刻后形成的非晶硅拖尾都能获得随后的N型重掺杂。如图4e所示。该第一次干刻工艺又称为光刻胶灰化(PR Ashing)工艺。
可通过调整部分曝光区域光刻胶厚度和/或干刻时间使光刻胶在基底的正投影小于或等于第二金属薄膜44在基底上的正投影，以便暴露出半导体拖尾区域。其中曝光区域光刻胶厚度可以在5000±1000埃范围内，干刻时间根据设备和工艺参数不同，本领域技术人员可根据前述技术要求进行控制，只要保证光刻胶在基底的正投影小于或等于第二金属薄膜44在基底上的正投影，可以暴露出半导体拖尾区域即可。
(25)进行重掺杂工艺，相当于以光刻胶100和第二金属薄膜44图案为掩膜对有源层进行重掺杂，使在垂直基底方向上暴露在所述金属薄膜外侧的半导体薄膜即半导体拖尾区域的半导体有源层转化为导体材质，形成第二掺杂层432，所述第二掺杂层432与所述第一掺杂层431共同形成掺杂层43，该掺杂层43包裹半导体薄膜42，该半导体薄膜42为有源层22，如图4f所示。
重掺杂的手段可以为离子注入方式，离子注入气体可以是磷化氢(PH3)，注入量可以是1014-1015ion/cm2(离子/平方厘米)，注入时间根据有源层膜厚进行调整。
在一示例性实施例中，如果掺杂层材料为N型非晶硅(N+a-Si)，则可以采用N型重掺杂。如果掺杂层材料为P型非晶硅(P+a-Si)，则可以采用P型重掺杂。
在本示例中，通过对第一次湿刻中形成的半导体拖尾进行N型重掺杂，将本来会产生光电效应的有源层的非晶硅拖尾转变为对光照不敏感的重掺杂非晶硅，消除了半导体拖尾，避免了薄膜晶体管处的半导体拖尾在背光开启时发生光电效应而导致的电容变化，有效避免水波纹不良，而导体性质的重掺杂非晶硅不会引起水波纹不良，沟道区仍为半导体性质的多晶硅即有源层，保证晶体管的开关特性不变。
(26)进行第二次湿刻，本示例中，采用湿法刻蚀工艺刻蚀第二金属薄膜44形成源电极23、漏电极24和数据线，刻蚀过程使得金属线宽进一步缩进，源电极23与漏电极24之间形成第二预留沟道区150，如图4g所示。
源电极23和漏电极24位于显示区域的每个子像素内，在本示例中，漏电极24与数据线为相互连接的一体结构。
(27)进行第二次干刻，本示例中，通过第二次干刻刻蚀掉薄膜晶体管沟道处的掺杂层，暴露出半导体薄膜42，使源电极23与漏电极24之间形成导电沟道区160，使半导体薄膜形成在显示区域每个像素内的有源层22，并且使得掺杂层形成对应源电极位置的源极掺杂层13和对应漏电极位置的漏极掺杂层14，如图4h所示。源极掺杂层13邻近漏极掺杂层14的一端设置在有源层22上，另一端设置在第一绝缘层(栅绝缘层)上，使得在源电极区，源极掺杂层13在基底的正投影大于有源层在基底的正投影；漏极掺杂层14邻近源极掺杂层13的一端设置在有源层22上，另一端设置在第一绝缘层(栅绝缘层)上，使得在漏电极区，所述漏极掺杂层14在基底的正投影大于有源层在基底的正投影。
本公开实施例通过将源漏电极层金属线周边的半导体拖尾转化为导体性质的重掺杂非晶硅，避免PWM背光下，由于半导体非晶硅的光电效应而产生的水波纹不良。并且由于在第二次湿刻之前进行转换，使得薄膜晶体管沟道处半导体非晶硅因为有第二金属薄膜(源漏金属层)保护而不受到影响。
(28)剥离剩余光刻胶，采用光刻胶剥离(PR Strip)工艺剥离剩余的光刻胶，如图3a和3b所示。
在示例性实施方式中，剥离工艺的剥离液可以采用DMSO(二甲基亚砜)+MEA(乙醇胺)，剥离液的浓度可以为DMSO:MEA＝7:3，剥离时间可以约为90s至120s。例如，剥离时间可以约为105s。
通过步骤(21)至步骤(28)，实现了通过一次图案化工艺制备完成硅岛和源漏金属层图案。
(3)形成第二绝缘层图案。在示例性实施方式中，形成第二绝缘层图案可以包括：在形成有前述图案的基底上，沉积第二绝缘薄膜，通过第三次图案化工艺对第二绝缘薄膜进行图案化，形成覆盖源漏金属图案的第二绝缘层图案，第二绝缘层图案至少包括设置在每个子像素中漏电极24所在位置的第一过孔。第一过孔内的第二绝缘层被刻蚀掉，暴露出漏电极24的表面。第一过孔配置为使后续形成的像素电极通过该过孔与漏电极24连接。
(4)形成像素电极层图案。在示例性实施方式中，形成像素电极层图案可以包括：在形成有前述图案的基底上，沉积导电薄膜，通过第四次图案化工艺对导电薄膜进行图案化，形成覆盖第二绝缘层以及第二绝缘层上设置的过孔的导电薄膜，导电薄膜通过过孔与漏电极连接。
至此，在基底上形成了阵列结构层图案，阵列结构层可以包括：设置在基底上的栅金属层，覆盖栅金属层的第一绝缘层即栅绝缘层，设置在第一绝缘层上的有源层、掺杂层和源漏金属层(或称源漏电极层)，以及覆盖有源层和源漏金属层的第二绝缘层。栅金属层可以包括栅线、栅电极，源漏金属层可以包括数据线、源电极和漏电极，第二绝缘层可以包括多个过孔。
在示例性实施方式中，第一绝缘层和第二绝缘层可以采用硅氧化物(SiOx)、硅氮化物(SiNx)和氮氧化硅(SiON)中的任意一种或多种，可以是单层、多层或复合层。第一绝缘层称为栅绝缘(GI)层，第二绝缘层称为钝化(PVX)层。栅金属层和源漏金属层可以采用金属材料，如银(Ag)、铜(Cu)、铝(Al)、钛(Ti)和钼(Mo)中的任意一种或多种，或上述金属的合金材料，如铝钕合金(AlNd)或钼铌合金(MoNb)，可以是单层结构，或者是多层复合结构，如Ti/Al/Ti等。有源层可以采用非晶态氧化铟镓锌材料(a-IGZO)、氮氧化锌(ZnON)、氧化铟锌锡(IZTO)、非晶硅(a-Si)、多晶硅(p-Si)、六噻吩或聚噻吩等材料，即本公开适用于基于氧化物(Oxide)技术、硅技术或有机物技术制造的晶体管。
通过上述步骤(1)至步骤(4)，通过4次图案化工艺完成了阵列基板的制备。
通过上述制备工艺可以消除半导体拖尾，避免PWM背光下，由于半导体拖尾的光电效应而产生的水波纹不良，提升产品良率。该制备工艺可以有效提升大尺寸高端TV显示产品品质，不增加额外Mask，可以在现有产线直接升级完成，易于实现，具有广泛应用价值。
本公开示例性实施例还提供了一种薄膜晶体管的制备方法。在示例性实施方式中，薄膜晶体管的制备方法可以包括：
在基底上形成栅电极、栅绝缘层、有源层、掺杂层和源漏电极层，其中所述栅绝缘层、有源层、掺杂层和源漏电极层通过同一次图案化工艺形成，所述源漏电极层包括源电极和漏电极，在垂直基底方向上，所述薄膜晶体管包括源电极区、沟道区和漏电极区，所述掺杂层包括位于所述源电极区的源极掺杂层，以及位于所述漏电极区的漏极掺杂层，在所述源电极区，所述源极掺杂层在基底的正投影大于所述有源层在基底的正投影；在所述漏电极区，所述漏极掺杂层在基底的正投影大于所述有源层在基底的正投影。
在示例性实施方式中，所述栅绝缘层、有源层、掺杂层和源漏电极层通过同一次图案化工艺形成包括：
在形成栅电极的基底上依次形成第一绝缘薄膜、半导体薄膜、第一掺杂层和金属薄膜；
涂覆光刻胶，采用掩膜版对所述光刻胶进行曝光，显影后形成第一区域、第二区域和第三区域，所述第一区域的光刻胶被完全去除，所述第二区域的光刻胶具有第一厚度，所述第三区域的光刻胶具有第二厚度，所述第一厚度大于所述第二厚度；
通过第一次刻蚀工艺刻蚀掉所述第一区域的金属薄膜，暴露出第一掺杂层；
通过重掺杂工艺使在平行于基底方向上位于所述金属薄膜外侧的半导体薄膜转化为第二掺杂层，所述第二掺杂层与所述第一掺杂层形成所述掺杂层，所述掺杂层包裹半导体薄膜；
通过第二次刻蚀工艺刻蚀掉所述第三区域中的金属薄膜，形成包括源电极的源电极区、沟道区和包括漏电极的漏电极区；
通过第三次刻蚀工艺刻蚀掉所述第三区域中的掺杂层，形成位于所述源电极区的源极掺杂层，以及位于所述漏电极区的漏极掺杂层。
在示例性实施方式中，所述重掺杂工艺为N型重掺杂或者P型重掺杂。
在示例性实施方式中，所述重掺杂工艺为离子注入方式，离子注入气体是磷化氢PH3，注入量是1014-1015ion/cm2。
在示例性实施方式中，在重掺杂工艺之前，所述制备方法还包括：通过光刻胶灰化工艺刻蚀掉第三区域的光刻胶，使所述光刻胶在基底的正投影小于或等于金属薄膜在基底上的正投影。以充分暴露半导体拖尾区域。
在示例性实施方式中，所述掩膜版为半透膜掩膜版HTM或单缝衍射掩膜版SSM或灰色调掩膜版GTM。
本公开示例性实施例还提供了一种阵列基板的制备方法。在示例性实施方式中，阵列基板的制备方法可以包括：
在基底上形成阵列结构层，所述阵列结构层包括由多条栅线和多条数据线限定出的多个子像素，至少一个子像素内设置有薄膜晶体管，所述薄膜晶体管依次设置在基底上的栅电极、栅绝缘层、有源层、掺杂层和源漏电极层，其中所述栅绝缘层、有源层、掺杂层和源漏电极层通过同一次图案化工艺形成，所述源漏电极层包括源电极和漏电极，在垂直基底方向上，所述薄膜晶体管包括源电极区、沟道区和漏电极区，所述掺杂层包括位于所述源电极区的源极掺杂层以及位于所述漏电极区的漏极掺杂层，在所述源电极区，所述源极掺杂层在基底的正投影大于所述有源层在基底的正投影，在所述漏电极区，所述漏极掺杂层在基底的正投影大于所述有源层在基底的正投影；所述数据线与所述源漏电极同层设置，所述掺杂层在基底上的正投影大于所述数据线在基底上的正投影。
本公开提供的阵列基板的制备方法，通过设置掺杂层在基底上的正投影大于所述数据线在基底上的正投影，可以消除数据线周边的半导体拖尾，以及薄膜晶体管周边的半导体拖尾，避免PWM背光下，由于半导体拖尾的光电效应而产生的水波纹不良，提升产品良率。该制备工艺可以有效提升大尺寸高端TV显示产品品质，不增加额外Mask，可以在现有产线直接升级完成，易于实现，实用性强，具有良好的应用前景。
有关阵列基板的具体制备过程，已在之前的实施例中详细说明，这里不再赘述。
本公开还提供了一种显示装置，包括前述的阵列基板。显示装置可以是手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
虽然本公开所揭露的实施方式如上，但所述的内容仅为便于理解本公开而采用的实施方式，并非用以限定本发明。任何所属领域内的技术人员，在不脱离本公开所揭露的精神和范围的前提下，可以在实施的形式及细节上进行任何的修改与变化，但本发明的专利保护范围，仍须以所附的权利要求书所界定的范围为准。

Claims (8)

1.一种薄膜晶体管制备方法，其特征在于，包括：
在基底上形成栅电极、栅绝缘层、有源层、掺杂层和源漏电极层，其中所述栅绝缘层、有源层、掺杂层和源漏电极层通过同一次图案化工艺形成，包括：在形成栅电极的基底上依次形成第一绝缘薄膜、半导体薄膜、第一掺杂层和金属薄膜；
涂覆光刻胶，采用掩膜版对所述光刻胶进行曝光，显影后形成第一区域、第二区域和第三区域，所述第一区域的光刻胶被完全去除，所述第二区域的光刻胶具有第一厚度，所述第三区域的光刻胶具有第二厚度，所述第一厚度大于所述第二厚度；
通过第一次刻蚀工艺刻蚀掉所述第一区域的金属薄膜，暴露出第一掺杂层；
通过重掺杂工艺使在平行于基底方向上位于所述金属薄膜外侧的半导体薄膜转化为第二掺杂层，所述第二掺杂层与所述第一掺杂层形成所述掺杂层，所述掺杂层包裹半导体薄膜；
通过第二次刻蚀工艺刻蚀掉所述第三区域中的金属薄膜，形成包括源电极的源电极区、沟道区和包括漏电极的漏电极区；
通过第三次刻蚀工艺刻蚀掉所述第三区域中的掺杂层，形成位于所述源电极区的源极掺杂层，以及位于所述漏电极区的漏极掺杂层；
所述源漏电极层包括源电极和漏电极，在平行基底方向上，所述薄膜晶体管包括源电极区、沟道区和漏电极区，所述掺杂层包括位于所述源电极区的源极掺杂层，以及位于所述漏电极区的漏极掺杂层，在所述源电极区，所述源极掺杂层在基底的正投影大于所述有源层在基底的正投影；在所述漏电极区，所述漏极掺杂层在基底的正投影大于所述有源层在基底的正投影；所述源极掺杂层邻近漏极掺杂层的一端设置在有源层上，另一端设置在栅绝缘层上，所述漏极掺杂层邻近源极掺杂层的一端设置在有源层上，另一端设置在栅绝缘层上。
2.根据权利要求1所述的薄膜晶体管制备方法，其特征在于，在重掺杂工艺之前，所述制备方法还包括：通过光刻胶灰化工艺刻蚀掉第三区域的光刻胶，使所述光刻胶在基底的正投影小于或等于金属薄膜在基底上的正投影。
3.根据权利要求1所述的薄膜晶体管制备方法，其特征在于，所述重掺杂工艺为离子注入方式，离子注入气体是磷化氢PH3，注入量是1014-1015ion/cm2。
4.一种薄膜晶体管，其特征在于，采用如权利要求1至3任一所述的薄膜晶体管制备方法制得；所述薄膜晶体管包括依次设置在基底上的栅电极、栅绝缘层、有源层、掺杂层和源漏电极层，其中所述栅绝缘层、有源层、掺杂层和源漏电极层通过同一次图案化工艺形成，所述源漏电极层包括源电极和漏电极，在平行基底方向上，所述薄膜晶体管包括源电极区、沟道区和漏电极区，所述掺杂层包括位于所述源电极区的源极掺杂层，以及位于所述漏电极区的漏极掺杂层，在所述源电极区，所述源极掺杂层在基底的正投影大于所述有源层在基底的正投影；在所述漏电极区，所述漏极掺杂层在基底的正投影大于所述有源层在基底的正投影。
5.根据权利要求4所述的薄膜晶体管，其特征在于，
所述掺杂层为N型重掺杂非晶硅或P型重掺杂非晶硅。
6.一种阵列基板，其特征在于，包括：设置在基底上的阵列结构层，所述阵列结构层包括由多条栅线和多条数据线交叉限定出的多个子像素，至少一个子像素内设置有薄膜晶体管，所述薄膜晶体管采用如权利要求4或5所述的薄膜晶体管；所述薄膜晶体管包括依次设置在基底上的栅电极、栅绝缘层、有源层、掺杂层和源漏电极层，其中所述栅绝缘层、有源层、掺杂层和源漏电极层通过同一次图案化工艺形成，所述源漏电极层包括源电极和漏电极，在平行基底方向上，所述薄膜晶体管包括源电极区、沟道区和漏电极区，所述掺杂层包括位于所述源电极区的源极掺杂层以及位于所述漏电极区的漏极掺杂层，在所述源电极区，所述源极掺杂层在基底的正投影大于所述有源层在基底的正投影，在所述漏电极区，所述漏极掺杂层在基底的正投影大于所述有源层在基底的正投影；所述数据线与所述源漏电极同层设置，所述掺杂层在基底上的正投影大于所述数据线在基底上的正投影。
7.一种阵列基板的制备方法，其特征在于，包括：
在基底上形成阵列结构层，所述阵列结构层包括由多条栅线和多条数据线限定出的多个子像素，至少一个子像素内设置有薄膜晶体管，所述薄膜晶体管采用如权利要求1至3任一所述的薄膜晶体管制备方法制备；所述薄膜晶体管依次设置在基底上的栅电极、栅绝缘层、有源层、掺杂层和源漏电极层，其中所述栅绝缘层、有源层、掺杂层和源漏电极层通过同一次图案化工艺形成，所述源漏电极层包括源电极和漏电极，在平行基底方向上，所述薄膜晶体管包括源电极区、沟道区和漏电极区，所述掺杂层包括位于所述源电极区的源极掺杂层以及位于所述漏电极区的漏极掺杂层，在所述源电极区，所述源极掺杂层在基底的正投影大于所述有源层在基底的正投影，在所述漏电极区，所述漏极掺杂层在基底的正投影大于所述有源层在基底的正投影；所述数据线与所述源漏电极同层设置，所述掺杂层在基底上的正投影大于所述数据线在基底上的正投影。
8.一种显示装置，其特征在于，包括根据权利要求6所述的阵列基板。
CN202110378794.5A 2021-04-08 2021-04-08 薄膜晶体管及制备方法、阵列基板及制备方法、显示装置 Active CN113113475B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202110378794.5A CN113113475B (zh) 2021-04-08 2021-04-08 薄膜晶体管及制备方法、阵列基板及制备方法、显示装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202110378794.5A CN113113475B (zh) 2021-04-08 2021-04-08 薄膜晶体管及制备方法、阵列基板及制备方法、显示装置

Publications (2)

Publication Number Publication Date
CN113113475A CN113113475A (zh) 2021-07-13
CN113113475B true CN113113475B (zh) 2023-06-02

Family

ID=76714692

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110378794.5A Active CN113113475B (zh) 2021-04-08 2021-04-08 薄膜晶体管及制备方法、阵列基板及制备方法、显示装置

Country Status (1)

Country Link
CN (1) CN113113475B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113658869B (zh) * 2021-08-16 2023-07-25 成都京东方光电科技有限公司 薄膜晶体管及其制作方法、显示器件
WO2024087174A1 (zh) * 2022-10-28 2024-05-02 京东方科技集团股份有限公司 薄膜晶体管装置及其制造方法、复合型刻蚀液及阵列基板

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111081781A (zh) * 2018-10-22 2020-04-28 广东聚华印刷显示技术有限公司 薄膜晶体管及其制作方法、显示模组及显示器件

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4299717B2 (ja) * 2004-04-14 2009-07-22 Ｎｅｃ液晶テクノロジー株式会社 薄膜トランジスタとその製造方法
KR101319337B1 (ko) * 2007-10-23 2013-10-16 엘지디스플레이 주식회사 박막트랜지스터 어레이 기판의 제조방법
CN103022149B (zh) * 2012-12-14 2015-06-10 京东方科技集团股份有限公司 薄膜晶体管、阵列基板及制造方法和显示器件
CN107369718A (zh) * 2017-08-07 2017-11-21 武汉华星光电半导体显示技术有限公司 薄膜晶体管及其制造方法、液晶显示面板
CN109637933B (zh) * 2018-12-25 2021-03-19 惠科股份有限公司 薄膜晶体管及其制作方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111081781A (zh) * 2018-10-22 2020-04-28 广东聚华印刷显示技术有限公司 薄膜晶体管及其制作方法、显示模组及显示器件

Also Published As

Publication number Publication date
CN113113475A (zh) 2021-07-13

Similar Documents

Publication Publication Date Title
US7468527B2 (en) Liquid crystal display device and fabricating method thereof
USRE43819E1 (en) Thin film transistor array substrate and method of fabricating the same
US7948570B2 (en) Thin film transistor array substrate and manufacturing method thereof
US7916230B2 (en) Thin film transistor-liquid crystal display having an insulating layer exposing portions of a gate island
CN106960881B (zh) 薄膜晶体管及其制备方法
CN107221501B (zh) 垂直型薄膜晶体管及其制备方法
KR101636998B1 (ko) 박막 트랜지스터 및 그 제조 방법
US8193534B2 (en) Array substrate of thin film transistor liquid crystal display and method of manufacturing the same
WO2015081652A1 (zh) 阵列基板及其制作方法、显示装置
CN113113475B (zh) 薄膜晶体管及制备方法、阵列基板及制备方法、显示装置
WO2015010384A1 (zh) 阵列基板及其制备方法、显示装置
WO2014187113A1 (zh) 阵列基板及制备方法、显示装置
WO2017140058A1 (zh) 阵列基板及其制作方法、显示面板及显示装置
US7300830B2 (en) Method of fabricating liquid crystal display panel
US10217851B2 (en) Array substrate and method of manufacturing the same, and display device
CN114089571B (zh) 阵列基板及制作方法和显示面板
KR20130070656A (ko) 박막 트랜지스터 기판 및 이를 구비한 표시장치 그리고 박막 트랜지스터 기판의 제조방법
CN113687548B (zh) 阵列基板及其制作方法、以及显示面板
US7575945B2 (en) Method of forming a metal line and method of manufacturing a display substrate by using the same including etching and undercutting the channel layer
CN113948533A (zh) 阵列基板及其制作方法
KR20080002202A (ko) 액정표시장치용 어레이 기판 및 그 제조방법
US8125585B2 (en) Liquid crystal display device and fabricating method thereof
KR20130066247A (ko) 박막 트랜지스터 표시판 및 그 제조 방법
CN113782493A (zh) 阵列基板的制备方法及阵列基板
KR101032603B1 (ko) 액정표시장치용 어레이기판 제조방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant