JP4299717B2 - 薄膜トランジスタとその製造方法 - Google Patents

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Description

本発明は、薄膜トランジスタとその製造方法に関し、特に逆スタガ構造の薄膜トランジスタとその製造方法する。
薄膜トランジスタ（以下、ＴＦＴ:Thin Film Transistorという）をスイッチング素子に使用した液晶表示装置は広く普及している。そして、アモルファスシリコン（以下、ａ−Ｓｉと称す。）を半導体膜に用いたＴＦＴでは、逆スタガ構造が多く採用されている。
チャネルエッチ型ＴＦＴの製造方法はレジストをマスクにソース電極およびドレイン電極となる導電層をエッチングしてソース電極およびドレイン電極分離し、さらにオーミックコンタクトを形成するｎ＋ａ−Ｓｉをエッチング分離してＴＦＴが形成される。この製造方法において工程数を減少させるため、４回のフォトマスクを用いた製造方法が採用されている。
例えば、特許文献１には、次のような４回のフォトマスクを用いたチャネルエッチ型ＴＦＴの製造方法が開示されている。図７（ａ）は、特許文献１の４回のフォトマスクを用いたチャネルエッチ型ＴＦＴの製造方法で製造されたＴＦＴの断面図である。図７（ａ）を参照して、このＴＦＴの製造方法を説明する。まず、絶縁基板１００の上に金属等の導電体を成膜する。第１のフォトマスクを用いリソグラフィー技術とエッチング技術によりこの導電体をパターニングし、ゲート配線およびゲート電極１０１を形成する。次に、絶縁基板１００とゲート配線およびゲート電極１０１の上にゲート絶縁膜１０２を成膜した後、このゲート絶縁膜１０２上にａ−Ｓｉ膜１０３とｎ＋ａ−Ｓｉ膜１０４およびソース・ドレイン電極用金属膜を順次形成する。符号１０５，１０６は、この金属膜がパターニングされて形成されたドレイン電極およびソース電極をそれぞれ示す。
次に、第２のフォトマスクとリソグラフィー技術を用いて、ソース・ドレイン電極用金属膜上にソース電極形成領域およびドレイン電極形成領域が厚く、ソース電極形成領域とドレイン電極形成領域の間が薄いレジスト（表示していない）を形成する。このレジストをマスクに、ソース・ドレイン電極用金属膜、ｎ＋ａ−Ｓｉ膜１０４およびａ−Ｓｉ膜１０３をエッチングしてソース電極１０６、ドレイン電極１０５、ａ−Ｓｉ層１０３、ｎ＋ａ−Ｓｉ膜１０４の一次パターニングを行う。ｎ＋ａ−Ｓｉ膜１０４およびａ−Ｓｉ膜１０３のエッチングと同時に、レジストがエッチングされ、ソース電極形成領域とドレイン電極形成領域の間の薄いレジストが除去される。ソース電極１０６の形成領域およびドレイン電極１０５の形成領域上の厚いレジストの厚さは減少するが、残存している。この残存するレジストをマスクにソース電極１０６の形成領域とドレイン電極１０５の形成領域の間の露出したソース・ドレイン電極用金属膜をエッチングする。さらに、ソース電極１０６の形成領域とドレイン電極１０５の形成領域の間のｎ＋ａ−Ｓｉ膜１０４をエッチングし、ソース電極１０６、ドレイン電極１０５およびｎ＋ａ−Ｓｉ膜１０４の二次パターニングを行う。その後、レジストを除去する。
次に、保護膜１０７を絶縁基板１００全面に成膜する。そして、第３のフォトマスクとリソグラフィー技術とエッチング技術により、この保護膜１０７にコンタクト孔１０８を開孔する。続いてコンタクト孔１０８を含む保護膜１０７全面に透明導電膜を成膜する。第４のフォトマスクとリソグラフィー技術とエッチング技術により、この透明導電膜をパターニングして画素電極１０９を形成し、ＴＦＴ部が完成する。
また、４回のフォトマスクを用いた製造方法の他の例が特許文献２に開示されている。図８は、特許文献２の製造方法で製造されたＴＦＴの断面図である。特許文献２では、特許文献１と同様に、ゲート絶縁膜１００上に順次成膜したソース・ドレイン電極用金属膜、ｎ＋ａ−Ｓｉ膜１０４およびａ−Ｓｉ膜１０３の積層膜をレジストをマスクにエッチングし、ソース電極１０６、ドレイン電極１０５およびａ−Ｓｉ層１０３、ｎ＋ａ−Ｓｉ膜１０４の一次パターニングを行う。その後、酸素プラズマによりレジストの厚さを減じ、ソース電極形成領域とドレイン電極形成領域の間の薄いレジストを除去する。その後、特許文献１と同様な工程でＴＦＴが製造される。
特開２０００−１６４８８６号公報（第５頁，第９頁、図３，図１１，図１７，図１９，図２１） 特開２００１−３２４７２５号公報（第２〜４頁，第７頁，第９頁，図２）
特許文献１のＴＦＴの製造方法では、ソース・ドレイン電極用金属膜、ｎ＋ａ−Ｓｉ膜１０４およびａ−Ｓｉ膜１０３のエッチングをドライエッチングで行なうと、図７（ａ）に示すようにソース電極１０６、ドレイン電極１０５、ｎ＋ａ−Ｓｉ膜１０４およびａ−Ｓｉ膜１０３による段差が形成される。保護膜１０７にコンタクト孔１０８を開孔し、ＩＴＯ膜（インジウム錫酸化膜）等の透明導電膜からなる画素電極１０９を形成するが、段差が大きいとＩＴＯ膜の透明導電膜は断線し易いという問題があった。特許文献１にも記載されているように、ソース・ドレイン電極用金属膜のエッチングをウエットエッチングで行うと、図７（ｂ）のように、ソース電極１０６、ドレイン電極１０５とｎ＋ａ−Ｓｉ膜１０４を階段状に形成できる。したがって、前述の透明導電膜の断線の問題を回避できている。
特許文献２ではソース・ドレイン電極用金属膜の一次パターニングをドライエッチングで行ない、二次パターニングをウエットエッチングで行うため、図８に示すようにソース電極１０６、ドレイン電極１０５、ｎ＋ａ−Ｓｉ膜１０４およびａ−Ｓｉ膜１０３による階段が形成される。
一般的に知られているように、ＴＦＴ基板の透明絶縁基板側から光を照射した時、ゲート電極で遮光されずドレイン電極付近のａ−Ｓｉ膜へ達した光によりＴＦＴのオフ電流（リーク電流）が増加する。光によりａ−Ｓｉ膜中で電子・ホール対が発生し、電界に沿って電子・ホールが流れるため光リーク電流となる。この光リーク電流が原因で液晶表示装置の画質の劣化を招いていた。
特許文献１でソース電極１０６、ドレイン電極１０５とｎ＋ａ−Ｓｉ膜１０４を階段状に形成した場合、図７（ｂ）のようにゲート電極１０１とソース電極１０６、ドレイン電極１０５からはみ出たａ−Ｓｉ膜１０３上にｎ＋ａ−Ｓｉ膜１０４が存在する。したがって光によって発生したａ−Ｓｉ膜１０３中の電子・ホールのうち電子がｎ＋ａ−Ｓｉ膜１０４に速やかに吸収されるため、光リーク電流を抑制できない。
また特許文献２のゲート電極１０１とソース電極１０６、ドレイン電極１０５からはみ出たａ−Ｓｉ膜１０３上にｎ＋ａ−Ｓｉ膜１０４が存在しない領域では、光によって発生したａ−Ｓｉ膜１０３中の電子・ホールのうちバックチャネル側、即ち保護膜側表面での再結合により電荷が減少するので光リーク電流は減少する。さらに、ａ−Ｓｉ膜１０３上にイオン照射などによりダメージを与えると電子・ホールの移動度を低減でき、再結合を増加できるので光リーク電流を抑制できる。ゲート電極１０１上のチャネル領域を形成するａ−Ｓｉ膜１０３とゲート電極１０１とソース電極１０６、ドレイン電極１０５からはみ出たａ−Ｓｉ膜１０３は同じ工程により形成される。ソース電極１０６、ドレイン電極１０５からはみ出たａ−Ｓｉ膜１０３のバックチャネル側、即ち保護膜側表面にダメージを与えると、チャネル領域を形成するａ−Ｓｉ膜１０３のバックチャネル側、即ち保護膜側表面に同じダメージが与えられる。そのために、光リーク電流低減のために過度のダメージを与えるとオン電流が低下する問題があった。
本発明の目的は特に光リーク電流を抑制し、オン電流を維持した逆スタガ構造のＴＦＴとその製造方法を提供することにある。
本発明のＴＦＴは、絶縁基板上に順次形成されたゲート電極、ゲート絶縁膜および第１の半導体膜パターンと、該第１の半導体膜パターン上に両側に分離対向して形成された高濃度不純物を含む第２の半導体膜パターンと、対向する第２の半導体膜パターン上にそれぞれ形成されたソース電極およびドレイン電極と、を備えている。そして、上記のゲート電極の上部に位置しかつ上記のソース電極および上記のドレイン電極の間に位置する上記の第１の半導体膜パターンの領域は薄膜トランジスタのチャネル領域を構成し、上記の第１の半導体膜パターンは、上記の第２の半導体膜パターンの縁部の外側にはみ出たし部分を有する。そして、上記のチャネル領域を上記の第１の半導体膜パターンの上記のはみ出した部分の少なくとも一部の表面の粗さは、上記のチャネル領域を構成する上記の第１の半導体膜パターンの周辺部を除く領域の表面の粗さよりも大きい。上記の第１の半導体膜の上記のはみ出した部分の表面粗さの好ましい値は、３０ｎｍ以上である。
上記の本発明のＴＦＴの第１の半導体膜としては、アモルファスシリコンが使用され、第２の半導体膜としては、ｎ＋型アモルファスシリコンが使用される。また、上記の本発明のＴＦＴのゲート電極、ソース電極およびドレイン電極としては、Ｍｏ、Ｃｒ、Ｔａ、Ｔｉ、ＭｏＷ、ＡｌとＭｏの積層膜あるいは上記の金属を主成分とする合金または合金の積層膜から選択された材料が使用される。本発明のＴＦＴの記ゲート絶縁膜としては、ＳｉＮ膜あるいはＳｉＯ２膜とＳｉＮ膜の積層膜が使用される。
上記の本発明のＴＦＴの絶縁基板上には、さらにゲート絶縁膜、第１の半導体膜、第２の半導体膜、ソース電極およびドレイン電極を覆うＳｉＮ等の保護膜が形成される。この保護膜上には、インジウム錫酸化膜(ＩＴＯ膜)等の透明導電膜が形成され、この透明導電膜は、保護膜に形成された開孔を介してＴＦＴのソース電極に電気的に接続される。
本発明のＴＦＴの製造方法の第１の構成は、絶縁基板上にゲート電極を形成する工程と、ゲート電極覆うゲート絶縁膜と第１の半導体膜と高濃度不純物を含む第２の半導体膜と金属膜を順次成膜して構成される積層膜を形成する工程と、この積層膜上に薄膜トランジスタのソース電極およびドレイン電極間となる領域のレジスト膜の厚さがソース電極およびドレイン電極の領域となるレジスト膜の厚さよりも薄いレジスト膜パターンを形成する工程と、レジスト膜パターンをマスクとして使用した第１のエッチングにより積層膜の第１の半導体膜、第２の半導体膜および金属膜からなる積層膜パターンを形成する工程と、第２のエッチングにより薄膜トランジスタのチャネル領域となる第１の半導体膜の領域上の薄いレジスト膜を除去する工程と、残ったレジスト膜パターンをマスクとして使用した第３のエッチングにより積層膜パターンの金属膜を選択的に除去して金属膜をソース電極およびドレイン電極に分離すると同時に金属膜の縁部を前記第１の半導体膜の縁部より内側に縮小させる工程と、レジスト膜パターンをマスクとして使用した異方性エッチングである第４のエッチングにより、ソース電極およびドレイン電極間に露出した第２の半導体膜を除去してソース電極とドレイン電極との間に第１の半導体膜を露出させチャネル領域を形成すると同時に第１の半導体膜のはみ出した部分の一部の表面を粗面化する工程と、レジスト膜パターンを除去した後、絶縁基板上全面に保護膜を形成する工程と、を含み、第１の半導体膜のはみ出した部分の一部の表面を粗面化する工程において前記チャネル領域を除く第１の半導体膜のはみ出した部分の一部の表面は、チャネル領域の第１の半導体膜の周辺部を除く領域の表面よりも表面粗さが大きくなるように粗面化されることを特徴とする。
本発明のＴＦＴの製造方法の第２の構成は、絶縁基板上にゲート電極を形成する工程と、ゲート電極を覆うゲート絶縁膜と第１の半導体膜と高濃度不純物を含む第２の半導体膜と金属膜を順次成膜して構成される積層膜を形成する工程と、積層膜上に薄膜トランジスタのソース電極およびドレイン電極間となる領域のレジスト膜の厚さがソース電極およびドレイン電極の領域となるレジスト膜の厚さよりも薄いレジスト膜パターンを形成する工程と、レジスト膜パターンをマスクとして使用した第１のエッチングにより積層膜の第１の半導体膜、第２の半導体膜および金属膜からなる積層膜パターンを形成する工程と、第２のエッチングにより薄膜トランジスタのチャネル領域となる第１の半導体膜の領域上の薄いレジスト膜パターンを除去する工程と、残ったレジスト膜パターンをマスクとして使用した第５のエッチングにより積層膜パターンの金属膜を選択的に除去して金属膜をソース電極およびドレイン電極に分離すると同時に金属膜の縁部を第１の半導体膜の縁部より内側に縮小する工程と、レジスト膜パターンを除去した後、ソース電極およびドレイン電極をマスクとして使用した異方性エッチングである第４のエッチングによりソース電極およびドレイン電極間に露出した第２の半導体膜を除去してソース電極とドレイン電極の間に第１の半導体膜を露出させ第１の半導体膜からなるチャネル領域を形成すると同時に、第２の半導体膜の縁部を第１の半導体膜の縁部より内側に縮小させ第２の半導体膜の縁部外側に第１の半導体膜のはみ出した部分を形成すると同時に前記はみ出した部分の一部の表面を粗面化する工程と、絶縁基板上全面に保護膜を形成する工程とを含み、第１の半導体膜のはみ出した部分の一部の表面を粗面化する工程において、チャネル領域を除く第１の半導体膜のはみ出した部分の一部の表面は、チャネル領域の第１の半導体膜の周辺部を除く領域の表面よりも表面粗さが大きくなるように粗面化されることを特徴とする。

上記の本発明の第１および第２の構成のＴＦＴの製造方法においては、保護膜を形成する工程の後に、さらに、ソース電極に達する開孔を形成する工程と、保護膜上に透明導電膜を形成し、透明導電膜をソース電極と電気的に接続する工程とを含むことができる。
上記の本発明の第１および第２の構成のＴＦＴの製造方法において、第１の半導体膜パターンの上記のはみ出した部分の粗面化された表面の粗さの好ましい値は、３０ｎｍ以上である。
上記の本発明の第１および第２の構成のＴＦＴの製造方法において、第１の半導体膜としては、アモルファスシリコンが使用され、第２の半導体膜としては、ｎ＋型アモルファスシリコンが使用される。
（作用）
本発明のＴＦＴでは、第１の半導体膜の周辺部の保護膜側表面粗さが、ゲート電極上に位置しソース電極とドレイン電極の間のチャネル領域を形成する第１の半導体膜の周辺部以外の保護膜側表面粗さに比べ、大きく形成されているため、安定したオン電流を維持し、光リーク電流を抑制することができる。
本発明のＴＦＴでは、第１の半導体膜の周辺部の保護膜側表面粗さを粗くしたため、光により発生したホールの移動度を抑制でき、また第１の半導体膜の周辺部の保護膜側表面での電子・ホール再結合が増加するため、ＴＦＴの光リーク電流を抑制することが可能になる。したがって、ゲート電極で遮光されずドレイン電極付近の第１の半導体膜（ａ−Ｓｉ膜）へ達した光によるＴＦＴのリーク電流による液晶表示装置の表示特性が劣化するという問題を改善することができる。
本発明では、ＴＦＴの最下層の半導体膜の周辺部を保護膜と接触する構造として、半導体膜とソース・ドレイン電極の段差を低減し、また半導体膜の周辺部の保護膜側表面を粗くした構造とすることによって、次の効果が得られる。
（１）ＴＦＴ保護膜上に形成する画素電極等のパターン切れを防止できる。
（２）ＴＦＴのオン電流を維持し、光リーク電流を抑制した液晶表示装置が得られる。
次に、本発明の実施の形態について図面を参照して説明する。
図１（ａ）は、本発明の実施の形態のＴＦＴを示す平面図である。また、図１（ｂ）は、図１（ａ）においてチャネル領域を除いた第１の半導体膜の周辺部の表面を斜線で示した平面図である。図２（ａ）は、図１（ａ）のＡ−Ａ線断面図であり、また、図２（ｂ）は、図１（ｂ）のＢ−Ｂ線断面図であり、図２（ｃ）は、チャネル領域を除いた第１の半導体膜の周辺部の表面の部分拡大断面図である。
図２を参照すると、本発明のＴＦＴは、ガラス等の透明絶縁基板１上に順次形成されたゲート電極２とゲート絶縁膜３と、第１の半導体膜４とを備えている。そして、本発明のＴＦＴは、さらに、第１の半導体膜４上に分離形成された高濃度不純物を含む第２の半導体膜５と、該第２の半導体膜５上にそれぞれ形成されたソース電極６ａおよびドレイン電極６ｂとを備えている。なお、ＴＦＴのソース・ドレインは動作電位により変わるが、本発明では画素電極側をソース電極と称している。
さらに、本発明のＴＦＴは、透明絶縁基板１上にソース電極６ａおよびドレイン電極６ｂを覆う保護膜７と、保護膜７上に形成され、保護膜７に開孔されたコンタクト孔８を介してソース電極６ａに電気的に接続された画素電極９を備えている。本発明のＴＦＴの第１の半導体膜４は、第２の半導体膜５の縁部より外側にはみ出しており、そのはみ出した第１の半導体膜４の部分（以下、半導体膜はみ出し部４ａという）の表面は、保護膜７に接触している。半導体膜はみ出し部４ａを備えた構造により、半導体膜とソース・ドレイン電極の段差を低減でき、保護膜７上に形成する画素電極９のパターン切れが防止できる。
半導体膜はみ出し部４ａ保護膜側の表面は、粗面化されている。半導体膜はみ出し部４ａの粗面化された表面粗さは、ゲート電極２上に位置しソース電極６ａとドレイン電極６ｂの間のチャネル領域を形成する第１の半導体膜４の周辺部以外の表面粗さに比べて大きくしている。半導体膜はみ出し部４ａの表面粗さを粗くしたため、光により発生したホールの移動度を抑制でき、また半導体膜の周辺部の（保護膜側）表面での電子・ホール再結合が増加するため、ＴＦＴの光リーク電流を抑制することが可能となる。なお、半導体膜はみ出し部４ａの表面全部が粗面化されている必要はなく、その一部（例えば３０％以上）が粗面化されていれば同様な効果が得られる。
ゲート電極２の材料には、例えばＭｏ、Ｃｒ、Ｔａ、Ｔｉ、ＭｏＷ等の金属膜や、ＡｌとＭｏの積層膜などが使用され、スパッタ法などで２００〜３００ｎｍ成膜される。
ゲート絶縁膜３は、ＳｉＮ膜あるいはＳｉＯ２膜とＳｉＮ膜の積層膜が使用され、プラズマＣＶＤ法により厚さ３５０〜５００ｎｍ成膜される。
ソース電極６ａおよびドレイン電極６ｂの材料には、Ｍｏ、Ｃｒ、Ｔａ、Ｔｉ、ＭｏＷ等の金属膜や、ＡｌとＭｏの積層膜などが使用され、スパッタ法などで厚さ２００〜３００ｎｍ成膜される。
第１の半導体膜４には、ａ−Ｓｉが使用され、プラズマＣＶＤ法により厚さ１００〜２５０ｎｍ成膜される。また、第２の半導体膜５には、Ｐをドーピングしたｎ＋ａ−Ｓｉが使用され、プラズマＣＶＤ法により厚さ２０〜５０ｎｍ成膜される。
保護膜７には、ＳｉＮ等の絶縁膜が使用され、プラズマＣＶＤ法により厚さ３００〜４００ｎｍ成膜される。また、画素電極９の材料には、インジウム錫酸化膜（ＩＴＯ膜）が使用され、スパッタ法により厚さ４０〜１４０ｎｍ成膜される。
以下、実施例によって、本発明のＴＦＴの製造方法を説明する。
図１（ａ）の平面図のＴＦＴの製造方法について図３〜図５を参照して説明する。図３および図４は、本発明のＴＦＴの第１の実施例の製造方法を示す工程断面図で、図５は使用するフォトマスクの平面パターンである。
まず、図３（ａ）に示すようにガラスのような透明絶縁基板１上に、例えばＭｏ、Ｃｒ、Ｔａ、Ａｌ上にＭｏを積層した金属膜、またはこれらを主成分とする合金、ＭｏＷ、あるいは積層膜などをスパッタ法などで２００ｎｍから３００ｎｍ成膜し、この金属膜をリソグラフィー技術とエッチング技術によりゲート電極２を形成する。次に、図３（ｂ）に示すように、プラズマＣＶＤ法によりＳｉＮ膜あるいはＳｉＯ２膜とＳｉＮ膜の積層膜からなる厚さ３５０ｎｍから５００ｎｍのゲート絶縁膜３と厚さ１００ｎｍから２５０ｎｍのａ−Ｓｉからなる第１の半導体膜４、厚さ２０ｎｍから５０ｎｍのＰをドーピングしたｎ＋ａ−Ｓｉからなる高濃度不純物を含む第２の半導体膜５を成膜する。
次に、Ｍｏ、Ｃｒ、Ｔａ、Ｔｉ、ＭｏＷあるいはＭｏ，Ａｌ，Ｍｏの積層膜などをスパッタ法などで２００ｎｍから３００ｎｍのソース・ドレイン用金属膜６を成膜する。その後、ポジ型フォトレジストを厚さ１μｍから２μｍ塗布し、図５に示す透過領域とソース・ドレイン形成領域の一対の遮光領域１１と細長い矩形１２とスリット１３で構成する半透過領域をもつフォトマスクパターンを用いて露光・現像を行う。この時、フォトマスクの透過領域下にあったレジストはなくなり、遮光領域下にあったレジストは、塗布した厚さに近く形成される。フォトマスクの露光装置の解像能力限界以下の寸法からなる細長い矩形とスリットで構成される半透過領域下にあったレジストは、遮光領域のレジストの厚さの２０％から６０％の厚さ、例えば２００ｎｍあるいは６００ｎｍ程度に薄くなるように露光量を制御する。このようにして図３（ｂ）に示すように、ソース・ドレイン用金属膜６上にソース・ドレイン形成領域用レジスト１０ａと薄いチャネル領域形成用レジスト１０ｂから構成されるレジスト１０を形成する。
次に、図３（ｃ）に示すように、等方性ドライエッチングあるいはウエットエッチングによりレジスト１０をマスクにソース・ドレイン用金属膜６をパターニングする。例えば金属膜がＣｒではＣｅＮＨＯ３エッチング液によるウエットエッチングを用いる。またＭｏの場合には、ＳＦ６、ＣＦ４にＯ２を混合したガス、あるいはＣＦ４にＨＣｌを混合したガスによる等方性ドライエッチングを用いる。その後、ＳＦ６あるいはＣＦ４にＨＣｌあるいはＣｌ２を混合したガスによる異方性ドライエッチングを用いて、ｎ＋ａ−Ｓｉからなる第２の半導体膜５とａ−Ｓｉ膜からなる第１の半導体膜４の露出した部分を除去する。この時、図３（ｃ）に示すように、薄いチャネル領域形成用レジスト１０ｂが残存する。次に、Ｏ２ガスを用いたドライアッシングにより薄いチャネル領域形成用レジスト１０ｂを除去する。エッチングは、チャネル領域形成用レジスト１０ｂが完全に除去された時点で終点とされる。図３（ｄ）に示すように、ソース・ドレイン電極領域形成用レジスト１０ａは残存する。
その後、ソース・ドレイン用金属膜６および第２の半導体膜５の一次パターニングと同様に、エッチングにより、ソース・ドレイン用金属膜６および第２の半導体膜５の二次パターニングを行う。エッチングにより、ソース・ドレイン用金属膜６が分離されソース電極６ａとドレイン電極６ｂが形成される。続いて、第２の半導体膜５のエッチングを異方性ドライエッチングであるリアクティブイオンエッチングにより行う。この時、図４（ａ）に示すように、ａ−Ｓｉ膜からなる第１の半導体膜４の表面の一部をエッチングして一定の膜厚、例えば成膜時の５０％から８０％の厚さを残存させチャネル領域４ｂを形成する。
続いて図４（ｂ）に示すように、レジスト１０を除去する。第１の半導体膜４の周辺部（半導体膜はみ出し部４ａ）の表面は、薄いチャネル領域形成用レジストを除去するためのＯ２ガスを用いたドライアッシングに曝され、その後リアクティブイオンエッチングを受けることにより、周辺部以外のチャネル領域に比べ表面粗さを大きくできる。この時、第１の半導体膜４の最外周から０．４μｍ内側までの領域の表面が粗くなっていた。
次に、プラズマＣＶＤ法によりＳｉＮからなる保護膜７を３００ｎｍから４００ｎｍ成膜し、リソグラフィー技術とエッチング技術により保護膜７にコンタクト孔８を開孔した。そして、スパッタ法によりＩＴＯ膜を４０ｎｍから１４０ｎｍ成膜しリソグラフィー技術とエッチング技術によりソース電極６ａに接続された画素電極９を形成し、図４（ｃ）に示すＴＦＴを製造した。
図６は、本発明のＴＦＴの第２の実施例の製造方法を説明するための工程断面図である。第１の実施例ではソース・ドレイン電極領域形成用レジスト１０ａを、ソース・ドレイン用金属膜６および第２の半導体膜５の二次パターニングと、第１の半導体膜４の表面の一部のエッチングを行なった後に除去した。本第２の実施例では、図６（ａ）のように、ソース・ドレイン用金属膜の二次パターニングを行った。
その後、ソース・ドレイン電極領域形成用レジスト１０ａを除去し、図６（ｂ）のように、ソース電極６ａおよびドレイン電極６ｂをマスクにｎ＋ａ−Ｓｉからなる第２の半導体膜５のエッチングを行う。この時、ａ−Ｓｉからなる第１の半導体膜４は、その最外周から１．５μｍ内側までの領域の表面が粗くなった。その後は第１の実施例と同様に、プラズマＣＶＤ法によりＳｉＮからなる保護膜７を成膜し、リソグラフィー技術とエッチング技術によりコンタクト孔８を開孔し、ＩＴＯからなる画素電極９を形成し、図６（ｃ）に示すＴＦＴを製造することができた。
ゲート電極２上に位置しソース電極６ａとドレイン電極６ｂの間のチャネル領域４ｂを形成するａ−Ｓｉからなる第１の半導体膜の表面粗さをＦＥ−ＳＥＭ（走査型電子顕微鏡）観察や、ＡＦＭ（原子間力顕微鏡）により測定したところ２０ｎｍ（Ｒｍａｘ）以下であった。ａ−Ｓｉからなる第１の半導体膜のはみ出し部４ａの表面粗さは、このチャネル領域より大きくする。好ましくは、３０ｎｍ以上とする。表面粗さが３０ｎｍより小さい場合に比べ、半導体膜はみ出し部４ａの表面粗さＲｍａｘが３０ｎｍ以上の場合には、光リーク電流の発生が抑制され、オン電流の低下もないことがわかった。なお、第１の半導体膜のはみ出し部４ａの表面粗さＲｍａｘの上限値は、特に限定されないが、第１の半導体膜の初期の膜厚を考慮すると、その上限値は、通常１００ｎｍ程度である。
また、上記の実施例では、Ｏ２ガスを用いたドライアッシングにより酸素プラズマに曝され、その後ドライエッチングをして、半導体膜の周辺部の表面粗さを大きくしたが、酸素プラズマに換え窒素プラズマや希ガスでのプラズマ処理、あるいは酸素のイオン注入を行なうことでも同様な効果が得られる。
上記の実施例１および実施例２で形成されたＴＦＴをアクテイブマトリクス液晶表示装置に用いたが、画素電極のパターン切れも発生せず、また、表示画像の品質も安定していることが確認された。
（ａ）は、本発明の実施の形態のＴＦＴを示す平面図、（ｂ）は、チャネル領域を除いた第１の半導体膜の周辺部の表面を斜線で示した平面図である。 （ａ）は、図１（ａ）のＡ−Ａ線断面図、（ｂ）は、図１（ｂ）のＢ−Ｂ線断面図、（ｃ）は、図１のチャネル領域を除いた半導体膜の周辺部の表面の部分拡大断面図である。 本発明のＴＦＴの製造方法の第１の実施例を示す工程断面図である。 図３（ｄ）に続く本発明のＴＦＴの製造方法の第１の実施例を示す工程断面図である。 本発明のＴＦＴの製造で用いるフォトマスクパターンを示す図である。 本発明のＴＦＴの製造方法の第２の実施例を示す工程断面図である。 従来のＴＦＴ示す断面図である。 従来のＴＦＴ示す断面図である。
符号の説明
１ 透明絶縁基板
２，１０１ ゲート電極
３，１０２ ゲート絶縁膜
４ 第１の半導体膜
４ａ 半導体膜はみ出し部
４ｂ チャネル領域
５ 第２の半導体膜
６ ソース・ドレイン用金属膜
６ａ，１０６ ソース電極
６ｂ，１０５ ドレイン電極
７，１０７ 保護膜
８，１０８ コンタクト孔
９，１０９ 画素電極
１０ レジスト
１０ａ ソース・ドレイン形成領域用レジスト
１０ｂ チャネル領域形成用レジスト
１１ 遮光領域
１２ 細長い矩形
１３ スリット
１００ 絶縁基板
１０３ ａ−Ｓｉ膜
１０４ ｎ＋ａ−Ｓｉ膜

Claims (16)

  1. 絶縁基板上に順次形成されたゲート電極、ゲート絶縁膜および第１の半導体膜パターンと、前記第１の半導体膜パターン上に両側に分離対向して形成された高濃度不純物を含む第２の半導体膜パターンと、対向する前記第２の半導体膜パターン上にそれぞれ形成されたソース電極およびドレイン電極と、を備えて構成される薄膜トランジスタにおいて、前記ゲート電極の上部に位置しかつ前記ソース電極と前記ドレイン電極の間に位置する前記第１の半導体膜パターンの領域は薄膜トランジスタのチャネル領域を構成し、前記第１の半導体膜パターンは、前記第２の半導体膜パターンの縁部の外側にはみ出した部分を有し、前記チャネル領域を除く第１の半導体膜パターンの前記はみ出した部分の少なくとも一部の表面の粗さは、前記チャネル領域を構成する前記第１の半導体膜パターンの周辺部を除く領域の表面の粗さよりも大きいことを特徴とする薄膜トランジスタ。
  2. 前記チャネル領域を除く前記第１の半導体膜パターンの前記はみ出した部分の少なくとも一部の前記表面の粗さＲｍａｘは、３０ｎｍ以上であることを特徴とする請求項１記載の薄膜トランジスタ。
  3. 前記第１の半導体膜パターンの材料がアモルファスシリコンからなることを特徴とする請求項１または２に記載の薄膜トランジスタ。
  4. 前記第２の半導体膜パターンの材料がｎ＋型アモルファスシリコンであることを特徴とする請求項１〜３のいずれかに記載の薄膜トランジスタ。
  5. 前記ゲート電極、前記ソース電極および前記ドレイン電極の材料はＡｌ，Ｍｏ、Ｃｒ、Ｔａ、Ｔｉ、Ｗから選択された少なくとも一つの元素を含むことを特徴とする請求項１〜４のいずれかに記載の薄膜トランジスタ。
  6. 前記ゲート絶縁膜は、ＳｉＮ膜あるいはＳｉＯ２膜とＳｉＮ膜の積層膜であることを特徴とする請求項１〜５のいずれかに記載の薄膜トランジスタ。
  7. 前記絶縁基板上には、さらに前記ゲート絶縁膜、前記第１の半導体膜パターン、前記第２の半導体膜パターン、前記ソース電極および前記ドレイン電極を覆う保護膜が形成されていることを特徴とする請求項１〜６のいずれかに記載の薄膜トランジスタ。
  8. 前記保護膜上に透明導電膜が形成されており、前記透明導電膜は、前記保護膜に形成された開孔を介して前記ソース電極に電気的に接続されていることを特徴とする請求項１〜７のいずれかに記載の薄膜トランジスタ。
  9. 前記保護膜は、ＳｉＮ膜であることを特徴とする請求項７または８に記載の薄膜トランジスタ。
  10. 前記透明導電膜は、インジウム錫酸化膜であることを特徴とする請求項８または９に記載の薄膜トランジスタ。
  11. 絶縁基板上にゲート電極を形成する工程と、前記ゲート電極を覆うゲート絶縁膜と第１の半導体膜と高濃度不純物を含む第２の半導体膜と金属膜を順次成膜して構成される積層膜を形成する工程と、前記積層膜上に薄膜トランジスタのソース電極とドレイン電極の間のチャネル領域となる領域のレジスト膜の厚さが前記ソース電極および前記ドレイン電極となる領域のレジスト膜の厚さよりも薄いレジスト膜パターンを形成する工程と、前記レジスト膜パターンをマスクとして使用した第１のエッチングにより前記積層膜の前記第１の半導体膜、前記第２の半導体膜および前記金属膜からなる積層膜パターンを形成する工程と、第２のエッチングにより薄膜トランジスタのチャネル領域となる前記第１の半導体膜の領域上の前記薄いレジスト膜を除去する工程と、残った前記レジスト膜パターンをマスクとして使用した第３のエッチングにより前記積層膜パターンの前記金属膜を選択的に除去して前記金属膜をソース電極およびドレイン電極に分離すると同時に前記金属膜の縁部を前記第１の半導体膜の縁部より内側に縮小させる工程と、残った前記レジスト膜パターンをマスクとして使用した異方性エッチングである第４のエッチングにより、前記ソース電極および前記ドレイン電極間に露出した前記第２の半導体膜を除去して前記ソース電極と前記ドレイン電極との間の前記第１の半導体膜を露出させチャネル領域を形成すると同時に前記第２の半導体膜の縁部を前記第１の半導体膜の縁部より内側に縮小させ前記第２の半導体膜の縁部外側に前記第１の半導体膜のはみ出した部分を形成し、前記第１の半導体膜の前記はみ出した部分の一部の表面を粗面化する工程と、前記レジスト膜パターンを除去した後、前記絶縁基板上全面に保護膜を形成する工程と、を含み、前記第１の半導体膜の前記はみ出した部分の一部の表面を粗面化する工程において前記チャネル領域を除く前記第１の半導体膜の前記はみ出した部分の一部の表面は、前記チャネル領域の前記第１の半導体膜の周辺部を除く領域の表面よりも表面粗さが大きくなるように粗面化されることを特徴とする薄膜トランジスタの製造方法。
  12. 絶縁基板上にゲート電極を形成する工程と、前記ゲート電極を覆うゲート絶縁膜と第１の半導体膜と高濃度不純物を含む第２の半導体膜と金属膜を順次成膜して構成される積層膜を形成する工程と、前記積層膜上に薄膜トランジスタのソース電極とドレイン電極の間のチャネル領域となる領域のレジスト膜の厚さが前記ソース電極および前記ドレイン電極となる領域のレジスト膜の厚さよりも薄いレジスト膜パターンを形成する工程と、前記レジスト膜パターンをマスクとして使用した第１のエッチングにより前記積層膜の前記第１の半導体膜、前記第２の半導体膜および前記金属膜からなる積層膜パターンを形成する工程と、第２のエッチングにより薄膜トランジスタのチャネル領域となる前記第１の半導体膜の領域上の前記薄いレジスト膜を除去する工程と、残った前記レジスト膜パターンをマスクとして使用した第３のエッチングにより前記積層膜パターンの前記金属膜を選択的に除去して前記金属膜をソース電極およびドレイン電極に分離すると同時に前記金属膜の縁部を前記第１の半導体膜の縁部より内側に縮小する工程と、前記レジスト膜パターンを除去した後、前記ソース電極および前記ドレイン電極をマスクとして使用した異方性エッチングである第４のエッチングにより前記ソース電極と前記ドレイン電極の間に露出した前記第２の半導体膜を除去して前記ソース電極と前記ドレイン電極の間に前記第１の半導体膜を露出させ前記第１の半導体膜からなるチャネル領域を形成すると同時に、第２の半導体膜の縁部を前記第１の半導体膜の縁部より内側に縮小させ前記第２の半導体膜の縁部外側に前記第１の半導体膜のはみ出した部分を形成し、前記はみ出した部分の一部の表面を粗面化する工程と、前記絶縁基板上全面に保護膜を形成する工程と、を含み、前記第１の半導体膜のはみ出した部分の一部の表面を粗面化する工程において、前記チャネル領域を除く前記第１の半導体膜の前記はみ出した部分の一部の表面は、前記チャネル領域の前記第１の半導体膜の周辺部を除く領域の表面よりも表面粗さが大きくなるように粗面化されることを特徴とする薄膜トランジスタの製造方法。
  13. 前記保護膜を形成する工程の後に、さらに、前記ソース電極に達する開孔を形成する工程と、前記保護膜上に透明導電膜を形成し、前記透明導電膜を前記ソース電極と電気的に接続する工程とを含むことを特徴とする請求項１１または１２記載の薄膜トランジスタの製造方法。
  14. 前記第１の半導体膜パターンのはみ出した部分の少なくとも一部の表面の粗さＲｍａｘは、３０ｎｍ以上であることを特徴とする請求項１１〜１３のいずれかに記載の薄膜トランジスタの製造方法。
  15. 前記第１の半導体膜パターンの材料がアモルファスシリコンであることを特徴とする請求項１１〜１４のいずれかに記載の薄膜トランジスタの製造方法。
  16. 前記第２の半導体膜パターンの材料がｎ＋型アモルファスシリコンであることを特徴とする請求項１１〜１５のいずれかに記載の薄膜トランジスタの製造方法。
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