JP2007311453A - 薄膜トランジスタ及びその製造方法 - Google Patents
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Abstract
【課題】光電流を抑制し、寄生抵抗を下げ、オフ状態でのリーク電流を抑制し、不純物半導体膜の製造条件を緩和することができる逆スタガ構造の薄膜トランジスタ及びその製造方法の提供。
【解決手段】透明絶縁体基板1上に順次ゲート電極2とゲート絶縁膜3とa−Siからなる半導体膜4とn+a−Siからなる不純物半導体膜5とソース電極7a及びドレイン電極7bとを形成し、イオン注入法によりソース電極7aとドレイン電極7bの間の不純物半導体膜5に酸素イオン及び/又は窒素イオンを注入して絶縁化し、不純物半導体膜イオン注入層8を形成する。これにより、ダメージを抑制しつつ半導体膜4を薄く(好ましくは略50nm以上100nm以下の範囲で)形成することができ、また、不純物半導体膜5の膜厚を厚く(好ましくは略10nm以上50nm以下の範囲に)設定しても確実に絶縁化することができる。
【選択図】図3
【解決手段】透明絶縁体基板1上に順次ゲート電極2とゲート絶縁膜3とa−Siからなる半導体膜4とn+a−Siからなる不純物半導体膜5とソース電極7a及びドレイン電極7bとを形成し、イオン注入法によりソース電極7aとドレイン電極7bの間の不純物半導体膜5に酸素イオン及び/又は窒素イオンを注入して絶縁化し、不純物半導体膜イオン注入層8を形成する。これにより、ダメージを抑制しつつ半導体膜4を薄く(好ましくは略50nm以上100nm以下の範囲で)形成することができ、また、不純物半導体膜5の膜厚を厚く(好ましくは略10nm以上50nm以下の範囲に)設定しても確実に絶縁化することができる。
【選択図】図3
Description
本発明は、薄膜トランジスタ及びその製造方法に関し、特に逆スタガ構造の薄膜トランジスタ及びその製造方法に関する。
薄膜トランジスタ(以下、TFT:Thin Film Transistorと表記する。)をスイッチング素子に使用した液晶表示装置は広く普及している。そして、アモルファスシリコン(以下、a−Siと表記する。)を半導体膜に用いたTFTでは、逆スタガ構造が多く採用されている。
逆スタガ構造のバックチャネルエッチ型TFTの製造方法はフォトレジストをマスクとしてソース・ドレイン電極用金属をエッチングしてソース電極およびドレイン電極を分離し、さらにオーミックコンタクトを形成するためのn+a−Siなどの不純物半導体膜をエッチング分離してTFTを形成する。このバックチャネルエッチ型TFTを用いたアクティブマトリックス型液晶表示装置の製造方法について、図9(a)〜(d)及び図10(a)〜(c)を参照して説明する。
まず、図9(a)に示すように、ガラスのような透明絶縁体基板1上に、例えばMo、Cr、Ta、Al上にMoを積層した金属膜、またはこれらを主成分とする合金、MoW、あるいは積層膜などをスパッタ法で200nmから300nm程度成膜し、この金属膜をフォトリソグラフィー技術とエッチング技術によりパターニングし走査信号配線を形成する。この走査信号配線はTFTのゲート電極2を構成する。
次に、図9(b)に示すように、プラズマCVD法によりSiNx膜あるいはSiO2膜とSiNx膜の積層膜からなる厚さ350nmから500nm程度のゲート絶縁膜3と、厚さ100nmから250nm程度のa−Siからなる半導体膜4と、厚さ20nmから50nm程度のP(燐)をドーピングしたn+a−Siからなる高濃度不純物を含む不純物半導体膜5とを成膜し、半導体膜4及び不純物半導体膜5の2層をフォトリソグラフィー技術とエッチング技術によりパターニングし半導体アイランド6を形成する。
次に、図9(c)に示すように、Mo、Cr、Ta、Ti、MoWあるいはMo/Al/Moの積層膜などをスパッタ法で200nmから300nm程度成膜し、フォトリソグラフィー技術とエッチング技術によりTFTのソース電極7a、ドレイン電極7bを形成する。なお、TFTのソース・ドレインは動作電位により変わるが、本発明では画素電極側をソース電極7aと称している。このドレイン電極7bはデータ信号配線を構成する。その後、図9(d)に示すようにソース電極7a、ドレイン電極7bをマスクとして不純物半導体膜5をエッチング除去する(バックチャネルエッチ)。
次に、図10(a)に示すように、プラズマCVD法によりSiNxからなるパッシベーション膜(保護膜)9を300nmから400nm程度成膜し、フォトリソグラフィー技術とエッチング技術によりパッシベーション膜9にコンタクトホール10を開孔する。そして、図10(b)に示すようにスパッタ法によりインジウム錫酸化膜(ITO:Indium Thin Oxide)を40nmから140nm程度成膜し、フォトリソグラフィー技術とエッチング技術によりソース電極7aに接続された画素電極11を形成する。
以上のようにして製造したTFT基板とカラーフィルタ基板とを対向させ、その中に液晶材を封入し液晶パネルを製造する。例えばTN型液晶表示装置は、図10(c)に示すように、画素電極11の上にポリイミドからなる配向膜23が形成され、ラビング処理が行なわれる。一方、カラーフィルタ基板はガラスなどの透明絶縁体基板22上にCrなどで形成されたブラックマトリックス24と、カラーフィルタ25と、アクリルやエポキシ樹脂からなるオーバーコート層26と、ITOからなる共通電極27と、配向膜23から構成されている。そして、TFT基板とカラーフィルタ基板の間には間隔を一定に保つためスペーサ(図示せず)が配置され、液晶材21が封入され、シール材(図示せず)により貼り合わせ封着されている。また、TFT基板の下部とカラーフィルタ基板の上部に偏光板などの光学部材(図示せず)が貼り付けられている。
上記バックチャネルエッチ型TFTに代わる薄膜トランジスタとして、バックチャネルプラズマ処理型TFTの製造方法が文献に示されている。例えば、下記特許文献1には、以下に示すようなバックチャネルプラズマ処理型TFTの製造方法が開示されている。まず、図11(a)〜(d)を参照して、バックチャネルプラズマ処理型TFTの第1の製造方法を説明する。
まず、図11(a)に示すように、透明絶縁体基板1の上に金属等の導電体を成膜し、フォトリソグラフィー技術とエッチング技術によりこの金属膜導電体をパターニングし走査信号配線(ゲート配線)およびゲート電極2を形成する。次に、透明絶縁体基板1と走査信号配線およびゲート電極2の上にゲート絶縁膜3を成膜した後、a−Siからなる半導体膜4とn+a−Siからなる不純物半導体膜5を成膜する。そして、図11(b)に示すように、ソース電極・ドレイン電極用金属膜を成膜し、フォトリソグラフィー技術とエッチング技術によりこのソース電極・ドレイン電極用金属膜をパターニングし、ソース電極7a、ドレイン電極7bを形成する。
次に、図11(c)のように、酸素及び/又は窒素のイオンまたはラジカルを含むプラズマ雰囲気中に曝し、露出したn+a−Siを酸化、窒化または酸窒化してn型不純物を含む酸化シリコン、窒化シリコンまたは酸窒化シリコンなどの絶縁膜に改質し、改質した絶縁膜8bを形成する。次に、図11(d)のように、半導体膜4と不純物半導体膜5をアイランド形状にパターニングして、バックチャネルプラズマ処理型TFTを製造する。
下記特許文献1のバックチャネルプラズマ処理型TFTの第2の製造方法は、アイランド形状のパターニングを先に行なった後、露出したn+a−Siのプラズマ処理による絶縁膜改質を行なう。以下、図12(a)〜(d)を参照して、このTFTの製造方法を説明する。
まず、図12(a)に示すように、透明絶縁体基板1上に走査信号配線およびゲート電極2を形成し、走査信号配線およびゲート電極2の上にゲート絶縁膜3と、a−Siからなる半導体膜4と、n+a−Siからなる不純物半導体膜5を成膜する。次に、図12(b)に示すように、半導体膜4と不純物半導体膜5をパターニングし半導体アイランド6を形成する。続いて、図12(c)に示すように、ソース電極7a、ドレイン電極7bを形成し、図12(d)に示すように、プラズマ処理を行ないソース電極7a、ドレイン電極7bに重ならないn+a−Siを絶縁膜へ改質し、改質した絶縁膜8bを形成し、バックチャネルプラズマ処理型TFTを製造する。
下記特許文献1のバックチャネルプラズマ処理型TFTの第3の製造方法は、改質した絶縁層の除去を行う。この場合、図12(d)に示した前述の第2のバックチャネルプラズマ処理型TFTの製造方法によりソース電極7a、ドレイン電極7bに重ならないn+a−Siを絶縁膜へ改質した後、図13に示すように、バッファードフッ酸によりウエットエッチングして改質した絶縁膜を選択的に除去する。また、下記特許文献1のバックチャネルプラズマ処理型TFTの第1の製造方法において、プラズマ処理により図11(d)に示したソース電極7a、ドレイン電極7bに重ならないn+a−Siを絶縁膜へ改質した後、改質した絶縁膜8bを除去する工程を追加することも可能である。
下記特許文献1のバックチャネルプラズマ処理型TFTの第4の製造方法は、n+a−Siを深さ方向に一部エッチング除去する工程を有し、その後プラズマ処理によりn+a−Siを絶縁膜に改質する。以下、図14(a)〜(c)、図15(a)〜(b)を参照して、このTFTの製造方法を説明する。
まず、図14(a)に示すように、透明絶縁体基板1の上にゲート電極2を形成する。次に、ゲート絶縁膜3と、a−Siからなる半導体膜4と、n+a−Siからなる不純物半導体膜5を成膜する。次に、図14(b)に示すように、ソース・ドレイン電極用金属膜を成膜し、フォトリソグラフィー技術とエッチング技術によりソース・ドレイン電極用金属膜をパターニングしソース電極7a、ドレイン電極7bを形成する。次に、図14(c)に示すように、ドライエッチングまたはウエットエッチングによりソース電極7a、ドレイン電極7bに重ならないn+a−Siを深さ方向に一部エッチング除去する。次に、図15(a)に示すように、さらに、酸素及び/又は窒素プラズマ雰囲気中に曝し、残存し露出したn+a−Siを酸化膜、窒化膜または酸窒化膜などの絶縁膜に改質し、改質した絶縁膜8bを形成する。その後、図15(b)に示すようにa−Siとn+a−Siをアイランド形状にパターニングして、バックチャネルプラズマ処理型TFTを製造する。
また、下記特許文献2には、以下のようなバックチャネルプラズマ処理型TFTの製造方法が開示されている。以下、図16(a)〜(d)を参照して、このTFTの製造方法を説明する。
まず、図16(a)に示すように、ガラスなどの透明絶縁体基板1上にAl,Mo,Cr等金属等の導電体をスパッタ法で100nm〜400nm程度成膜し、フォトリソグラフィー技術とエッチング技術によりこの導電体をパターニングし走査信号配線(ゲート配線)およびゲート電極2を形成する。次に、透明絶縁体基板1と走査信号配線およびゲート電極2の上にゲート絶縁膜3をプラズマCVD法で200nm〜600nm程度成膜した後、a−Siからなる半導体膜4を50nm〜300nm程度、n+a−Siからなる不純物半導体膜5を3nm〜10nm程度成膜し、図16(b)に示すように、フォトリソグラフィー技術とエッチング技術により半導体膜4と不純物半導体膜5をパターニングし半導体アイランド6を形成する。次に、図16(c)に示すように、Al,Mo,Cr等をスパッタ法で100nm〜400nm程度成膜した後、その上にフォトレジスト12を形成し、エッチング技術によりこの金属膜をパターニングしソース電極7a、ドレイン電極7bを形成する。次に、図16(d)に示すように、フォトレジスト12は剥離せず、酸素イオンまたは酸素ラジカルが存在するプラズマ中に曝し、2〜5分の酸素プラズマ処理を施し、ソース電極7a、ドレイン電極7bと重ならないn+a−Siを改質し、改質した絶縁膜8bを設ける。その後、フォトレジスト12を剥離し、バックチャネルプラズマ処理型TFTを製造する。
また、下記特許文献3には、クロムのソース電極とドレイン電極をマスクにn+a−Siを陽極酸化あるいはプラズマ酸化により酸化シリコンを形成し電気的に絶縁する製造方法が開示されている。そして、下記非特許文献1に厚さ7nmのn+a−Siを酸素プラズマ処理したバックチャネルプラズマ処理型TFTとその特性について報告されている。
一般に、TFT基板の透明絶縁基板側から光を照射した時、ゲート電極で遮光されずドレイン電極付近の半導体膜4へ達した光によりTFTのオフ電流(リーク電流)が増加する。これは、光により半導体膜中で電子・ホール対が発生し、電界に沿って電子・ホールが流れるため光電流となることによる。このTFTのオフ電流は光電流により増加し、半導体膜の膜厚が薄いほど光電流が減少することが知られている。
ここで、バックチャネルエッチ型TFTでは、バックチャネルエッチにより不純物半導体膜を除去する際のエッチングの制御が難しいため半導体膜の一部もエッチングする必要があり、エッチングばらつきを考慮すると、半導体膜を薄くすることが困難であり、また、バックチャネルエッチによりダメージを受け半導体膜に欠陥準位が形成されるため、良好なオン特性を得るために半導体膜を厚くしなければならず、これらにより、光電流によるオフ電流を抑制することが難しいという問題があった。また、膜厚が厚いため半導体膜による寄生抵抗を下げることが難しいという問題もあった。そのため、上記光電流や寄生抵抗が原因で液晶表示装置の画質の劣化を招く場合があった。
上記問題に対して、バックチャネルプラズマ処理型TFTでは、バックチャネルエッチ型TFTに比べて半導体膜へのダメージを抑制でき、半導体膜の膜厚を薄くすることができる。
しかしながら、逆スタガ構造TFTにおいて、不純物半導体膜がばらつきで薄くなるとソース電極及びドレイン電極の金属と不純物半導体膜とで構成するオーミックコンタクトの抵抗が高くなり、この問題を解決するため不純物半導体膜の膜厚を厚くすると、バックチャネルプラズマ処理型TFTの場合、プラズマ処理による絶縁化が不足し、ソース電極とドレイン電極の間の不純物半導体膜による電気伝導が残存し、TFTのオフ状態でリーク電流が発生する。これを防ぐためにはプラズマ処理の時間を長くする必要があるが、プラズマ処理を製造に適切な時間で行なうためには、不純物半導体膜の膜厚ばらつきを厳しく制御する必要が生じる。
本発明は、上記問題点に鑑みてなされたものであって、その第1の目的は、光電流を抑制し、寄生抵抗を下げることができる逆スタガ構造の薄膜トランジスタ及びその製造方法を提供することにある。
また、本発明の第2の目的は、オフ状態でのリーク電流を抑制し、不純物半導体膜の膜厚ばらつきに対する製造条件を緩和することができる逆スタガ構造の薄膜トランジスタ及びその製造方法を提供することにある。
上記目的を達成するため、本発明は、絶縁体基板上に順次形成されたゲート電極、ゲート絶縁膜及び半導体膜と、前記半導体膜上に形成され電気的に分離された不純物半導体膜と、前記電気的に分離された不純物半導体膜の各々に接続されるソース電極及びドレイン電極と、を少なくとも備える薄膜トランジスタにおいて、前記半導体膜上の前記ソース電極と前記ドレイン電極との間の電気的に分離された領域が、イオン注入法によって前記不純物半導体膜に酸素イオン及び窒素イオンの少なくとも一方が注入されたイオン注入層により絶縁化されているものである。
本発明においては、前記半導体膜の膜厚が略50nm以上100nm以下であり、前記不純物半導体膜の膜厚が略10nm以上50nm以下であることが好ましく、前記半導体膜がアモルファスシリコンであり、前記不純物半導体膜がn+型アモルファスシリコンであることが好ましい。あるいは、前記半導体膜が多結晶シリコンまたは微結晶シリコンであり、前記不純物半導体膜がn+型多結晶シリコンまたはn+型微結晶シリコンであることが好ましい。あるいは、前記不純物半導体膜がp+型多結晶シリコンまたはp+型微結晶シリコンであることが好ましい。
また、本発明の薄膜トランジスタの製造方法は、絶縁体基板上にゲート電極を形成する工程と、ゲート絶縁膜、半導体膜及び不純物半導体膜を順次成膜する工程と、前記半導体膜及び前記不純物半導体膜をパターニングして半導体アイランドを形成する工程と、前記不純物半導体膜に接続されるソース電極及びドレイン電極を形成する工程と、イオン注入法により、前記ソース電極及び前記ドレイン電極をマスクとして、露出した前記不純物半導体膜に酸素イオン及び窒素イオンの少なくとも一方を注入して絶縁化する絶縁化工程と、をこの順に少なくとも有するものである。
また、本発明の薄膜トランジスタの製造方法は、絶縁体基板上にゲート電極を形成する工程と、ゲート絶縁膜、半導体膜及び不純物半導体膜を順次成膜する工程と、前記不純物半導体膜に接続されるソース電極及びドレイン電極を形成する工程と、前記半導体膜及び前記不純物半導体膜をパターニングする工程と、イオン注入法により、前記ソース電極及び前記ドレイン電極をマスクとして、露出した前記不純物半導体膜に酸素イオン及び窒素イオンの少なくとも一方を注入して絶縁化する絶縁化工程と、をこの順に少なくとも有するものである。
また、本発明の薄膜トランジスタの製造方法は、絶縁体基板上にゲート電極を形成する工程と、ゲート絶縁膜、半導体膜及び不純物半導体膜を順次成膜する工程と、前記不純物半導体膜に接続されるソース電極及びドレイン電極を形成する工程と、イオン注入法により、前記ソース電極及び前記ドレイン電極をマスクとして、露出した前記不純物半導体膜に酸素イオン及び窒素イオンの少なくとも一方を注入して絶縁化する絶縁化工程と、前記半導体膜及び前記不純物半導体膜をパターニングする工程と、をこの順に少なくとも有するものである。
また、本発明の薄膜トランジスタの製造方法は、絶縁体基板上にゲート電極を形成する工程と、ゲート絶縁膜、半導体膜及び不純物半導体膜を順次成膜する工程と、前記半導体膜及び前記不純物半導体膜をパターニングして半導体アイランドを形成する工程と、金属膜を成膜した後、ソース電極及びドレイン電極を形成するためのフォトレジストを形成し、前記フォトレジストをマスクとして前記金属膜をエッチングして、前記不純物半導体膜に接続される前記ソース電極及び前記ドレイン電極を形成する工程と、イオン注入法により、前記フォトレジストをマスクとして、露出した前記不純物半導体膜に酸素イオン及び窒素イオンの少なくとも一方を注入して絶縁化する絶縁化工程と、前記フォトレジストを除去する工程と、をこの順に少なくとも有するものである。
また、本発明の薄膜トランジスタの製造方法は、絶縁体基板上にゲート電極を形成する工程と、ゲート絶縁膜、半導体膜及び不純物半導体膜を順次成膜する工程と、金属膜を成膜した後、ソース電極及びドレイン電極を形成するためのフォトレジストを形成し、前記フォトレジストをマスクとして前記金属膜をエッチングして、前記不純物半導体膜に接続される前記ソース電極及び前記ドレイン電極を形成する工程と、イオン注入法により、前記フォトレジストをマスクとして、露出した前記不純物半導体膜に酸素イオン及び窒素イオンの少なくとも一方を注入して絶縁化する絶縁化工程と、前記フォトレジストを除去する工程と、前記半導体膜及び前記不純物半導体膜をパターニングする工程と、をこの順に少なくとも有するものである。
本発明においては、前記絶縁化工程の後に、絶縁化された前記不純物半導体膜の表層を除去する除去工程を有する構成、更に、前記除去工程の後に、表層を除去した前記不純物半導体膜に酸素イオン及び窒素イオンの少なくとも一方を注入して、再度、絶縁化する工程を有する構成とすることができ、また、前記絶縁化工程と前記除去工程とを複数回行う構成とすることもできる。
このように、本発明のTFTでは、半導体層上のソース電極とドレイン電極と間に位置する不純物半導体膜にイオン注入法によって酸素イオン及び窒素イオンの少なくとも一方を添加して絶縁化することにより、ダメージを抑制しつつ半導体膜を薄く形成することができるため、TFTの光電流を抑制すると共に寄生抵抗を下げることが可能になり、これにより液晶表示装置の画質が劣化するという問題を改善することができる。
また、イオン注入法を用いることにより不純物半導体膜を確実に絶縁化することができ、また、膜厚ばらつきに対応してイオン注入量を制御することができるため、絶縁化不足で不純物半導体膜が残存しTFTのオフ状態でリーク電流が発生するという問題を防止することができ、また、不純物半導体膜の膜厚ばらつきに対する製造条件を緩和することができる。
本発明の薄膜トランジスタ及びその製造方法によれば、下記記載の効果を奏する。
本発明の第1の効果は、TFTの光電流を抑制すると共に寄生抵抗を下げることができるということである。その理由は、半導体層上のソース電極とドレイン電極と間に位置する不純物半導体膜にイオン注入法によって酸素イオン及び/又は窒素イオンを添加して絶縁化することにより、ダメージを抑制しつつ半導体膜を薄く(好ましくは略50nm以上100nm以下の範囲で)形成することができるからである。
また、本発明の第2の効果は、TFTのオフ状態でのリーク電流を抑制すると共に不純物半導体膜の膜厚ばらつきに対する製造条件を緩和することができるということである。その理由は、イオン注入法を用いることにより、オーミックコンタクトの抵抗が高くならないように不純物半導体膜の膜厚を厚く(好ましくは略10nm以上50nm以下の範囲に)設定しても不純物半導体膜を十分に絶縁化することができ、また、イオン注入法では膜厚ばらつきに対応してイオン注入エネルギー・ドーズ量を制御することができるからである。
次に、本発明の一実施の形態に係る薄膜トランジスタについて、図1及び図2を参照して説明する。図1は、本発明の一実施の形態に係るTFT基板の構成を示す平面図である。また、図2(a)は図1のA−A線のTFT断面図であり、図2(b)は図1のB−B線のストレージキャパシタ断面図であり、図2(c)は図1のC−C線の走査信号配線(ゲート配線)電極パッド断面図であり、図2(d)は図1のD−D線のデータ信号配線電極(ドレイン電極)パッド断面図である。
図2(a)を参照すると、本発明のTFTは、ガラスやプラスチック等の透明絶縁体基板1上に順次形成されたゲート電極2と、ゲート絶縁膜3と、半導体膜4とを備えている。そして、半導体膜4上に電気的に分離形成された高濃度不純物を含む不純物半導体膜5と、不純物半導体膜5上にそれぞれ形成されたソース電極7aおよびドレイン電極7bとを備えている。そして、半導体膜4上のソース電極7aとドレイン電極7bの間には、イオン注入法によって不純物半導体膜に酸素イオン及び/又は窒素イオンが添加されて絶縁化され、電気的に分離された部分、即ち不純物半導体膜イオン注入層8が形成されている。
さらに、本発明のTFTは、ソース電極7aおよびドレイン電極7bを覆うパッシベーション膜9と、パッシベーション膜9上に形成され、パッシベーション膜9に開孔されたコンタクトホール10を介してソース電極7aに電気的に接続された画素電極11を備えている。
ゲート電極2の材料には、例えばMo、Cr、Ta、Ti、MoW等の金属膜や、AlとMoの積層膜などが使用され、スパッタ法などにより200〜300nm程度の厚さで成膜される。
ゲート絶縁膜3の材料には、例えばSiNx膜あるいはSiO2膜とSiNx膜の積層膜などが使用され、プラズマCVD法などにより350〜500nm程度の厚さで成膜される。
ソース電極7aおよびドレイン電極7bの材料には、例えばMo、Cr、Ta、Ti、MoW等の金属膜や、AlとMoの積層膜などが使用され、スパッタ法などにより200〜300nm程度の厚さで成膜される。
半導体膜4の材料にはa−Siなどが使用され、不純物半導体膜5の材料にはPをドーピングしたn+a−Siなどが使用され、プラズマCVD法などにより成膜される。この半導体膜4の膜厚は、光電流や寄生抵抗を低減するためには薄い方がよいが薄すぎると膜厚のばらつきによるTFT特性への影響が大きくなることから適切な範囲が存在し、略50〜100nmの範囲が好ましい。また、不純物半導体膜5の膜厚は、オーミックコンタクトを得るためには概略7nm以上の膜厚が必要であるが、厚すぎると均一に絶縁化することが難しくなることから適切な範囲が存在し、略10〜50nmの範囲が好ましい。なお、半導体膜4として多結晶シリコンまたは微結晶シリコンを使用してもよく、不純物半導体膜5としてn+型多結晶シリコンまたはn+型微結晶シリコンを使用してもよい。あるいは、不純物半導体膜5としてp+型多結晶シリコンまたはp+型微結晶シリコンを使用してもよい。
パッシベーション膜9の材料には、SiNx等の絶縁膜が使用され、プラズマCVD法などにより300〜400nm程度の厚さで成膜される。SiNxに換えて有機膜を使用することも可能である。また、画素電極11の材料には、インジウム錫酸化膜(ITO膜)が使用され、スパッタ法などにより40〜140nm程度の厚さで成膜される。
図2(c)の走査線信号配線電極パッド11a及び図2(d)のデータ信号配線電極パッド11bは画素電極11と同じインジウム錫酸化膜(ITO膜)を使用したが、開孔されたコンタクトホールのみでも使用可能である。
このように、ソース電極7aとドレイン電極7bの間に位置する不純物半導体膜5に酸素イオン及び/又は窒素イオンを添加して絶縁化して不純物半導体イオン注入層8とすることにより、ダメージを抑制しつつ半導体膜4を薄く形成できるため、TFTの光電流を抑制すると共に寄生抵抗を低減することができる。また、オーミックコンタクトの抵抗が高くならないように不純物半導体膜5の膜厚を設定し、膜厚ばらつきに対応してイオン注入エネルギー・ドーズ量を制御することができるため、絶縁化不足で不純物半導体膜5が残存しTFTのオフ状態でリーク電流が発生するという問題を防止すると共に不純物半導体膜5の膜厚ばらつきに対する製造条件を緩和することができる。
以下、実施例によって、本発明のTFTの製造方法を説明する。
まず、本発明の第1の実施例に係る薄膜トランジスタ(図2(a)の断面図)の製造方法について、図3(a)〜(e)の工程断面図を参照して説明する。
まず、図3(a)に示すように、ガラスやプラスチックのような透明絶縁体基板1上に、例えばMo、Cr、Ta、Al上にMoを積層した金属膜、またはこれらを主成分とする合金、MoW、あるいは積層膜などをスパッタ法などにより200nmから300nm程度の厚さで成膜し、フォトリソグラフィー技術とエッチング技術によりパターニングしてゲート電極2を形成する。
次に、図3(b)に示すように、プラズマCVD法などによりSiNx膜あるいはSiO2膜とSiNx膜の積層膜などからなる厚さ350nmから500nm程度のゲート絶縁膜3を成膜した後、a−Siなどからなる半導体膜4と、Pをドーピングしたn+a−Siなどからなる不純物半導体膜5を成膜する。その際、従来のバックチャネルエッチ型TFTでは半導体膜4を薄くすることは困難であり、また、従来のバックチャネルプラズマ処理型TFTでは不純物半導体膜5を厚くすることが困難であったが、本実施例ではイオン注入によって不純物半導体膜5を絶縁化する手法を用いるため、半導体膜4の厚さを光電流及び寄生抵抗を低減可能な50〜100nm程度にすることができ、また、不純物半導体膜5の厚さをオフ状態でのリーク電流を抑制可能な10〜50nm程度にすることができる。その後、フォトリソグラフィー技術とエッチング技術により半導体膜4と不純物半導体膜5をパターニングして半導体アイランド6を形成する。
次に、図3(c)に示すように、Mo、Cr、Ta、Ti、MoWあるいはMo/Al/Moの積層膜などをスパッタ法などで200nmから300nm程度の厚さで成膜し、ソース・ドレイン用金属膜を形成する。その後、フォトリソグラフィー技術とエッチング技術によりソース電極7a及びドレイン電極7bを形成する。
ここで、従来のバックチャネルプラズマ処理型TFTではプラズマ処理を用いるため膜厚が厚くなると不純物半導体膜5を確実に絶縁化することが難しいという問題があったが、本実施例ではイオン注入法を用いるため不純物半導体膜5を確実に絶縁化することができる。具体的には、図3(d)に示すように、例えば酸素イオンを注入エネルギー50keV、ドーズ量5E15cm−2で注入して不純物半導体膜イオン注入層8を形成する。なお、注入エネルギーやドーズ量は不純物半導体膜5の膜厚や絶縁化の程度に応じて適宜変更可能であり、酸素イオンに換えて又は酸素イオンと共に窒素イオンを注入してもよい。また、酸素イオン及び/又は窒素イオンはエネルギーを変えて複数回注入することも可能である。
次に、プラズマCVD法などによりSiNxなどからなるパッシベーション膜9を300nmから400nm程度の厚さで成膜した後、アニールを行い、フォトリソグラフィー技術とエッチング技術によりパッシベーション膜9にコンタクトホール10を開孔する。そして、図3(e)に示すように、スパッタ法によりITO膜を40nmから140nm程度の厚さで成膜し、フォトリソグラフィー技術とエッチング技術によりソース電極7aに接続された画素電極11を形成し、TFTを製造する。
なお、本実施例ではアニールをパッシベーション膜9の成膜後に行ったが、イオン注入直後に行なうことも可能である。
このように、イオン注入法を用いて不純物半導体膜5を絶縁化することにより、従来のバックチャネルエッチ型TFTの製造方法やバックチャネルプラズマ処理型TFTの製造方法で生じていた問題を回避することができる。
次に、本発明の第2の実施例に係る薄膜トランジスタの製造方法について、図4を参照して説明する。図4(a)は、本発明の第2の実施例のTFTの構成を示す平面図であり、図4(b)、(c)は図4(a)のX−X線のTFT工程断面図である。
前記した第1の実施例では、半導体膜4と不純物半導体膜5を成膜した後、半導体膜4と不純物半導体膜5をパターニングして半導体アイランド6を形成したが、本実施例では半導体アイランドを形成せずに、ソース電極7a、ドレイン電極7bを形成した後、半導体膜4と不純物半導体膜5をパターニングする。
その後、図4(b)に示すように、第1の実施例と同様に、酸素イオン及び/又は窒素イオンの注入を行ない、不純物半導体膜5を絶縁化して不純物半導体膜イオン注入層8を形成する。次に、図4(c)に示すように、パッシベーション膜9を成膜し、アニールを行い、コンタクトホール10を開孔し、画素電極11を形成してTFTを製造する。
このように、第2の実施例でもイオン注入法を用いて不純物半導体膜5を絶縁化することにより、従来の方法で生じていた問題を回避することができる。
次に、本発明の第3の実施例に係る薄膜トランジスタの製造方法について、図5を参照して説明する。図5(a)、(b)は、本発明の第3の実施例のTFTの工程断面図である。
前記した第2の実施例では、半導体膜4と不純物半導体膜5をパターニングした後、酸素イオン及び/又は窒素イオンの注入を行なったが、本実施例では、図5(a)に示すように、ソース電極7a、ドレイン電極7bを形成した後、酸素イオン及び/又は窒素イオンの注入を行なう。その後、図5(b)に示すように、半導体膜4と不純物半導体膜5をパターニングし、第1及び第2の実施例と同様にパッシベーション膜9を成膜し、アニールを行い、コンタクトホール10を開孔し、画素電極11を形成してTFTを製造する。
このように、第3の実施例でもイオン注入法を用いて不純物半導体膜5を絶縁化することにより、従来の方法で生じていた問題を回避することができる。
次に、本発明の第4の実施例に係る薄膜トランジスタの製造方法について、図6を参照して説明する。図6(a)、(b)は、本発明の第4の実施例のTFTの工程断面図である。
まず、第1の実施例と同様に、透明絶縁体基板1上にゲート電極2を形成し、ゲート絶縁膜3とa−Siからなる半導体膜4とn+a−Siからなる不純物半導体膜5を成膜し、フォトリソグラフィー技術とエッチング技術により半導体膜4と不純物半導体膜5をパターニングして、半導体アイランド6を形成する。
次に、図6(a)に示すように、ソース・ドレイン用金属膜7を成膜し、フォトリソグラフィー技術によりフォトレジストの塗布・パターニングを行ない、フォトレジスト12を形成する。その後、図6(b)に示すように、エッチング技術により、ソース電極7a、ドレイン電極7bをエッチング形成し、続いてフォトレジスト12をマスクにして酸素イオン及び/又は窒素イオンの注入を行ない、不純物半導体膜イオン注入層8を形成する。図示しないが、続いて、フォトレジスト12を除去し、第1の実施例と同様にパッシベーション膜を成膜し、コンタクトホールを開孔し、画素電極を形成してTFTを製造する。
なお、図6では第1の実施例の図3(d)でソース電極7a、ドレイン電極7b上にフォトレジスト12を残存させた状態で酸素イオン及び/又は窒素イオンの注入を行なったが、本実施例の方法を第3の実施例(図5(a))に適用することが可能である。
このように、フォトレジスト12をマスクとしてイオン注入して不純物半導体膜5を絶縁化することによっても、従来の方法で生じていた問題を回避することができる。
次に、本発明の第5の実施例に係る薄膜トランジスタの製造方法について、図7を参照して説明する。図7(a)〜(c)は、本発明の第5の実施例のTFTの工程断面図であり、図7(d)はストレージキャパシタ断面図である。
まず、第1の実施例の図3(d)と同様に、ソース電極7a、ドレイン電極7bを形成後、酸素イオン及び/又は窒素イオンを注入して不純物半導体膜イオン注入層8を形成する(図7(a)参照)。次に、アニールを行った後、図7(b)に示すように、不純物半導体膜イオン注入層8とゲート絶縁膜イオン注入層3aの表層をフッ酸によりエッチング除去する。その後、第1の実施例と同様に、パッシベーション膜9を成膜し、コンタクトホール10を開孔し、画素電極11を形成してTFTを製造する(図7(c)参照)。
図7(d)はストレージキャパシタ断面図であり、本発明の実施の形態のストレージキャパシタ断面図の図2(b)と比較すると、本実施例の製造方法では、エッチングによってゲート絶縁膜イオン注入層3aが薄くなるため、画素電極11と走査信号配線(ゲート配線)2aとゲート絶縁膜3で構成されるキャパシタの容量を形成するための画素電極11と走査信号配線2aとの重なり面積を小さくすることができる。
なお、上記説明では、第1の実施例に対して不純物半導体膜イオン注入層8とゲート絶縁膜イオン注入層3aの表層を除去する工程を適用したが、第2乃至第4の実施例に対しても同様に適用することができる。
次に、本発明の第6の実施例に係る薄膜トランジスタの製造方法について、図8を参照して説明する。図8(a)〜(d)は、本発明の第6の実施例のTFTの工程断面図である。
まず、第1の実施例の図3(d)と同様に、ソース電極7a、ドレイン電極7bを形成後、酸素イオン及び/又は窒素イオンを注入して不純物半導体膜イオン注入層8を形成する(図8(a)参照)。例えば、酸素イオンを注入エネルギー30keV,ドーズ量2E15cm−2で注入し1回目のイオン注入を行う。
次にアニールを行った後、図8(b)に示すように、不純物半導体膜イオン注入層8とゲート絶縁膜イオン注入層3aの表層をフッ酸によりエッチング除去する。その後、図8(c)に示すように、2回目の酸素イオン及び/又は窒素イオンを注入して不純物半導体膜イオン注入層8aを形成する。例えば、酸素イオンを注入エネルギー30keV,ドーズ量2E15cm−2で注入し2回目のイオン注入を行う。なお、イオン注入の注入エネルギーやドーズ量は1回目と2回目とで変えることも可能である。以後、第1の実施例と同様に、パッシベーション膜9を成膜し、アニールを行い、コンタクトホール10を開孔し、画素電極11を形成する(図8(d)参照)。
この第6の実施例では、イオン注入を複数回に分けて行うため、第1の実施例に比べてイオン注入の注入エネルギーを低くすることができ、イオン注入による半導体膜4の損傷を抑えることができるため、TFTのオン特性の劣化を抑制することができる。
また、ソース電極7aとドレイン電極7b間に位置する不純物半導体膜5に酸素イオン及び/又は窒素イオンを注入して不純物半導体膜イオン注入層8を形成する絶縁化工程、不純物半導体膜イオン注入層8を除去する不純物半導体膜表面の除去工程を複数回繰り返すことにより、イオン注入のエネルギーをより低くすることができ、TFTのオン特性の劣化を更に抑制することができる。また、上記説明では、第1の実施例に対して絶縁化工程を複数回行う場合を示したが、第2乃至第5の実施例に対しても同様に適用することができる。
なお、上記各実施例ではイオン注入法を用いて不純物半導体膜5に酸素イオン及び/又は窒素イオンを注入したが、本発明は上記実施例に限定されるものではなく、イオン注入法で注入可能であり、かつ、不純物半導体膜5を絶縁化可能な任意の元素を用いることができる。
本発明は、TFTがマトリクス状に配列されたTFT基板、及びTFT基板と対向基板との間に液晶材を挟持した液晶表示装置に適用することができる。
1 透明絶縁体基板
2 ゲート電極
2a 走査線信号配線(ゲート配線)
3 ゲート絶縁膜
3a ゲート絶縁膜イオン注入層
4 半導体膜
5 不純物半導体膜
6 半導体アイランド
7 ソース・ドレイン用金属膜
7a ソース電極
7b ドレイン電極
7c データ信号配線電極
8,8a 不純物半導体膜イオン注入層
8b 改質した絶縁膜
9 パッシベーション膜
10 コンタクトホール
11 画素電極
11a 走査線信号配線電極パッド
11b データ信号配線電極パッド
12 フォトレジスト
21 液晶材
22 透明絶縁体基板
23 配向膜
24 ブラックマトリックス
25 カラーフィルタ
26 オーバーコート層
27 共通電極
2 ゲート電極
2a 走査線信号配線(ゲート配線)
3 ゲート絶縁膜
3a ゲート絶縁膜イオン注入層
4 半導体膜
5 不純物半導体膜
6 半導体アイランド
7 ソース・ドレイン用金属膜
7a ソース電極
7b ドレイン電極
7c データ信号配線電極
8,8a 不純物半導体膜イオン注入層
8b 改質した絶縁膜
9 パッシベーション膜
10 コンタクトホール
11 画素電極
11a 走査線信号配線電極パッド
11b データ信号配線電極パッド
12 フォトレジスト
21 液晶材
22 透明絶縁体基板
23 配向膜
24 ブラックマトリックス
25 カラーフィルタ
26 オーバーコート層
27 共通電極
Claims (15)
- 絶縁体基板上に順次形成されたゲート電極、ゲート絶縁膜及び半導体膜と、前記半導体膜上に形成され電気的に分離された不純物半導体膜と、前記電気的に分離された不純物半導体膜の各々に接続されるソース電極及びドレイン電極と、を少なくとも備える薄膜トランジスタにおいて、
前記半導体膜上の前記ソース電極と前記ドレイン電極との間の電気的に分離された領域が、イオン注入法によって前記不純物半導体膜に酸素イオン及び窒素イオンの少なくとも一方が注入されたイオン注入層により絶縁化されていることを特徴とする薄膜トランジスタ。 - 前記半導体膜の膜厚が略50nm以上100nm以下であることを特徴とする請求項1記載の薄膜トランジスタ。
- 前記不純物半導体膜の膜厚が略10nm以上50nm以下であることを特徴とする請求項1又は2に記載の薄膜トランジスタ。
- 前記半導体膜がアモルファスシリコンであり、前記不純物半導体膜がn+型アモルファスシリコンであることを特徴とする請求項1乃至3のいずれか一に記載の薄膜トランジスタ。
- 絶縁体基板上にゲート電極を形成する工程と、
ゲート絶縁膜、半導体膜及び不純物半導体膜を順次成膜する工程と、
前記半導体膜及び前記不純物半導体膜をパターニングして半導体アイランドを形成する工程と、
前記不純物半導体膜に接続されるソース電極及びドレイン電極を形成する工程と、
イオン注入法により、前記ソース電極及び前記ドレイン電極をマスクとして、露出した前記不純物半導体膜に酸素イオン及び窒素イオンの少なくとも一方を注入して絶縁化する絶縁化工程と、をこの順に少なくとも有することを特徴とする薄膜トランジスタの製造方法。 - 絶縁体基板上にゲート電極を形成する工程と、
ゲート絶縁膜、半導体膜及び不純物半導体膜を順次成膜する工程と、
前記不純物半導体膜に接続されるソース電極及びドレイン電極を形成する工程と、
前記半導体膜及び前記不純物半導体膜をパターニングする工程と、
イオン注入法により、前記ソース電極及び前記ドレイン電極をマスクとして、露出した前記不純物半導体膜に酸素イオン及び窒素イオンの少なくとも一方を注入して絶縁化する絶縁化工程と、をこの順に少なくとも有することを特徴とする薄膜トランジスタの製造方法。 - 絶縁体基板上にゲート電極を形成する工程と、
ゲート絶縁膜、半導体膜及び不純物半導体膜を順次成膜する工程と、
前記不純物半導体膜に接続されるソース電極及びドレイン電極を形成する工程と、
イオン注入法により、前記ソース電極及び前記ドレイン電極をマスクとして、露出した前記不純物半導体膜に酸素イオン及び窒素イオンの少なくとも一方を注入して絶縁化する絶縁化工程と、
前記半導体膜及び前記不純物半導体膜をパターニングする工程と、をこの順に少なくとも有することを特徴とする薄膜トランジスタの製造方法。 - 絶縁体基板上にゲート電極を形成する工程と、
ゲート絶縁膜、半導体膜及び不純物半導体膜を順次成膜する工程と、
前記半導体膜及び前記不純物半導体膜をパターニングして半導体アイランドを形成する工程と、
金属膜を成膜した後、ソース電極及びドレイン電極を形成するためのフォトレジストを形成し、前記フォトレジストをマスクとして前記金属膜をエッチングして、前記不純物半導体膜に接続される前記ソース電極及び前記ドレイン電極を形成する工程と、
イオン注入法により、前記フォトレジストをマスクとして、露出した前記不純物半導体膜に酸素イオン及び窒素イオンの少なくとも一方を注入して絶縁化する絶縁化工程と、
前記フォトレジストを除去する工程と、をこの順に少なくとも有することを特徴とする薄膜トランジスタの製造方法。 - 絶縁体基板上にゲート電極を形成する工程と、
ゲート絶縁膜、半導体膜及び不純物半導体膜を順次成膜する工程と、
金属膜を成膜した後、ソース電極及びドレイン電極を形成するためのフォトレジストを形成し、前記フォトレジストをマスクとして前記金属膜をエッチングして、前記不純物半導体膜に接続される前記ソース電極及び前記ドレイン電極を形成する工程と、
イオン注入法により、前記フォトレジストをマスクとして、露出した前記不純物半導体膜に酸素イオン及び窒素イオンの少なくとも一方を注入して絶縁化する絶縁化工程と、
前記フォトレジストを除去する工程と、
前記半導体膜及び前記不純物半導体膜をパターニングする工程と、をこの順に少なくとも有することを特徴とする薄膜トランジスタの製造方法。 - 前記絶縁化工程の後に、絶縁化された前記不純物半導体膜の表層を除去する除去工程を有することを特徴とする請求項5乃至9のいずれか一に記載の薄膜トランジスタの製造方法。
- 前記除去工程の後に、表層を除去した前記不純物半導体膜に酸素イオン及び窒素イオンの少なくとも一方を注入して、再度、絶縁化する工程を有することを特徴とする請求項10記載の薄膜トランジスタの製造方法。
- 前記絶縁化工程と前記除去工程とを複数回行うことを特徴とする請求項10記載の薄膜トランジスタの製造方法。
- 前記半導体膜を、略50nm以上100nm以下の膜厚で成膜することを特徴とする請求項5乃至12のいずれか一に記載の薄膜トランジスタの製造方法。
- 前記不純物半導体膜を、略10nm以上50nm以下の膜厚で成膜することを特徴とする請求項5乃至13のいずれか一に記載の薄膜トランジスタの製造方法。
- 前記半導体膜がアモルファスシリコンであり、前記不純物半導体膜がn+型アモルファスシリコンであることを特徴とする請求項5乃至14のいずれか一に記載の薄膜トランジスタの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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---|---|
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- 2006-05-17 JP JP2006137354A patent/JP2007311453A/ja not_active Withdrawn
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---|---|---|---|
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