TWI401802B - 薄膜電晶體板及其製造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims description 40
- 239000010409 thin film Substances 0.000 title claims description 16
- 239000010410 layer Substances 0.000 claims description 414
- 239000004065 semiconductor Substances 0.000 claims description 82
- 239000011229 interlayer Substances 0.000 claims description 51
- 239000012535 impurity Substances 0.000 claims description 41
- 229920002120 photoresistant polymer Polymers 0.000 claims description 33
- 229910052751 metal Inorganic materials 0.000 claims description 32
- 239000002184 metal Substances 0.000 claims description 32
- 238000005468 ion implantation Methods 0.000 claims description 29
- 150000002500 ions Chemical class 0.000 claims description 28
- 238000000034 method Methods 0.000 claims description 24
- 239000000758 substrate Substances 0.000 claims description 24
- 238000000059 patterning Methods 0.000 claims description 22
- 229910052732 germanium Inorganic materials 0.000 claims description 19
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 19
- 238000005530 etching Methods 0.000 claims description 12
- 239000007943 implant Substances 0.000 claims description 8
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 claims description 8
- 230000007423 decrease Effects 0.000 claims description 3
- 230000008569 process Effects 0.000 claims description 3
- 229910000449 hafnium oxide Inorganic materials 0.000 claims description 2
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 claims description 2
- 229910000420 cerium oxide Inorganic materials 0.000 claims 1
- 238000005229 chemical vapour deposition Methods 0.000 claims 1
- BMMGVYCKOGBVEV-UHFFFAOYSA-N oxo(oxoceriooxy)cerium Chemical compound [Ce]=O.O=[Ce]=O BMMGVYCKOGBVEV-UHFFFAOYSA-N 0.000 claims 1
- 238000003860 storage Methods 0.000 description 44
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 15
- 229920005591 polysilicon Polymers 0.000 description 15
- 230000004888 barrier function Effects 0.000 description 12
- 238000009413 insulation Methods 0.000 description 9
- 239000000463 material Substances 0.000 description 7
- 239000003990 capacitor Substances 0.000 description 6
- 239000002245 particle Substances 0.000 description 5
- 238000000206 photolithography Methods 0.000 description 5
- 230000015556 catabolic process Effects 0.000 description 4
- 238000010884 ion-beam technique Methods 0.000 description 4
- 239000004973 liquid crystal related substance Substances 0.000 description 4
- SIWVEOZUMHYXCS-UHFFFAOYSA-N oxo(oxoyttriooxy)yttrium Chemical compound O=[Y]O[Y]=O SIWVEOZUMHYXCS-UHFFFAOYSA-N 0.000 description 4
- 229910000838 Al alloy Inorganic materials 0.000 description 3
- 229910001182 Mo alloy Inorganic materials 0.000 description 3
- 239000011651 chromium Substances 0.000 description 3
- 238000006731 degradation reaction Methods 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 239000011810 insulating material Substances 0.000 description 3
- 239000011159 matrix material Substances 0.000 description 3
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- 230000000593 degrading effect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000010408 film Substances 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 239000001307 helium Substances 0.000 description 2
- 229910052734 helium Inorganic materials 0.000 description 2
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 2
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 2
- 229910001925 ruthenium oxide Inorganic materials 0.000 description 2
- WOCIAKWEIIZHES-UHFFFAOYSA-N ruthenium(iv) oxide Chemical compound O=[Ru]=O WOCIAKWEIIZHES-UHFFFAOYSA-N 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- RUDFQVOCFDJEEF-UHFFFAOYSA-N yttrium(III) oxide Inorganic materials [O-2].[O-2].[O-2].[Y+3].[Y+3] RUDFQVOCFDJEEF-UHFFFAOYSA-N 0.000 description 2
- YVTHLONGBIQYBO-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) Chemical compound [O--].[Zn++].[In+3] YVTHLONGBIQYBO-UHFFFAOYSA-N 0.000 description 2
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- 229910000599 Cr alloy Inorganic materials 0.000 description 1
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- 206010034972 Photosensitivity reaction Diseases 0.000 description 1
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 229910001080 W alloy Inorganic materials 0.000 description 1
- 229910052769 Ytterbium Inorganic materials 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000002425 crystallisation Methods 0.000 description 1
- 230000008025 crystallization Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 230000009969 flowable effect Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000007654 immersion Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 125000000896 monocarboxylic acid group Chemical group 0.000 description 1
- 239000011368 organic material Substances 0.000 description 1
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 230000036211 photosensitivity Effects 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
- 230000002035 prolonged effect Effects 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- -1 region Substances 0.000 description 1
- 229910052707 ruthenium Inorganic materials 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 239000007790 solid phase Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 229910001936 tantalum oxide Inorganic materials 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
- NAWDYIZEMPQZHO-UHFFFAOYSA-N ytterbium Chemical compound [Yb] NAWDYIZEMPQZHO-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
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Description
本發明係關於一種薄膜電晶體(TFT)板及其製造方法，且更具體而言，係關於一種處理效率得到提高而效能未降格之TFT板及一種製造該TFT板之方法。
近來，在用作筆記型電腦或其他可攜式裝置之顯示裝置之液晶顯示器(LCD)中，其驅動方法自簡單矩陣型變為主動矩陣型。具體而言，薄膜電晶體(TFT)主動矩陣驅動方法已成為LCD之主流驅動技術。
TFT通常包括一作為一閘極線之一部分之閘電極、一形成一通道之半導體層、一作為一資料線之一部分之源電極、及一於該半導體層上面對該源電極之汲電極。TFT通常用於藉由一經閘極線傳送之閘極信號來傳輸或阻斷經資料線接收到之資料信號。
該半導體層係由非晶矽或多晶矽製成。薄膜電晶體根據其相對於閘電極之位置而分成底部閘極型及頂部閘極型。多晶矽TFT通常係頂部閘極型，其中閘電極位於一有源層上方。
多晶矽TFT之驅動速度遠快於非晶矽TFT。因此，多晶矽TFT能夠有利地與像素之TFT協作而形成一驅動電路。然而，多晶矽TFT存在穿通問題。為克服該問題，較佳在一通道區域與半導體層之源極/汲極區域之間形成一輕摻雜區域。
根據一種用於形成輕摻雜區域之傳統方法，閘電極係由位於一半導體層上之兩個導電層構成，其中一個導電層用作一界定輕摻雜區域之遮罩、另一個導電層則在形成該輕摻雜區域之後用作一界定源極區域及汲極區域之遮罩。然而，藉由一次光刻法形成兩個具有不同圖案形式之導電層會使製造製程變得複雜並難以界定輕摻雜區域之寬度。因此，整個處理時間會延長，致使製造良率降低。
本發明提供一種不會使效能降格之薄膜電晶體(TFT)。本發明亦提供一種製造一處理效率得到提高且效能不會降格之TFT之方法。
根據本發明之一態樣，提供一種薄膜電晶體(TFT)板，其包括：一基板，一半導體層，一閘電極，一第一閘極絕緣層，一第二閘極絕緣層，一層間絕緣層，及一源電極和一汲電極。該半導體層形成於該基板上並包括一毗鄰一通道區域兩側之輕摻雜區域、及毗鄰該輕摻雜區域的一源極區域及一汲極區域。該閘電極形成於該半導體層之該通道區域上。該第一閘極絕緣層形成於該半導體層與該閘電極之間。該第二閘極絕緣層形成於該第一閘極絕緣層與該閘電極之間且具有若干側壁，該等側壁與一位於該輕摻雜區域與該源極區域之間的邊界部分及一位於該輕摻雜區域與該汲極區域之間的邊界部分對齊。該層間絕緣層形成於所形成之結構上。該源電極與該汲電極形成於該層間絕緣層上並經由該層間絕緣層中的一第一接觸孔及一第二接觸孔電連接至該源極區域及該汲極區域。
根據本發明之另一態樣，提供一種薄膜電晶體(TFT)板，其包括：一基板；一半導體層，其形成於該基板上並包括一毗鄰一通道區域之兩側之輕摻雜區域、及毗鄰該輕摻雜區域的一源極區域及一汲極區域；一形成於該半導體層之該通道區域上之閘電極；一形成於該半導體層與該閘電極之間的第一閘極絕緣層；一第二閘極絕緣層，其形成於該第一閘極絕緣層與該閘電極之間並具有若干側壁，該等側壁之上部部分基本上與該閘電極之兩個側壁對齊且其下部部分基本上與一位於該輕摻雜區域和該源極區域之間的邊界部分及一位於該輕摻雜區域和該汲極區域之間的邊界部分對齊；一形成於所形成結構上之層間絕緣層；及一源電極和一汲電極，其形成於該層間絕緣層上並經由該層間絕緣層中的一第一接觸孔及一第二接觸孔電連接至該源極區域及該汲極區域。
根據本發明之再一態樣，提供一種薄膜電晶體(TFT)板，其包括：一基板；一半導體層，其形成於該基板上並包括一毗鄰一通道區域之兩側之輕摻雜區域、及毗鄰該輕摻雜區域的一源極區域及一汲極區域；一形成於該半導體層之該通道區域上之閘電極；一第一閘極絕緣層，其形成於該半導體層與該閘電極之間並具有若干側壁，該等側壁與一位於該輕摻雜區域和該源極區域之間的邊界部分及一位於該輕摻雜區域與該汲極區域之間的邊界部分基本上對齊；一形成於所形成結構上之覆蓋層；一形成於該覆蓋層上之層間絕緣層；及一源電極和一汲電極，其形成於該層間絕緣層上並經由該層間絕緣層中的一第一接觸孔及一第二接觸孔電連接至該源極區域及該汲極區域。
根據本發明之又一態樣，提供一種製造一薄膜電晶體(TFT)板之方法，該方法包括：提供一基板，其中依序形成一半導體層、一第一閘極絕緣層、一第二閘極絕緣層及一金屬層；藉由使用一形成於該金屬層上之光阻劑圖案作為一蝕刻遮罩將該金屬層圖案化而形成一閘電極；使用該光阻劑層圖案作為一蝕刻遮罩將該第二閘極絕緣層圖案化；使用該閘電極及該經圖案化之第二閘極絕緣層作為離子植入遮罩來植入雜質離子，藉以在該半導體層中一對應於該閘電極之位置的區域中形成一通道區域、在該半導體層中對應於該經圖案化第二閘極絕緣層中經由該閘電極露出之部分之位置的區域中形成一輕摻雜區域、及在該半導體層中對應於該第二閘極絕緣層各側之位置的區域中形成一源極區域及一汲極區域；在所形成之結構上形成一層間絕緣層；及在該層間絕緣層上形成一源電極及一汲電極，其經由該層間絕緣層中的一第一接觸孔及一第二接觸孔電連接至該源極區域及該汲極區域。
根據本發明之再一態樣，提供一種製造一薄膜電晶體(TFT)板之方法，該方法包括：於一基板上形成一半導體層；於該半導體層上依序形成一第一閘極絕緣層、一第二絕緣層及一金屬層；藉由使用一形成於該金屬層上之光阻劑層圖案作為一蝕刻遮罩將該金屬層圖案化而形成一閘電極；使用該光阻劑圖案作為一蝕刻遮罩將該第二閘極絕緣層圖案化，以使該經圖案化第二閘極絕緣層之兩個側壁之厚度自該經圖案化第二閘極絕緣層中經由該閘電極露出之部分朝該經圖案化第二閘極絕緣層之兩個側壁減小；使用該閘電極及該經圖案化第二閘極絕緣層作為離子植入遮罩來植入雜質離子，藉以在該半導體層中一對應於該閘電極之位置的區域中形成一通道區域、在該半導體層中對應於該經圖案化第二閘極絕緣層中經由該閘電極露出之部分之位置的區域中形成一輕摻雜區域、及在該半導體層中對應於該第二閘極絕緣層各側之位置的區域中形成一源極區域及一汲極區域；在所形成之結構上形成一層間絕緣層；及在該層間絕緣層上形成一源電極及一汲電極，其經由該層間絕緣層中的一第一接觸孔及一第二接觸孔電連接至該源極區域及該汲極區域。
根據本發明之尚一態樣，提供一種製造一薄膜電晶體(TFT)板之方法，該方法包括：提供一基板，其中依序形成一半導體層、一第一閘極絕緣層、一第二閘極絕緣層及一金屬層；藉由使用一形成於該金屬層上之光阻劑圖案作為一蝕刻遮罩將該金屬層圖案化而形成一閘電極；使用該光阻劑層圖案作為一蝕刻遮罩將該第二閘極絕緣層圖案化；使用該閘電極及該經圖案化之第二閘極絕緣層作為離子植入遮罩來植入雜質離子，藉以在該半導體層中一對應於該閘電極之位置的區域中形成一通道區域、在該半導體層中對應於該經圖案化第二閘極絕緣層中經由該閘電極露出之部分之位置的區域中形成一輕摻雜區域；使用該閘電極及該經圖案化第二閘極絕緣層作為離子植入遮罩來植入高濃度雜質離子，藉以在該半導體層中對應於該第二閘極絕緣層各側之位置的區域中形成一源極區域及一汲極區域；在所形成之結構上形成一層間絕緣層；及在該層間絕緣層上形成一源電極及一汲電極，其經由該層間絕緣層中的一第一接觸孔及一第二接觸孔電連接至該源極區域及該汲極區域。
根據本發明之又一態樣，提供一種製造一薄膜電晶體(TFT)板之方法，該方法包括：於一基板上形成一半導體層；於該半導體層上依序形成一第一閘極絕緣層、一第二絕緣層及一金屬層；藉由使用一形成於該金屬層上之光阻劑層圖案作為一蝕刻遮罩將該金屬層圖案化而形成一閘電極；使用該光阻劑圖案作為一蝕刻遮罩將該第二閘極絕緣層圖案化；使用該閘電極及該經圖案化第二閘極絕緣層作為離子植入遮罩來植入低濃度雜質離子，藉以在該半導體層中一對應於該閘電極之位置的區域中形成一通道區域及在該半導體層中對應於該經圖案化第二閘極絕緣層中經由該閘電極露出之部分之位置的區域中形成一輕摻雜區域；在所形成之結構上形成一覆蓋層；使用該覆蓋層、該閘電極、及該經圖案化第二閘極絕緣層作為離子植入遮罩來植入高濃度雜質離子，藉以在該半導體層中對應於該第二層間絕緣層各側之位置的區域中形成一源極區及一汲極區；於該覆蓋層上形成一層間絕緣層；及在該層間絕緣層上形成一源電極及一汲電極，其經由該覆蓋層及該層間絕緣層中的一第一接觸孔及一第二接觸孔電連接至該源極區域及該汲極區域。
本發明之範疇係由以引用方式併入本部分中之申請專利範圍來界定。熟習此項技術者藉由考量下文對一個或多個實施例之詳細說明，將會更全面地瞭解本發明之實施例並意識到本發明之其他優點。下文將參照附圖進行闡述，首先對該等附圖進行簡單闡述。
藉由參考下文對較佳實施例及附圖之詳細闡述，將更易瞭解本發明之優點及特徵以及達成該等優點及特徵之方法。然而，本發明可按諸多不同之形式實施而不應視為僅限於本文所述實施例。而是，提供此等實施例旨在使本說明透徹、完整並向熟習此項技術者全面傳達本發明之概念，且本發明將僅由隨附申請專利範圍加以界定。在本說明書之通篇中，相同之參考編號表示相同之元件。
於附圖中，為清晰起見，放大了各個層、膜及區域之厚度。在全文中，相似的數字編號係指相似的組件。應瞭解，當稱一諸如一層、膜、區域、或基板之元件處於另一元件「上」時，其可直接位於另一元件上，或中間亦可存在中間元件。相反，當稱一元件「直接位於」另一元件「上」時，則不存在中間元件。
現在將參考圖1至圖3來闡述本發明一實施例之薄膜電晶體(TFT)板。下文將參照圖1來闡述一根據本發明一實施例之薄膜電晶體(TFT)板。如在圖1中根據本發明一實施例所示，該TFT板包括一像素單元10、一閘極驅動單元20、及一資料驅動單元30。
像素單元10包括複數個像素，該複數個像素連接至複數條閘極線G1至Gn及複數條資料線D1至Dm。每一像素皆包括：一開關元件M，其連接至該複數條閘極線G1至Gn及該複數條資料線D1至Dm；及連接至該開關元件M的一液晶電容器Clc及一儲存電容器Cst。
沿列方向形成之該複數條閘極線G1至Gn向開關元件M傳送對應於灰階電壓之閘極信號。該開關元件M係一三端子元件，其具有一連接至閘極線G1至Gn之控制閘極、一連接至線D1至Dm之輸入端子、及一連接至該液晶電容器Clc及該儲存電容器Cst之一端子之輸出端子。該液晶電容器Clc可連接於開關元件M之輸出端子與共用電極(未圖示)之間。該儲存電容器Cst可連接於該開關元件M之輸出端子與該共用電極之間(單獨導線型)或者可連接於該開關元件M之輸出端子與前面之閘極線G1至Gn之間(前面閘極型)。
閘極驅動單元20連接至該複數條閘極線G1至Gn並向該複數條閘極線G1至Gn提供一閘極信號來啟動該開關元件M。資料驅動單元30連接至該複數條資料線D1至Dm。
此處，該開關元件M係一MOS電晶體，其構建為一在一通道區域中具有多晶矽之TFT。閘極驅動單元20及資料驅動單元30亦可係MOS電晶體，其構建為在通道區域中具有多晶矽之TFT。下面將參照圖2及3來說明一以多晶矽作為通道區域之TFT板。
圖2係一根據本發明一實施例之TFT板中一像素單元之佈局圖，圖3係圖2所示TFT板沿線III－III'剖切之剖視圖。
如在圖2及3中所示，一由氧化矽或氮化矽形成之阻擋層111形成於一透明絕緣基板110上。一由多晶矽形成之半導體層150形成於阻擋層111上，對於TFT而言，該半導體層150包括一源極區域153、一摻雜有高濃度n型雜質之汲極區域155及一位於源極區域153與汲極區域155之間的未摻雜有雜質之通道區域154。一摻雜有低濃度n型雜質之輕摻雜區域152形成於源極區域153與通道區域154之間以及汲極區域155與通道區域154之間。此處，形成阻擋層111之目的係阻擋基板110中之雜質擴散入半導體層150內。然而，應注意，阻擋層111並非係必需的且在某些實施例中可不形成阻擋層111。
閘極絕緣層圖案140d及140q形成於包含由多晶矽形成之半導體層150之基板110上。閘極絕緣層圖案140d及140q包括一由氧化矽形成之第一閘極絕緣層圖案401及一由氮化矽形成之第二閘極絕緣層圖案402。為降低一包含由多晶矽形成之半導體層150之TFT之臨限電壓(Vth)，需要減小閘極絕緣層圖案之厚度。然而，倘若使用具有小介電常數(例如3.9)之傳統氧化矽層來形成閘極絕緣層圖案，TFT臨限電壓Vth之降低會受到限制。為克服此種限制，若減小閘極絕緣層圖案之厚度，則擊穿電壓亦會減小，此可增大因靜電而失效之機率。因此，根據本發明一實施例之TFT可藉由使用一雙層結構作為閘極絕緣層圖案來降低臨限電壓Vth並改良其效能，換言之，在一實例中，第一閘極絕緣層圖案401係由氧化矽形成且第二閘極絕緣層圖案402係由介電常數約為氧化矽之兩倍之氮化矽形成。
第一閘極絕緣層圖案401形成為一第一絕緣層形式，該第一絕緣層位於基板110中形成有由多晶矽製成之半導體層150的整個表面上。此處，於第一絕緣層中形成第一及第二接觸孔-其分別用作使半導體層150中之源極區域153及汲極區域155與下文所將說明之源電極及資料電極電連接之路徑。此外，第二閘極絕緣層圖案402之兩個側壁基本上與一位於輕摻雜區域152與源極區域153及汲極區域155之間的邊界部分對齊。
第二閘極絕緣層圖案402用於使由多晶矽製成之半導體層150與閘電極124及儲存電極133絕緣。另外，當當注入雜質離子以形成源極及汲極區域時(此將在下文中說明)，第二閘極絕緣層圖案402亦用作一離子植入遮罩。由於半導體層150劃分成與第二閘極絕緣層圖案402對齊的輕摻雜區域152及源極/汲極區153及155，因而在製造製程中需要使第二閘極絕緣層圖案402之兩個側壁基本上與輕摻雜區域152和源極區域153之間的邊界部分及輕摻雜區域152與汲極區域155之間的邊界部分對齊。
一沿一方向延伸之閘極線121(圖2)形成於閘極絕緣層圖案140d上，且閘極線121之一部分延伸至交疊由多晶矽製成之半導體層150之通道區域154。閘極線121之交疊部分用作TFT板之閘電極124。
一用於增大像素之儲存容量之儲存電極線131(圖2)平行於閘極線121形成於閘極絕緣層圖案140q上，且與閘極線121由相同之材料形成於相同之層上。與由多晶矽製成之半導體層150交疊的儲存電極線131之一部分對應於儲存電極133，且與儲存電極133交疊之半導體層150對應於一儲存電極區域157。
輕摻雜區域152形成於儲存電極區域157之兩側上，且重摻雜區域158形成於儲存電極區域157之一側上。閘極線121之另一部分可具有更寬之寬度以便連接一外部電路，並可直接連接一閘極驅動電路之輸出端子。
一第一層間絕緣層601形成於閘極絕緣層圖案140d及140q與其中形成有閘極線121、儲存電極線131及閘電極124之半導體層150上。第一層間絕緣層601包含一第一接觸孔141及一第二接觸孔142，該第一接觸孔141及第二接觸孔142分別暴露出源極區153及汲極區155。
一與閘極線121相交並界定一像素區域之資料線171(圖2)形成於第一層間絕緣層601上。資料線171之一部分或一分支部分經由第一接觸孔141連接至源極區域153，且資料線171中連接至源極區域153的一部分用作TFT板之源電極173。資料線171之一端可具有更寬之寬度以便連接一外部電路並可直接連接一資料驅動電路之輸出端子。
一與源電極173相間隔並經由第二接觸孔142連接至汲極區155之汲電極175形成於與資料線171相同之層上。
一第二層間絕緣層602形成於第一層間絕緣層601、源電極173、汲電極175、及資料線171上。第二層間絕緣層602包括一暴露出汲電極175之第三接觸孔143。在第二層間絕緣層602上之每一像素區域中皆形成一經由第三接觸孔143連接至汲電極175之像素電極190。
下面，將參照圖4來說明一根據本發明另一實施例之TFT板。圖4係一根據本發明之各實施例包含TFT之TFT板之剖視圖。根據本發明該實施例之TFT板與上文參照圖1－3所述之TFT板基本相同，只是第二閘極絕緣層圖案402之兩個側壁漸縮，從而使該等側壁之上部部分基本上與閘電極124之相應側壁對齊且第二閘極絕緣層圖案402之該等側壁之下部部分基本上與一位於輕摻雜區域152和源極區域153之間的邊界部分、一位於輕摻雜區域152與汲極區域155之間的邊界部分、及一位於輕摻雜區域152與重摻雜區域158之間的邊界部分對齊。此處將不再重複地解釋該等相同之元件。
由於第二閘極絕緣層圖案402之兩個側壁之上部部分基本上與閘電極124之兩個側壁對齊且第二閘極絕緣層圖案402之兩個側壁之下部部分基本上與位於輕摻雜區域152和源極區域153之間的邊界部分、位於輕摻雜區域152與汲極區域155之間的邊界部分、及位於輕摻雜區域152與重摻雜區域158之間的邊界部分對齊，因而連接第二閘極絕緣層圖案402之兩個側壁之上部部分與下部部分之表面係傾斜的。位於一包含該等傾斜表面之傾斜部分下面的半導體層150之輕摻雜區域152之雜質離子濃度朝輕摻雜區域152和源極區域153之間的邊界部分、輕摻雜區域152與汲極區域155之間的邊界部分、及輕摻雜區域152與重摻雜區域158之間的邊界部分逐漸增大，此將在下文中闡述TFT板之製造方法時進行更詳細說明。
下面，將參照圖5來說明一根據本發明又一態樣之TFT板。圖5係一根據本發明各實施例包含TFT之TFT板之剖視圖。根據本發明該實施例之TFT板與上文參照圖1－3所述之TFT板基本相同，只是第二閘極絕緣層圖案402之兩個側壁基本上與位於輕摻雜區域152和源極區域153之間的邊界部分、位於輕摻雜區域152與汲極區域155之間的邊界部分、及位於輕摻雜區域152與重摻雜區域158之間的邊界部分對齊，且第一閘極絕緣層圖案401之兩個側壁基本上與第二閘極絕緣層圖案402之兩個側壁對齊，從而使第一閘極絕緣層圖案401與第二閘極絕緣層圖案402形成基本上呈線性之表面。此處將不再重複地解釋該等相同之元件。
下面，將參照圖6來說明一根據本發明再一態樣之TFT板。圖5係一根據本發明各實施例包含TFT之TFT板之剖視圖。根據本發明該實施例之TFT板與上文參照圖1－3所述之TFT板基本相同，只是第二閘極絕緣層圖案402之兩個側壁之上部部分基本上與閘電極124之兩個側壁對齊且第二閘極絕緣層圖案402之兩個側壁之下部部分基本上與位於輕摻雜區域152和源極區域153之間的邊界部分、位於輕摻雜區域152與汲極區域155之間的邊界部分、及位於輕摻雜區域152與重摻雜區域158之間的邊界部分對齊，且第一閘極絕緣層圖案401之兩個側壁基本上與第二閘極絕緣層圖案402之兩個側壁之下部部分對齊。此處將不再重複地解釋該等相同之元件。
下面，將參照圖7來說明一根據本發明尚一態樣之TFT板。圖7係一根據本發明各實施例包含TFT之TFT板之剖視圖。根據本發明該實施例之TFT板與上文參照圖1－3及5所述之TFT板基本相同，只是第二閘極絕緣層圖案402之兩個側壁基本上與位於輕摻雜區域152和源極區域153之間的邊界部分、位於輕摻雜區域152與汲極區域155之間的邊界部分、及位於輕摻雜區域152與重摻雜區域158之間的邊界部分對齊，第一閘極絕緣層圖案401之兩個側壁基本上與第二閘極絕緣層圖案402之兩個側壁對齊，且在所形成之結構上進一步形成一覆蓋層501。此處將不再重複地解釋該等相同之元件。覆蓋層501包括一形成於一位置上之接觸孔，該位置與形成有第一層間絕緣層601之第一接觸孔141及第二接觸孔142之位置基本相同。該覆蓋層之功能將在下文說明TFT板之製造方法時進行更詳細說明。
現在將詳細說明一種根據本發明一實施例製造TFT板之方法。
圖8、11、17、19及21係例示在製造圖2及3所示TFT板之像素單元時之步驟之佈局圖，圖9及10係圖8所示TFT板沿線IX－IX'剖切之剖視圖，圖12至16係圖11所示TFT板沿線XII－XII'剖切之剖視圖，圖18係圖17所示TFT板沿線XVIII－XVIII'剖切之剖視圖，圖20係圖19所示TFT板沿線XX－XX'剖切之剖視圖，且圖22係圖21所示TFT板沿線XXII－XXII'剖切之剖視圖。
首先，如在圖8及9中所示，於透明絕緣基板110上形成阻擋層111。可使用之透明絕緣基板110之實例包括玻璃、石英及藍寶石。在一實例中，阻擋層111係藉由沈積氧化矽(SiO2
)或氮化矽(SiNx
)而形成。阻擋層111會阻止雜質自透明絕緣基板110擴散入半導體層150內，但其並非必需的且在某些實施例中可不形成阻擋層111。於阻擋層111上沈積非晶矽以形成一非晶矽層。
在例如藉由退火、熔爐退火或固相結晶而使非晶矽層中之非晶矽結晶之後，藉由光刻法將非晶矽層圖案化，藉以形成由多晶矽製成之半導體層150。
接下來，如在圖10中所示，依序在其中形成有由多晶矽製成之半導體層150的基板110上沈積一由氧化矽製成之絕緣材料及一由氮化矽製成之絕緣材料，藉以形成第一絕緣層401及第二絕緣層402。於第二絕緣層402上沈積單層或多層由鋁、鉻、鉬、或其合金製成之層，藉以形成一閘極金屬層120。第一絕緣層401、第二絕緣層402及閘極金屬層120之厚度並不受到具體限制且可因裝置特性而異。接下來，於閘極金屬層120上形成一光阻劑層並使用一光罩對其實施選擇性曝光及顯影，藉以形成光阻劑層圖案53及54。光阻劑層圖案53及54用作用於將閘極金屬層120圖案化成一閘電極之蝕刻遮罩及用於將第二絕緣層402或第一絕緣層401圖案化成一將在下文所述之閘極絕緣層圖案之蝕刻遮罩。光阻劑層圖案53及54可根據所需用途而具有各種截面形狀，例如梯形截面或半球形截面。在將一光阻劑層圖案化成一預確定形狀之後，加熱經圖案化之光阻劑層並使其收縮至具有一梯形截面。另一選擇為，可對一可流動之光阻劑層加熱並使其形成為其截面變成半球形。
用於形成閘電極124之金屬層120可具有兩個彼此具有不同物理特性之層。其中一個層較佳由例如Al或Al合金等低電阻率金屬製成，例如由AlNd合金等含Al之金屬製成。然而，亦可使－用任何類似之材料。低電阻率金屬用於減小信號延遲或電壓降。另一方面，另一層則較佳由與氧化銦鋅(IZO)或氧化銦錫(ITO)具有良好接觸特性之Mo、或Mo合金(例如Mo－W合金)、或Cr等材料製成。然而，亦可使用任何類似之材料。舉例而言，可使用一含有約8－15%之CH3
COOH、約5－8%之HNO3
、約50－60%之H3
PO4
且其餘為H2
O之蝕刻溶液對Al－Nd金屬層實施濕蝕刻，該蝕刻溶液能夠以橫向傾斜度蝕刻Al。此種蝕刻溶液能夠在相同之蝕刻條件下以橫向傾斜度蝕刻MoW導電層。因此，Al－Nd層及MoW層二者皆可以橫向傾斜度連續蝕刻。
接下來，如在圖11及12中所示，使用光阻劑層圖案53及54作為遮罩藉由各向同性蝕刻將閘極金屬層120圖案化成一底切結構，藉以形成具有閘電極124之閘極線121及具有儲存電極133之儲存電極線131。較佳使閘極線121及儲存電極線131之截面之側壁傾斜，以增強對將形成之上部層之黏著性。
如在圖13中所示，使用光阻劑層圖案53及54作為蝕刻遮罩藉由各向同性蝕刻將第二絕緣層402圖案化，藉以以一種將寬於閘極線124及儲存電極133之方式形成第二閘極絕緣層圖案402。此處，將第二絕緣層圖案402置於由多晶矽製成之半導體層150與閘極線124之間以及半導體層150與儲存電極133之間，以用於使半導體層150、閘極線124及儲存電極133相互絕緣。同時，在植入雜質離子來形成下文所將說明之源極區域及汲極區域情況下，第二絕緣層圖案402用作一離子植入遮罩。
接下來，可藉由執行一次離子植入或藉由依序執行低濃度雜質離子植入及高濃度雜質離子植入而於半導體層150中形成輕摻雜區域、源極區域及汲極區域。
首先，將說明一種其中藉由執行雜質離子植入而形成輕摻雜區域、源極區域及汲極區域之情形。如在圖14中所示，在移除光阻劑圖案53及54之後，使用閘電極124、儲存電極133、閘極絕緣層圖案140d及140q作為遮罩藉由電漿浸沒來執行n型雜質離子植入。劑量可為例如1.0×101 5
至3.0×101 5
個粒子/cm2
並可根據閘極絕緣層圖案之厚度、裝置特性及類似因素而異。相應地，藉由執行一次雜質離子植入而形成具有輕摻雜區域152、源極區域153、及汲極區域155之TFT結構。換言之，於半導體層150中會由經閘電極124及儲存電極133暴露出之第二閘極絕緣層圖案402阻止離子植入之處形成輕摻雜區域152。由於滲入氧化矽層中之大多數離子擴散及植入至半導體層150中經由第二閘極絕緣層圖案402暴露出之外露部分，因而在半導體層150之外露部分中形成源極區域153、汲極區域155及重摻雜區域158。由於雜質離子不植入至半導體層150中位於閘電極124及儲存電極133下方之一部分中，因而在該部分中形成通道區域154及儲存電極區域157，以隔離源極區域153、汲極區域155及重摻雜區域158。在該實施例中，藉由實施一次雜質離子植入來形成包含輕摻雜區域152、源極區域153、及汲極區域155之TFT結構。
接下來，將說明一種其中藉由依序執行低濃度雜質離子植入及高濃度雜質離子植入來形成輕摻雜區域、源極區域及汲極區域之情形。如在圖15中所示，在移除光阻劑層圖案53及54之後，使用閘電極124、儲存電極133、閘極絕緣層圖案140d及140q作為遮罩使用掃描設備或離子束設備向半導體層150中植入低濃度(n－)之n型雜質離子，藉以形成輕摻雜區域152及通道區域154和157。換言之，離子不植入至由閘電極124及儲存電極133所覆蓋之半導體層150中，因而分別形成通道區域154及157。滲入閘極絕緣層圖案中的一預確定量之離子擴散並植入至由經由閘電極124及儲存電極133暴露出之第二閘極絕緣層圖案402所覆蓋之半導體層150中，因而形成輕摻雜區域152。此處，劑量可為例如5.0×101 2
至1.0×101 3
個粒子/cm2
並可根據閘極絕緣層圖案之厚度、裝置特性及類似因素而異。
如在圖16中所示，使用閘電極124、儲存電極133、閘極絕緣層圖案140d及140q作為遮罩使用掃描設備或離子束設備向半導體層150中植入高濃度(n＋)之n型雜質離子，藉以形成源極區域153、汲極區域155及重摻雜區域158。換言之，由於大多數離子自未被第二閘極絕緣層圖案402覆蓋之半導體層150滲透過氧化矽層且擴散及植入至半導體層150中經由第二閘極絕緣層圖案402暴露出之外露部分中，因而在半導體層150之外露部分中形成源極區域153、汲極區域155及重摻雜區域158。此處，劑量可為例如1.0×101 5
至3.0×101 5
個粒子/cm2
並可根據閘極絕緣層圖案之厚度、裝置特性及類似因素而異。
接下來，如在圖17及18中所示，於基板110之整個表面上以覆蓋由多晶矽製成之半導體層150之方式沈積一絕緣材料，藉以形成第一層間絕緣層601。然後，使用一遮罩藉由光刻法將第一層間絕緣層601圖案化，藉以形成第一接觸孔141及第二接觸孔142，從而暴露出源極區153及汲極區155。
如在圖19及20中所示，於第一層間絕緣層601上形成一資料金屬層並使用一遮罩藉由光刻法將其圖案化，藉以形成資料線171、汲電極175及源電極173。源電極173經由第一接觸孔141連接至源極區域153，且汲電極175經由第二接觸孔142連接至汲極區域155。
資料線171可藉由沈積例如Al、含Al之金屬(例如Al合金)、Mo、或Mo合金等單層導電材料、或沈積例如一Al合金層及一Cr或Mo合金層等多層材料而形成。此處，可使用與閘極金屬層相同之導電材料及蝕刻方法將資料金屬層圖案化。資料線171及汲電極175之截面較佳以一預確定傾斜角度漸縮，以確保與上覆層之黏著性。
接下來，如在圖21及22中所示，於包含資料線171及汲電極175之第一層間絕緣層601上沈積一具有優異平整特性及光敏性之有機材料，藉以形成第二層間絕緣層602。然後，使用一遮罩藉由光刻法將第二層間絕緣層602圖案化，藉以形成一暴露出汲電極175之第三接觸孔143。
如在圖2及3中所示，於包含第三接觸孔143之第二層間絕緣層602上沈積透明之氧化銦錫(ITO)或氧化銦鋅(IZO)並隨後將其圖案化，藉以形成一用於電連接像素電極190及複數條信號線之連接構件(未圖示)。像素電極190經由第三接觸孔143連接至汲電極175。一接觸輔助構件連接至該連接構件，該連接構件經由一在第一層間絕緣層601及第二層間絕緣層602上延伸之第四接觸孔(未圖示)及一在第一層間絕緣層601、第二層間絕緣層602及閘極絕緣層140上延伸之第五接觸孔(未圖示)電連接至資料線171及閘極線121。
在根據本發明之一實施例製造TFT板之方法中，藉由使用一光阻劑圖案將一絕緣層圖案化來形成一閘極絕緣層圖案，以用於將一閘電極圖案化。換言之，藉由使用該閘極絕緣層圖案作為一用於界定輕摻雜區域、源極區域及汲極區域之離子植入遮罩實施離子植入來形成一輕摻雜區域、一源極區域及一汲極區域，而不使用額外處理步驟，藉以簡化製造製程並因此使製造成本最小化。
下面將說明一種根據本發明另一實施例製造TFT板之方法。圖23係在一種根據本發明另一實施例製造TFT板之方法中一中間步驟中之剖視圖。
如在圖23中所示，根據本發明該實施例之TFT板製造方法基本上與根據圖4所示本發明實施例製造TFT板之方法相同，只是使用已用作閘電極124及儲存電極133之蝕刻遮罩之光阻劑層圖案54及53來圖案化一第二閘極絕緣層，以使第二閘極絕緣層圖案402之兩個側壁在遠離相應之閘電極124或儲存電極133時之厚度減小(即第二閘極絕緣層圖案402之某些部分經由閘電極204及儲存電極133露出以形成漸縮段)。在一實例中，使用光阻劑層圖案54及53作為用於形成閘電極124及儲存電極133之蝕刻遮罩、藉由一各向異性蝕刻製程使用SF6
與O2
之混合氣體作為蝕刻氣體來蝕刻經由閘電極124暴露出的第二絕緣層之一部分，以便形成一自一閘電極區域向外之傾斜表面。
第二閘極絕緣層圖案402用作用於形成輕摻雜區域152、源極區域153、汲極區域155及重摻雜區域158之離子植入遮罩。就一包含第二閘極絕緣層圖案402之傾斜表面之傾斜部分而言，植入於半導體層150中之雜質離子之濃度因該傾斜部分之厚度變化而朝第二閘極絕緣層圖案402之兩個側壁逐漸增大。雜質離子濃度之此種變化取決於該傾斜部分之形狀。植入至輕摻雜區域152中之雜質離子之濃度隨該傾斜部分之傾斜度(厚度變化)而逐漸變化。在根據本發明該實施例製造TFT板之方法中，包含一濃度逐漸變化之輕摻雜區域152，以藉由抑止電流洩漏而防止TFT之效能降格。
儘管在本發明之上述各實施例中係說明該兩個絕緣層中僅有一個受到蝕刻並用作一離子植入遮罩來界定源極區域、汲極區域及輕摻雜區域，然而，亦可將該兩個絕緣層皆圖案化來形成一閘極絕緣層圖案。
現在將說明一種根據本發明又一實施例製造TFT板之方法。圖24係一種根據本發明又一實施例製造TFT板之方法。如在圖24中所示，根據本發明該實施例製造TFT板之方法基本上與根據圖5所示本發明實施例製造TFT板之方法相同，只是使用已用作閘電極124及儲存電極133之蝕刻遮罩之光阻劑層圖案54及53將一第二絕緣層圖案化以形成寬於閘電極124及儲存電極133之第二閘極絕緣層圖案402，並使用光阻劑層圖案54及53作為蝕刻遮罩將一第一絕緣層圖案化以形成第一閘極絕緣層圖案401，第一閘極絕緣層圖案401之兩個側壁與第二閘極絕緣層圖案402之兩個側壁基本對齊。在根據本發明該實施例製成之TFT板中，第一閘極絕緣層圖案401僅形成於通道區域154及輕摻雜區域152上，從而使得更易於將輕摻雜區域152之雜質離子之濃度控制至一所需濃度並由此藉由抑止電流洩漏而防止TFT之效能降格。
現在將說明一種根據本發明再一實施例製造TFT板之方法。圖25係一種根據本發明再一實施例製造TFT板之方法。如在圖25中所示，根據本發明該實施例製造TFT板之方法基本上與根據圖6所示本發明實施例製造TFT板之方法相同，只是使用已用作閘電極124及儲存電極133之蝕刻遮罩之光阻劑層圖案54及53將一第二絕緣層圖案化以使第二閘極絕緣層圖案402之兩個側壁之厚度自經由閘電極124及儲存電極133暴露出之部分朝其側壁減小，且使用光阻劑層圖案54及53作為蝕刻遮罩將一第一絕緣層圖案化以形成第一閘極絕緣層圖案401，該第一閘極絕緣層圖案401基本上與第二閘極絕緣層圖案402之兩個側壁之下部部分對齊。在根據本發明該實施例製成之TFT板中，濃度逐漸變化之輕摻雜區域152及第一閘極絕緣層圖案401僅形成於通道區域154及輕摻雜區域152上，從而使得更易於將輕摻雜區域152之雜質離子之濃度控制至一所需濃度並由此藉由抑止電流洩漏而防止TFT之效能降格。
現在將說明一種根據本發明其他實施例製造TFT板之方法。圖26至27係例示根據本發明其他實施例製造TFT板之方法之剖視圖。首先，以與根據上文參照圖12所述本發明實施例製造TFT板之方法相同之方式形成閘電極124及儲存電極133。接下來，如在圖26中所示，使用用作閘電極124及儲存電極133之蝕刻遮罩之光阻劑層(圖12中之54及53)將一第一絕緣層及一第二絕緣層圖案化，藉以形成寬於閘電極124及儲存電極133之第一閘極絕緣層圖案401及第二閘極絕緣層圖案402。然後，使用閘電極124及儲存電極133作為離子植入遮罩、使用掃描設備或離子束設備來植入低濃度之雜質離子，藉以形成輕摻雜區域152。此處，劑量可為例如5.0×101 2
至1.0×101 3
個粒子/cm2
並可根據閘極絕緣層圖案之厚度、裝置特性及類似因素而異。接下來，於所形成之結構上形成一覆蓋層501。覆蓋層501可藉由CVD形成，但並非僅限於此。該覆蓋層501之形成足以在高濃度離子植入過程中(此將在下文中加以說明)防止高濃度雜質離子植入輕摻雜區域152內、同時使雜質離子能夠以所需濃度植入源極區域153、汲極區域155及重摻雜區域158內。因此，可抑止分別與源極區域153與汲極區域155電連接的源電極與汲電極之間接觸電阻之增大。覆蓋層501可由氮化矽或氧化矽製成，但並非僅限於此。覆蓋層501之厚度可根據裝置特性而異。
接下來，如在圖27中所示，使用閘電極124、儲存電極133及閘極絕緣－層圖案140d及140q作為遮罩、使用掃描設備或離子束設備以約50－80 eV之能量植入高濃度雜質離子，藉以於半導體層中經由第一閘極絕緣層圖案401及第二閘極絕緣層圖案402暴露出之部分中形成源極區域153、汲極區域155及重摻雜區域158。根據本發明又一實施例製造TFT板之方法之其餘步驟與根據本發明該實施例製造TFT板之方法之步驟相同。因此，如在圖7中所示製造根據本發明又一態樣之TFT板。此處，劑量可為例如1.0×101 5
至3.0×101 5
個粒子/cm2
並可根據閘極絕緣層圖案之厚度、裝置特性及類似因素而異。
如上文所述，根據本發明，使用閘電極、儲存電極、雙重閘極絕緣層圖案及/或覆蓋層作為遮罩來進行雜質離子植入而形成源極/汲極區域及輕摻雜區域，藉以簡化製造製程。因此，可製成處理效率得到提高、但藉由抑止電流洩漏而不使效能降格之TFT板。
儘管上文係結合本發明之實例性實施例來闡述本發明，然而熟習此項技術者將易知，可對其作出各種修改及改動，此並不背離本發明之範疇及精神。舉例而言，儘管上文中係闡述藉由n型雜質摻雜所形成之TFT，然而本發明亦可應用於藉由p型雜質所形成之TFT。因此，應瞭解，上述各實施例就每一態樣而言皆非限定性質、而是例示性質。
10．．．像素單元
20．．．閘極驅動單元
30．．．資料驅動單元
53．．．光阻劑層圖案
54．．．光阻劑層圖案
110．．．透明絕緣基板
111．．．阻擋層
121．．．閘極線
124．．．閘電極
131．．．儲存電極線
133．．．儲存電極
140d．．．閘極絕緣層圖案
140q．．．閘極絕緣層圖案
141．．．第一接觸孔
142．．．第二接觸孔
143．．．第三接觸孔
150．．．半導體層
152．．．輕摻雜區域
153．．．源極區域
154．．．通道區域
155．．．汲極區域
158．．．重摻雜區域
171．．．資料線
173．．．源電極
175．．．汲電極
190．．．像素電極
401．．．第一閘極絕緣層圖案
402．．．第二閘極絕緣層圖案
601．．．第一層間絕緣層
602．．．第二層間絕緣層
藉由參照附圖詳細說明本發明之實例性實施例，本發明之上述及其他特徵及優點將變得更加顯而易見，附圖中：圖1示意性地例示一根據本發明一實施例之TFT板；圖2係一根據本發明一實施例之TFT板之像素單元之佈局；圖3係圖2所示TFT板沿線III－III'剖切之剖視圖；圖4至7係一根據本發明各實施例包含TFT之TFT板之剖視圖；圖8，11，17，19及21係例示用於製造圖2及3所示TFT板中像素單元之各步驟之佈局圖；圖9及10係圖8所示TFT板沿線IX－IX'剖切之剖視圖；圖12至16係圖11所示TFT板沿線XII－XII'剖切之剖視圖；圖18係圖17所示TFT板沿線XVIII－XVIII'剖切之剖視圖；圖20係圖19所示TFT板沿線XX－XX'剖切之剖視圖；圖22係圖21所示TFT板沿線XXII－XXII'剖切之剖視圖；及圖23至27係例示根據本發明各實施例製造TFT板之各步驟之剖視圖。
參照下文實施方式部分，將會最佳地瞭解本發明之各實施例及其優點。應瞭解，使用相同之參考編號來標識一個或多個圖式中所示之相同元件。亦應瞭解，該等圖式未必係按比例繪製。
110．．．透明絕緣基板
111．．．阻擋層
124．．．閘電極
133．．．儲存電極
140d．．．閘極絕緣層圖案
140q．．．閘極絕緣層圖案
141．．．第一接觸孔
142．．．第二接觸孔
143．．．第三接觸孔
150．．．半導體層
152．．．輕摻雜區域
153．．．源極區域
154．．．通道區域
155．．．汲極區域
158．．．重摻雜區域
173．．．源電極
175．．．汲電極
190．．．像素電極
401．．．第一閘極絕緣層圖案
402．．．第二閘極絕緣層圖案
601．．．第一層間絕緣層
602．．．第二層間絕緣層
Claims (13)
- 一種製造一薄膜電晶體(TFT)板之方法，該方法包括：於一基板上提供半導體層；於該半導體層上依序形成一第一閘極絕緣層、一第二閘極絕緣層及一金屬層；藉由使用一形成於該金屬層上之光阻劑圖案作為一蝕刻遮罩將該金屬層圖案化而形成一閘電極；使用該光阻劑層圖案作為一蝕刻遮罩將該第二閘極絕緣層圖案化；使用該閘電極及該經圖案化第二閘極絕緣層作為離子植入遮罩來一次植入雜質離子，藉以在該半導體層中一對應於該閘電極之位置的區域中形成一通道區域、在該半導體層中對應於該經圖案化第二閘極絕緣層中經由該閘電極暴露出之部分之位置的區域中形成一輕摻雜區域、及在該半導體層中對應於該第二閘極絕緣層各側之位置的區域中形成一源極區域及一汲極區域；於該閘電極、該第一閘極絕緣層、及該第二閘極絕緣層上形成一層間絕緣層；形成一經由一第一接觸孔電連接至該源極區域之源電極；及形成一經由一第二接觸孔電連接至該汲極區域之汲電極。
- 如請求項1之方法，其中該經圖案化第二閘極絕緣層形成為其一厚度隨著遠離該閘電極而減小。
- 如請求項1之方法，其進一步包括在該第二閘極絕緣層之該圖案化之後，使該第一閘極絕緣層之兩個側壁與該第二閘極絕緣層之兩個側壁基本對齊。
- 如請求項1之方法，其中該第一閘極絕緣層係由氧化矽構成且該第二閘極絕緣層係由氮化矽構成。
- 如請求項1之方法，其中藉由一各向異性蝕刻製程將該第二閘極絕緣層圖案化。
- 如請求項5之方法，其中使用SF6 與O2 的一混合氣體實施該各向異性蝕刻製程。
- 如請求項6之方法，其中該輕摻雜區域之雜質離子之濃度自位於該輕摻雜區域和該源極/汲極區域之間的該邊界部分朝位於該輕摻雜區域和該通道區域之間的該邊界部分逐漸減小。
- 一種製造一薄膜電晶體(TFT)板之方法，該方法包括：於一基板上提供半導體層；於該半導體層上依序形成一第一閘極絕緣層、一第二閘極絕緣層及一金屬層；藉由使用一形成於該金屬層上之光阻劑圖案作為一蝕刻遮罩將該金屬層圖案化而形成一閘電極；使用該光阻劑圖案作為一蝕刻遮罩將該第二閘極絕緣層圖案化；使用該閘電極及該經圖案化第二閘極絕緣層作為離子植入遮罩來一次植入低濃度雜質離子，藉以在該半導體層中一對應於該閘電極之位置的區域中形成一通道區域 及在該半導體層中對應於該經圖案化第二閘極絕緣層中經由該閘電極暴露出之部分之位置的區域中形成一輕摻雜區域；使用該閘電極及該經圖案化第二閘極絕緣層作為離子植入遮罩來植入高濃度雜質離子，藉以在該半導體層中對應於該第二閘極絕緣層各側之位置的區域中形成一源極區域及一汲極區域；於所形成之結構上形成一層間絕緣層；及於該層間絕緣層上形成一源電極及一汲電極，該源電極及該汲電極經由該層間介電層中的一第一接觸孔及一第二接觸孔電連接至該源極區域及該汲極區域。
- 如請求項8之方法，其進一步包括在形成該層間絕緣層之前，於該所形成結構上形成一覆蓋層。
- 如請求項9之方法，其進一步包括在將該第二閘極絕緣層圖案化之後，使該第一閘極絕緣層之兩個側壁與該第二閘極絕緣層之兩個側壁基本對齊。
- 如請求項9之方法，其進一步包括：使用該覆蓋層、該閘電極、及該經圖案化第二閘極絕緣層作為離子植入遮罩來植入高濃度雜質離子，藉以在該半導體層中對應於該第二閘極絕緣層各側之位置的區域中形成一源極區域及一汲極區域；於該覆蓋層上形成一層間絕緣層；及形成一源電極及一汲電極，該源電極及該汲電極分別經由該覆蓋層及該層間絕緣層中的一第一接觸孔及一第 二接觸孔分別電連接至該源極區域及該汲極區域。
- 如請求項9之方法，其中該覆蓋層係由氧化矽與氮化矽中之一者構成。
- 如請求項9之方法，其中藉由化學蒸氣沈積而形成該覆蓋層。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050058444A KR101172015B1 (ko) | 2005-06-30 | 2005-06-30 | 박막 트랜지스터 기판 및 그 제조 방법 |
| KR1020050058437A KR101188868B1 (ko) | 2005-06-30 | 2005-06-30 | 박막 트랜지스터 기판 및 그 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW200703665A TW200703665A (en) | 2007-01-16 |
| TWI401802B true TWI401802B (zh) | 2013-07-11 |
Family
ID=37617497
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW095119884A TWI401802B (zh) | 2005-06-30 | 2006-06-05 | 薄膜電晶體板及其製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US7800177B2 (zh) |
| JP (1) | JP5144903B2 (zh) |
| TW (1) | TWI401802B (zh) |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101239889B1 (ko) * | 2005-08-13 | 2013-03-06 | 삼성디스플레이 주식회사 | 박막 트랜지스터 기판 및 그 제조 방법 |
| KR101131135B1 (ko) * | 2005-11-14 | 2012-04-03 | 삼성전자주식회사 | 박막 트랜지스터 및 그 제조방법 |
| JP4866918B2 (ja) | 2007-01-22 | 2012-02-01 | パナソニック株式会社 | 半導体装置 |
| KR101041141B1 (ko) | 2009-03-03 | 2011-06-13 | 삼성모바일디스플레이주식회사 | 유기전계발광표시장치 및 그의 제조방법 |
| KR101049801B1 (ko) | 2009-03-05 | 2011-07-15 | 삼성모바일디스플레이주식회사 | 다결정 실리콘층의 제조방법 및 이에 이용되는 원자층 증착장치 |
| KR101056428B1 (ko) | 2009-03-27 | 2011-08-11 | 삼성모바일디스플레이주식회사 | 박막트랜지스터, 그의 제조방법, 및 이를 포함하는 유기전계발광표시장치 |
| KR101256708B1 (ko) * | 2009-06-29 | 2013-04-19 | 엘지디스플레이 주식회사 | 액정표시장치의 제조방법 |
| KR101094295B1 (ko) | 2009-11-13 | 2011-12-19 | 삼성모바일디스플레이주식회사 | 다결정 실리콘층의 제조방법, 박막트랜지스터의 제조방법, 및 유기전계발광표시장치의 제조방법 |
| KR101084271B1 (ko) * | 2010-02-09 | 2011-11-16 | 삼성모바일디스플레이주식회사 | 유기 발광 장치 및 그 제조 방법 |
| TWI570809B (zh) * | 2011-01-12 | 2017-02-11 | 半導體能源研究所股份有限公司 | 半導體裝置及其製造方法 |
| CN104241390B (zh) * | 2013-06-21 | 2017-02-08 | 上海和辉光电有限公司 | 薄膜晶体管和有源矩阵有机发光二极管组件及制造方法 |
| CN104241389B (zh) | 2013-06-21 | 2017-09-01 | 上海和辉光电有限公司 | 薄膜晶体管和有源矩阵有机发光二极管组件及制造方法 |
| CN105679769A (zh) * | 2016-01-27 | 2016-06-15 | 深圳市华星光电技术有限公司 | 一种tft基板、显示装置以及制造方法 |
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| CN107039351B (zh) * | 2017-04-05 | 2019-10-11 | 武汉华星光电技术有限公司 | Tft基板的制作方法及tft基板 |
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| US11257916B2 (en) * | 2019-03-14 | 2022-02-22 | Semiconductor Components Industries, Llc | Electronic device having multi-thickness gate insulator |
| KR20200110554A (ko) * | 2019-03-14 | 2020-09-24 | 삼성디스플레이 주식회사 | 표시 장치 |
| CN110571226B (zh) | 2019-09-05 | 2021-03-16 | 深圳市华星光电半导体显示技术有限公司 | 一种显示面板及其制备方法 |
| CN110600517B (zh) | 2019-09-16 | 2021-06-01 | 深圳市华星光电半导体显示技术有限公司 | 一种显示面板及其制备方法 |
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- 2006-06-05 TW TW095119884A patent/TWI401802B/zh not_active IP Right Cessation
- 2006-06-26 JP JP2006174684A patent/JP5144903B2/ja not_active Expired - Fee Related
- 2006-06-30 US US11/480,223 patent/US7800177B2/en active Active
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Also Published As
| Publication number | Publication date |
|---|---|
| JP5144903B2 (ja) | 2013-02-13 |
| TW200703665A (en) | 2007-01-16 |
| US20070007524A1 (en) | 2007-01-11 |
| US7800177B2 (en) | 2010-09-21 |
| JP2007013145A (ja) | 2007-01-18 |
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|---|---|---|---|
| MM4A | Annulment or lapse of patent due to non-payment of fees |