KR101056428B1 - 박막트랜지스터, 그의 제조방법, 및 이를 포함하는 유기전계발광표시장치 - Google Patents

박막트랜지스터, 그의 제조방법, 및 이를 포함하는 유기전계발광표시장치 Download PDF

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Abstract

본 발명은 박막트랜지스터, 그의 제조방법, 및 이를 포함하는 유기전계발광표시장치에 관한 것이다.
본 발명은 기판; 상기 기판 상에 위치하며, 채널 영역, 이온을 포함하는 소오스/드레인 영역, 및 오프셋 영역을 포함하는 반도체층; 상기 반도체층 상에 위치하는 게이트 절연막; 상기 게이트 절연막 상에 위치하는 게이트 전극; 상기 게이트 전극 상에 위치하는 제 1 절연막; 상기 제 1 절연막 상에 위치하는 제 2 절연막; 및 상기 제 2 절연막 상에 위치하며, 상기 반도체층의 소오스/드레인 영역과 각각 전기적으로 연결되는 소오스/드레인 전극을 포함하며, 상기 소오스/드레인 영역 상의 상기 게이트 절연막 및 상기 제 1 절연막의 두께는 0 초과 내지 상기 소오스/드레인 영역에 포함된 이온의 수직 침투 깊이보다 작은 것을 특징으로 하는 박막트랜지스터, 그의 제조방법, 및 이를 포함하는 유기전계발광표시장치를 제공한다.
오프셋 영역, 박막트랜지스터

Description

박막트랜지스터, 그의 제조방법, 및 이를 포함하는 유기전계발광표시장치{Thin film transistor, fabricating method of the same, and organic lighting emitting diode display device comprising the same}
본 발명은 박막트랜지스터, 그의 제조방법, 및 이를 포함하는 유기전계발광표시장치에 관한 것으로, 더욱 상세하게는 게이트 전극 상에 일정 두께의 제 1 절연막을 형성하고 이온 도핑을 함으로써, 추가의 스페이서 형성없이 자기 정렬 방식에 의해서 오프셋 영역을 형성할 수 있으며, 제 1 절연막의 두께를 조절하여 오프셋 영역의 폭을 용이하게 조절할 수 있는 박막트랜지스터, 그의 제조방법 및 이를 이용하는 유기전계발광표시장치에 관한 것이다.
일반적으로 다결정 실리콘층은 높은 전계 효과 이동도와 고속 동작 회로에 적용이 가능하며 CMOS 회로 구성이 가능하다는 장점이 있어 박막트랜지스터용 반도체층의 용도로서 많이 사용되고 있다. 이러한 다결정 실리콘층을 이용한 박막트랜지스터는 주로 능동 행렬 액정 디스플레이 장치(AMLCD)의 능동소자와 유기 전계 발 광 소자(OLED)의 스위칭 소자 및 구동 소자에 사용된다.
상기 다결정 실리콘층을 이용한 박막트랜지스터는 다결정 실리콘층의 일정 영역에 이온을 도핑하여 소오스/드레인 영역을 형성한다. 여기서 이온이 도핑되지 않은 채널 영역과 이온이 도핑된 드레인 영역 간의 경계부근에서 강한 전계가 형성되어 누설 전류가 발생하거나, 핫 캐리어가 발생하여 채널 방향으로 이동함으로써 소자의 특성을 저하시키는 문제점이 있다.
상기 문제점을 해결하기 위하여 채널 영역과 소오스/드레인 영역 사이에 저농도 도핑 영역을 형성하거나 오프셋 영역을 형성하는 방법이 제안되었다. 종래 오프셋 영역을 형성하는 방법은 게이트 전극 측면에 스페이서 등을 형성하고 이온을 도핑함으로써 형성한다. 상기 스페이서는 절연막을 형성하고 이를 패터닝하여 형성하거나 게이트 전극을 양극 산화시켜서 형성한다. 그러나 상기 방법들로 스페이서 등을 형성하기 위해서는 패터닝을 위한 추가의 마스크 및 포토 공정 등이 필요하거나 양극 산화 공정이 필요하여 공정이 복잡하다는 문제점이 있다.
본 발명은 반도체층 내에 오프셋 영역 형성시 공정을 단순화할 수 있으며, 오프셋 영역의 폭 조절이 용이한 박막트랜지스터, 그의 제조 방법, 및 이를 구비한 유기전계발광표시장치를 제공하는데 목적이 있다.
상기한 목적을 달성하기 위하여 본 발명은 기판; 상기 기판 상에 위치하며, 채널 영역, 이온을 포함하는 소오스/드레인 영역, 및 오프셋 영역을 포함하는 반도체층; 상기 반도체층 상에 위치하는 게이트 절연막; 상기 게이트 절연막 상에 위치하는 게이트 전극; 상기 게이트 전극 상에 위치하는 제 1 절연막; 상기 제 1 절연막 상에 위치하는 제 2 절연막; 및 상기 제 2 절연막 상에 위치하며, 상기 반도체층의 소오스/드레인 영역과 각각 전기적으로 연결되는 소오스/드레인 전극을 포함하며, 상기 소오스/드레인 영역 상의 상기 게이트 절연막 및 상기 제 1 절연막의 두께는 0 초과 내지 상기 소오스/드레인 영역에 포함된 이온의 수직 침투 깊이보다 작은 것을 특징으로 하는 박막트랜지스터를 제공한다.
또한 본 발명은 기판을 제공하고, 상기 기판 상에 다결정 실리콘막 패턴을 형성하고, 상기 다결정 실리콘막 패턴 상에 게이트 절연막을 형성하고, 상기 게이트 절연막 상에 게이트 전극을 형성하고, 상기 게이트 전극 상에 제 1 절연막을 형성하고, 상기 제 1 절연막 상에서 상기 다결정 실리콘막 패턴으로 이온을 주입하여 채널 영역, 소오스/드레인 영역, 및 오프셋 영역을 포함하는 반도체층을 형성하고, 상기 제 1 절연막 상에 제 2 절연막을 형성하고, 상기 제 2 절연막 상에 상기 반도체층의 소오스/드레인 영역과 각각 전기적으로 연결되는 소오스/드레인 전극을 형성하는 것을 포함하며, 상기 소오스/드레인 영역 상의 상기 게이트 절연막 및 상기 제 1 절연막의 두께는 0 초과 내지 상기 소오스/드레인 영역에 포함된 이온의 수직 침투 깊이보다 작은 것을 특징으로 하는 박막트랜지스터의 제조방법을 제공한다.
또한 본 발명은 기판; 상기 기판 상에 위치하며, 채널 영역, 이온을 포함하는 소오스/드레인 영역, 및 오프셋 영역을 포함하는 반도체층; 상기 반도체층 상에 위치하는 게이트 절연막; 상기 게이트 절연막 상에 위치하는 게이트 전극; 상기 게이트 전극 상에 위치하는 제 1 절연막; 상기 제 1 절연막 상에 위치하는 제 2 절연막; 상기 제 2 절연막 상에 위치하며, 상기 반도체층의 소오스/드레인 영역과 각각 전기적으로 연결되는 소오스/드레인 전극; 상기 소오스/드레인 전극에 전기적으로 연결되는 제 1 전극; 상기 제 1 전극 상에 위치하며, 발광층을 포함하는 유기막층; 및 상기 유기막층 상에 위치하는 제 2 전극을 포함하며, 상기 소오스/드레인 영역 상의 상기 게이트 절연막 및 상기 제 1 절연막의 두께는 0 초과 내지 상기 소오스/드레인 영역에 포함된 이온의 수직 침투 깊이보다 작은 것을 특징으로 하는 유기전계발광표시장치를 제공한다.
게이트 전극 상에 일정 두께의 제 1 절연막을 형성하고 이온 도핑을 함으로써, 자기 정렬 방식에 의해서 오프셋 영역을 형성할 수 있으며, 오프셋 영역 형성에 필요한 스페이서를 형성하기 위한 추가의 마스크 및 포토 공정 등이 필요하지 않으므로 공정을 단순화할 수 있다. 또한 제 1 절연막의 두께를 조절하여 오프셋 영역의 폭을 용이하게 조절할 수 있다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 보다 상세하게 설명한다. 그러나 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다.
도 1은 본 발명의 일 실시예에 따른 박막트랜지스터의 단면도이다.
유리 또는 플라스틱과 같은 기판(100)이 위치한다. 상기 기판(100) 상에 버퍼층(110)이 위치할 수 있다. 상기 버퍼층(110)은 실리콘 산화막 또는 실리콘 질화막의 단일층 또는 이들의 복층일 수 있다.
상기 버퍼층(110) 상에 채널 영역(121), 소오스/드레인 영역(122, 123) 및 오프셋 영역(124)을 포함하는 반도체층(120)이 위치한다. 상기 반도체층(120)은 다결정 실리콘막으로 이루어진다. 상기 소오스/드레인 영역(122, 123)은 n형 또는 p형 이온을 포함한다. 상기 p형 이온은 붕소(B), 알루미늄(Al), 갈륨(Ga) 및 인듐(In)으로 이루어진 군에서 선택할 수 있고, 상기 n형 이온은 인(P), 비소(As) 및 안티몬(Sb) 등으로 이루어진 군에서 선택할 수 있다.
상기 반도체층(120) 상에 게이트 절연막(130)이 위치한다. 상기 게이트 절연막(130)은 실리콘 산화막, 실리콘 질화막 또는 이들의 이중층일 수 있다. 상기 소오스/드레인 영역(122, 123) 및 오프셋 영역(124) 상에 위치하는 상기 게이트 절연막(130)의 두께는 게이트 전극(140) 하부에 위치하는 상기 게이트 절연막(130)의 두께보다 얇은 것이 바람직하며, 200 내지 300Å정도 차이가 날 수 있다. 상기 게이트 절연막의 두께(130)는 500 내지 1500Å 일 수 있다.
상기 게이트 절연막(130) 상에 게이트 전극(140)이 위치한다. 상기 게이트 전극(140)은 상기 반도체층(120)의 채널 영역(121)과 대응하여 위치한다. 상기 게이트 전극(140)의 단부는 40도 내지 90도 미만의 테이퍼 각을 가지는 것이 바람직하다. 본 발명에서는 상기 게이트 전극(140) 상에 제 1 절연막(150)을 형성한 후에 상기 반도체층(120)에 이온을 도핑하는 것에 의하여 상기 반도체층(120) 내에 오프셋 영역(124)을 형성하는데, 상기 게이트 전극(140)이 40도 미만의 테이퍼 각을 가지는 경우에는 오프셋 영역이 자기 정렬 방식(self-align)에 의해 충분히 형성되지 않을 수 있다. 상기 게이트 전극(140)이 90도 이상의 테이퍼 각을 가지는 경우에는 상기 게이트 전극(140) 상에 상기 제 1 절연막(150)의 스텝 커버리지 특성이 좋지 않아서 형성되는 오프셋 영역의 산포가 커질 수 있다. 상기 게이트 전극(140)은 알루미늄(Al) 또는 알루미늄-네오디뮴(Al-Nd)과 같은 알루미늄 합금의 단일층이나, 크롬(Cr) 또는 몰리브덴(Mo) 합금 위에 알루미늄 합금이 적층된 다중층일 수 있다.
상기 게이트 전극(140) 상에 제 1 절연막(150)이 위치한다. 상기 제 1 절연막(150)은 오프셋 영역 형성을 위한 절연막이다. 상기 제 1 절연막(150)이 형성된 후에 상기 제 1 절연막(150) 및 상기 게이트 절연막(130)을 통하여 상기 반도체층(120)에 이온을 주입하므로, 상기 제 1 절연막(150)에는 상기 반도체층(120)의 소오스/드레인 영역(122, 123)에 포함된 이온과 동일한 이온이 포함될 수 있다.
상기 소오스/드레인 영역(122, 123) 상에 위치하는 상기 게이트 절연막(130) 및 상기 제 1 절연막(150)의 두께의 합은 0 초과 내지 상기 소오스/드레인 영역에 포함된 이온의 수직 침투 깊이보다 작다. 보다 구체적으로, 상기 소오스/드레인 영역(122, 123)에 주입되는 이온이 p형 이온인 경우에는 상기 소오스/드레인 영역(122, 123) 상에 위치하는 상기 게이트 절연막(130) 및 상기 제 1 절연막(150)의 두께의 합은 0 초과 내지 1700Å 미만인 것이 바람직하다. 상기 소오스/드레인 영역(122, 123)에 주입되는 이온이 n형 이온인 경우에는 상기 소오스/드레인 영역(122, 123) 상에 위치하는 상기 게이트 절연막(130) 및 상기 제 1 절연막(150)의 두께의 합은 0 초과 내지 1300Å 미만인 것이 바람직하다. 상기 제 1 절연막(150)은 상기 소오스/드레인 영역(122, 123)에 주입되는 이온들이 측면으로 확산되는 거리가 300 내지 400Å인 것을 고려하여, 최소 500Å 이상의 두께를 가지는 것이 바람직하다. 상기 제 1 절연막(150)은 실리콘 질화막, 실리콘 산화막, 또는 이들의 이중층일 수 있다.
상기 제 1 절연막(150) 상에 제 2 절연막(160)이 위치한다. 상기 제 2 절연막(160)은 상기 반도체층(120)에 이온이 주입된 이후에 형성되는 절연막으로, 상기 제 1 절연막(150)과 달리 상기 반도체층(120)의 소오스/드레인 영역(122, 123)에 포함된 이온과 동일한 이온을 포함하지 않는다. 상기 제 2 절연막(160)은 실리콘 질화막, 실리콘 산화막, 또는 이들의 이중층일 수 있다.
상기 제 2 절연막(160) 상에 상기 반도체층(120)의 소오스/드레인 영역(122, 123)과 각각 전기적으로 연결되는 소오스/드레인 전극(171, 172)이 위치한다. 상기 소오스/드레인 전극(171, 172)은 몰리브덴(Mo), 크롬(Cr), 텅스텐(W), 알루미늄-네 오디뮴(Al-Nd), 티타늄(Ti), 몰리브덴텅스텐(MoW) 및 알루미늄(Al) 중에서 선택되는 어느 하나로 형성할 수 있다.
도 2a 내지 도 2b는 본 발명의 일 실시예에 따른 박막트랜지스터를 제조하는 공정의 단면도이다.
먼저, 도 2a에 도시된 바와 같이 유리 또는 플라스틱과 같은 기판(200)상에 버퍼층(210)을 형성한다. 상기 버퍼층(210)은 화학적 기상 증착(Chemical Vapor Deposition)법 또는 물리적 기상 증착(Physical Vapor Deposition)법을 이용하여 실리콘 산화막 또는 실리콘 질화막과 같은 절연막을 이용하여 단층 또는 이들의 복층으로 형성한다. 이때 상기 버퍼층(210)은 상기 기판(200)에서 발생하는 수분 또는 불순물의 확산을 방지하거나, 결정화시 열의 전달 속도를 조절함으로써, 비정질 실리콘층의 결정화가 잘 이루어질 수 있도록 하는 역할을 한다.
이어서, 상기 버퍼층(210) 상에 다결정 실리콘막을 형성하고 이를 패터닝하여 다결정 실리콘막 패턴(220)을 형성한다. 상기 다결정 실리콘막은 비정질 실리콘막을 형성하고, 상기 비정질 실리콘막을 RTA(Rapid Thermal Annealing) 공정, SPC법(Solid Phase Crystallization), ELA법(Excimer Laser Crystallization), MIC법(Metal Induced Crystallization), MILC법(Metal Induced Lateral Crystallization), SLS법(Sequential Lateral Solidification), 또는 SGS법(Super Grain Silicon)등과 같은 결정화법으로 결정화하여 형성할 수 있다.
이어서, 상기 다결정 실리콘막 패턴(220)이 형성된 기판(200) 상에 게이트 절연막(230)을 형성한다. 여기서 상기 게이트 절연막(230)은 실리콘 산화막, 실리 콘 질화막 또는 이들의 이중층일 수 있다. 상기 게이트 절연막의 두께는 500 내지 1500Å 일 수 있다.
계속해서, 상기 게이트 절연막(230) 상에 알루미늄(Al) 또는 알루미늄-네오디뮴(Al-Nd)과 같은 알루미늄 합금의 단일층이나, 크롬(Cr) 또는 몰리브덴(Mo) 합금 위에 알루미늄 합금이 적층된 다중층을 게이트 전극용 금속층(도시안됨)을 형성하고, 사진 식각공정으로 상기 게이트 전극용 금속층을 식각하여 게이트 전극(240)을 형성한다. 상기 게이트 전극(240)의 단부는 40도 내지 90도 미만의 테이퍼 각을 가지는 것이 바람직하다. 상기 게이트 전극(140)이 40도 미만의 테이퍼 각을 가지는 경우에는 오프셋 영역이 자기 정렬 방식(self-align)에 의해 충분히 형성되지 않을 수 있다. 상기 게이트 전극(140)이 90도 이상의 테이퍼 각을 가지는 경우에는 상기 게이트 전극(140) 상에 상기 제 1 절연막(150)의 스텝 커버리지 특성이 좋지 않아서 형성되는 오프셋 영역의 산포가 커질 수 있다.
상기 게이트 전극용 금속층을 식각하여 상기 게이트 전극(240) 형성시에 상기 게이트 전극(240) 하부 이외의 영역에 위치하는 상기 게이트 절연막(230)의 일부를 식각하는 것이 바람직하다. 채널 영역 이외에 형성된 상기 게이트 절연막(230)이 두께가 너무 두꺼우면, 후속하여 형성되는 제 1 절연막을 얇게 형성해야한다. 상기 제 1 절연막을 얇게 형성하는 것은 공정상 어려울 수 있으므로, 상기 게이트 절연막(230)의 일부를 식각하여 상기 제 1 절연막이 적절한 두께로 형성될 수 있도록 하는 것이 바람직하다. 상기 게이트 전극(240) 하부에 위치하는 상기 게이트 절연막의 두께와 상기 게이트 전극(240) 하부 이외의 영역에 위치하는 상기 게이트 절연막의 두께의 차이는 200 내지 300Å일 수 있다.
이어서 도 2b를 참조하면, 상기 게이트 전극(240)을 포함하는 상기 기판(200) 전면에 걸쳐 제 1 절연막(250)을 형성한다. 상기 제 1 절연막(250)은 실리콘 질화막, 실리콘 산화막 또는 이들의 다중층일 수도 있다. 이어서 상기 제 1 절연막(250) 상에서 상기 다결정 실리콘막 패턴(220)으로 n형 또는 p형 이온(260)을 주입하여, 채널 영역(221), 소오스/드레인 영역(222, 223), 및 오프셋 영역(224)을 포함하는 반도체층으로 형성한다. 상기 p형 이온으로는 붕소(B), 알루미늄(Al), 갈륨(Ga) 및 인듐(In)으로 이루어진 군에서 선택할 수 있고, 상기 n형 이온으로는 인(P), 비소(As) 및 안티몬(Sb) 등으로 이루어진 군에서 선택할 수 있다. 상기 이온 주입은 50 내지 100keV의 이온 에너지로 주입할 수 있으며, 1×1014 내지 1×1016/㎠의 도즈량으로 주입할 수 있다. 1×1014/㎠ 미만의 도즈량을 주입할 경우에는 형성된 소오스/드레인 영역의 저항이 커져서 소오스/드레인 영역으로의 역할을 충분히 할 수 없을 수 있으며, 1×1016/㎠ 초과의 도즈량을 주입할 경우에는 주입된 이온이 활성화가 되지 않고 소오스/드레인 영역을 비정질화 시켜서 특성이 좋지 않은 영향을 미칠 수도 있다.
상기 제 1 절연막(250)은 오프셋 영역 형성을 위한 절연막이다. 상기 제 1 절연막(250)이 형성된 후에 상기 제 1 절연막(250) 및 상기 게이트 절연막(230)을 통하여 상기 다결정 실리콘막 패턴(220)에 이온을 주입하므로, 상기 제 1 절연막(250)에는 상기 반도체층의 소오스/드레인 영역(222, 223)에 포함된 이온과 동일한 이온이 포함될 수 있다.
상기 소오스/드레인 영역(122, 123) 상에 위치하는 상기 게이트 절연막(130) 및 상기 제 1 절연막(150)의 두께의 합은 0 초과 내지 상기 소오스/드레인 영역에 포함된 이온의 수직 침투 깊이보다 작다. 보다 구체적으로 살펴보면 하기와 같다.
하기 표 1 및 표 2는 이온 샤워 타입을 이용한 이온 도핑시 이온 에너지에 따라 침투되는 수직 깊이와 수평으로 확산되는 거리를 시뮬레이션한 결과이다. 표 1은 붕소 이온의 경우이며, 표 2는 인 이온의 경우이다.
<표 1>
이온에너지(keV) 침투되는 수직 깊이(Å) 수평으로 확산되는 거리(Å)
50 810 210
70 1152 287
90 1502 363
100 1679 401
<표 2>
이온에너지(keV) 침투되는 수직 깊이(Å) 수평으로 확산되는 거리(Å)
50 646 162
70 898 215
90 1152 267
100 1284 292
이온 샤워 타입을 이용하여 이온 도핑시 일반적으로 이온 에너지를 100keV정도까지 사용하므로, 상기 표 1 및 2를 참조하면, 상기 소오스/드레인 영역(222, 223)에 주입되는 이온이 붕소와 같은 p형 이온인 경우에는 상기 소오스/드레인 영역(222, 223) 상에 위치하는 상기 게이트 절연막(230) 및 상기 제 1 절연막(250)의 두께의 합은 0 초과 내지 1700Å 미만인 것이 바람직하다. 상기 소오스/드레인 영역(222, 223)에 주입되는 이온이 인과 같은 n형 이온인 경우에는 상기 소오스/드레인 영역(222, 223) 상에 위치하는 상기 게이트 절연막(230) 및 상기 제 1 절연막(250)의 두께의 합은 0 초과 내지 1300Å 미만인 것이 바람직하다. 상기 제 1 절 연막(250)은 상기 소오스/드레인 영역(222, 223)에 주입되는 이온들이 측면으로 확산되는 거리가 300 내지 400Å인 것을 고려하여, 최소 500Å 이상의 두께를 가지는 것이 바람직하다.
이어서 도 2c를 참조하면, 상기 제 1 절연막(250) 상에 제 2 절연막(270)을 형성한다. 상기 제 2 절연막(270)은 실리콘 질화막, 실리콘 산화막 또는 이들의 다중층으로 형성할 수 있다. 상기 제 1 절연막(250) 및 상기 제 2 절연막(270)의 두께의 합은 4000 내지 6000Å으로 형성할 수 있다.
이어서 상기 게이트 절연막(230), 상기 제 1 절연막(250) 및 상기 제 2 절연막(270)의 일정 영역을 식각하여 상기 반도체층의 소오스/드레인 영역(222, 223)의 일정 영역을 노출시키는 콘택홀(280)을 형성한다. 이어서 상기 콘택홀(280)을 통하여 상기 소오스/드레인 영역(222, 223)과 연결되는 소오스/드레인 전극(291, 292)을 형성한다. 상기 소오스/드레인 전극(291, 292)은 몰리브덴(Mo), 크롬(Cr), 텅스텐(W), 알루미늄-네오디뮴(Al-Nd), 티타늄(Ti), 몰리브덴텅스텐(MoW) 및 알루미늄(Al)중에서 선택되는 어느 하나로 형성할 수 있다.
도 3은 본 발명의 일 실시예에 따른 박막트랜지스터를 포함하는 유기전계발광표시장치의 단면도이다.
도 3을 참조하면, 상기 본 발명의 도 1의 실시예에 따른 박막트랜지스터를 포함하는 상기 기판(100) 전면에 절연막(300)이 위치한다. 상기 절연막(300)은 무기막인 실리콘 산화막, 실리콘 질화막 또는 실리게이트 온 글래스 중에서 선택되는 어느 하나 또는 유기막인 폴리이마이드(polyimide), 벤조사이클로부틴계 수 지(benzocyclobutene series resin) 또는 아크릴레이트(acrylate) 중에서 선택되는 어느 하나로 형성할 수 있다. 또한 상기 무기막과 상기 유기막의 적층구조로 형성될 수도 있다.
상기 절연막(300) 내에 상기 소오스 또는 드레인 전극(171, 172)을 노출시키는 비아홀(310)이 위치한다. 상기 절연막(300) 상에 상기 비아홀(310)을 통하여 상기 소오스 또는 드레인 전극(171, 172) 중 어느 하나와 연결되는 제 1 전극(320)이 위치한다. 상기 제 1 전극(320)은 애노드 또는 캐소드일 수 있다. 상기 제 1 전극(320)이 애노드인 경우, 상기 애노드는 ITO, IZO 또는 ITZO 중에서 어느 하나로 이루어진 투명 도전막으로 형성할 수 있으며, 캐소드인 경우 상기 캐소드는 Mg, Ca, Al, Ag, Ba 또는 이들의 합금을 사용하여 형성할 수 있다.
이어서, 상기 제 1 전극(320) 상에 상기 제 1 전극(320)의 표면 일부를 노출시키는 개구부를 갖는 화소정의막(330)이 위치하며, 상기 노출된 제 1 전극(320) 상에 발광층을 포함하는 유기막층(340)이 위치한다. 상기 유기막층(340)에는 정공주입층, 정공수송층, 정공억제층, 전자억제층, 전자주입층 및 전자수송층으로 이루어진 군에서 선택되는 하나 또는 복수의 층을 더욱 포함할 수 있다. 이어서, 상기 유기막층(340) 상에 제 2 전극(350)이 위치한다.
따라서 본 발명에서는 게이트 전극 상에 일정 두께의 제 1 절연막을 형성하고 이온 도핑을 함으로써, 자기 정렬 방식에 의해서 오프셋 영역을 형성할 수 있으며, 오프셋 영역 형성에 필요한 스페이서를 형성하기 위한 추가의 마스크 및 포토 공정 등이 필요하지 않으므로 공정을 단순화할 수 있다. 또한 제 1 절연막의 두께 를 조절하여 오프셋 영역의 폭을 용이하게 조절할 수 있다.
도 1은 본 발명의 일 실시예에 따른 박막트랜지스터를 나타낸 단면도이다.
도 2a 내지 도 2c는 본 발명의 일 실시예에 따른 박막트랜지스터를 제조하는 공정을 나타낸 단면도이다.
도 3은 본 발명의 일 실시예에 따른 유기전계발광표시장치를 나타낸 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
120: 반도체층 130, 230: 게이트 절연막
140, 240: 게이트 전극 150, 250: 제 1 절연막
160, 270: 제 2 절연막 171, 172, 291, 292: 소오스/드레인 전극
320: 제 1 전극 340: 유기막층
350: 제 2 전극

Claims (18)

  1. 기판;
    상기 기판 상에 위치하며, 채널 영역, 이온을 포함하는 소오스/드레인 영역, 및 오프셋 영역을 포함하는 반도체층;
    상기 반도체층 상에 위치하는 게이트 절연막; 상기 게이트 절연막 상에 위치하는 게이트 전극;
    상기 게이트 전극 상에 위치하는 제 1 절연막;
    상기 제 1 절연막 상에 위치하는 제 2 절연막; 및
    상기 제 2 절연막 상에 위치하며, 상기 반도체층의 소오스/드레인 영역과 각각 전기적으로 연결되는 소오스/드레인 전극을 포함하며,
    상기 소오스/드레인 영역 상의 상기 게이트 절연막 및 상기 제 1 절연막의 두께는 0 초과 내지 상기 소오스/드레인 영역에 포함된 이온의 수직 침투 깊이보다 작고,
    상기 게이트 전극의 단부는 40도 내지 90도 미만의 테이퍼 각을 가지는 것을 특징으로 하는 박막트랜지스터.
  2. 제 1 항에 있어서,
    상기 소오스/드레인 영역에 p형 이온이 포함되고, 상기 소오스/드레인 영역 상의 상기 게이트 절연막 및 상기 제 1 절연막의 두께는 0 초과 내지 1700Å 미만인 것을 특징으로 하는 박막트랜지스터.
  3. 제 1 항에 있어서,
    상기 소오스/드레인 영역에 n형 이온이 포함되고, 상기 소오스/드레인 영역 상의 상기 게이트 절연막 및 상기 제 1 절연막의 두께는 0 초과 내지 1300Å 미만인 것을 특징으로 하는 박막트랜지스터.
  4. 제 1 항에 있어서,
    상기 제 1 절연막에는 n형 또는 p형 이온이 포함된 것을 특징으로 하는 박막트랜지스터.
  5. 제 1 항에 있어서,
    상기 게이트 전극 하부에 위치하는 게이트 절연막의 두께는 상기 소오스/드레인 영역 상의 게이트 절연막의 두께보다 두꺼운 것을 특징으로 하는 박막트랜지스터.
  6. 제 5 항에 있어서,
    상기 게이트 전극 하부에 위치하는 게이트 절연막의 두께와 상기 소오스/드레인 영역 상의 게이트 절연막의 두께의 차이는 200 내지 300Å인 것을 특징으로 하는 박막트랜지스터.
  7. 삭제
  8. 제 1 항에 있어서,
    상기 제 1 절연막은 500Å 이상의 두께를 가지는 것을 특징으로 하는 박막트랜지스터.
  9. 기판을 제공하고,
    상기 기판 상에 다결정 실리콘막 패턴을 형성하고,
    상기 다결정 실리콘막 패턴 상에 게이트 절연막을 형성하고,
    상기 게이트 절연막 상에 게이트 전극을 형성하고, 상기 게이트 전극 상에 제 1 절연막을 형성하고,
    상기 제 1 절연막 상에서 상기 다결정 실리콘막 패턴으로 이온을 주입하여 채널 영역, 소오스/드레인 영역, 및 오프셋 영역을 포함하는 반도체층을 동시에 형성하고,
    상기 제 1 절연막 상에 제 2 절연막을 형성하고,
    상기 제 2 절연막 상에 상기 반도체층의 소오스/드레인 영역과 각각 전기적으로 연결되는 소오스/드레인 전극을 형성하는 것을 포함하며,
    상기 소오스/드레인 영역 상의 상기 게이트 절연막 및 상기 제 1 절연막의 두께는 0 초과 내지 상기 소오스/드레인 영역에 포함된 이온의 수직 침투 깊이보다 작은 것을 특징으로 하는 박막트랜지스터의 제조방법.
  10. 제 9 항에 있어서,
    상기 이온은 p형 이온이고, 상기 소오스/드레인 영역 상의 상기 게이트 절연막 및 상기 제 1 절연막의 두께는 0 초과 내지 1700Å 미만인 것을 특징으로 하는 박막트랜지스터의 제조방법.
  11. 제 9 항에 있어서,
    상기 이온이 n형 이온이고, 상기 소오스/드레인 영역 상의 상기 게이트 절연막 및 상기 제 1 절연막의 두께는 0 초과 내지 1300Å 미만인 것을 특징으로 하는 박막트랜지스터의 제조방법.
  12. 제 9 항에 있어서,
    상기 게이트 전극을 형성하기 위한 패터닝시 상기 게이트 전극 하부 이외의 영역에 위치하는 상기 게이트 절연막의 일정 영역을 식각하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  13. 제 12 항에 있어서,
    상기 게이트 전극 하부에 위치하는 게이트 절연막의 두께와 상기 게이트 전극 하부 이외의 영역에 위치하는 상기 게이트 절연막의 두께의 차이가 200 내지 300Å인 것을 특징으로 하는 박막트랜지스터의 제조방법.
  14. 제 9 항에 있어서,
    상기 게이트 전극의 단부는 40도 내지 90도 미만의 테이퍼 각을 가지도록 형성하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  15. 제 9 항에 있어서,
    상기 제 1 절연막은 500Å 이상의 두께로 형성하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  16. 기판;
    상기 기판 상에 위치하며, 채널 영역, 소오스/드레인 영역, 및 오프셋 영역을 포함하는 반도체층;
    상기 반도체층 상에 위치하는 게이트 절연막;
    상기 게이트 절연막 상에 위치하는 게이트 전극;
    상기 게이트 전극 상에 위치하는 제 1 절연막;
    상기 제 1 절연막 상에 위치하는 제 2 절연막;
    상기 제 2 절연막 상에 위치하며, 상기 반도체층의 소오스/드레인 영역과 각각 전기적으로 연결되는 소오스/드레인 전극;
    상기 소오스/드레인 전극에 전기적으로 연결되는 제 1 전극;
    상기 제 1 전극 상에 위치하며, 발광층을 포함하는 유기막층; 및
    상기 유기막층 상에 위치하는 제 2 전극을 포함하며,
    상기 소오스/드레인 영역 상의 상기 게이트 절연막 및 상기 제 1 절연막의 두께는 0 초과 내지 상기 소오스/드레인 영역에 포함된 이온의 수직 침투 깊이보다 작고,
    상기 게이트 전극의 단부는 40도 내지 90도 미만의 테이퍼 각을 가지는 것을 특징으로 하는 유기전계발광표시장치.
  17. 제 16 항에 있어서,
    상기 소오스/드레인 영역에 p형 이온이 포함되고, 상기 소오스/드레인 영역 상의 상기 게이트 절연막 및 상기 제 1 절연막의 두께는 0 초과 내지 1700Å 미만인 것을 특징으로 하는 유기전계발광표시장치.
  18. 제 16 항에 있어서,
    상기 소오스/드레인 영역에 n형 이온이 포함되고, 상기 소오스/드레인 영역 상의 상기 게이트 절연막 및 상기 제 1 절연막의 두께는 0 초과 내지 1300Å 미만인 것을 특징으로 하는 유기전계발광표시장치.
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