KR100770266B1 - 유기전계발광표시장치 및 그 제조방법 - Google Patents
유기전계발광표시장치 및 그 제조방법 Download PDFInfo
- Publication number
- KR100770266B1 KR100770266B1 KR1020060111187A KR20060111187A KR100770266B1 KR 100770266 B1 KR100770266 B1 KR 100770266B1 KR 1020060111187 A KR1020060111187 A KR 1020060111187A KR 20060111187 A KR20060111187 A KR 20060111187A KR 100770266 B1 KR100770266 B1 KR 100770266B1
- Authority
- KR
- South Korea
- Prior art keywords
- electrode
- layer
- region
- capacitor
- substrate
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 10
- 239000010410 layer Substances 0.000 claims abstract description 253
- 239000010408 film Substances 0.000 claims abstract description 88
- 239000003990 capacitor Substances 0.000 claims abstract description 86
- 239000000758 substrate Substances 0.000 claims abstract description 85
- 239000004065 semiconductor Substances 0.000 claims abstract description 71
- 239000010409 thin film Substances 0.000 claims abstract description 21
- 239000011229 interlayer Substances 0.000 claims abstract description 19
- 238000002425 crystallisation Methods 0.000 claims description 77
- 230000008025 crystallization Effects 0.000 claims description 66
- 239000002184 metal Substances 0.000 claims description 47
- 229910052751 metal Inorganic materials 0.000 claims description 47
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 40
- 238000000034 method Methods 0.000 claims description 39
- 239000003054 catalyst Substances 0.000 claims description 31
- 239000012044 organic layer Substances 0.000 claims description 27
- 229920002120 photoresistant polymer Polymers 0.000 claims description 23
- 239000012535 impurity Substances 0.000 claims description 20
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 12
- 229910052710 silicon Inorganic materials 0.000 claims description 12
- 239000010703 silicon Substances 0.000 claims description 12
- 229910021332 silicide Inorganic materials 0.000 claims description 10
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 10
- 238000002513 implantation Methods 0.000 claims description 9
- 238000005530 etching Methods 0.000 claims description 5
- 238000000059 patterning Methods 0.000 claims description 5
- 239000000463 material Substances 0.000 claims description 4
- 241001485447 Micarea Species 0.000 claims description 2
- 230000000644 propagated effect Effects 0.000 claims 2
- 238000009413 insulation Methods 0.000 abstract 3
- UMIVXZPTRXBADB-UHFFFAOYSA-N benzocyclobutene Chemical compound C1=CC=C2CCC2=C1 UMIVXZPTRXBADB-UHFFFAOYSA-N 0.000 description 8
- 229910052581 Si3N4 Inorganic materials 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 229910052782 aluminium Inorganic materials 0.000 description 6
- 239000004020 conductor Substances 0.000 description 6
- PXHVJJICTQNCMI-UHFFFAOYSA-N nickel Substances [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 6
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- 229910052709 silver Inorganic materials 0.000 description 6
- 238000000151 deposition Methods 0.000 description 5
- 239000011521 glass Substances 0.000 description 5
- 229910052787 antimony Inorganic materials 0.000 description 4
- 229910052793 cadmium Inorganic materials 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 229910052802 copper Inorganic materials 0.000 description 4
- 230000008021 deposition Effects 0.000 description 4
- 229910052737 gold Inorganic materials 0.000 description 4
- 238000010438 heat treatment Methods 0.000 description 4
- 238000002347 injection Methods 0.000 description 4
- 239000007924 injection Substances 0.000 description 4
- 239000004973 liquid crystal related substance Substances 0.000 description 4
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 4
- 229910052759 nickel Inorganic materials 0.000 description 4
- 229910052763 palladium Inorganic materials 0.000 description 4
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 4
- 229910052697 platinum Inorganic materials 0.000 description 4
- 229920001721 polyimide Polymers 0.000 description 4
- 229910052703 rhodium Inorganic materials 0.000 description 4
- 229910052707 ruthenium Inorganic materials 0.000 description 4
- 238000004544 sputter deposition Methods 0.000 description 4
- 229910052718 tin Inorganic materials 0.000 description 4
- 229910052719 titanium Inorganic materials 0.000 description 4
- 239000004033 plastic Substances 0.000 description 3
- 229920000178 Acrylic resin Polymers 0.000 description 2
- 239000004925 Acrylic resin Substances 0.000 description 2
- 239000004642 Polyimide Substances 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 229910052791 calcium Inorganic materials 0.000 description 2
- 239000002131 composite material Substances 0.000 description 2
- 239000007772 electrode material Substances 0.000 description 2
- 230000008020 evaporation Effects 0.000 description 2
- 238000001704 evaporation Methods 0.000 description 2
- 230000005525 hole transport Effects 0.000 description 2
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 229910052749 magnesium Inorganic materials 0.000 description 2
- 229910021334 nickel silicide Inorganic materials 0.000 description 2
- RUFLMLWJRZAWLJ-UHFFFAOYSA-N nickel silicide Chemical compound [Ni]=[Si]=[Ni] RUFLMLWJRZAWLJ-UHFFFAOYSA-N 0.000 description 2
- 239000011368 organic material Substances 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 229920000058 polyacrylate Polymers 0.000 description 2
- 239000009719 polyimide resin Substances 0.000 description 2
- 238000004528 spin coating Methods 0.000 description 2
- YVTHLONGBIQYBO-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) Chemical compound [O--].[Zn++].[In+3] YVTHLONGBIQYBO-UHFFFAOYSA-N 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
- H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
- H01L27/1274—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor
- H01L27/1277—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor using a crystallisation promoting species, e.g. local introduction of Ni catalyst
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
- H01L27/1296—Multistep manufacturing methods adapted to increase the uniformity of device parameters
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
- H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
- H10K59/10—OLED displays
- H10K59/12—Active-matrix OLED [AMOLED] displays
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
- H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
- H10K59/10—OLED displays
- H10K59/12—Active-matrix OLED [AMOLED] displays
- H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
- H10K59/1216—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being capacitors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
- H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
- H10K59/10—OLED displays
- H10K59/12—Active-matrix OLED [AMOLED] displays
- H10K59/131—Interconnections, e.g. wiring lines or terminals
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
- H10K71/00—Manufacture or treatment specially adapted for the organic devices covered by this subclass
- H10K71/60—Forming conductive regions or layers, e.g. electrodes
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Geometry (AREA)
- Electroluminescent Light Sources (AREA)
- Recrystallisation Techniques (AREA)
- Thin Film Transistor (AREA)
Abstract
본 발명은 균일한 전기적 특성을 갖는 유기전계발광표시장치 및 그 제조방법에 관한 것이다.
본 발명은 기판; 상기 기판 상에 위치하며, MILC 영역으로 형성된 소스/드레인 영역 및 채널 영역을 포함하는 반도체층; 상기 반도체층을 절연시키는 게이트 절연막; 상기 게이트 절연막 상에 위치하는 게이트 전극; 상기 게이트 전극을 절연시키는 층간 절연막; 상기 반도체층의 소스/드레인 영역에 전기적으로 연결된 소스/드레인 전극을 포함하는 박막트랜지스터; 상기 기판 상에 상기 박막트랜지스터와 이격된 영역에 위치하며, MIC 영역으로 형성된 캐패시터 제 1 전극; 상기 캐패시터 제 1 전극을 절연시키는 게이트 절연막; 상기 게이트 절연막 상에 위치하는 캐패시터 제 2 전극; 상기 박막트랜지스터 및 캐패시터 상에 위치하는 평탄화막; 상기 평탄화막 상에 위치하는 제 1 전극; 상기 제 1 전극 상에 위치하는 화소정의막; 상기 제 1 전극 및 화소정의막 상에 위치하며, 적어도 발광층을 포함하는 유기막층; 및 상기 유기막층 상에 위치하는 제 2 전극;을 포함하는 것을 특징으로 한다.
MIC, MILC, 유기전계발광표시장치
Description
도 1a 내지 도 1e는 종래 기술에 의한 유기전계발광표시장치의 단면도.
도 2a 내지 도 2h는 본 발명의 제 1 실시 예에 따른 유기전계발광표시장치의 단면도 및 평면도.
도 3은 본 발명의 제 2 실시 예에 따른 유기전계발광표시장치의 평면도.
도 4a 내지 4f는 도 3의 I-I'에 따른 유기전계발광표시장치의 단면도.
<도면 주요부호에 대한 부호의 설명>
200 : 기판 210 : 버퍼층
220 : 비정질 실리콘층 220a : 반도체층
220b : 캐패시터 제 1 전극 220c,220d : 소스/드레인 영역
220e : 채널 영역 230 : 절연막
235 : 개구부 240 : 금속 촉매층
250 : 게이트 절연막 260a : 게이트 전극
260b : 캐패시터 제 2 전극 271,272 : 소스/드레인 전극
280 : 평탄화막 285 : 반사막
290 : 제 1 전극 300 : 화소정의막
310 : 유기막층 320 : 제 2 전극
본 발명은 유기전계발광표시장치 및 그 제조방법에 관한 것으로, 보다 자세하게는 균일한 전기적 특성을 갖는 유기전계발광표시장치 및 그 제조방법에 관한 것이다.
최근에 음극선관(Cathode Ray Tube)과 같은 종래의 표시소자의 단점을 해결하는 액정표시장치(Liquid Crystal Display Device), 유기전계발광표시장치(Organic Light Emitting Diode Display Device) 또는 PDP(Plasma Display Panel)등과 같은 평판형 표시장치(Flat Panel Display Device)가 주목받고 있다.
이때, 상기 유기전계발광표시장치 또는 액정표시장치 등과 같은 평판형 표시소자에는 스위칭(switching) 소자 또는 구동(driving) 소자로서, 박막트랜지스터(Thin Film Transistor)가 이용되고, 상기 박막트랜지스터와 연계되어 외부 신호를 저장하고, 다음 신호 주기까지 저장된 외부 신호를 공급해주는 캐패시터(Capacitor)가 이용된다.
도 1a 내지 도 1f는 종래 기술에 의한 유기전계발광표시장치의 단면도이다.
먼저, 도 1a를 참조하면, 플라스틱 또는 유리로 이루어진 기판(100) 상에 버퍼층(110)을 형성하고, 상기 버퍼층(100) 상에 비정질 실리콘층을 형성한 후, 패터닝하여 반도체층(120) 및 캐패시터 제 1 전극(125)을 형성한다. 이어서, 상기 기판(100) 상에 절연막(130)을 형성한다.
다음에, 도 1b를 참조하면, 상기 반도체층(120)과 대응되는 영역에 포토레지스트패턴(140)을 형성한다. 상기 포토레지스트패턴(140)을 마스크로 이용하여 불순물 주입 공정을 진행하여 상기 반도체층(120)의 소스/드레인 영역 및 채널 영역을 정의하고, 상기 캐패시터 제 1 전극(125)에 불순물을 주입한다.
이후에 도 1c를 참조하면, 상기 절연막(130)을 식각하여 절연막 패턴을 형성하고, 상기 기판 상에 금속촉매층(150)을 형성하고, 상기 반도체층(120) 및 캐패시터 제 1 전극(125) 이외의 영역의 금속촉매층(150)을 제거한다.
이어서, 도 1d를 참조하면, 상기 기판(100) 상에 게이트 절연막(160)을 형성하고, 상기 기판을 열처리하여 소스/드레인 영역 및 캐패시터의 제 1 전극(125)을 MIC 결정화법으로 결정화하고, 상기 채널 영역을 MILC 결정화법으로 결정화한다.
이후에, 도 1e를 참조하면, 상기 반도체층(120) 영역과 대응되게 게이트 전극(170)을 형성하고, 상기 캐패시터 제 1 전극(125)과 대응되게 캐패시터 제 2 전극(175)을 형성한다. 이어, 상기 기판(100) 상에 층간 절연막(180)을 형성하고, 상기 층간 절연막(180) 상에 소스/드레인 전극(191,192)을 형성하여 박막 트랜지스 및 캐패시터를 완성하고, 도면에는 표시하지 않았지만, 제 1 전극, 유기막층, 제 2 전극을 형성하여 종래 기술에 따른 유기전계발광표시장치를 완성한다.
그러나, 상기와 같이, 반도체층을 MIC/MILC법을 사용하여 결정화하면, 채널 영역에서 MILC 결정성과 MILC 결정성이 만나 결정화되지 않은 영역인 MILC 프런트(front)가 생기게 되고, 이는 전하의 이동도(mobility)를 저하시켜 소자의 특성이 저하되는 단점이 있다.
따라서, 본 발명은 상기와 같은 종래 기술의 제반단점과 문제점을 해결하기 위한 것으로, 균일한 전기적 특성을 갖는 유기전계발광표시장치 및 그 제조방법을 제공함에 본 발명의 목적이 있다.
본 발명의 상기 목적은 기판; 상기 기판 상에 위치하며, MILC 영역으로 형성된 소스/드레인 영역 및 채널 영역을 포함하는 반도체층; 상기 반도체층을 절연시키는 게이트 절연막; 상기 게이트 절연막 상에 위치하는 게이트 전극; 상기 게이트 전극을 절연시키는 층간 절연막; 상기 반도체층의 소스/드레인 영역에 전기적으로 연결된 소스/드레인 전극을 포함하는 박막트랜지스터; 상기 기판 상에 상기 박막트랜지스터와 이격된 영역에 위치하며, MIC 영역으로 형성된 캐패시터 제 1 전극; 상기 캐패시터 제 1 전극을 절연시키는 게이트 절연막; 상기 게이트 절연막 상에 위치하는 캐패시터 제 2 전극; 상기 박막트랜지스터 및 캐패시터 상에 위치하는 평탄화막; 상기 평탄화막 상에 위치하는 제 1 전극; 상기 제 1 전극 상에 위치하는 화 소정의막; 상기 제 1 전극 및 화소정의막 상에 위치하며, 적어도 발광층을 포함하는 유기막층; 및 상기 유기막층 상에 위치하는 제 2 전극;을 포함하는 것을 특징으로 하는 유기전계발광표시장치에 의해 달성된다.
또한, 본 발명은 기판을 제공하는 단계; 상기 기판 상에 비정질 실리콘층을 형성하는 단계; 상기 비정질 실리콘층 상에 절연막을 형성하는 단계; 상기 절연막을 식각하여 상기 비정질 실리콘층의 일부 영역을 노출시키는 단계; 상기 기판 전면에 금속 촉매층을 형성하는 단계; 상기 기판을 열처리하여 상기 노출된 비정질 실리콘층 영역은 MIC 결정화를 수행하고, 이외의 비정질 실리콘층 영역은 MILC 결정화가 수행되는 단계; 상기 절연막 및 금속 촉매층을 제거하는 단계; 상기 결정화된 실리콘층을 패터닝하여 상기 MIC 결정화 영역은 캐패시터의 제 1 전극이고, 상기 MILC 결정화를 이룬 영역은 반도체층으로 형성하는 단계; 상기 기판 상에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상에 게이트 전극 및 캐패시터 제 2 전극을 형성하는 단계; 상기 기판 상에 층간 절연막을 형성하는 단계; 상기 층간 절연막 상에 소스/드레인 전극을 형성하는 단계; 상기 소스/드레인 전극과 전기적으로 연결되도록 제 1 전극을 형성하는 단계; 상기 제 1 전극 상에 유기막층을 형성하는 단계; 및 상기 기판 전면에 제 2 전극을 형성하는 단계;를 포함하는 것을 특징으로 하는 유기전계발광표시장치의 제조방법에 의해 달성된다.
또한, 본 발명의 상기 목적은 제 1 단위화소영역, 배선영역 및 제 2 단위화소영역이 정의된 기판; 상기 기판의 제 1 단위화소영역 및 제 2 단위화소영역 상에 위치하며, MILC 영역으로 형성된 소스/드레인 영역 및 채널 영역을 포함하는 반도 체층들; 상기 반도체층을 절연시키는 게이트 절연막; 상기 게이트 절연막 상에 위치하는 게이트 전극들; 상기 게이트 전극을 절연시키는 층간 절연막; 상기 반도체층들의 소스/드레인 영역에 전기적으로 연결된 소스/드레인 전극들을 포함하는 박막트랜지스터들; 상기 기판 상에 각 단위화소마다 배선영역을 중심으로 대칭적으로 위치하고, 상기 제 1 단위화소영역 및 제 2 단위화소영역 상에 위치하며 MIC 영역으로 형성된 캐패시터 제 1 전극들; 상기 캐패시터 제 1 전극을 절연시키는 게이트 절연막; 상기 게이트 절연막 상에 위치하는 캐패시터 제 2 전극들; 상기 박막트랜지스터 및 캐패시터 상에 위치하는 평탄화막; 상기 평탄화막 상에 위치하는 제 1 전극; 상기 제 1 전극 상에 위치하는 화소정의막; 상기 제 1 전극 및 화소정의막 상에 위치하며, 적어도 발광층을 포함하는 유기막층; 및 상기 유기막층 상에 위치하는 제 2 전극;을 포함하는 것을 특징으로 하는 유기전계발광표시장치에 의해 달성된다.
또한, 본 발명은 제 1 단위화소영역, 배선영역 및 제 2 단위화소영역이 정의된 기판을 제공하는 단계; 상기 기판 상에 비정질 실리콘층을 형성하는 단계; 상기 비정질 실리콘층 상에 절연막을 형성하는 단계; 상기 배선영역을 중심으로 대칭되게 절연막을 식각하여 상기 비정질 실리콘층의 일부 영역을 노출시키는 단계; 상기 기판 전면에 금속 촉매층을 형성하는 단계; 상기 기판을 열처리하여 상기 노출된 비정질 실리콘층 영역은 MIC 결정화를 수행하고, 이외의 비정질 실리콘층 영역은 MILC 결정화가 수행되는 단계; 상기 절연막 및 금속 촉매층을 제거하는 단계; 상기 결정화된 실리콘층을 패터닝하여 상기 MIC 결정화 영역은 캐패시터의 제 1 전극이 고, 상기 MILC 결정화를 이룬 영역은 반도체층으로 형성하는 단계; 상기 기판 상에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상에 게이트 전극 및 캐패시터 제 2 전극을 형성하는 단계; 상기 기판 상에 층간 절연막을 형성하는 단계; 상기 층간 절연막 상에 소스/드레인 전극을 형성하는 단계; 상기 소스/드레인 전극과 전기적으로 연결되도록 제 1 전극을 형성하는 단계; 상기 제 1 전극 상에 유기막층을 형성하는 단계; 및 상기 기판 전면에 제 2 전극을 형성하는 단계;를 포함하는 것을 특징으로 하는 유기전계발광표시장치의 제조방법에 의해 달성된다.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다. 또한 도면들에 있어서, 층 및 영역의 길이, 두께등은 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 2a 내지 도 2h는 본 발명의 제 1 실시 예에 따른 유기전계발광표시장치의 단면도 및 평면도이다.
먼저 도 2a를 참조하면, 플라스틱, 도전성기판 또는 투명 유리로 이루어진 기판(200)을 제공한다. 상기 기판(200) 상에 상기 기판(200)과 기판 상에 형성되는 소자를 보호하기 위하여 버퍼층(210)을 형성한다. 상기 버퍼층(210)은 실리콘 산화막, 실리콘 질화막 또는 이들의 다중층 일 수 있다.
이어서, 상기 기판(200) 전면에 비정질 실리콘층(220)을 형성한다. 상기 비정질 실리콘층(220)은 스퍼터(Sputter) 장치와 같은 물리적 기상 증착법(Physical Vapor Deposition) 또는 PECVD(Plasma Enhanced Chemical Vapor Deposition) 또는 LPCVD(Low Pressure Chemical Vapor Deposition) 장치와 같은 화학적 기상 증착법(Chemical Vapor Deposition)을 이용하여 형성할 수 있다.
이어서, 상기 기판(200) 전면에 절연막(230)을 형성한다. 상기 절연막(230)은 실리콘 산화막, 실리콘 질화막 또는 이들의 다중층일 수 있다.
이후에, 도 2b를 참조하면, 상기 절연막(230)의 일부 영역, 즉 상기 비정질 실리콘층(220)이 추후 캐패시터 제 1 전극으로 형성될 영역을 상기 절연막(230)의 일부 영역을 식각하여 개구부(235)를 형성하여 노출시킨다.
이어서, 상기 기판(200) 전면에 금속 촉매층(240)을 형성한다. 상기 금속 촉매층(240)은 Ni, Pd, Ti, Ag, Au, Al, Sn, Sb, Cu, Co, Mo, Tr, Ru, Rh, Cd 및 Pt로 이루어진 군에서 선택된 하나를 사용할 수 있으며, 바람직하게는 Ni을 사용할 수 있다.
이때, 상기 금속 촉매층(240)은 스퍼터링 장치, 가열 증발 장치, 이온 주입 장치 또는 화학적 증기 증착 장치등 어느 것을 사용하여도 무방하나 스퍼터링 장치로 증착하는 것이 바람직하다.
그리고, 상기 금속 촉매층(240)의 증착 두께는 한정되지는 않지만 0.1 내지 10000Å 의 두께, 바람직하게는 10 내지 200Å 의 두께로 형성한다.
이때, 상기 절연막(230)의 개구부(235)에도 상기 금속 촉매층(240)이 증착되게 된다.
이후에, 상기 기판(200)을 열처리하여 상기 비정질 실리콘층(220)을 결정화 한다. 이때, 상기 금속 촉매층(240)과 접촉하는 상기 비정질 실리콘층(220) 영역, 즉 추후에 캐패시터 제 1 전극으로 형성되는 영역은 MIC 결정화를 수행하고, 이외의 영역 비정질 실리콘층(220) 영역은 MILC 결정화가 수행된다.
즉, 상기 절연막(230)의 개구부(235)에 의해 노출된 상기 비정질 실리콘층(220) 영역, 즉 추후에 캐패시터 제 1 전극으로 형성되는 영역(236)을 MIC 결정화를 수행하고, 그 이외의 영역(237)은 상기 MIC 결정성이 퍼져 MILC 결정화가 수행된다. 이때, 상기 MIC 결정화를 이루는 영역이 넓기 때문에 다량의 금속 촉매에 의해 MIC 결정화되므로, MILC 결정화를 이루는 영역이 넓어지게 되어 각 단위 화소 영역까지 MILC 결정화를 이룰 수 있게 된다.
즉, 도 2c를 참조하면, 단위화소가 도시되어 있고, 단위화소의 개구부(235)를 통해 MIC/MILC 결정화가 수행된다. 이때, 단위화소 영역으로 MILC 결정성(237) 진행되어 추후 메탈배선이 형성될 영역에서 다른 단위화소의 MILC 결정성과 만나 MILC 프런트가 생기게 된다.
이로써, 각 단위화소 내에 MILC 프런트가 없는 균일한 MILC 결정화된 다결정 실리콘 영역이 존재하게 되고, 각 단위화소 내에 제약없이 반도체층을 패터닝하여 사용할 수 있는 이점이 있다.
본 발명의 제 1 실시 예에서는 MIC 결정화법으로 결정화되는 캐패시터 제 1 전극이 형성될 영역을 각 단위화소의 중앙에 위치시켜 MIC/MILC 결정화를 수행하였지만, 이와는 다른 위치에서도 상기 MILC 프런트가 단위화소 내에 존재하지 않도록 MIC/MILC 결정화를 수행 할 수 있다. 따라서, 상기 MIC 결정화를 수행하는 영역은 본 실시 예에 의해 한정되지 않는다.
상기 MIC 결정화법은 금속 실리사이드, 즉, 니켈 실리사이드와 같은 금속에 의해 상기 비정질 실리콘이 결정화되는 결정화법으로 100 내지 300℃ 의 낮은 온도에서 결정화가 가능한 결정화법이다.
이때, 상기 금속 실리사이드는 Ni, Pd, Ti, Ag, Au, Al, Sn, Sb, Cu, Co, Mo, Tr, Ru, Rh, Cd 및 Pt로 이루어진 군에서 선택된 하나와 실리콘이 열처리되어 형성된다.
본 발명에서는 400 내지 700℃ 의 온도에서, 바람직하게는 500 내지 600℃ 의 온도 범위에서, 수분 내지 수십 분의 시간 동안 열처리하여 결정성이 각 단위화소 영역에 퍼질 수 있도록 MIC/MILC 결정화법을 진행한다.
이후에, 도 2d를 참조하면, 상기 절연막(230) 및 금속 촉매층(240)을 제거한다. 이때, 상기 개구부(235)에 의해 노출된 상기 다결정 실리콘층(220) 상의 금속 촉매층은 제거하지 않는다.
이어서, 상기 결정화 된 다결정 실리콘층(220)을 패터닝하여, 반도체층(220a) 및 캐패시터 제 1 전극(220b)을 형성한다.
상기 캐패시터 제 1 전극(220b)은 이전 공정에서 MIC 결정화 되어 금속 실리사이드인 영역을 사용한다. 이는 캐패시터가 금속에 가까울수록 특성이 좋아지기 때문에, 금속 실리사이드를 제거하지 않고 그대로 사용하는 것이다.
또한, 상기 반도체층(220a)은 이전 결정화 시 MILC 결정화를 이룬 영역으로, 반도체층의 채널영역의 길이 방향과 MILC 결정화가 이루어지는 방향이 평행하도록 형성하는 것이 바람직하다. 즉, 상기 반도체층(220a)의 채널영역의 길이 방향이 MILC 결정화가 이루어지는 방향에 평행하도록 형성되기 때문에, MILC 프런트가 없는 채널 영역을 형성할 수 있어, 전하의 이동도(mobility)를 저하시키지 않고 소자의 전기적 특성을 향상시킬 수 있다.
이후에, 도 2e를 참조하면, 상기 기판(200) 전면에 게이트 절연막(250)을 형성한다. 상기 게이트 절연막(250)은 실리콘 산화막, 실리콘 질화막 또는 이들의 이중층일 수 있고, 캐패시터의 제 1 전극(220b)과 추후 형성되는 캐패시터 제 2 전극 사이에 위치함으로써, 상기 게이트 절연막(250)의 두께를 조절하여 캐패시터의 정전 용량(capacitance)을 조절 할 수 있는데, 정전 용량은 캐패시터의 절연막의 두께가 얇을수록 커짐으로 상기 게이트 절연막(250)의 두께는 얇게 형성하는 것이 바람직하다.
다음에, 상기 기판(200) 상에 포토레지스트를 스핀 코팅과 같은 방법으로 도포하고, 노광 및 현상 공정을 진행하여 상기 반도체층(220a)의 일부 영역에 포토레지스트 패턴(251)을 형성한다. 이때, 상기 포토레지스트 패턴(251)은 상기 반도체층(220a)의 중심부에 형성하는 것이 바람직하다. 이는 상기 포토레지스트 패턴(251)이 형성된 영역이 이후 반도체층(220a)의 채널 영역으로 정의되기 때문이다.
이어서, 상기 포토레지스트 패턴(251)이 형성된 기판(200) 전면에 상기 포토레지스트 패턴(251)을 마스크로 하여 불순물 주입 공정을 시행한다. 이로써, 상기 반도체층(220a) 영역에 소스/드레인 영역(220c,220d)과 채널 영역(220e)이 정의된 다. 이때, 상기 반도체층(220a)이 소스/드레인 영역(220c,220d)과 채널 영역(220e)으로 나누어지는 것은 상기 불순물 주입 공정에 의해 불순물이 주입된 영역은 소스/드레인 영역(220c,220d)으로 정의되고, 상기 게이트 전극(260a)에 의해 불순물이 주입되지 못하는 영역은 채널(220e)로 정의되어지기 때문이다.
또한, 상기 캐패시터 제 1 전극(220b)에도 불순물이 주입되는데 이는 캐패시터의 전극은 전기적 특성이 도체에 가까울수록 캐패시터의 특서잉 우수해짐으로써 반도체인 실리콘에 불순물을 주입하여 도체에 가깝도록 하기 위함이다.
이어서, 도 2f를 참조하면, 상기 불순물 주입 공정이 끝난 후, 상기 포토레지스트 패턴(251)을 제거하고, 상기 기판(200) 전면에 게이트 전극 및 캐패시터 제 2 전극을 동시에 형성하는 도전 물질을 증착한 후, 상기 반도체층(220a)의 일부 영역과 상기 캐패시터 제 1 전극에 대응되게 패터닝하여 게이트 전극(260a) 및 캐패시터 제 2 전극(260b)을 형성하여 캐패시터를 완성한다. 이때, 상기 캐패시터 제 2 전극(260b)은 게이트 전극 또는 소스/드레인 전극과 동일한 물질로 이루어질 있다.
이후에, 상기 기판(200) 전면에 층간 절연막(270)을 형성하고, 상기 층간 절연막(270) 및 게이트 절연막(250)의 일부 영역을 식각하여 반도체층(220a)의 소스/드레인 영역(220c,220d)의 표면을 노출시킨 후, 소스/드레인 전극 물질을 증착하고, 패터닝하여 소스/드레인 전극(271,272)을 형성하여 박막트랜지스터를 완성한다.
상기와 같이, MIC/MILC 결정화를 이용하여 반도체층의 채널 영역에 MILC 프런트가 존재하지 않게 함으로써, 전하의 이동도를 향상시켜 전기적 특성을 향상시 킬 수 있는 이점이 있다.
상기 본 발명의 일실시예에 따른 박막트랜지스터는 하기에 개시하는 유기전계발광표시장치에 한정되는 것은 아니며, 액정표시장치 등의 기타 표시장치에도 사용될 수 있다.
이어서, 도 2g를 참조하면, 상기 기판(200) 전면에 평탄화막(280)을 형성한다. 상기 평탄화막(280)은 유기막 또는 무기막으로 형성하거나 이들의 복합막으로 형성할 수 있다. 상기 평탄화막(280)을 무기막으로 형성하는 경우는 SOG(spin on glass)를 사용하여 형성하는 것이 바람직하고, 유기막으로 형성하는 경우 아크릴계 수지, 폴리이미드계 수지 또는 BCB(benzocyclobutene)을 사용하여 형성하는 것이 바람직하다. 또한, 상기 평탄화막(280)은 소스/드레인 전극(271,272)중 어느 하나를 노출시키는 비어홀(281)을 구비한다.
상기 평탄화막(280) 상에 반사막(285)을 포함하는 제 1 전극(290)을 형성한다. 상기 제 1 전극(290)은 상기 비아홀(281)의 바닥에 위치하여 상기 노출된 소스/드레인 전극(271,272)중 어느 하나에 접하고, 상기 평탄화막(280) 상으로 연장된다. 상기 제 1 전극(290)은 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide)를 사용할 수 있다.
이어서, 도 2h를 참조하면, 상기 제 1 전극(290)을 포함한 기판(200) 전면에 화소정의막(300)을 형성하되, 상기 제 1 전극(290)이 위치한 비아홀(281)을 충분히 채울 수 있을 정도의 두께로 형성한다. 상기 화소정의막(300)은 유기막 또는 무기막으로 형성할 수 있으나, 바람직하게는 유기막으로 형성한다. 더욱 바람직하게는 상기 화소정의막(300)은 BCB(benzocyclobutene), 아크릴계 고분자 및 폴리이미드로 이루어진 군에서 선택되는 하나이다. 상기 화소정의막(300)은 유동성(flowability)이 뛰어나므로 상기 기판(200) 전체에 평탄하게 형성할 수 있다. 상기 화소정의막(300)을 식각하여 상기 제 1 전극(290)을 노출시키는 개구부(305)를 형성한다.
이어서, 상기 개구부(305)를 통해 노출된 제 1 전극(290) 상에 유기막층(310)을 형성한다. 상기 유기막층(310)은 적어도 발광층을 포함하며, 정공주입층, 정공수송층, 전자수송층 또는 전자주입층중 어느 하나 이상의 층을 추가로 포함할 수 있다.
상기 유기막층(310)은 풀컬러를 구현하기 위한 R, G, B 발광층임이 바람직하고, 또는 화이트를 구현하는 유기물질로 이루어지거나 R, G, B가 적층되어 화이트를 구현하는 발광층일 수 있다.
이어서, 상기 기판(200) 전면에 투과전극으로 투명하면서 일함수가 낮은 Mg, Ag, Al, Ca 및 이들의 합금으로 이루어질 수 있는 제 2 전극(320)을 형성하여 본 발명의 제 1 실시 예에 따른 유기전계발광표시장치를 완성한다.
상기와 같이, MIC/MILC 결정화를 이용하여 반도체층의 채널 영역에 MILC 프런트가 존재하지 않게 함으로써, 전하의 이동도를 향상시켜 전기적 특성을 향상된 유기전계발광표시장치를 제공할 수 있는 이점이 있다.
도 3은 본 발명의 제 2 실시 예에 따른 유기전계발광표시장치의 평면도이다.
도 3를 참조하면, 일방향으로 배열된 스캔 라인(1), 상기 스캔 라인(1)과 서로 절연되면서 교차하는 데이터 라인(2) 및 상기 스캔 라인(1)과 서로 절연되면서 교차하고 상기 데이터 라인(2)에 평행하게 공통 전원전압라인(3)이 위치한다. 상기 스캔 라인(1), 상기 데이터 라인(2) 및 공통 전원전압라인(3)에 의해 다수의 단위화소, 예를 들면, 적색(R), 녹색(G) 및 청색(B)의 단위화소로 정의된다.
이로써, 상기 각 단위화소에는 상기 스캔 라인(1)에 인가된 신호에 따라 상기 데이터 라인(2)에 인가된 데이터 신호를, 예를 들면, 데이터 전압과 상기 공통 전원라인(3)에 인가된 전압차에 따른 전하를 축적하는 캐패시터(7) 및 상기 캐패시터(7)에 축적된 전하에 의한 신호를 상기 스위칭 박막트랜지스터(5)를 통해 구동 박막트랜지스터(6)로 입력한다. 이어서 데이터 신호를 입력받은 상기 구동 박막트랜지스터(6)는 화소전극(8), 상부전극 및 두 전극 사이에 유기발광층을 구비한 상기 유기 발광 다이오드(9)에 전기적 신호를 보내 광을 방출하게 한다.
도 4a 내지 4f는 도 3의 I-I'에 따른 유기전계발광표시장치의 단면도이다.
도 4a를 참조하면, 플라스틱, 도전성기판 또는 투명 유리로 이루어진 기판(400)을 제공한다. 상기 기판(400)은 제 1 단위화소영역(a), 배선영역(b) 및 제 2 단위화소영역(c)이 정의되어 있다.
이어서, 상기 기판(400) 상에 상기 기판(400)과 기판 상에 형성되는 소자를 보호하기 위하여 버퍼층(410)을 형성한다. 상기 버퍼층(410)은 실리콘 산화막, 실리콘 질화막 또는 이들의 다중층 일 수 있다.
이어서, 상기 기판(400) 전면에 비정질 실리콘층(420a)을 형성한다. 상기 비정질 실리콘층(420a)은 스퍼터(Sputter) 장치와 같은 물리적 기상 증착법(Physical Vapor Deposition) 또는 PECVD(Plasma Enhanced Chemical Vapor Deposition) 또는 LPCVD(Low Pressure Chemical Vapor Deposition) 장치와 같은 화학적 기상 증착법(Chemical Vapor Deposition)을 이용하여 형성할 수 있다.
이어서, 상기 기판(400) 전면에 절연막(430)을 형성한다. 상기 절연막(430)은 실리콘 산화막, 실리콘 질화막 또는 이들의 다중층일 수 있다.
이후에, 도 4b를 참조하면, 상기 절연막(430)의 일부 영역, 즉 상기 비정질 실리콘층(420a)이 추후 캐패시터 제 1 전극으로 형성될 영역 상에 절연막(430)을 식각하여 개구부(435a,435b)를 형성하고, 상기 비정질 실리콘층(420a)을 노출시킨다.
이때, 상기 개구부(435a,435b)는 배선영역을 중심으로 대칭되도록 이격된 영역의 절연막을 식각하여 상기 비정질 실리콘층(420a)의 일부 영역을 노출시킨다. 이는 추후 MIC/MILC 결정화 공정시, MILC 프런트를 상기 배선영역에 형성시키기 위함이다.
이어서, 상기 기판(400) 전면에 금속 촉매층(440)을 형성한다. 상기 금속 촉매층(440)은 Ni, Pd, Ti, Ag, Au, Al, Sn, Sb, Cu, Co, Mo, Tr, Ru, Rh, Cd 및 Pt로 이루어진 군에서 선택된 하나를 사용할 수 있으며, 바람직하게는 Ni을 사용할 수 있다.
이때, 상기 금속 촉매층(440)은 스퍼터링 장치, 가열 증발 장치, 이온 주입 장치 또는 화학적 증기 증착 장치 등 어느 것을 사용하여도 무방하나 스퍼터링 장치로 증착하는 것이 바람직하다.
그리고, 상기 금속 촉매층(440)의 증착 두께는 한정되지는 않지만 0.1 내지 10000Å 의 두께, 바람직하게는 10 내지 200Å 의 두께로 형성한다. 이때, 상기 절연막(430)의 개구부(435a,435b)에도 상기 금속 촉매층(440)이 증착되게 된다.
이후에, 상기 기판(400)을 열처리하여 상기 비정질 실리콘층(420a)을 결정화한다. 이때, 상기 금속 촉매층(440)과 접촉하는 상기 비정질 실리콘층(420a) 영역, 즉 추후에 캐패시터 제 1 전극으로 형성되는 영역은 MIC 결정화를 수행하고, 이외의 영역 비정질 실리콘층(420a) 영역은 MILC 결정화가 수행된다.
즉, 상기 절연막(430)의 개구부(435)에 의해 노출된 상기 비정질 실리콘층(420a) 영역, 즉 추후에 캐패시터 제 1 전극으로 형성되는 영역은 MIC 결정화를 수행하고, 그 이외의 영역은 상기 MIC 결정성이 퍼져 MILC 결정화가 수행된다. 이때, 상기 MIC 결정화를 이루는 영역이 넓기 때문에 다량의 금속 촉매에 의해 MIC 결정화되므로, MILC 결정화를 이루는 영역이 넓어지게 되어 각 단위 화소 영역까지 MILC 결정화를 이룰 수 있게 된다.
이때, 제 1 단위화소영역(a)과 제 2 단위화소영역(c)의 개구부(435a,435b)를 통해 MIC/MILC 결정화가 수행된다. 이때, 제 1 단위화소영역(a)과 제 2 단위화소영역(c)의 추후 배선이 형성될 배선영역(b)에서 MILC 결정성이 만나 MILC 프런트가 생기게 된다.
이로써, 각 단위화소 내에 MILC 프런트가 없는 균일한 MILC 결정화된 다결정 실리콘영역이 존재하게 되고, 각 단위화소 내에 제약 없이 반도체층을 패터닝하여 사용할 수 있는 이점이 있다.
본 발명의 제 2 실시 예에서는 MIC 결정화법으로 결정화되는 캐패시터 제 2 전극이 형성될 영역을 각 단위화소의 중앙에 위치시켜 MIC/MILC 결정화를 수행하였다. 그러나, 상기 배선영역을 중심으로 대칭되도록 상기 MIC 결정화법으로 결정화되는 캐패시터 제 1 전극이 형성될 영역을 위치시키면, 상기 MILC 프런트가 배선영역에 형성될 수 있다.
상기 MIC 결정화법은 이미 공지된 바와 같이, 금속 실리사이드, 즉, 니켈 실리사이드와 같은 금속에 의해 상기 비정질 실리콘이 결정화되는 결정화법으로 100 내지 300℃ 의 낮은 온도에서 결정화가 가능한 결정화법이다.
이때, 상기 금속 실리사이드는 Ni, Pd, Ti, Ag, Au, Al, Sn, Sb, Cu, Co, Mo, Tr, Ru, Rh, Cd 및 Pt로 이루어진 군에서 선택된 하나와 실리콘이 열처리되어 형성된다.
본 발명에서는 400 내지 700℃ 의 온도에서, 바람직하게는 500 내지 600℃ 의 온도 범위에서, 수분 내지 수십 분의 시간 동안 열처리하여 결정성이 각 단위화소 영역에 퍼질 수 있도록 MIC/MILC 결정화법을 진행한다.
이후에, 도 4c를 참조하면, 상기 절연막(430) 및 금속 촉매층(440)을 제거한다. 이때, 상기 개구부(435a,435b)에 의해 노출된 상기 다결정 실리콘층(420b)상의 금속 촉매층은 제거하지 않는다.
이어서, 상기 결정화 된 다결정 실리콘층(420b)을 패터닝하여, 상기 제 1 단위화소영역(a)의 반도체층(420c,420d) 및 캐패시터 제 1 전극(420e)을 형성하고, 상기 제 2 단위화소영역(b)의 반도체층(420c',420d') 및 캐패시터 제 1 전극(420e')을 형성한다.
상기 캐패시터 제 1 전극(420e,420e')은 이전 공정에서 MIC 결정화 되어 금속 실리사이드인 영역을 사용한다. 이는 캐패시터가 금속에 가까울수록 특성이 좋아지기 때문에, 금속 실리사이드를 제거하지 않고 그대로 사용하는 것이다.
또한, 상기 반도체층(420c,420d,420c',420d')은 이전 결정화 시 MILC 결정화를 이룬 영역으로, 반도체층의 채널영역의 길이 방향이 MILC 결정화가 이루어지는 방향과 평행하도록 형성하는 것이 바람직하다. 즉, 상기 반도체층(420c,420d,420c',420d')의 채널영역의 길이 방향이 MILC 결정화가 이루어지는 방향에 평행하도록 형성되기 때문에, MILC 프런트가 없는 채널 영역을 형성할 수 있어, 전하의 이동도(mobility)를 저하시키지 않고 소자의 전기적 특성을 향상시킬 수 있다.
이후에, 도 4d를 참조하면, 상기 기판(400) 전면에 게이트 절연막(450)을 형성한다. 상기 게이트 절연막(450)은 실리콘 산화막, 실리콘 질화막 또는 이들의 이중층일 수 있고, 캐패시터의 제 1 전극(420e,420e')과 추후 형성되는 캐패시터 제 2 전극 사이에 위치함으로써, 상기 게이트 절연막(450)의 두께를 조절하여 캐패시터의 정전 용량(capacitance)을 조절 할 수 있는데, 정전 용량은 캐패시터의 절연막의 두께가 얇을수록 커짐으로 상기 게이트 절연막(450)의 두께는 얇게 형성하는 것이 바람직하다.
다음에, 상기 기판(400) 상에 포토레지스트를 스핀 코팅과 같은 방법으로 도포하고, 노광 및 현상 공정을 진행하여 상기 반도체층(420c,420d,420c',420d')의 일부 영역에 포토레지스트 패턴(451c,451d,451c',451d')을 형성한다. 이때, 상기 포토레지스트 패턴은 상기 반도체층(420c,420d,420c',420d')의 중심부에 형성하는 것이 바람직하다. 이는 상기 포토레지스트 패턴(451c,451d,451c',451d')이 형성된 영역이 이후 반도체층(420c,420d,420c',420d')의 채널 영역으로 정의되기 때문이다.
이어서, 상기 포토레지스트 패턴이 형성된 기판(400) 전면에 상기 포토레지스트 패턴(451c,451d,451c',451d')을 마스크로 하여 불순물 주입 공정을 시행한다. 이로써, 상기 반도체층(420c,420d,420c',420d') 영역에 소스/드레인 영역과 채널 영역이 정의된다. 이때, 상기 반도체층(420c,420d,420c',420d')이 소스/드레인 영역과 채널 영역으로 나누어지는 것은 상기 불순물 주입 공정에 의해 불순물이 주입된 영역은 소스/드레인 영역으로 정의되고, 상기 상기 포토레지스트 패턴에 의해 불순물이 주입되지 못하는 영역은 채널로 정의되어지기 때문이다.
또한, 상기 캐패시터 제 1 전극(420e,420e')에도 불순물이 주입되는데 이는 캐패시터의 전극은 전기적 특성이 도체에 가까울수록 캐패시터의 특서잉 우수해짐으로써 반도체인 실리콘에 불순물을 주입하여 도체에 가깝도록 하기 위함이다.
이어서, 도 4e를 참조하면, 상기 불순물 주입 공정이 끝난 후, 상기 포토레지스트 패턴(451c,451d,451c',451d')을 제거하고, 상기 기판(400) 전면에 게이트 전극 및 캐패시터 제 2 전극을 동시에 형성하는 도전 물질을 증착한 후, 상기 반도체층(420c,420d,420c',420d')의 일부 영역과 상기 캐패시터 제 1 전극에 대응되게 패터닝하여 게이트 전극(460a,460b,460a',460b') 및 캐패시터 제 2 전극(460c,460c')을 형성하여 캐패시터를 완성한다. 이때, 상기 캐패시터 제 2 전 극(460c,460c')은 게이트 전극 또는 소스/드레인 전극과 동일한 물질로 이루어질 있다.
이후에, 상기 기판(400) 전면에 층간 절연막(470)을 형성하고, 상기 층간 절연막(470) 및 게이트 절연막(450)의 일부 영역을 식각하여 반도체층(420c,420d,420c',420d')의 소스/드레인 영역의 표면을 노출시킨 후, 소스/드레인 전극 물질을 증착하고, 패터닝하여 소스/드레인 전극(471a,472a,471b,471b,471a',472a',471b',472b')을 형성하여 박막트랜지스터 및 캐패시터를 완성한다.
상기와 같이, MIC/MILC 결정화를 이용하여 반도체층의 채널 영역에 MILC 프런트가 존재하지 않게 함으로써, 전하의 이동도를 향상시켜 전기적 특성을 향상시킬 수 있는 이점이 있다.
상기 본 발명의 실시예에 따른 박막트랜지스터는 하기에 개시하는 유기전계발광표시장치에 한정되는 것은 아니며, 액정표시장치 등과 같은 기타 표시장치에서도 사용할 수 있다.
이어서, 도 4f를 참조하면, 상기 기판(400) 전면에 평탄화막(480)을 형성한다. 상기 평탄화막(480)은 유기막 또는 무기막으로 형성하거나 이들의 복합막으로 형성할 수 있다. 상기 평탄화막(480)을 무기막으로 형성하는 경우는 SOG(spin on glass)를 사용하여 형성하는 것이 바람직하고, 유기막으로 형성하는 경우 아크릴계 수지, 폴리이미드계 수지 또는 BCB(benzocyclobutene)을 사용하여 형성하는 것이 바람직하다. 또한, 상기 평탄화막(480)은 소스/드레인 전극 중 어느 하나를 노출시 키는 비어홀(481a,481b)을 구비한다.
상기 평탄화막(480) 상에 제 1 전극(490a,490b)을 형성한다. 상기 제 1 전극(490a,490b)은 상기 비아홀(481a,481b)의 바닥에 위치하여 상기 노출된 소스/드레인 전극 중 어느 하나에 접하고, 상기 평탄화막(480) 상으로 연장된다. 상기 제 1 전극(490a,490b)은 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide)를 사용할 수 있다.
이어서, 상기 제 1 전극(490a,490b)을 포함한 기판(400) 전면에 화소정의막(500)을 형성하되, 상기 제 1 전극(490a,490b)이 위치한 비아홀(481a,481b)을 충분히 채울 수 있을 정도의 두께로 형성한다. 상기 화소정의막(500)은 유기막 또는 무기막으로 형성할 수 있으나, 바람직하게는 유기막으로 형성한다. 더욱 바람직하게는 상기 화소정의막(500)은 BCB(benzocyclobutene), 아크릴계 고분자 및 폴리이미드로 이루어진 군에서 선택되는 하나이다. 상기 화소정의막(500)은 유동성(flowability)이 뛰어나므로 상기 기판(400) 전체에 평탄하게 형성할 수 있다. 상기 화소정의막(500)을 식각하여 상기 제 1 전극(490a,490b)을 노출시키는 개구부를 형성한다.
이어서, 상기 개구부를 통해 노출된 제 1 전극(490a,490b) 상에 유기막층(310a,310b)을 형성한다. 상기 유기막층(510a,510b)은 적어도 발광층을 포함하며, 정공주입층, 정공수송층, 전자수송층 또는 전자주입층중 어느 하나 이상의 층을 추가로 포함할 수 있다.
상기 유기막층(510a,510b)은 풀컬러를 구현하기 위한 R, G, B 발광층임이 바 람직하고, 또는 화이트를 구현하는 유기물질로 이루어지거나 R, G, B가 적층되어 화이트를 구현하는 발광층일 수 있다.
이어서, 상기 기판(400) 전면에 투과전극으로 투명하면서 일함수가 낮은 Mg, Ag, Al, Ca 및 이들의 합금으로 이루어질 수 있는 제 2 전극(520)을 형성하여 본 발명의 제 2 실시 예에 따른 유기전계발광표시장치를 완성한다.
상기와 같이, MIC/MILC 결정화를 이용하여 반도체층의 채널 영역에 MILC 프런트가 존재하지 않게 함으로써, 전하의 이동도를 향상시켜 전기적 특성을 향상시킬 수 있는 이점이 있다.
또한, MIC결정화되는 영역을 배선영역을 중심으로 대칭적으로 이격되게 형성함으로써, 각 단위화소영역 내에 MILC 프런트가 없어, 반도체층을 어느 영역에나 제약없이 형성할 수 있는 이점이 있다.
본 발명은 이상에서 살펴본 바와 같이 바람직한 실시예를 들어 도시하고 설명하였으나, 상기한 실시 예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능할 것이다.
따라서, 본 발명의 유기전계발광표시장치 및 그 제조방법은 박막트랜지스터의 전기적 특성을 균일하게 제어하고, 특성을 향상시킬 수 있어 유기전계발광표시장치의 발광효율을 증가시킬 수 있는 효과가 있다.
Claims (20)
- 기판;상기 기판 상에 위치하며, MILC 영역으로 형성된 소스/드레인 영역 및 채널 영역을 포함하는 반도체층;상기 반도체층을 절연시키는 게이트 절연막;상기 게이트 절연막 상에 위치하는 게이트 전극;상기 게이트 전극을 절연시키는 층간 절연막;상기 반도체층의 소스/드레인 영역에 전기적으로 연결된 소스/드레인 전극을 포함하는 박막트랜지스터;상기 기판 상에 상기 박막트랜지스터와 이격된 영역에 위치하며, MIC 영역으로 형성된 캐패시터 제 1 전극;상기 캐패시터 제 1 전극을 절연시키는 게이트 절연막;상기 게이트 절연막 상에 위치하는 캐패시터 제 2 전극;상기 박막트랜지스터 및 캐패시터 상에 위치하는 평탄화막;상기 평탄화막 상에 위치하는 제 1 전극;상기 제 1 전극 상에 위치하는 화소정의막;상기 제 1 전극 및 화소정의막 상에 위치하며, 적어도 발광층을 포함하는 유기막층; 및상기 유기막층 상에 위치하는 제 2 전극;을 포함하는 것을 특징으로 하는 유 기전계발광표시장치.
- 제 1 항에 있어서,상기 반도체층은 채널영역의 길이 방향과 상기 MILC 결정화 방향이 평행하게 위치하는 것을 특징으로 하는 유기전계발광표시장치.
- 제 1 항에 있어서,상기 캐패시터 제 1 전극은 금속실리사이드를 더 포함하는 것을 특징으로 하는 유기전계발광표시장치.
- 제 1 항에 있어서,상기 캐패시터 제 2 전극은 게이트 전극 또는 소스/드레인 전극과 동일한 물질로 이루어진 것을 특징으로 하는 유기전계발광표시장치.
- 기판을 제공하는 단계;상기 기판 상에 비정질 실리콘층을 형성하는 단계;상기 비정질 실리콘층 상에 절연막을 형성하는 단계;상기 절연막을 식각하여 상기 비정질 실리콘층의 일부 영역을 노출시키는 단계;상기 기판 전면에 금속 촉매층을 형성하는 단계;상기 기판을 열처리하여 상기 노출된 비정질 실리콘층 영역은 MIC 결정화를 수행하고, 이외의 비정질 실리콘층 영역은 MILC 결정화가 수행되는 단계;상기 절연막 및 금속 촉매층을 제거하는 단계;상기 결정화된 실리콘층을 패터닝하여 상기 MIC 결정화 영역은 캐패시터의 제 1 전극이고, 상기 MILC 결정화를 이룬 영역은 반도체층으로 형성하는 단계;상기 기판 상에 게이트 절연막을 형성하는 단계;상기 게이트 절연막 상에 게이트 전극 및 캐패시터 제 2 전극을 형성하는 단계;상기 기판 상에 층간 절연막을 형성하는 단계;상기 층간 절연막 상에 소스/드레인 전극을 형성하는 단계;상기 소스/드레인 전극과 전기적으로 연결되도록 제 1 전극을 형성하는 단계;상기 제 1 전극 상에 유기막층을 형성하는 단계; 및상기 기판 전면에 제 2 전극을 형성하는 단계;를 포함하는 것을 특징으로 하는 유기전계발광표시장치의 제조방법.
- 제 5 항에 있어서,상기 MIC/MILC 결정화가 수행되는 단계는 각 단위화소 외각의 메탈배선이 형성될 영역에 상기 MILC 결정성이 서로 만나게 되는 것을 더 포함하는 것을 특징으로 하는 유기전계발광표시장치의 제조방법.
- 제 5 항에 있어서,상기 게이트 절연막 상에 상기 반도체층의 일부 영역과 대응되게 포토레지스트 패턴을 형성하는 단계;상기 포토레지스트 패턴을 마스크로 이용하여 불순물 주입 공정을 진행하여 반도체층의 소스/드레인 영역 및 채널 영역을 정의하고, 상기 캐패시터의 제 1 전극에 불순물을 주입하는 단계;상기 포토레지스트 패턴을 제거하는 단계;를 더 포함하는 것을 특징으로 하는 유기전계발광표시장치의 제조방법.
- 제 5 항에 있어서,상기 반도체층은 채널영역의 길이 방향과 상기 MILC 결정화 방향이 평행하도록 형성하는 것을 특징으로 하는 유기전계발광표시장치의 제조방법.
- 제 5 항에 있어서,상기 금속 촉매층은 0.1 내지 10000Å 의 두께로 형성되는 것을 특징으로 하는 유기전계발광표시장치의 제조방법.
- 제 5 항에 있어서,상기 MILC 결정화법에 의한 결정화는 상기 MIC 결정화법에 의해 결정화된 실리콘의 결정성이 전파되어 실리콘이 결정화됨을 특징으로 하는 유기전계발광표시장치의 제조방법.
- 제 1 단위화소영역, 배선영역 및 제 2 단위화소영역이 정의된 기판;상기 기판의 제 1 단위화소영역 및 제 2 단위화소영역 상에 위치하며, MILC 영역으로 형성된 소스/드레인 영역 및 채널 영역을 포함하는 반도체층들;상기 반도체층을 절연시키는 게이트 절연막;상기 게이트 절연막 상에 위치하는 게이트 전극들;상기 게이트 전극을 절연시키는 층간 절연막;상기 반도체층들의 소스/드레인 영역에 전기적으로 연결된 소스/드레인 전극 들을 포함하는 박막트랜지스터들;상기 기판 상에 각 단위화소마다 배선영역을 중심으로 대칭적으로 위치하고, 상기 제 1 단위화소영역 및 제 2 단위화소영역 상에 위치하며 MIC 영역으로 형성된 캐패시터 제 1 전극들;상기 캐패시터 제 1 전극을 절연시키는 게이트 절연막;상기 게이트 절연막 상에 위치하는 캐패시터 제 2 전극들;상기 박막트랜지스터 및 캐패시터 상에 위치하는 평탄화막;상기 평탄화막 상에 위치하는 제 1 전극;상기 제 1 전극 상에 위치하는 화소정의막;상기 제 1 전극 및 화소정의막 상에 위치하며, 적어도 발광층을 포함하는 유기막층; 및상기 유기막층 상에 위치하는 제 2 전극;을 포함하는 것을 특징으로 하는 유기전계발광표시장치.
- 제 11 항에 있어서,상기 캐패시터 제 1 전극은 금속실리사이드를 더 포함하는 것을 특징으로 하는 유기전계발광표시장치.
- 제 11 항에 있어서,상기 반도체층들은 채널영역의 길이 방향과 상기 MILC 결정화 방향이 평행하게 위치하는 것을 특징으로 하는 유기전계발광표시장치.
- 제 11 항에 있어서,상기 캐패시터 제 2 전극은 게이트 전극 또는 소스/드레인 전극과 동일한 물질로 이루어진 것을 특징으로 하는 유기전계발광표시장치.
- 제 1 단위화소영역, 배선영역 및 제 2 단위화소영역이 정의된 기판을 제공하는 단계;상기 기판 상에 비정질 실리콘층을 형성하는 단계;상기 비정질 실리콘층 상에 절연막을 형성하는 단계;상기 배선영역을 중심으로 대칭되게 절연막을 식각하여 상기 비정질 실리콘층의 일부 영역을 노출시키는 단계;상기 기판 전면에 금속 촉매층을 형성하는 단계;상기 기판을 열처리하여 상기 노출된 비정질 실리콘층 영역은 MIC 결정화를 수행하고, 이외의 비정질 실리콘층 영역은 MILC 결정화가 수행되는 단계;상기 절연막 및 금속 촉매층을 제거하는 단계;상기 결정화된 실리콘층을 패터닝하여 상기 MIC 결정화 영역은 캐패시터의 제 1 전극이고, 상기 MILC 결정화를 이룬 영역은 반도체층으로 형성하는 단계;상기 기판 상에 게이트 절연막을 형성하는 단계;상기 게이트 절연막 상에 게이트 전극 및 캐패시터 제 2 전극을 형성하는 단계;상기 기판 상에 층간 절연막을 형성하는 단계;상기 층간 절연막 상에 소스/드레인 전극을 형성하는 단계;상기 소스/드레인 전극과 전기적으로 연결되도록 제 1 전극을 형성하는 단계;상기 제 1 전극 상에 유기막층을 형성하는 단계; 및상기 기판 전면에 제 2 전극을 형성하는 단계;를 포함하는 것을 특징으로 하는 유기전계발광표시장치의 제조방법.
- 제 15 항에 있어서,상기 반도체층은 채널영역의 길이 방향과 상기 MILC 결정화 방향이 평행하도록 형성하는 것을 특징으로 하는 유기전계발광표시장치의 제조방법.
- 제 15 항에 있어서,상기 MIC/MILC 결정화가 수행되는 단계는 각 단위화소의 배선영역에 상기 MILC 결정성이 서로 만나게 되는 것을 더 포함하는 것을 특징으로 하는 유기전계발광표시장치의 제조방법.
- 제 15 항에 있어서,상기 게이트 절연막 상에 상기 반도체층의 일부 영역과 대응되게 포토레지스트 패턴을 형성하는 단계;상기 포토레지스트 패턴을 마스크로 이용하여 불순물 주입 공정을 진행하여 반도체층의 소스/드레인영역 및 채널영역을 정의하고, 상기 캐패시터의 제 1 전극에 불순물을 주입하는 단계;상기 포토레지스트 패턴을 제거하는 단계;를 더 포함하는 것을 특징으로 하는 유기전계발광표시장치의 제조방법.
- 제 15 항에 있어서,상기 금속 촉매층은 0.1 내지 10000Å 의 두께로 형성되는 것을 특징으로 하는 유기전계발광표시장치의 제조방법.
- 제 15 항에 있어서,상기 MILC 결정화법에 의한 결정화는 상기 MIC 결정화법에 의해 결정화된 실리콘의 결정성이 전파되어 실리콘이 결정화됨을 특징으로 하는 유기전계발광표시장치의 제조방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060111187A KR100770266B1 (ko) | 2006-11-10 | 2006-11-10 | 유기전계발광표시장치 및 그 제조방법 |
| US11/935,670 US8174012B2 (en) | 2006-11-10 | 2007-11-06 | Organic light emitting diode display device and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060111187A KR100770266B1 (ko) | 2006-11-10 | 2006-11-10 | 유기전계발광표시장치 및 그 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR100770266B1 true KR100770266B1 (ko) | 2007-10-25 |
Family
ID=38815873
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020060111187A KR100770266B1 (ko) | 2006-11-10 | 2006-11-10 | 유기전계발광표시장치 및 그 제조방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US8174012B2 (ko) |
| KR (1) | KR100770266B1 (ko) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101049810B1 (ko) * | 2008-12-30 | 2011-07-15 | 삼성모바일디스플레이주식회사 | 박막트랜지스터, 그의 제조방법 및 이를 포함하는 유기전계발광표시장치 |
| KR101049805B1 (ko) * | 2008-12-30 | 2011-07-15 | 삼성모바일디스플레이주식회사 | 다결정 실리콘의 제조방법, 박막트랜지스터, 그의 제조방법및 이를 포함하는 유기전계발광표시장치 |
| KR101049806B1 (ko) * | 2008-12-30 | 2011-07-15 | 삼성모바일디스플레이주식회사 | 다결정 실리콘의 제조방법, 박막트랜지스터, 그의 제조방법및 이를 포함하는 유기전계발광표시장치 |
| KR101049808B1 (ko) * | 2008-12-30 | 2011-07-15 | 삼성모바일디스플레이주식회사 | 박막트랜지스터, 그의 제조방법 및 이를 포함하는 유기전계발광표시장치 |
| CN109416897A (zh) * | 2016-07-29 | 2019-03-01 | 索尼公司 | 显示装置、显示装置制造方法以及电子设备 |
| CN110890409A (zh) * | 2019-11-29 | 2020-03-17 | 京东方科技集团股份有限公司 | 显示装置及其oled面板、oled面板的制作方法 |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101040984B1 (ko) * | 2008-09-09 | 2011-06-16 | 경희대학교 산학협력단 | 비정질 물질의 상변화 방법 |
| KR101041141B1 (ko) * | 2009-03-03 | 2011-06-13 | 삼성모바일디스플레이주식회사 | 유기전계발광표시장치 및 그의 제조방법 |
| KR101049799B1 (ko) * | 2009-03-03 | 2011-07-15 | 삼성모바일디스플레이주식회사 | 박막트랜지스터, 그의 제조방법 및 이를 포함하는 유기전계발광표시장치 |
| KR101056428B1 (ko) | 2009-03-27 | 2011-08-11 | 삼성모바일디스플레이주식회사 | 박막트랜지스터, 그의 제조방법, 및 이를 포함하는 유기전계발광표시장치 |
| KR101050461B1 (ko) * | 2009-04-23 | 2011-07-19 | 삼성모바일디스플레이주식회사 | 유기 발광 디스플레이 장치 및 유기 발광 디스플레이 장치의 제조방법 |
| KR101094295B1 (ko) * | 2009-11-13 | 2011-12-19 | 삼성모바일디스플레이주식회사 | 다결정 실리콘층의 제조방법, 박막트랜지스터의 제조방법, 및 유기전계발광표시장치의 제조방법 |
| KR101813492B1 (ko) * | 2011-01-05 | 2018-01-02 | 삼성디스플레이 주식회사 | 유기발광 표시장치 및 그 제조방법 |
| CN103500731B (zh) * | 2013-10-18 | 2015-07-01 | 京东方科技集团股份有限公司 | Oled背板及其制作方法 |
| CN104538429B (zh) * | 2014-12-26 | 2019-07-02 | 深圳市华星光电技术有限公司 | Amoled背板的制作方法及其结构 |
| CN105552247B (zh) * | 2015-12-08 | 2018-10-26 | 上海天马微电子有限公司 | 复合基板、柔性显示装置及其制备方法 |
| KR102601650B1 (ko) * | 2016-07-26 | 2023-11-13 | 삼성디스플레이 주식회사 | 표시 장치 |
| CN109859623B (zh) * | 2017-11-30 | 2021-05-18 | 云谷（固安）科技有限公司 | 阵列基板及其制备方法及显示屏 |
| CN109994451B (zh) * | 2018-12-18 | 2020-12-08 | 武汉华星光电半导体显示技术有限公司 | 有机发光二极管装置以及其形成方法 |
| CN113454792A (zh) * | 2018-12-27 | 2021-09-28 | 深圳市柔宇科技股份有限公司 | 一种功能器件及其制造方法 |
| CN110400810B (zh) * | 2019-08-01 | 2022-01-11 | 京东方科技集团股份有限公司 | 显示基板及其制作方法、和显示装置 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020078119A (ko) * | 2001-04-04 | 2002-10-18 | 삼성에스디아이 주식회사 | 듀얼채널층을 갖는 박막 트랜지스터 및 그의 제조방법 |
| KR20050073744A (ko) * | 2004-01-10 | 2005-07-18 | 삼성에스디아이 주식회사 | 박막 트랜지스터, 박막 트랜지스터 제조 방법 및 이를구비한 평판 디스플레이 소자 |
| KR20050078392A (ko) * | 2004-01-29 | 2005-08-05 | 주승기 | 비정질 반도체 박막의 결정화 방법 및 이를 이용한 박막트랜지스터의 제조방법과 박막 반도체 장치 |
| KR20050092995A (ko) * | 2004-03-17 | 2005-09-23 | 백운서 | 결정화 속도가 서로 다른 두 금속을 이용한 금속 유도측면 결정화에 의한 비정질 반도체 박막의 결정화 방법 및이를 이용한 박막 트랜지스터의 제조방법 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3539821B2 (ja) | 1995-03-27 | 2004-07-07 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| JP4712156B2 (ja) | 1999-05-10 | 2011-06-29 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| KR100390522B1 (ko) * | 2000-12-01 | 2003-07-07 | 피티플러스(주) | 결정질 실리콘 활성층을 포함하는 박막트랜지스터 제조 방법 |
| KR200278119Y1 (ko) | 2002-02-04 | 2002-06-21 | 안정만 | 육교 양쪽 경사면 하부에 경제활동을 위한 공간인 상가를갖는 육교 |
| JP2005338746A (ja) * | 2003-11-13 | 2005-12-08 | Seiko Epson Corp | 電気光学装置の製造方法及び電気光学装置、並びにこれを備えた電子機器 |
| KR100611744B1 (ko) | 2003-11-22 | 2006-08-10 | 삼성에스디아이 주식회사 | 금속 유도 측면 결정화 방법을 이용한 박막 트랜지스터 및그의 제조 방법 |
| KR100652352B1 (ko) * | 2004-05-10 | 2006-12-01 | 엘지.필립스 엘시디 주식회사 | 유기전계발광 소자 및 그 제조방법 |
| KR100656495B1 (ko) | 2004-08-13 | 2006-12-11 | 삼성에스디아이 주식회사 | 박막트랜지스터 및 그 제조 방법 |
| KR100611766B1 (ko) | 2004-08-24 | 2006-08-10 | 삼성에스디아이 주식회사 | 박막트랜지스터 제조 방법 |
| JP4802896B2 (ja) * | 2005-09-09 | 2011-10-26 | セイコーエプソン株式会社 | 電気光学装置の製造方法 |
-
2006
- 2006-11-10 KR KR1020060111187A patent/KR100770266B1/ko active IP Right Grant
-
2007
- 2007-11-06 US US11/935,670 patent/US8174012B2/en active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020078119A (ko) * | 2001-04-04 | 2002-10-18 | 삼성에스디아이 주식회사 | 듀얼채널층을 갖는 박막 트랜지스터 및 그의 제조방법 |
| KR20050073744A (ko) * | 2004-01-10 | 2005-07-18 | 삼성에스디아이 주식회사 | 박막 트랜지스터, 박막 트랜지스터 제조 방법 및 이를구비한 평판 디스플레이 소자 |
| KR20050078392A (ko) * | 2004-01-29 | 2005-08-05 | 주승기 | 비정질 반도체 박막의 결정화 방법 및 이를 이용한 박막트랜지스터의 제조방법과 박막 반도체 장치 |
| KR20050092995A (ko) * | 2004-03-17 | 2005-09-23 | 백운서 | 결정화 속도가 서로 다른 두 금속을 이용한 금속 유도측면 결정화에 의한 비정질 반도체 박막의 결정화 방법 및이를 이용한 박막 트랜지스터의 제조방법 |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101049810B1 (ko) * | 2008-12-30 | 2011-07-15 | 삼성모바일디스플레이주식회사 | 박막트랜지스터, 그의 제조방법 및 이를 포함하는 유기전계발광표시장치 |
| KR101049805B1 (ko) * | 2008-12-30 | 2011-07-15 | 삼성모바일디스플레이주식회사 | 다결정 실리콘의 제조방법, 박막트랜지스터, 그의 제조방법및 이를 포함하는 유기전계발광표시장치 |
| KR101049806B1 (ko) * | 2008-12-30 | 2011-07-15 | 삼성모바일디스플레이주식회사 | 다결정 실리콘의 제조방법, 박막트랜지스터, 그의 제조방법및 이를 포함하는 유기전계발광표시장치 |
| KR101049808B1 (ko) * | 2008-12-30 | 2011-07-15 | 삼성모바일디스플레이주식회사 | 박막트랜지스터, 그의 제조방법 및 이를 포함하는 유기전계발광표시장치 |
| US8278716B2 (en) | 2008-12-30 | 2012-10-02 | Samsung Display Co., Ltd. | Method of fabricating polysilicon, thin film transistor, method of fabricating the thin film transistor, and organic light emitting diode display device including the thin film transistor |
| US8294158B2 (en) | 2008-12-30 | 2012-10-23 | Samsung Display Co., Ltd. | Thin film transistor, method of fabricating the same, and organic light emitting diode display device including the thin film transistor |
| US8507914B2 (en) | 2008-12-30 | 2013-08-13 | Samsung Display Co., Ltd. | Method of fabricating polysilicon, thin film transistor, method of fabricating the thin film transistor, and organic light emitting diode display device including the thin film transistor |
| CN109416897A (zh) * | 2016-07-29 | 2019-03-01 | 索尼公司 | 显示装置、显示装置制造方法以及电子设备 |
| CN109416897B (zh) * | 2016-07-29 | 2021-07-02 | 索尼公司 | 显示装置、显示装置制造方法以及电子设备 |
| CN110890409A (zh) * | 2019-11-29 | 2020-03-17 | 京东方科技集团股份有限公司 | 显示装置及其oled面板、oled面板的制作方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US8174012B2 (en) | 2012-05-08 |
| US20080111135A1 (en) | 2008-05-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100770266B1 (ko) | 유기전계발광표시장치 및 그 제조방법 | |
| KR100810643B1 (ko) | 유기전계발광표시장치 및 그 제조방법 | |
| CN109599429B (zh) | 显示面板及其制造方法 | |
| CN105280137B (zh) | 有机发光显示器及其制造方法 | |
| US8674359B2 (en) | TFT, array substrate for display apparatus including TFT, and methods of manufacturing TFT and array substrate | |
| CN101043047B (zh) | 显示装置及其制造方法 | |
| US9012890B2 (en) | Organic light-emitting display device and manufacturing method of the same | |
| US8878186B2 (en) | Semiconductor device and display apparatus | |
| US7336031B2 (en) | Organic light emitting display having auxiliary common electrode | |
| CN105428366A (zh) | 薄膜晶体管阵列基板、其制造方法和显示装置 | |
| CN104716143A (zh) | 薄膜晶体管阵列基底及其制造方法、有机发光显示设备 | |
| KR100731753B1 (ko) | 양면 발광 유기전계발광표시장치 및 그 제조 방법 | |
| CN102117826A (zh) | 有机发光显示装置及其制造方法 | |
| US7772061B2 (en) | Method for fabricating semiconductor device using two crystallization methods | |
| KR101352105B1 (ko) | 유기발광표시장치 및 그 제조방법 | |
| KR20100076603A (ko) | 유기전계 발광소자 및 이의 제조 방법 | |
| KR20100090067A (ko) | 유기전계발광소자 및 그의 제조 방법 | |
| CN102280466A (zh) | 显示设备及其制造方法 | |
| JP2011181883A (ja) | 有機発光表示装置及びその製造方法 | |
| US20070012919A1 (en) | Thin film transistor substrate and method for fabricating the same | |
| CN102931198A (zh) | 薄膜晶体管阵列衬底和包括其的有机发光显示器及其制造方法 | |
| JP2004063085A (ja) | アクティブマトリクス有機ｅｌ表示装置及びその製造方法 | |
| KR101134989B1 (ko) | 어레이 기판의 제조방법 | |
| US20070102714A1 (en) | Display device and manufacturing method thereof | |
| KR101246790B1 (ko) | 어레이 기판 및 이의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20121008 Year of fee payment: 6 |
|
| FPAY | Annual fee payment |
Payment date: 20130930 Year of fee payment: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20141001 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20150930 Year of fee payment: 9 |
|
| FPAY | Annual fee payment |
Payment date: 20170928 Year of fee payment: 11 |
|
| FPAY | Annual fee payment |
Payment date: 20181001 Year of fee payment: 12 |
|
| FPAY | Annual fee payment |
Payment date: 20191001 Year of fee payment: 13 |