KR101040984B1 - 비정질 물질의 상변화 방법 - Google Patents

비정질 물질의 상변화 방법 Download PDF

Info

Publication number
KR101040984B1
KR101040984B1 KR1020080088855A KR20080088855A KR101040984B1 KR 101040984 B1 KR101040984 B1 KR 101040984B1 KR 1020080088855 A KR1020080088855 A KR 1020080088855A KR 20080088855 A KR20080088855 A KR 20080088855A KR 101040984 B1 KR101040984 B1 KR 101040984B1
Authority
KR
South Korea
Prior art keywords
amorphous silicon
crystallization
metal
amorphous
present
Prior art date
Application number
KR1020080088855A
Other languages
English (en)
Other versions
KR20100030077A (ko
Inventor
진 장
오재환
강동한
천준혁
Original Assignee
경희대학교 산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 경희대학교 산학협력단 filed Critical 경희대학교 산학협력단
Priority to KR1020080088855A priority Critical patent/KR101040984B1/ko
Priority to PCT/KR2009/002625 priority patent/WO2010030068A1/en
Priority to US13/063,182 priority patent/US20110223748A1/en
Priority to CN2009801353741A priority patent/CN102150255A/zh
Publication of KR20100030077A publication Critical patent/KR20100030077A/ko
Application granted granted Critical
Publication of KR101040984B1 publication Critical patent/KR101040984B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02672—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using crystallisation enhancing elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
    • H01L27/1274—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor
    • H01L27/1277—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor using a crystallisation promoting species, e.g. local introduction of Ni catalyst

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Recrystallisation Techniques (AREA)
  • Thin Film Transistor (AREA)

Abstract

본 발명은 박막트랜지스터를 형성하는 비정질 물질의 결정화 방법에 관한 것으로, 본 발명의 특징은 기판상에 비정질 실리콘 막을 형성하고, 상기 비정질 실리콘 막의 상부에 Ni 금속층을 증착시키며, 상기 금속층의 상부에 실리콘 산화막을 형성한 후 열처리를 통하여 비정질 물질을 상변화시키되, 상기 Ni의 평균 증착두께는 0.79Å 이하로 증착하여 형성하는 것을 특징으로 한다.
금속유도결정화, 금속유도측면결정화, 박막트랜지스터

Description

비정질 물질의 상변화 방법{Effect of Ni thickness on off-state currents of poly-Si TFT using Ni induced lateral crystallization of amorphous silicon }
본 발명은 박막트랜지스터에 사용되는 비정질 물질을 결정화 하는 방법으로서, 금속유도측면결정화(MILC) 방법에 관한 것이다.
박막트랜지스터(thin film transistor 또는 TFT)는 다결정실리콘 박막을 활성층으로 사용하는 스위칭소자로서 일반적으로 능동행렬 액정디스플레이(active matrix liquid crystal display)의 능동소자와 전기발광소자의 스위칭 소자 및 주변회로에 사용된다.
이러한 박막트랜지스터는 통상 직접 증착, 고온 열처리 또는 레이저열처리방법을 이용하여 제작한다. 이 중에서 레이저열처리방법은 전자의 두 가지 방법에 비해 400℃ 이하의 저온에서도 결정화(또는 상변화, 이하에서는 상변화로 칭한다)가 가능하고 높은 전계효과 이동도(field effect mobility)를 구현할 수 있는 장점을 가지기 때문에 선호되고 있다. 그러나 상변화가 불균일한 문제점과 고가의 장비가 필요한 반면 낮은 생산성으로 인하여 대면적의 기판 위에 다결정실리콘을 제작하는 경우에 적합하지 않은 문제점이 있다.
비정질물질 특히 비정질실리콘을 결정화시키는 다른 방법으로 저가의 장비를 사용하여 균일하게 상변화 된 결정질을 얻을 수 있는 고상결정화(SPC;solid phase crystallization)방법이 있다. 그러나 이 방법은 결정화에 장시간이 필요하여 생산성이 낮다는 점과 높은 결정화 온도 때문에 유리 기판을 사용할 수 없다는 단점이 있다.
한편, 금속을 이용하여 비정질 물질을 상 변화시키는 방법은 상기 고상결정화방법에 비하여 보다 낮은 온도에서 빠른 시간 내에 상변화가 가능하다는 장점이 있어 많이 연구되고 있다. 금속유도결정화방법(MIC;metal induced crystallization)이 그 중 하나이다.
금속유도결정화방법(MIC)은 비정질 물질 박막 위에 특정한 종류의 금속을 한 부분이상 직접 접촉시키고 접촉된 부분으로부터 측면 상변화 시키거나 또는 비정질 물질 박막 내에 금속을 도핑해서 주입된 금속으로부터 비정질 물질을 상변화 시키는 방법이다. 구체적으로는 니켈, 금, 알루미늄 등의 금속을 비정질 실리콘과 접촉시키거나 이들 금속을 실리콘에 주입시키는 경우, 200℃ 정도의 저온에서도 비정질 실리콘이 다결정 실리콘으로 상변화가 유도되는 현상을 이용하는 방법이다. 다만, 이러한 방법은 박막트랜지스터를 제조하였을 때, 박막트랜지스터의 활성층을 구성하는 다결정 실리콘 내에 금속이 잔류하여 특히 박막 트랜지스터의 채널부에 누설전류가 발생하는 문제가 발생하였다.
따라서, 최근에는 금속유도결정화방법(MIC)과 같이 금속이 직접 비정질 실리 콘의 상변화를 유도하지 아니하고, 금속과 실리콘이 반응하여 생성된 실리사이드가 측면으로 계속하여 전파되면서, 순차로 실리콘의 결정화를 유도하는 금속 유도 측면 결정화(MILC;metal induced lateral crystallization) 현상을 이용하여 비정질 실리콘층을 결정화시키는 방법이 제시되고 있다.
이러한 MILC 현상을 일으키는 금속으로서는 특히, 니켈과 팔라듐 등이 있으며, MILC 현상을 이용하여 실리콘 층을 결정화하는 경우, 금속을 포함한 실리사이드 계면이 실리콘 층의 상변화가 전파됨에 따라 측면으로 이동하는 MILC 현상을 이용하여 결정화된 실리콘 층에는 결정화를 유도하기 위하여 사용된 금속성분이 거의 잔류하지 않아 트랜지스터 활성화 층의 누설전류 등의 문제가 줄어드는 잇점이 있다. 그러나 이 경우에도 누설 전류의 문제가 완벽하게 해결되는 것은 아니며, 따라서 이러한 누설전류를 최소화하는 방법의 필요성의 제기되었다.
본 발명은 상술한 문제를 해결하기 위하여 안출된 것으로서, 본 발명의 목적은 박막트랜지스터에 이용되는 비정질 물질의 결정화를 금속유도측면결정화를 이용하되, Ni의 두께 및 밀도를 한정하여 누설전류를 최소화할 수 있는 비정질 물질의 결정화 방법을 제공하는 데 있다.
본 발명은 상술한 과제를 해결하기 위하여, 기판상에 비정질 실리콘 막을 형성하고, 상기 비정질 실리콘 막의 일부분에 Ni 금속층을 증착시키며, 상기 비정질 실리콘을 열처리를 통하여 비정질 물질을 상변화시키되, 상기 Ni의 평균 증착두께는 0.79Å 이하로 형성하는 것을 특징으로 하는 금속유도측면결정화를 이용하는 비정질 물질의 상변화 방법을 제공한다.
또한, 상술한 과정과는 별개로 기판상에 비정질 실리콘 막을 형성하고, 상기 비정질 실리콘 막의 일부분에 Ni 금속층을 증착시키며, 상기 비정질 실리콘 상에 실리콘 산화막 등의 절연물질을 증착하여 열처리를 통하여 비정질 물질을 상변화시키되, 상기 Ni의 평균 증착두께는 0.79Å 이하로 형성하는 것을 특징으로 하는 금속유도측면결정화를 이용하는 비정질 물질의 상변화 방법을 제공할 수도 있다.
또한, 본 발명에서는 기판상에 비정질 실리콘 막을 형성하고, 상기 비정질 실리콘 막의 일부분에 Ni 금속층을 증착시키며, 상기 비정질 실리콘을 열처리를 통하여 비정질 물질을 상변화시키되, 상기 Ni 금속 층 아랫 부분의 결정화 구조가 다 각형을 형성하는 것을 특징으로 하는 금속유도측면결정화를 이용하는 비정질 물질의 상변화 방법을 제공할 수도 있도록 한다.
특히, 상술한 본 발명에 따른 실시예에 있어서, 상기 증착되는 Ni 금속층을 형성하는 Ni 의 밀도는 3.4 ×1013 cm-2 내지 7.3 ×1014 cm- 2 로 형성함이 바람직하다.
본 발명은 박막트랜지스터에 이용되는 비정질 물질의 결정화를 금속유도측면결정화를 이용하되, Ni의 두께 및 밀도를 한정하여 누설전류를 최소화할 수 있는 비정질 물질의 결정화 방법을 제공하는 효과가 있다.
도 1은 비정질 실리콘의 Ni-MILC를 위한 본 발명의 구조를 설명한 개념도이다.
기본적으로 본 발명에서는 박막트랜지스터를 제작하기 위하여 필요한 비정질 규소를 결정화시키는 방법으로 사용되는 금속 유도 측면 결정화과정에서, 기판 위에 증착되는 금속의 두께를 조절하여 누설전류의 발생을 최소화하는 제조방법을 제시하는 것을 요지로 한다.
본 발명에서 사용되는 금속유도 측면 결정화 과정은 아래와 같다.
기본적으로, 금속 유도 측면 결정화(MILC) 과정의 선행 과정으로 금속유도 결정화(MIC) 과정을 통한 비정질 물질의 결정화 과정을 살펴보면 다음과 같다.
도 1을 참조하면, 기판(10)상에 완충층(20)을 형성하고, 그 상부에 비정질 실리콘층(30)을 증착한다. 또한 상기 비정질 실리콘층의 상부에는 덮개층(40)으로 실리콘 산화막이 형성되며, 다음으로 상기 덮개층 상에 금속(50)이 증착된다.
상기 기판은 특별하게 한정되는 것은 아니지만 비정질 물질의 상변화를 위해 가해지는 온도와 박막의 균일도를 위해서, 유리, 석영, 산화막이 덮여진 단결정 웨이퍼를 사용할 수 있으며, 본 발명의 일 실시예로서는 유리 기판을 사용한다.
상기 완충층은 공정에서 생략될 수도 있지만, 본 발명에서는 기본적으로 실리콘 산화막을 형성함이 바람직하다.
또한, 상기 비정질 물질은 어느 하나의 물질에 한정되는 것은 아니며, 비정질 실리콘(a-Si)을 사용함이 바람직하다.
상기 비정질 실리콘층의 상부에는 덮개층으로 실리콘 산화막을 형성시킬 수 있다.
상기 덮개층의 상부에는 금속을 증착시며, 특히 이때 사용되는 금속은 Ni, Pd,Au,Cu,Al등이 사용될 수 있으며, 특히 본 발명의 일 실시예에서는 Ni을 사용함이 바람직하다.
이처럼, 본 발명에 따른 박막트랜지스터의 제조에 사용되는 비정질 물질을 결정화하는 방법은, 기본적으로 기판과 완충층, 비정질 물질, 덮개층, 금속을 순차로 적층하고, 열처리를 통하여 비정질 물질로 사용되는 비정질 실리콘을 결정화 하게 된다. 이는 구체적으로는 적층된 구조에 장시간 열처리를 통하여 열을 가하게 되면, 비정질 실리콘의 내부에 금속(Ni)이 확산되어, 금속 실리사이드(NiSi2)의 그 레인(grain)이 형성되어 측면성장이 이루어지게 되며, 계속적인 열처리를 수행하는 경우에는 결국 각 그레인의 계속적인 성장으로 인해 비정질 물질이 다결정으로 완전하게 상변화하게 된다. 비정질 물질이 완전하게 상변화를 한 후에는 상기 금속과 덮개층을 에칭작업으로 제거하면 다결정의 박막을 얻을 수 있게 된다.
도 2를 참조하여, 상기 금속유도결정화 과정을 이용한 본 발명에 따른 금속유도 측면 결정화(MILC) 방법을 설명한다.
상술한 금속유도결정화(MIC)과정에 더하여 금속유도측면결정화를 위해서 금속을 포함하는 금속 실리사이드 계면이 실리콘 층의 상변화가 전파됨에 따라 측면으로 이동하는 현상은, 결정화를 유도하기 위해 사용된 금속 성분이 거의 잔류하지 않아 트랜지스터의 활성화 층의 누설 전류의 발생 및 기타 동작의 특성에 전혀 영향을 미치지 않도록 하며, 저온에서 실리콘의 결정화를 유도할 수 있어, 고로(furnace)를 이용하여, 기판의 손상 없이도 다수의 기판을 동시에 결정화시킬 수 있다.
본 발명에 따른 금속유도측면결정화의 방법은, 크게 우선 기판상에 비정질 실리콘 막을 형성하고, 상기 비정질 실리콘 막의 일부분에 Ni 금속층을 증착시키며, 상기 비정질 실리콘을 열처리를 통하여 비정질 물질을 상변화시키는 방법과, 기판상에 비정질 실리콘 막을 형성하고, 상기 비정질 실리콘 막의 일부분에 Ni 금속층을 증착시키며, 상기 비정질 실리콘 상에 실리콘 산화막 등의 절연물질을 증착하여 열처리를 통하여 비정질 물질을 상변화시키는 방법을 고려할 수 있다.
또한, 기판상에 비정질 실리콘 막을 형성하고, 상기 비정질 실리콘 막의 일 부분에 Ni 금속층을 증착시키며, 상기 비정질 실리콘을 열처리를 통하여 비정질 물질을 상변화시키되, 상기 Ni 금속 층 아랫 부분의 결정화 구조가 다각형을 형성하는 구조로 상변화 시키는 방법을 고려할 수 있다.
이와 같은 상변화 방법을 토대로 한 일실시예를 들어 아래에서 구체적으로 설명하기로 한다.
즉 기본적으로 기판(10)의 상부에 완충층(20)을 적층하고, 그 상부에 상술한 비정질 물질(a-Si)(30)를 형성하며, 그 상부에 덮개층(실리콘 산화막)(40)을 형성한 후, 결정화를 촉진하기 위한 금속(Ni)(50)을 증착한다(도 2의 (a)참조).
이 경우 상기 비정질 물질에는 도펀트를 주입하여 이후, 소스 및 채널, 드레인영역이 될 수 있도록 할 수 있다.
특히, 상기 금속층은 패터닝을 통하여 채널영역이 될 부분을 패터닝하고, 상술한 것과 같이 열처리를 수행하게 된다. 열처리를 수행하는 경우, 상술한 MIC과정에서 설명한 것처럼 Ni입자는 그레인(grain)으로 성장하며 결정화(32)를 시작하게 되며, 이후 채널영역으로 활용될 부분은 상기 결정화(32)된 부분의 경계면으로 부터 비정질 물질의 상부면에 금속층이 없는 부분(31)으로 결정화가 진행되게 된다. 이러한 과정을 통해 금속층이 없는 부분(31)에도 측변부의 금속유도결정화(MIC)에 의해 결정화가 이루어진 부분(32)에서의 중심부 쪽으로 결정화가 진행되는 경우, 금속층이 없는 부분(31)의 비정질 물질 부분은 금속불순물이 거의 없어 좋은 특성을 발현하게 된다. 상기 결정화된 부분(31)은 채널영역으로, 채널영역의 양 옆쪽의 결정화부분(32)은 소스/드레인 영역으로 활용된다.
특히 본 발명은 상기 결정화를 촉진시키는 금속 물질을 Ni로 형성하며, 그 평균 두께를 0.037Å 내지 10Å으로 증착하여 형성할 수 있으나, 특히 바람직하게는 0.79Å 이하로 형성함이 더욱 바람직하다. 이러한 0.79Å 이하의 두께에서는 누설전류가 현저하게 감소하는 효과를 구현하게 된다.
특히 상술한 바와 같이 금속물질의 증착은 다양한 방법이 활용될 수 있으나, PECVD에 의해 이루어짐이 바람직하다. 특히 본 발명에 따른 바람직한 실시예에서는 증착되는 Ni 의 밀도가 3.4 ×1013 cm-2 내지 7.3 ×1014 cm- 2 로 형성함이 바람직하다.
이는 아래의 표 1을 살펴보면, 본 발명에서 금속층의 밀도를 한정함으로써, 구현되는 효과를 도시한 것이다. 구체적으로는 Ni의 밀도를 7.3 ×1014 cm-2 이하로 설정함으로써, 오프상태의 누설전류와 전계효과 이동도가 현저하게 향상됨을 확인할 수 있다.
{표 1}
Figure 112008063960983-pat00001
도 3을 참조하면, 본 발명에 따른 Ni의 증착 면밀도를 (a)3.4×1013 cm- 2 로 한 경우와, (b) 1.4×1014 cm- 2 로 한 경우, (c) 7.3×1014 cm- 2 로 한 경우, (d) 9.2×1015 cm- 2 로 하여 증착한 후, 580℃에서 아닐링(annealing)을 20시간 한 경우의 결과를 광학현미경으로 촬영한 것을 도시한 것이다.
각각의 촬영부분에서 나타내는 부분은 잔여 비정질 규소 영역(A), MILC에의한 결정화영역(B), MIC에 의한 결정화 영역(C) 로 분할될 수 있다. 결정화는 상술한 것처럼 MIC의 한 결정화 영역(C)으로부터 (B)영역으로 진행이 이루어진다.
도면 (a)에서는 사진으로부터 결정화가 진행되는 (C)영역에서의 그레인을 볼 수 있다.
MILC 영역인 (B)는 (a)에서는 그 길이가 52㎛이나, (b)~(d)에서는 120㎛이 다.
이는 결정화를 수행하는 시간이 길어질수록 점차로 길어질 수 있음을 의미한다.
도 4는 위 a)3.4×1013 cm- 2 로 한 경우와, (b) 1.4×1014 cm- 2 로 한 경우, (c) 7.3×1014 cm- 2 로 한 경우, (d) 9.2×1015 cm- 2 의 경우에 결정화가 진행되는 경우, Ni의 밀도에 따른 누설전류의 증감을 도시한 그래프이다. 어느 경우이던 오프상태 누설전류는 Ni 밀도가 감소함에 따라 감소하게 된다.
도 5는 Ni 영역의 밀도에 따라 전계효과 이동도(field effect mobility)와 최소 오프상태(off-state)의 전류를 나타내는 그래프이다. 전계효과 이동도는 다음의 식 1을 사용하는 Vds=-0.1V에서의 선형영역에 있는 상호컨덕턴스로부터 구하여 진 것이다.
{식 1}
Figure 112008063960983-pat00002
{Ci와 W/L은 각각 게이트 절연체의 캐패시턴스와 박막트랜지스터의 길이(L)에 채널폭(W)의 비율을 의미한다.}
도면을 참조하여 볼 때, Ni 밀도가 증가하면, 전계효과 이동도가 감소하고 최소 오프상태의 전류가 증감함을 도 5에서 확인할 수 있다. 이는 다결정 실리콘 박막에 Ni 밀도가 많아 지면, 박막 내의 결함을 증가시켜 누설전류를 증가시키는 단점을 지닌다. 본 발명에서는 Ni 밀도를 7.3×1014 cm-2 이하로 사용하면 누설전류를 감소시킬 수 있다는 것을 도 5에서 보여 주고 있다. 따라서 본 발명에 따른 증착되는 Ni 의 밀도는 3.4 ×1013 cm-2 내지 7.3 ×1014 cm- 2 로 형성하여 누설전류의 양을 현격하게 줄일 수 있게 된다.
상술한 바와 같이, 본 발명의 금속층, Ni의 면 밀도와 두께의 한정의 범위에서는 MILC의 방법에 의해 제조되는 TFT의 누설전류를 최소화할 수 있는 효과가 있다.
전술한 바와 같은 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였다. 그러나 본 발명의 범주에서 벗어나지 않는 한도 내에서는 여러 가지 변형이 가능하다. 본 발명의 기술적 사상은 본 발명의 기술한 실시예에 국한되어 정해져서는 안 되며, 특허청구범위뿐만 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
도 1은 비정질 실리콘의 Ni-MILC를 위한 본 발명의 구조를 설명한 개념도이다.
도 2는 본 발명에 따른 MILC의 방법을 설명한 개념도이다.
도 3은 본 발명에 따른 MILC의 결과를 광학현미경으로 촬영한 것을 도시한 것이다.
도 4는 본 발명에 따른 MILC에 의한 결정화가 진행되는 경우, Ni의 밀도에 따른 누설전류의 증감을 도시한 그래프이다.
도 5는 Ni 영역의 밀도에 따라 전계효과 이동도(field effect mobility)와 최소 오프상태의 전류를 나타내는 그래프이다.

Claims (4)

  1. 기판상에 비정질 실리콘 막을 형성하고,
    상기 비정질 실리콘 막의 일부분에 Ni 금속층을 증착시키며,
    상기 비정질 실리콘을 열처리를 통하여 비정질 물질을 상변화시키되,
    상기 증착되는 Ni 금속층을 형성하는 Ni의 밀도가 3.4 ×1013cm-2 내지 7.3 ×1014cm-2 이고,
    상기 증착되는 Ni 금속층의 평균두께는 0.037Å 내지 0.79Å로 형성하는 것을 특징으로 하는 금속유도측면결정화를 이용하는 비정질 물질의 상변화 방법.
  2. 기판상에 비정질 실리콘 막을 형성하고,
    상기 비정질 실리콘 막의 일부분에 Ni 금속층을 증착시키며,
    상기 비정질 실리콘 상에 실리콘 산화막으로 형성된 절연물질을 증착하여 열처리를 통하여 비정질 물질을 상변화시키되,
    상기 증착되는 Ni 금속층을 형성하는 Ni의 밀도가 3.4×1013cm-2 내지 7.3×1014cm-2 이고,
    상기 증착되는 Ni 금속층의 평균두께는 0.037Å 내지 0.79Å로 형성하는 것을 특징으로 하는 금속유도측면결정화를 이용하는 비정질 물질의 상변화 방법.
  3. 삭제
  4. 삭제
KR1020080088855A 2008-09-09 2008-09-09 비정질 물질의 상변화 방법 KR101040984B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020080088855A KR101040984B1 (ko) 2008-09-09 2008-09-09 비정질 물질의 상변화 방법
PCT/KR2009/002625 WO2010030068A1 (en) 2008-09-09 2009-05-19 Method for phase transition of amorphous material
US13/063,182 US20110223748A1 (en) 2008-09-09 2009-05-19 Method for phase transition of amorphous material
CN2009801353741A CN102150255A (zh) 2008-09-09 2009-05-19 非晶材料的相变方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080088855A KR101040984B1 (ko) 2008-09-09 2008-09-09 비정질 물질의 상변화 방법

Publications (2)

Publication Number Publication Date
KR20100030077A KR20100030077A (ko) 2010-03-18
KR101040984B1 true KR101040984B1 (ko) 2011-06-16

Family

ID=42005299

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080088855A KR101040984B1 (ko) 2008-09-09 2008-09-09 비정질 물질의 상변화 방법

Country Status (4)

Country Link
US (1) US20110223748A1 (ko)
KR (1) KR101040984B1 (ko)
CN (1) CN102150255A (ko)
WO (1) WO2010030068A1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8716112B2 (en) * 2012-04-12 2014-05-06 Seung Ki Joo Method for crystallizing amorphous silicon thin film and method for fabricating poly crystalline thin film transistor using the same
KR102176100B1 (ko) 2017-05-23 2020-11-09 엘에스일렉트릭(주) 전력 변환 장치

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020057382A (ko) * 2001-01-04 2002-07-11 주승기 반도체 소자 제조 방법 및 장치
KR100524874B1 (ko) 1998-06-10 2006-02-20 엘지.필립스 엘시디 주식회사 비정질실리콘박막의결정화방법

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050000460A (ko) * 2003-06-24 2005-01-05 장 진 대면적 비정질 실리콘의 결정화 방법
KR100569118B1 (ko) * 2004-01-20 2006-04-10 진 장 비정질 실리콘 결정화 장치 및 대면적 비정질 실리콘의결정화 방법
KR100712112B1 (ko) * 2004-06-30 2007-04-27 삼성에스디아이 주식회사 반도체 소자 및 그 제조 방법
KR100753432B1 (ko) * 2005-11-08 2007-08-31 경희대학교 산학협력단 다결정 실리콘 및 그의 결정화 방법
KR100671824B1 (ko) * 2005-12-14 2007-01-19 진 장 역 스태거드 박막 트랜지스터 제조 방법
KR100770266B1 (ko) * 2006-11-10 2007-10-25 삼성에스디아이 주식회사 유기전계발광표시장치 및 그 제조방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100524874B1 (ko) 1998-06-10 2006-02-20 엘지.필립스 엘시디 주식회사 비정질실리콘박막의결정화방법
KR20020057382A (ko) * 2001-01-04 2002-07-11 주승기 반도체 소자 제조 방법 및 장치

Also Published As

Publication number Publication date
WO2010030068A1 (en) 2010-03-18
US20110223748A1 (en) 2011-09-15
CN102150255A (zh) 2011-08-10
KR20100030077A (ko) 2010-03-18

Similar Documents

Publication Publication Date Title
US5773329A (en) Polysilicon grown by pulsed rapid thermal annealing
US6692996B2 (en) Method for crystallizing silicon layer
KR100611766B1 (ko) 박막트랜지스터 제조 방법
KR100666564B1 (ko) 박막트랜지스터의 제조 방법
JP5129730B2 (ja) 薄膜トランジスタの製造方法
KR100390523B1 (ko) 실리콘 박막 결정화 방법
KR101049802B1 (ko) 다결정 실리콘층의 제조방법, 박막트랜지스터, 그를 구비하는 유기전계발광표시장치 및 그들의 제조방법
JP2010206201A (ja) 多結晶シリコン層の製造方法
KR100509617B1 (ko) 반도체 장치 및 그의 제조 방법
TW201214568A (en) Method of forming a polycrystalline silicon layer and method of manufacturing thin film transistor
KR100611761B1 (ko) 박막트랜지스터 제조 방법
KR101040984B1 (ko) 비정질 물질의 상변화 방법
US7339188B1 (en) Polycrystalline silicon film containing Ni
JP2002270507A (ja) 結晶シリコン層の形成方法および結晶シリコン半導体装置
KR100384499B1 (ko) 결정성 반도체박막과 그 제조방법 및 박막 트랜지스터와그 제조방법
KR100317639B1 (ko) 박막 트랜지스터와 액정표시장치 및 그 제조방법
KR100721957B1 (ko) 다결정 실리콘층, 상기 다결정 실리콘층을 이용한 평판표시 장치 및 이들을 제조하는 방법
KR100742381B1 (ko) 박막트랜지스터의 제조방법
KR100742382B1 (ko) 박막트랜지스터의 제조방법
KR100413473B1 (ko) 수소 플라즈마와 전계를 이용한 비정질막의 결정화 방법
KR100796607B1 (ko) 다결정 실리콘 결정화방법과 그를 이용한 박막트랜지스터의 제조 방법
KR101035752B1 (ko) 다결정 실리콘 박막 트랜지스터 및 그 제조방법
KR100699991B1 (ko) 박막트랜지스터 제조 방법
KR20040019594A (ko) 비정질 실리콘의 결정화 방법 및 이를 이용한액정표시장치의제조방법
KR100785004B1 (ko) 반도체 소자의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20140522

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20150507

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20160607

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20170328

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20190423

Year of fee payment: 9