KR100785004B1 - 반도체 소자의 제조방법 - Google Patents

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Abstract

단결정 기판의 절연층을 소정 패턴으로 식각하여 상기 단결정 기판의 표면을 노출시키는 단계; 상기 절연층과 기판의 표면에 비정질물질을 증착(deposition)하는 단계; 그리고 레이저 어닐링에 의해 기판 표면과 상기 절연층 위의 비정질물질을 결정화하는 단계;를 포함한다. 상기 비정질 물질을 결정화하는 단계에서, 비정질 물질이 접촉된 상기 기판 표면이 종자(seed)로 작용한다. 따라서 본 발명은 절연층에 단결정실리콘을 형성할 수 있다.
단결정, 열처리, 절연층, 단결정게이트

Description

반도체 소자의 제조방법{Manufacturing method of semiconductor device}
도 1은 본 발명에 따라 제조되는 반도체 소자의 일부 구성을 보이는 도면이다.
도 2a 내지 도 2g는 본 발명에 따른 다결정 실리콘의 제조공정을 설명하는 도면이다.
도 3은 본 발명에 의해 제조된 단결정실리콘의 SEM이미지이다.
도 4는 본 발명에 의해 제조된 단결정실리콘의 라만 이미지이다.
도 5는 본 발명에 의해 제조된 단결정실리콘의 라만 스펙트럼이다.
본 발명은 반도체 소자의 제조방법에 관한 것으로 상세히는 유전성 절연층 상에 단결정을 성장하는 방법에 관한 것이다.
다결정 실리콘(poly crystalline Si, polysilicon)은 비정질 실리콘(amorphous Si, a-Si)에 비해 높은 이동도(mobility)를 가지기 때문에 반도체 소자에 넓게 사용된다. 미국특허 6,841,851 은 도핑된 다결정실리콘(doped polysilicon)을 게이트 물질로 적용하는 반도체 소자를 개시한다.
일반적으로 다결정실리콘의 입자경계(grain boundary)는 전하(charge)를 트랩(trap)함으로써 전자 전달(electron transportation)을 방해한다. 또한, 다결정실리콘 게이트와 그 위의 메탈 실리사이드층(metal silicide layer)간의 경계면(interface)이 거칠기 때문에 다량의 전류누설이 일어난다.
이러한 결점은 단결정실리콘 게이트에 의해 크게 개선될 수 있다. 그러나, 단결정 실리콘을 질화물 또는 산화물 절연층 상에 직접 성장시킬 수 없다. 다결정실리콘은 CVD 또는 PECVD 와 같은 고온하에서의 비정질실리콘(a-Si)의 증착(deposition) 및 열처리(annealing)에 의해 얻을 수 있으므로 기판 재료에 무관하게 형성될 수 있다.
그러나, 물리적 특성 상 다결정실리콘은 단결정실리콘에 비해 뒤 떨어지므로 기판 재료에 관계없이 단결정 실리콘의 형성에 관한 연구가 필요하다.
본 발명은 단결정실리콘 게이트를 가지는 반도체 소자의 제조방법을 제공한다.
따라서, 본 발명은 균일한 전자이송 및 낮은 누설전류의 특성을 가지는 반도체 소자의 제조방법을 제공한다.
본 발명에 따른 반도체 소자의 제조방법은:
단결정 기판에 절연층을 형성하는 단계;
상기 절연층을 소정 패턴으로 식각하여 상기 단결정 기판의 표면을 노출시키 는 단계;
상기 절연층과 기판의 표면에 비정질물질을 증착(deposition)하는 단계; 그리고
레이저 어닐링에 의해 기판 표면과 상기 절연층 위의 비정질물질을 완전히 용융시킨 후 결정화하는 단계;를 포함하며,
상기 비정질 물질을 결정화하는 단계에서, 비정질 물질이 접촉된 상기 기판 표면이 종자로 작용하는 것을 특징으로 한다.
상기 본 발명의 제조방법의 바람직한 실시예들에 따르면, 상기 단결정 기판의 재료는 Si, GaAs, GaN, SiC, SiGe 중의 어느 하나이다.
또한, 상기 본 발명의 제조방법의 바람직한 실시예들에 따르면 상기 절연층은 Si 옥사이드(Si-O), Ga 옥사이드(Ga-O), Ge 옥사이드(Ge-O), SiGe 옥사이드(SiGe-O), SiC 옥사이드(SiC-O) 중의 어느 하나 이상의 물질로 형성된다.
상기 절연층은 단결정 기판의 표면을 열적 산화시켜 형성되며, 상기 열적 산화는 700~1100℃의 습한 분위기의 퍼니스(furnace)에서 약 1~100분간 진행될 수 있다.
상기 비정질물질은 LPCVD, 스퍼터링, PECVD, MOCVD, 전자빔 증착(e-beam evaporation), ALD(atom layer deposition) 중 어느 하나의 방법방법으로 형성 될 수 있으며, 바람직하게는 350~750℃의 온도조건, 1~100분의 공정시간으로 조절된 LPCVD에 의해 형성된다.
상기 레이저 어닐링시, 레이저에 의한 에너지 밀도의 범위는 300~1200mJ/cm2 이며, 레이저의 조사수(shot)은 1~100회이다.
상기 본 발명의 제조방법에 있어서, 상기 레이져 어닐링은 ELA(Excimer Laser Annealing)에 의해 수행된다.
이하 첨부된 도면을 참조하면서 본 발명에 따른 반도체 소자의 제조방법의 바람직한 실시예를 상세히 설명한다.
도 1은 본 발명에 의해 제조되는 단결정 실리콘 게이트를 갖는 반도체 소자의 개략적 단면도이다.
도 1에 도시된 바와 같이 실리콘 기판(1)위에 도핑에 의한 소스(10)와 드레인(11)이 마련되고 이들 사이의 위에 게이트 절연층(12) 및 단결정 실리콘 게이트(13)가 마련되어 있다. 구조적으로 종래 폴리실리콘 게이트를 갖는 반도체 소자와 구조면에서 동일하며 다만 게이트의 결정상태만 다르다.
본 발명의 반도체 소자 제조방법은 절연층(12) 상에 결정화 방법에 의해 단결정 실리콘 게이트(13)를 얻는다. 이러한 단결정 실리콘은 본 발명의 특징적 결정화 방법에 의해 얻어지며, 이러한 단결정은 실리콘 외에 다른 반도체 재료로 부터도 얻어진다. 이러한 단결정에는 Si, GaAs, GaN, SiC 또는 SiGe 가 포함되며 각각은 동종의 웨이퍼에 형성된다. 즉, 웨이퍼 역시 Si, GaAs, GaN, SiC, SiGe 웨이퍼이다. 이하의 실시예에서는 Si 웨이퍼 상에 형성된 절연층 위에 단결정 실리콘 게이트를 형성하는 방법이 설명되며, 이러한 설명으로 부터 다른 재료의 단결정 게이트를 용이하게 형성할 수 있다.
도 2a를 참조하면, 실리콘 웨이퍼 또는 기판(1)을 준비한다.
도 2b에 도시된 바와 같이 열적 산화에 의해 상기 기판(1) 위에 절연층(12) 으로서 실리콘산화물층(SiO2)를 형성한다. 실리콘산화물층을 형성 하기 이전에 HF가 포함된 용액을 사용하여 실리콘 웨이퍼에 존재하는 자연 산화막을 제거한다. 실리콘열적 산화는 875℃의 습한 분위기의 퍼니스(furnace) 에 의해 약 10분간 진행된다.
도 2c에 도시된 바와 같이 상기 절연층(12)을 포토리소그래피법에 의해 패터닝하다. 절연층(12)은 예를 들어 반도체 소자의 게이트 절연층이며, 따라서 게이트 절연층의 디자인에 따라 패터닝한다. 패터닝은 통상의 습식 에칭 방법을 사용하였지만, 건식 에칭 방법도 가능하다. 이러한 패터닝에 따르면 절연층(12)의 일부가 제거되므로 실리콘 기판(1)의 표면이 절연층(12) 양측으로 노출된다.
도 2d에 도시된 바와 같이 상기 절연층(12) 및 실리콘 기판(1)의 위에 비정질 실리콘층(13a)을 증착(deposition)한다. 증착에는 일반적으로 알려지 다양한 방법이 적용될 수 있으며, 바람직하게는 LPCVD, 스퍼터링, PECVD, MOCVD, 전자빔 증착(e-beam evaporation) 또는 ALD(atom layer deposition)가 적용되며, 더욱 바람직하게는 LPCVD이며 공정온도는 약 560℃ 이며, 공정시간은 약 60분이다. 비정질층 증착 시 특정의 원소(dopant : 주기율 표 상의 3족 혹은 5족 원소)를 첨가 할 수 있다. 이러한 LPCVD 등의 증착에 의해 얻어진 비정질 실리콘층(13a)의 두께는 바람직하게 약 200nm이다.
도 2e에 도시된 바와 같이 레이저 어닐링에 의해 상기 비정질실리콘(13a)을 결정화한다. 결정화시 비정질 실리콘이 접촉된 기판의 표면이 종자(seed)로서 작용 한다. 어닐링의 일반적인 조건은 비정질실리콘(13a)이 충분히 용융될 정도의 에너지가 가해져야 한다는 점이다. 레이저 어닐링은 일반적인 엑시머레이저가 바람직하며, 이때의 에너지 밀도는 증착된 비정질 층이 완전 용융 될 수 있을 만큼 충분한 크기를 갖아야 한다. 본 실시예의 경우, 증착된 비정질 층의 두께가 200nm 이기 때문에 이때의 에너지 밀도는 300 ~ 1200 mJ/cm2 이며, 레이저의 조사수(shot)은 1~100회이다. 가장바람직한 에너지 밀도는 약 900 mJ/cm2 이다.
도 2f에 도시된 바와 같이 결정화에 의해 비정질실리콘(13a)으로 부터 얻어진 단결정실리콘을 패터닝하여 단결정실리콘 게이트(13)를 얻는다. 게이트의 패터닝은 역시 알려진 포토리소그래피법을 적용한다.
상기 도 2f에 도시된 구조물에 대한 후속 반도체 공정을 진행하여 목적하는 반도체 소자를 얻는다. 이러한 후속 반도체 공정에는 콘택층 형성을 위한 Co, Ni, Ti 등의 금속 증착 및 이러한 금속의 어닐링에 의한 메탈 실리사이드막의 형성 단계, ILD층(inter layer dielectric)의 증착, ILD 층에 대한 콘택홀 형성, 메탈 증착 및 패터닝에 의한 소스전극, 게이트전극 및 드레이전극의 형성단계가 포함된다.
도 2g를 살펴보면, 도핑에 의해 얻어진 소스(SOURCE)와 드레인(DRAIN)및 단결정 게이트(13) 위에 콘택층으로서 메탈 실리사이드막(31,32,33)이 형성되어 있다. 소스 전극(21), 게이트 전극(23), 드레인 전극(22)은 IMD층(inter metal dielectric, 34)위에 형성되어 있고 각각의 하부에 형성되는 IMD층(34)의 콘택홀을 통해 하부의 소스(SOURCE), 게이트(13) 및 드레인(DRAIN)에 각각 전기적으로 연결 된다.
도 2f에 도시된 바와 같은 반도체 소자의 구조는 본 발명의 제조방법에 의해 얻을 수 있는 다양한 형태의 소자 중의 하나를 보인다.
도 3은 본 발명의 제조방법에 의해 얻어진 단결정 실리콘의 SEM 이미지이다. 도 3에서 밝은 스트라이프 부분이 단결정 실리콘이며 어두운 영역은 실리콘 기판의 표면이다. 도 3에 도시된 단결정실리콘(x-Si)은 약 900mJ/cm2의 에너지밀도의 레이저로 어닐하여 얻은 것이다. 도 4는 도 3에 도시된 단결정실리콘(x-Si)을 확대해 보이는 라만 맵핑을 보인다. 도 4ㅡ에서 어두운 부분은 실리콘 기판의 표면이다.
도 5는 900mJ/cm2의 에너지로 열처리된 단결정의 라만 스펙트럼이다. 도 5에 도시된 바와 같이 500 (raman shift) 근방에서 유일한 x-Si 피이크 치가 나타난다.
상기와 같은 본 발명의 제조방법은 실리콘 옥사이드등의 절연층 상에 단결정 물질층, 예를 들어 Si, GaAs, SiGe, GaN, SiC 을 형성할 수 있다.
이러한 본 발명은 반도체 소자의 게이트를 단결정화 함으로써 품질이 매우 우수한 반도체 소자를 제조할 수 있다. 이러한 본 발명의 제조방법은 트랜지스터, 메모리, 광소자 등의 제조에 적용할 수 있다.
이러한 본원 발명의 이해를 돕기 위하여 몇몇의 모범적인 실시예가 설명되고 첨부된 도면에 도시되었으나, 이러한 실시예들은 단지 넓은 발명을 예시하고 이를 제한하지 않는다는 점이 이해되어야 할 것이며, 그리고 본 발명은 도시되고 설명된 구조와 배열에 국한되지 않는다는 점이 이해되어야 할 것이며, 이는 다양한 다른 수정이 당 분야에서 통상의 지식을 가진 자에게 일어날 수 있기 때문이다.

Claims (10)

  1. 단결정 기판에 절연층을 형성하는 단계;
    상기 절연층을 소정 패턴으로 식각하여 상기 단결정 기판의 표면을 노출시키는 단계;
    상기 절연층과 기판의 표면에 비정질물질을 증착(deposition)하는 단계; 그리고
    레이저 어닐링에 의해 기판 표면과 상기 절연층 위의 비정질물질을 완전 용융시킨 후 결정화하는 단계;를 포함하며,
    상기 비정질 물질을 결정화하는 단계에서, 비정질 물질이 접촉된 상기 기판 표면이 종자(seed)로 작용하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 단결정 기판의 재료는 Si, GaAs, GaN, SiC, SiGe 중에서 선택된 어느 하나인 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 절연층은 Si 옥사이드(Si-O), Ga 옥사이드(Ga-O), Ge 옥사이드(Ge-O), SiGe 옥사이드(SiGe-O), SiC 옥사이드(SiC-O) 중에서 선택된 1종 이상의 물질로 형 성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 절연층은 단결정 기판의 표면을 열적 산화시켜 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 4 항에 있어서,
    상기 열적 산화는 700~1100℃의 습한 분위기의 퍼니스(furnace)에서 1~100분간 진행되는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제 1 항 내지 제 5 항 중의 어느 한 항에 있어서,
    상기 비정질물질은 LPCVD, 스퍼터링, PECVD, MOCVD, 전자빔 증착(e-beam evaporation), ALD(atom layer deposition) 중 어느 하나의 방법으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제 6 항에 있어서,
    상기 비정질 물질이 350~750℃의 온도조건, 1~100분의 공정시간으로 조절된 LPCVD에 의해 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제 1 항 내지 제 5 항 중의 어느 한 항에 있어서,
    상기 레이저 어닐링 시 레이저에 의한 에너지 밀도의 범위는 300~1200mJ/cm2 인 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제 8 항에 있어서,
    상기 레이저 어닐링시 가해지는 레이저의 조사수(shot)은 1~100회인 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 제 8 항에 있어서,
    상기 레이져 어닐링은 ELA(Excimer Laser Annealing)에 의해 수행되는 것을 특징으로 하는 반도체 소자의 제조방법.
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