KR100438772B1 - 버블 디펙트를 방지할 수 있는 반도체 소자의 제조방법 - Google Patents

버블 디펙트를 방지할 수 있는 반도체 소자의 제조방법 Download PDF

Info

Publication number
KR100438772B1
KR100438772B1 KR10-2001-0047456A KR20010047456A KR100438772B1 KR 100438772 B1 KR100438772 B1 KR 100438772B1 KR 20010047456 A KR20010047456 A KR 20010047456A KR 100438772 B1 KR100438772 B1 KR 100438772B1
Authority
KR
South Korea
Prior art keywords
film
semiconductor substrate
gpox
gate electrode
insulating film
Prior art date
Application number
KR10-2001-0047456A
Other languages
English (en)
Other versions
KR20030013122A (ko
Inventor
정우찬
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR10-2001-0047456A priority Critical patent/KR100438772B1/ko
Priority to US10/206,197 priority patent/US6599792B2/en
Priority to DE10235793A priority patent/DE10235793B4/de
Priority to JP2002229828A priority patent/JP2003142687A/ja
Publication of KR20030013122A publication Critical patent/KR20030013122A/ko
Priority to US10/448,366 priority patent/US6841851B2/en
Application granted granted Critical
Publication of KR100438772B1 publication Critical patent/KR100438772B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28247—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon passivation or protection of the electrode, e.g. using re-oxidation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76826—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by contacting the layer with gases, liquids or plasmas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76837—Filling up the space between adjacent conductive structures; Gap-filling properties of dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H01L21/823425—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures manufacturing common source or drain regions between a plurality of conductor-insulator-semiconductor structures

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Plasma & Fusion (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

본 발명은 버블 디펙트를 방지할 수 있는 반도체 소자 및 그 제조방법을 개시한다. 개시된 본 발명은 먼저, 반도체 기판상에 게이트 전극 구조물을 형성한다. 이어서, 게이트 전극 구조물 표면 및 반도체 기판 상부에 GPOX(gate poly oxide)막을 증착한 후, 상기 반도체 기판 표면을 세정한다. 이때, 기판 표면을 세정함과 더불어, 기판상에 잔류하는 GPOX가 제거되도록 한다. 그 다음, 게이트 전극 구조물 표면 및 반도체 기판 상부에 에치 스톱퍼를 형성하고, 에치 스톱퍼 상부에 HDP(high density plasma) 산화막을 증착한다.

Description

버블 디펙트를 방지할 수 있는 반도체 소자의 제조방법{Method for manufacturing semiconductor device capable to prevent bubble defects}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 구체적으로는, 버블 디펙트(bubble defect)를 방지할 수 있는 반도체 소자 및 그 제조방법에 관한 것이다.
일반적으로, HDP(high density plasma) 산화막은 스텝 커버리지 특성이 매우 우수하여, 패턴 사이의 갭을 충진하는 절연막으로 주요 이용된다. 아울러, HDP 산화막은 증착후, 고온의 플로우(flow) 공정이 요구되지 않으므로, 현재에는 층간 절연막으로 많이 이용되고 있다.
도 1은 HDP 산화막을 게이트 전극 사이를 충진시키는 층간 절연막으로 사용하는 반도체 소자의 단면도이다.
도 1을 참조하여, 반도체 기판(10) 상부에 게이트 절연막(12), 도핑된 폴리실리콘막(14), 금속 실리사이드막(16) 및 캡핑 절연막(18)을 순차적으로 적층한다. 그후, 캡핑 절연막(18), 금속 실리사이드막(16) 및 도핑된 폴리실리콘막(14)을 소정 부분 패터닝한다. 패터닝된 캡핑 절연막(18), 금속 실리사이드막(16) 및 도핑된 폴리실리콘막(14)의 양측벽에 공지의 방식으로 스페이서(20)를 형성하여, 게이트 절연막(12), 도핑된 폴리실리콘막(14), 금속 실리사이드막(16), 캡핑 절연막(18) 및 스페이서(20)로 구성되는 게이트 전극 구조물(22)을 형성한다.
게이트 전극 구조물(22)이 형성된 반도체 기판(10) 표면에 GPOX(gate poly oxide)막(24)을 증착한다. 이때, GPOX막(24)은 게이트 전극 구조물(22)을 형성하기 위한 패터닝 공정으로 발생되는 데미지(damage)를 치유하고, 게이트 전극구조물(22)과 반도체 기판(10) 표면과 이루는 에지 부분을 완만하게 하여, 에지 부분에 전계가 집중되는 것을 방지한다.
그 다음, 게이트 전극 구조물(22) 양측의 반도체 기판(10)내에 불순물을 이온 주입하여, 접합 영역(26)을 형성한다. GPOX막(24) 표면에 실리콘 질화막으로 된 에치 스톱퍼(28)를 증착한다. 이어서, 층간 절연막으로서, HDP 산화막(30)을 증착한다.
그러나, 종래의 반도체 소자는 다음과 같은 문제점을 갖는다.
일반적으로 HDP 산화막은 박막의 실리콘 산화막 및 실리콘 질화막이 순차적으로 적층된 구조물 상부에 증착되는 경우, 실리콘 산화막과 그 하부 물질간의 계면 및 실리콘 산화막과 실리콘 질화막 사이의 계면 들뜸(lift)을 유발한다. 이러한 계면 들뜸을 버블 디펙트(bubble defect)라 하며, 이와같은 버블 디펙트는 HDP 산화막 증착시 실리콘 산화막과 실리콘 질화막이 스트레스 차이로 인하여 발생되거나 또는 HDP 산화막 증착시 외방 확산원(outgassing source)인 수소 이온이 외방확산됨으로써 발생될 수 있다.
이러한 버블 디펙트는 상술한 반도체 소자에 있어서도 적용된다. 즉, 실리콘 산화막으로 된 GPOX막(24)과 실리콘 질화막으로 된 에치 스톱퍼(28)로 구성된 적층물을 포함하는 반도체 기판(10) 상부에 HDP 산화막(30)이 형성되므로, 상기한 버블 디펙트가 발생된다.
이와같이, 반도체 소자에 버블 디펙트가 발생되면, 계면의 접착력이 저하되므로, 들뜬 부분에서 파티클이 발생되고, 소자의 전기적 특성이 감소된다.
이러한 버블 디펙트를 방지하기 위하여, 종래의 다른 방법으로는 상기한 스트레스를 감소시키기 위하여, GPOX막(24) 또는 에치 스톱퍼(28) 중 어느 하나의 막의 두께를 상대적으로 증대시키는 방법이 제안되었다. 그러나, GPOX막(24) 또는 에치 스톱퍼(28) 중 어느 하나의 막의 두께가 증대되면, 게이트 전극 구조물(22) 사이의 간격이 감소되어, HDP막(30)의 갭-필(gap fill) 마진이 감소된다.
따라서, 본 발명이 이루고자 하는 기술적 과제는, 층간 절연막의 갭필 마진을 감소시키지 않는 범위에서, 게이트 전극 구조물에 버블 디펙트를 감소할 수 있는 반도체 소자의 제조방법을 제공하는 것이다.
도 1은 종래의 반도체 소자를 개략적으로 나타낸 단면도이다.
도 2a 내지 도 2d 및 도 3은 본 발명의 실시예 1을 설명하기 위한 각 공정별 단면도이다.
도 4a 내지 도 4d는 본 발명의 실시예 2를 설명하기 위한 각 공정별 단면도이다.
도 5a 및 도 5b는 본 발명의 실시예 3을 설명하기 위한 각 공정별 단면도이다.
도 6a 및 도 6b는 본 발명의 실시예 4를 설명하기 위한 각 공정별 단면도이다.
(도면의 주요 부분에 대한 부호의 설명)
100,200,300,400-반도체 기판 110,230,320,430-게이트 전극 구조물
120,210,240,410-GPOX막 140,240,340,450-에치 스톱퍼
150,270,340,350-HDP 산화막
본 발명의 목적과 더불어 그의 다른 목적 및 신규한 특징은, 본 명세서의 기재 및 첨부 도면에 의하여 명료해질것이다.
본원에서 개시된 발명중, 대표적 특징의 개요를 간단하게 설명하면 다음과 같다. 먼저, 본 발명의 일견지의 일실시예에 따른 반도체 소자의 제조방법은, 반도체 기판상에 게이트 전극 구조물을 형성한다. 이어서, 게이트 전극 구조물 표면 및 반도체 기판 상부에 GPOX(gate poly oxide)막을 증착한 후, 상기 반도체 기판 표면을 세정한다. 이때, 세정시 GPOX가 제거되도록 한다. 그 다음, 게이트 전극 구조물 표면 및 반도체 기판 상부에 에치 스톱퍼를 형성하고, 에치 스톱퍼 상부에 HDP(high density plasma) 산화막을 증착한다.
여기서, 반도체 기판은 BOE(Buffer Oxide Etchant: HF+NH4F) 용액 및 SC1(standard cleaning 1 : NH4OH+H2O2+H2O) 용액의 혼합 용액으로 세정할 수 있으며, 상기 세정 단계 전에 고온의 황산 용액에 의하여 전처리 공정을 실시할 수 있다.
또한, 게이트 전극 구조물은 다음과 같이 형성될 수 있다. 즉, 반도체 기판 상부에 게이트 절연막과, 도전층 및 캡핑층을 순차적으로 형성한다음, 상기 캡핑층 및 도전층을 소정 부분 패터닝한다. 이어서, 캡핑층 및 도전층의 양측벽에 스페이서를 형성한다. 이때, 캡핑층 및 도전층의 소정 부분을 패터닝하는 단계와, 캡핑층 및 도전층의 양측벽에 스페이서를 형성하는 단계 사이에, 상기 패터닝된 캡핑층 도전층 양측의 반도체 기판에 저농도 불순물을 이온 주입한다. 또한, 스페이서를 형성하는 단계 후에, 상기 스페이서 양측의 반도체 기판에 고농도 불순물 이온을 주입한다.
아울러, 상기 캡핑층 및 도전층을 패터닝하는 단계와, 상기 저농도 불순물을 이온 주입하는 단계 사이에, 상기 반도체 기판 표면과 도전층 표면에 GPOX막을 추가로 형성할 수 있다. 여기서, GPOX막은 열산화 방식으로 형성할 수 있다.
상기한 본 발명에 의하면, GPOX막을 세정 공정에 의하여 제거하거나 또는 GPOX막 자체를 형성하지 않는다. 그러므로, HDP 산화막 증착시, GPOX막과 에치 스톱퍼가 적층되어 있지 않으므로, 버블 디펙트가 발생되지 않는다. 따라서, 반도체 소자의 전기적 특성이 향상된다.
이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다.
(실시예 1)
첨부한 도면 도 2a 내지 도 2d 및 도 3은 본 발명의 실시예 1을 설명하기 위한 각 공정별 단면도이다.
먼저, 도 2a를 참조하여, 반도체 기판(100) 상부에 게이트 절연막(102), 도핑된 폴리실리콘막(103), 금속 실리사이드막(104) 및 캡핑 절연막(105)을 순차적으로 적층한다. 여기서, 도핑된 폴리실리콘막(103) 및 금속 실리사이드막(104)은 게이트 전극의 도전층으로 작용하고, 캡핑 절연막(105)은 예를들어, 실리콘 질화막 또는 실리콘 질산화막으로 형성될 수 있다. 캡핑 절연막(105), 금속 실리사이드막(104) 및 도핑된 폴리실리콘막(103)을 소정 부분 패터닝한다. 그 다음, 패터닝된 캡핑 절연막(105), 금속 실리사이드막(104) 및 도핑된 폴리실리콘막(103)의 양측 반도체 기판(100)에 접합 영역용 저농도 불순물 이온을 주입한다.
도 2b를 참조하여, 패터닝된 캡핑 절연막(105), 금속 실리사이드막(104) 및 도핑된 폴리실리콘막(103)의 양측벽에 공지의 비등방성 블랭킷 식각 방식으로 스페이서(108)를 형성할 수 있다. 스페이서(108)는 캡핑 절연막(105)과 동일한 물질로 형성한다. 본 실시예에서는 게이트 절연막(102), 도핑된 폴리실리콘막(103), 금속 실리사이드막(104) 및 캡핑 절연막(105)으로 구성된 적층물 및 적층물 양측벽에 형성되는 스페이서(108)를 포함하는 구조체를 게이트 전극 구조물(110)이라 칭하기로 한다.
게이트 전극 구조물(110)이 형성된 반도체 기판(100)의 표면에 공지의 방식으로 GPOX막(120)을 형성한다. GPOX막(120)은 100Å 이하, 바람직하게는 약 40 내지 60Å 정도로 형성된다.
그 다음, 게이트 전극 구조물(110) 양측의 반도체 기판에 고농도 불순물 이온(125)을 주입한다. 이때, 반도체 기판(100) 표면에는 GPOX막(120)이 형성되어 있으므로, 이온 주입 데미지를 줄일 수 있다.
도 2c에 도시된 바와 같이, 이온 주입된 접합 영역용 저농도 및 고농도 불순물 이온을 활성화시켜, 접합 영역(130)을 형성한다.
다음, 반도체 기판(100) 결과물 표면에 잔류하는 식각 찌거기등을 제거하기 위하여 세정 공정을 실시한다. 이때, 본 실시예에서의 세정 공정은 반도체 기판(100) 표면에 잔류하는 찌거기 뿐만 아니라, 잔류하는 GPOX막(120)까지 동시에 제거할 수 있도록, BOE(Buffer Oxide Etchant: HF+NH4F) 용액 및 SC1(standard cleaning 1 : NH4OH+H2O2+H2O) 용액의 혼합 용액으로 세정한다. 여기서, GPOX막(120)은 매우 박막의 형태로 형성되고, 공정중 일부의 두께가 유실될 수 있으므로, 상기 세정 용액만으로 충분히 제거가 가능하다.
또한, 도 3에서와 같이, 본 실시예에서는 BOE 용액과 SC1 용액의 혼합 용액으로 세정 공정을 실시하기 전에, 고온 예를들어, 끓는 정도의 황산 용액으로 전처리를 실시할 수 있다. 이러한 고온의 황산 용액 처리에 의하여, 기판 표면에 잔류하는 찌꺼기를 보다 효과적으로 제거할 수 있다.
도 2d에 도시된 바와 같이, 반도체 기판(100) 결과물 표면 즉, 게이트 전극 구조물(110) 표면 및 접합 영역(130) 표면에 실리콘 질화막으로 된 에치스톱퍼(140)를 형성한다. 이어서, 에치 스톱퍼(140) 상부에 층간 절연막으로서 HDP 산화막(150)을 증착한다.
여기서, 반도체 기판(100) 상부에 실리콘 산화막 및 실리콘 질화막으로 구성된 구조물이 형성되지 않으므로, HDP 산화막(150) 증착시, 게이트 전극 구조물 주변에 버블 디펙트가 발생되지 않는다.
아울러, GPOX막(120)은 게이트 전극 구조물(110)의 에지 부분을 완만하게 한다음, 고농도 불순물 이온 주입후에 제거되므로, 이온 주입 공정시 데미지를 줄일 수 있다.
또한, GPOX막(120)이 별도의 식각 처리 없이, 세정 공정만으로 제거되므로, 추가 공정이 요구되지 않는다.
(실시예 2)
첨부한 도면 도 4a 내지 도 4d는 본 발명의 실시예 2를 설명하기 위한 각 공정별 단면도이다.
도 4a를 참조하여, 반도체 기판(200) 상부에 상술한 실시예 1과 마찬가지로, 게이트 절연막(202), 도핑된 폴리실리콘막(204), 금속 실리사이드막(206) 및 캡핑 절연막(208)을 순차적으로 적층한 후, 이들 층들을 소정 부분 패터닝한다. 다음, 상기 패터닝 공정시 발생되는 데미지를 치유하기 위하여, 반도체 기판(200) 결과물 표면을 공지의 방식으로 재산화(reoxidation)한다. 재생 산화 공정에 의하여, 반도체 기판(200) 표면과, 게이트 절연막(202), 도핑된 폴리실리콘막(204) 및 금속 실리사이드막(206)의 양측벽에 제 1 GPOX막(210)이 형성된다. 이때, 캡핑절연막(208)은 실리콘 질화막 또는 실리콘 질산화막으로 형성되므로, 재생 산화가 실시되더라도, 캡핑 절연막(208)의 측벽 및 상부 표면에 제 1 GPOX막(210)이 형성되지 않는다. 여기서, 제 1 GPOX막(210)은 박막, 예를들어, 100Å 이하로 형성된다.
그후, 패터닝된 캡핑 절연막(208), 금속 실리사이드막(206) 및 도핑된 폴리실리콘막(204)의 양측 반도체 기판(200)에 접합 영역용 저농도 불순물 이온을 주입한다.
도 4b를 참조하여, 반도체 기판(200) 결과물 상부에, 스페이서용 절연막(도시되지 않음)을 증착한다. 스페이서용 절연막을 비등방성 블랭킷 식각하여, 패터닝된 캡핑 절연막(208), 금속 실리사이드막(206) 및 도핑된 폴리실리콘막(204)의 양측벽에 스페이서(220)를 형성한다. 이때, 스페이서(220)는 상기 실시예 1에서도 설명된 바와 같이, 캡핑 절연막(208)과 동일한 물질로 형성될 수 있다. 이러한 스페이서(220)와 금속 실리사이드막(206) 및 도핑된 폴리실리콘막(204)의 측벽 사이 및 스페이서(220)와 반도체 기판(200) 사이에는 제 1 GPOX막(210)이 잔류하게 된다. 아울러, 그 밖의 반도체 기판(200) 표면의 제 1 GPOX막(210)은 스페이서(220) 형성시 일부 또는 모두 제거될 수 있다. 또한, 본 실시예에서는 게이트 절연막(202), 도핑된 폴리실리콘막(204), 금속 실리사이드막(206) 및 캡핑 절연막(208)으로 구성된 적층물, 적층물 양측벽에 형성되는 제 1 GPOX(210) 및 스페이서(220)를 포함하는 구조체를 게이트 전극 구조물(230)이라 한다.
그리고나서, 게이트 전극 구조물(230)이 형성된 반도체 기판(200)의 표면에제 2 GPOX막(240)을 형성한다. 여기서, 제 2 GPOX막(240)은 100Å 이하, 바람직하게는 50Å 이하로 형성된다.
게이트 전극 구조물(230) 양측의 반도체 기판(200)에 고농도 불순물 이온(245)을 이온 주입한다. 이때, 반도체 기판(200) 표면에는 제 2 GPOX막(240)이 형성되어 있으므로, 이온 주입 데미지를 줄일 수 있다.
도 4c에 도시된 바와 같이, 이온 주입된 접합 영역용 저농도 및 고농도 불순물 이온을 활성화시켜, 접합 영역(250)을 형성한다.
계속해서 도 4c를 참조해서, 반도체 기판(200) 표면에 발생된 식각 잔재물을 제거하면서 제 2 GPOX막(240) 및 일부 잔류할 수 있는 제 1 GPOX막(210)을 제거하기 위하여, 반도체 기판(200) 결과물을 세정한다. 이때, 세정 용액으로는 상술한 실시예 1과 마찬가지로, 반도체 기판(200) 표면에 있는 다른 산화막에 영향을 최소화할 수 있는 BOE 용액 및 SC1 용액의 혼합 용액이 이용될 수 있다. 또한, BOE 용액과 SC1 용액의 혼합 용액으로 세정 공정을 실시하기 전에, 고온의 황산 용액으로 전처리를 실시할 수 있다. 이러한 세정 공정에 의하여, 반도체 기판(200)상에 존재하는 GPOX막들 및 식각 잔재물들을 동시에 제거할 수 있다.
그후, 도 4d에 도시된 바와 같이, 반도체 기판(200) 결과물 표면에 실리콘 질화막으로 된 에치 스톱퍼(260) 및 층간 절연막인 HDP 산화막(270)을 증착한다.
상술한 본 실시예 역시, 게이트 전극 구조물(230) 측벽 부분을 제외하고, 반도체 기판(200)상에 실리콘 산화막 및 실리콘 질화막으로 구성된 구조물이 제공되지 않으므로, HDP 산화막(270) 증착시, 게이트 전극 구조물(230) 주변에 버블 디펙트가 발생되지 않는다.
또한, 비록 게이트 전극 구조물(230)의 측벽 부분(즉, 스페이서 부분)은 실리콘 산화막으로 된 제 1 GPOX막(210)과 실리콘 질화막으로 된 스페이서(260)로 구성되어 있더라도, 스페이서(260)의 두께가 제 1 GPOX막(210)의 두께보다 후막이므로, 버블 디펙트가 발생되지 않는다.
또한, 본 실시예에 의하면, 제 1 GPOX막(210)의 형성으로, 도핑된 폴리실리콘막(204), 금속 실리사이드막(206) 및 캡핑 절연막(208)의 패터닝 공정으로 유발되는 식각 데미지를 추가적으로 치유할 수 있다.
(실시예 3)
첨부한 도면 도 5a 및 도 5b는 본 발명의 실시예 3을 설명하기 위한 각 공정별 단면도이다.
도 5a를 참조하여, 반도체 기판(300) 상부에 게이트 절연막(302), 도핑된 폴리실리콘막(304), 금속 실리사이드막(306) 및 캡핑 절연막(308)을 순차적으로 적층한 후, 이들 층들을 소정 부분 패터닝한다. 그후, 패터닝된 캡핑 절연막(308), 금속 실리사이드막(306) 및 도핑된 폴리실리콘막(304)의 양측 반도체 기판(300)에 접합 영역용 저농도 불순물 이온을 주입한다. 이어서, 공지의 방법에 의하여, 패터닝된 캡핑 절연막(308), 금속 실리사이드막(306) 및 도핑된 폴리실리콘막(204)의 양측벽에 스페이서(310)를 형성하여, 게이트 전극 구조물(320)을 형성한다. 게이트 전극 구조물(320) 양측의 반도체 기판(300)에 고농도 불순물 이온을 주입한다음, 이온 주입된 불순물 이온을 활성화하여, 접합 영역(330)을 형성한다. 그후, 반도체기판(300) 결과물 표면에 실리콘 질화막으로 된 에치 스톱퍼(340)를 형성한다. 이때, 에치 스톱퍼(340)를 형성하기 전에, 반도체 기판(300) 표면을 고온의 황산 용액등으로 세정 처리 할 수 있다.
그후, 도 5b에 도시된 바와 같이, 에치 스톱퍼(340) 상부에 층간 절연막인 HDP 산화막(350)을 증착한다.
상기한 본 실시예에 의하면, GPOX막 자체가 형성되지 않으므로, HDP 산화막(350) 증착시, 하부에 실리콘 산화막 및 실리콘 질화막 구조가 반도체 기판상에 제공되지 않는다. 그러므로, 버블 디펙트 문제를 해결할 수 있다.
(실시예 4)
첨부한 도면 도 6a 및 도 6b는 본 발명의 실시예 4를 설명하기 위한 각 공정별 단면도이다.
도 6a를 참조하여, 반도체 기판(400) 상부에 게이트 절연막(402), 도핑된 폴리실리콘막(404), 금속 실리사이드막(406) 및 캡핑 절연막(408)을 순차적으로 적층한 후, 이들 층들을 소정 부분 패터닝한다. 다음, 상기 패터닝 공정시 발생되는 데미지를 치유하기 위하여, 반도체 기판(400) 결과물 표면을 재생 산화하여, 반도체 기판(400) 표면과, 게이트 절연막(402), 도핑된 폴리실리콘막(404) 및 금속 실리사이드막(406)의 양측벽에 GPOX막(410)을 형성한다. GPOX막(210)은 박막, 예를들어, 100Å 이하로 형성된다. 그후, 패터닝된 캡핑 절연막(408), 금속 실리사이드막(406) 및 도핑된 폴리실리콘막(404)의 양측 반도체 기판(400)에 접합 영역용 저농도 불순물 이온을 주입한다. 다음, 공지의 방식으로, 패터닝된 캡핑 절연막(408), 금속 실리사이드막(406) 및 도핑된 폴리실리콘막(404)의 양측벽에 스페이서(420)를 형성하여, 게이트 절연막(402), 도핑된 폴리실리콘막(404), 금속 실리사이드막(406) 및 캡핑 절연막(408), GPOX(410) 및 스페이서(420)를 포함하는 게이트 전극 구조물(430)이 형성된다. 그 다음, 게이트 전극 구조물(430) 양측의 반도체 기판(400)에 고농도 불순물 이온 주입한 후 활성화하여, 접합 영역(440)을 형성한다.
도 6b를 참조하여, 반도체 기판(400) 결과물 표면에 실리콘 질화막으로 된 에치 스톱퍼(450) 및 층간 절연막인 HDP 산화막(450)을 순차적으로 형성한다.
본 실시예에 의하면 게이트 전극 구조물(430)을 형성하는 단계와, 에치 스톱퍼(450)를 형성하는 단계 사이에 GPOX막을 형성하는 단계 자체가 배제되므로, 이에따라, 반도체 기판 상부에 실리콘 산화막 및 실리콘 질화막 구조가 제공되지 않는다. 그러므로, HDP막(250) 증착시, 버블 디펙트 문제를 해결할 수 있다.
또한, 비록 게이트 전극 구조물(430)의 측벽 부분(즉, 스페이서 부분)이 실리콘 산화막으로 된 GPOX막(410)과 실리콘 질화막으로 된 스페이서(420)로 구성되어 있더라도, 스페이서(420)의 두께가 GPOX막(410)의 두께보다 후막이므로, 버블 디펙트가 발생되지 않는다.
본 발명은 상기한 실시예에 한정되는 것은 아니다. 예를들어, 본 발명의 실시예에서는 게이트 전극 구조물의 전극 물질로 도핑된 폴리실리콘막과 금속 실리사이드막을 사용하였으나, 이에 국한하지 않고, 다양한 도전층으로 사용할 수 있다.
이상에서 자세히 설명한 바와 같이, 본 발명에 의하면, GPOX막을 세정 공정에 의하여 제거하거나 또는 GPOX막 자체를 형성하지 않는다. 그러므로, HDP 산화막 증착시, GPOX막과 에치 스톱퍼가 적층되어 있지 않으므로, 버블 디펙트가 발생되지 않는다. 따라서, 반도체 소자의 전기적 특성이 향상된다.

Claims (16)

  1. 반도체 기판상에 게이트 전극 구조물을 형성하는 단계;
    상기 게이트 전극 구조물 표면 및 반도체 기판 상부에 GPOX(gate poly oxide)막을 증착하는 단계;
    상기 반도체 기판 표면을 세정하는 단계;
    상기 게이트 전극 구조물 표면 및 반도체 기판 상부에 에치 스톱퍼를 형성하는 단계; 및
    상기 에치 스톱퍼 상부에 HDP(high density plasma) 산화막을 증착하는 단계를 포함하며,
    상기 반도체 기판 표면의 세정시, 상기 GPOX막을 동시에 제거하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 반도체 기판은 BOE(Buffer Oxide Etchant: HF+NH4F) 용액 및SC1(standard cleaning 1 : NH4OH+H2O2+H2O) 용액의 혼합 용액으로 세정하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 게이트 전극 구조물을 형성하는 단계와, 상기 반도체 기판 표면을 세정하는 단계사이에, 상기 반도체 기판 표면을 고온의 황산 용액에 의하여 전처리하는 단계를 추가로 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 게이트 전극 구조물을 형성하는 단계는,
    반도체 기판 상부에 게이트 절연막과, 도전층 및 캡핑 절연막을 순차적으로 형성하는 단계;
    상기 캡핑 절연막 및 도전층을 소정 부분 패터닝하는 단계; 및
    상기 캡핑 절연막 및 도전층의 양측벽에 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 4 항에 있어서,
    상기 캡핑 절연막 및 도전층의 소정 부분을 패터닝하는 단계와, 캡핑 절연막 및 도전층의 양측벽에 스페이서를 형성하는 단계 사이에, 상기 패터닝된 캡핑 절연막 도전층 양측의 반도체 기판에 저농도 불순물을 이온 주입하는 단계를 포함하고,
    상기 스페이서를 형성하는 단계 후에, 상기 스페이서 양측의 반도체 기판에 고농도 불순물 이온을 주입하여, 접합 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제 5 항에 있어서,
    상기 캡핑 절연막 및 도전층을 패터닝하는 단계와, 상기 저농도 불순물을 이온 주입하는 단계 사이에,
    상기 반도체 기판 표면과 도전층 표면에 GPOX막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제 6 항에 있어서,
    상기 추가적으로 형성하는 GPOX막은 열산화 방식으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
KR10-2001-0047456A 2001-08-07 2001-08-07 버블 디펙트를 방지할 수 있는 반도체 소자의 제조방법 KR100438772B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR10-2001-0047456A KR100438772B1 (ko) 2001-08-07 2001-08-07 버블 디펙트를 방지할 수 있는 반도체 소자의 제조방법
US10/206,197 US6599792B2 (en) 2001-08-07 2002-07-29 Semiconductor device and method for manufacturing the same
DE10235793A DE10235793B4 (de) 2001-08-07 2002-08-05 Verfahren zur Herstellung einer Halbleitervorrichtung (MOS-Transistor)
JP2002229828A JP2003142687A (ja) 2001-08-07 2002-08-07 半導体素子の製造方法及び半導体素子
US10/448,366 US6841851B2 (en) 2001-08-07 2003-05-30 Semiconductor device having a high density plasma oxide layer

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2001-0047456A KR100438772B1 (ko) 2001-08-07 2001-08-07 버블 디펙트를 방지할 수 있는 반도체 소자의 제조방법

Publications (2)

Publication Number Publication Date
KR20030013122A KR20030013122A (ko) 2003-02-14
KR100438772B1 true KR100438772B1 (ko) 2004-07-05

Family

ID=19712942

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2001-0047456A KR100438772B1 (ko) 2001-08-07 2001-08-07 버블 디펙트를 방지할 수 있는 반도체 소자의 제조방법

Country Status (4)

Country Link
US (2) US6599792B2 (ko)
JP (1) JP2003142687A (ko)
KR (1) KR100438772B1 (ko)
DE (1) DE10235793B4 (ko)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6890824B2 (en) * 2001-08-23 2005-05-10 Matsushita Electric Industrial Co., Ltd. Semiconductor device and manufacturing method thereof
KR100426485B1 (ko) * 2001-12-22 2004-04-14 주식회사 하이닉스반도체 플래쉬 메모리 셀의 제조 방법
KR100453908B1 (ko) * 2002-07-23 2004-10-20 아남반도체 주식회사 반도체 소자의 산화막 식각용 화학 용액
US6756619B2 (en) * 2002-08-26 2004-06-29 Micron Technology, Inc. Semiconductor constructions
US7022561B2 (en) * 2002-12-02 2006-04-04 Taiwan Semiconductor Manufacturing Company, Ltd. CMOS device
KR100955929B1 (ko) 2003-07-25 2010-05-03 주식회사 하이닉스반도체 반도체소자의 게이트 버퍼스페이서 형성방법
KR100610436B1 (ko) * 2003-12-23 2006-08-08 주식회사 하이닉스반도체 게이트 산화막의 열화 억제 방법
KR100785004B1 (ko) * 2005-01-21 2007-12-11 삼성전자주식회사 반도체 소자의 제조방법
US7528028B2 (en) * 2005-06-17 2009-05-05 Taiwan Semiconductor Manufacturing Company, Ltd. Super anneal for process induced strain modulation
TWI401802B (zh) * 2005-06-30 2013-07-11 Samsung Display Co Ltd 薄膜電晶體板及其製造方法
CN102569081B (zh) * 2010-12-22 2015-07-08 中芯国际集成电路制造(上海)有限公司 用于制作应变半导体器件结构的方法
CN102938378B (zh) * 2011-08-16 2015-06-17 中芯国际集成电路制造(北京)有限公司 半导体器件制造方法
KR102157839B1 (ko) * 2014-01-21 2020-09-18 삼성전자주식회사 핀-전계효과 트랜지스터의 소오스/드레인 영역들을 선택적으로 성장시키는 방법
CN106601679B (zh) * 2015-10-15 2019-09-27 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制作方法、电子装置
CN108109922B (zh) * 2017-12-19 2019-01-22 武汉新芯集成电路制造有限公司 一种降低mos管应力效应的方法
CN111883423A (zh) * 2020-07-08 2020-11-03 上海华虹宏力半导体制造有限公司 Igbt器件的制作方法
CN113539809B (zh) * 2021-07-19 2023-07-04 长鑫存储技术有限公司 半导体结构的制备方法及半导体结构

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1197529A (ja) * 1997-09-16 1999-04-09 Sony Corp 半導体装置の製造方法
US5998290A (en) * 1997-07-30 1999-12-07 Micron Technology, Inc. Method to protect gate stack material during source/drain reoxidation
JP2000156497A (ja) * 1998-11-20 2000-06-06 Toshiba Corp 半導体装置の製造方法
JP2000236090A (ja) * 1999-02-15 2000-08-29 Sony Corp 半導体装置の製造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0234244A3 (de) * 1986-01-24 1989-11-15 Siemens Aktiengesellschaft Verfahren um vertikale Seitenwände und Böden von Vertiefungen zu dotieren
DE4306565C2 (de) * 1993-03-03 1995-09-28 Telefunken Microelectron Verfahren zur Herstellung eines blauempfindlichen Photodetektors
US6022799A (en) * 1995-06-07 2000-02-08 Advanced Micro Devices, Inc. Methods for making a semiconductor device with improved hot carrier lifetime
DE19832329A1 (de) * 1997-07-31 1999-02-04 Siemens Ag Verfahren zur Strukturierung von Halbleitern mit hoher Präzision, guter Homogenität und Reproduzierbarkeit
KR19990030993A (ko) * 1997-10-08 1999-05-06 윤종용 고속동작을 위한 모스트랜지스터구조
KR100264773B1 (ko) * 1998-04-02 2000-09-01 윤종용 자기 정렬된 콘택홀을 갖는 반도체 장치의제조 방법
DE19821999A1 (de) * 1998-05-15 1999-11-18 Siemens Ag SOI-Halbleiteranordnung und Verfahren zur Herstellung derselben
US6165880A (en) * 1998-06-15 2000-12-26 Taiwan Semiconductor Manufacturing Company Double spacer technology for making self-aligned contacts (SAC) on semiconductor integrated circuits
US6323103B1 (en) * 1998-10-20 2001-11-27 Siemens Aktiengesellschaft Method for fabricating transistors
KR100307287B1 (ko) * 1998-11-20 2001-12-05 윤종용 반도체장치의패드제조방법
US6420250B1 (en) * 2000-03-03 2002-07-16 Micron Technology, Inc. Methods of forming portions of transistor structures, methods of forming array peripheral circuitry, and structures comprising transistor gates
US6500678B1 (en) * 2001-12-21 2002-12-31 Texas Instruments Incorporated Methods of preventing reduction of IrOx during PZT formation by metalorganic chemical vapor deposition or other processing

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5998290A (en) * 1997-07-30 1999-12-07 Micron Technology, Inc. Method to protect gate stack material during source/drain reoxidation
JPH1197529A (ja) * 1997-09-16 1999-04-09 Sony Corp 半導体装置の製造方法
JP2000156497A (ja) * 1998-11-20 2000-06-06 Toshiba Corp 半導体装置の製造方法
JP2000236090A (ja) * 1999-02-15 2000-08-29 Sony Corp 半導体装置の製造方法

Also Published As

Publication number Publication date
US6599792B2 (en) 2003-07-29
DE10235793B4 (de) 2009-08-20
DE10235793A1 (de) 2003-03-06
US20030205784A1 (en) 2003-11-06
JP2003142687A (ja) 2003-05-16
US6841851B2 (en) 2005-01-11
KR20030013122A (ko) 2003-02-14
US20030030077A1 (en) 2003-02-13

Similar Documents

Publication Publication Date Title
KR100438772B1 (ko) 버블 디펙트를 방지할 수 있는 반도체 소자의 제조방법
TWI261864B (en) Recess gate and method for fabricating semiconductor device with the same
KR20040050789A (ko) 반도체소자의 소자분리막 형성방법
CN1917165A (zh) 浅沟槽隔离结构的制造方法
KR20020042251A (ko) 반도체 소자의 분리구조 제조방법
KR100567530B1 (ko) 반도체 소자의 산화막 형성 방법
US6060371A (en) Process for forming a trench device isolation region on a semiconductor substrate
KR100340867B1 (ko) 반도체 소자의 게이트 전극 형성방법
KR100873358B1 (ko) 반도체소자의 소자분리막 제조방법
KR20050028573A (ko) 반도체 소자의 제조방법
KR101016347B1 (ko) 반도체 소자의 제조 방법
KR100519517B1 (ko) 반도체 소자의 소자 분리막 형성 방법
KR100414021B1 (ko) 섀로우 트랜치 분리막 형성 방법
JP2002100671A (ja) 半導体装置及びその製造方法
KR100430582B1 (ko) 반도체 소자의 제조 방법
CN115602542A (zh) 一种防止漏电的半导体sab制作方法及半导体器件
KR20050009617A (ko) 반도체 소자의 제조 방법
KR100564120B1 (ko) 반도체 소자의 버팅 콘택 형성방법
KR100480237B1 (ko) 반도체 소자의 소자 분리막 형성 방법
KR100864845B1 (ko) 반도체소자의 소자분리막 제조방법
JPH07135308A (ja) 半導体装置の製造方法
KR19990004577A (ko) 반도체소자의 소자분리절연막 형성방법
KR20020002640A (ko) 반도체소자의 소자분리막 형성방법
KR20050118489A (ko) 반도체 소자의 소자분리 방법
JPS594047A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application
AMND Amendment
J201 Request for trial against refusal decision
B701 Decision to grant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20090615

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee