JP2003142687A - 半導体素子の製造方法及び半導体素子 - Google Patents
半導体素子の製造方法及び半導体素子Info
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- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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Abstract
(57)【要約】
【課題】 バブル欠陥を減らすことが可能な半導体素子
の製造方法及び半導体素子を提供する。 【解決手段】 先ず、半導体基板１００上にゲート電極
構造物１１０を形成する。次いで、ゲート電極構造物１
１０の表面、ならびに半導体基板１００の上部にＧＰＯ
Ｘ膜を蒸着した後、前記半導体基板１００の表面を洗浄
する。この時、半導体基板１００の表面を洗浄すると共
に、半導体基板１００上に残留するＧＰＯＸ膜を除去す
る。その後、ゲート電極構造物１１０の表面、ならびに
半導体基板１００の上部にエッチストッパ１４０を形成
し、エッチストッパ１４０の上部にＨＤＰ酸化膜１５０
を蒸着する。
の製造方法及び半導体素子を提供する。 【解決手段】 先ず、半導体基板１００上にゲート電極
構造物１１０を形成する。次いで、ゲート電極構造物１
１０の表面、ならびに半導体基板１００の上部にＧＰＯ
Ｘ膜を蒸着した後、前記半導体基板１００の表面を洗浄
する。この時、半導体基板１００の表面を洗浄すると共
に、半導体基板１００上に残留するＧＰＯＸ膜を除去す
る。その後、ゲート電極構造物１１０の表面、ならびに
半導体基板１００の上部にエッチストッパ１４０を形成
し、エッチストッパ１４０の上部にＨＤＰ酸化膜１５０
を蒸着する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体素子の製造方
法及び半導体素子に関し、より具体的には、バブル欠陥
（ｂｕｂｂｌｅ ｄｅｆｅｃｔ）を減らしうる半導体素
子の製造方法及び半導体素子に関する。
法及び半導体素子に関し、より具体的には、バブル欠陥
（ｂｕｂｂｌｅ ｄｅｆｅｃｔ）を減らしうる半導体素
子の製造方法及び半導体素子に関する。
【０００２】
【従来の技術】一般に、ＨＤＰ（ｈｉｇｈ ｄｅｎｓｉ
ｔｙ ｐｌａｓｍａ）酸化膜はステップカバレージ特性
に非常に優れ、パターン間のギャップを充填する絶縁膜
として主に利用される。合わせて、ＨＤＰ酸化膜は蒸着
後、高温のフロー工程を必要としないために、現在は層
間絶縁膜として多用されている。
ｔｙ ｐｌａｓｍａ）酸化膜はステップカバレージ特性
に非常に優れ、パターン間のギャップを充填する絶縁膜
として主に利用される。合わせて、ＨＤＰ酸化膜は蒸着
後、高温のフロー工程を必要としないために、現在は層
間絶縁膜として多用されている。
【０００３】図１は、ＨＤＰ酸化膜を、ゲート電極間を
充填する層間絶縁膜として使用した半導体素子を示す断
面図である。図１を参照すると、半導体基板１０の上部
にゲート絶縁膜１２、ドーピングされたポリシリコン膜
１４、金属シリサイド膜１６及びキャッピング絶縁膜１
８を順次に積層する。その後、キャッピング絶縁膜１
８、金属シリサイド膜１６、ならびにドーピングされた
ポリシリコン膜１４を所定部分パターニングする。パタ
ーニングされたキャッピング絶縁膜１８、金属シリサイ
ド膜１６及びドーピングされたポリシリコン膜１４の両
側壁に公知の方式でスペーサ２０を形成し、ゲート絶縁
膜１２、ドーピングされたポリシリコン膜１４、金属シ
リサイド膜１６、キャッピング絶縁膜１８及びスペーサ
２０で構成されるゲート電極構造物２２を形成する。
充填する層間絶縁膜として使用した半導体素子を示す断
面図である。図１を参照すると、半導体基板１０の上部
にゲート絶縁膜１２、ドーピングされたポリシリコン膜
１４、金属シリサイド膜１６及びキャッピング絶縁膜１
８を順次に積層する。その後、キャッピング絶縁膜１
８、金属シリサイド膜１６、ならびにドーピングされた
ポリシリコン膜１４を所定部分パターニングする。パタ
ーニングされたキャッピング絶縁膜１８、金属シリサイ
ド膜１６及びドーピングされたポリシリコン膜１４の両
側壁に公知の方式でスペーサ２０を形成し、ゲート絶縁
膜１２、ドーピングされたポリシリコン膜１４、金属シ
リサイド膜１６、キャッピング絶縁膜１８及びスペーサ
２０で構成されるゲート電極構造物２２を形成する。
【０００４】ゲート電極構造物２２が形成された半導体
基板１０の表面にＧＰＯＸ（ｇａｔｅ ｐｏｌｙ ｏｘ
ｉｄｅ）膜２４を蒸着する。この時、ＧＰＯＸ膜２４は
ゲート電極構造物２２を形成するためのパターニング工
程で発生するダメージを修復し、ゲート電極構造物２２
と半導体基板１０の表面とよりなるエッジ部分を滑らか
にして、エッジ部分への電界の集中を防止する。
基板１０の表面にＧＰＯＸ（ｇａｔｅ ｐｏｌｙ ｏｘ
ｉｄｅ）膜２４を蒸着する。この時、ＧＰＯＸ膜２４は
ゲート電極構造物２２を形成するためのパターニング工
程で発生するダメージを修復し、ゲート電極構造物２２
と半導体基板１０の表面とよりなるエッジ部分を滑らか
にして、エッジ部分への電界の集中を防止する。
【０００５】その後、ゲート電極構造物２２の両側の半
導体基板１０内に不純物をイオン注入して接合領域２６
を形成する。ＧＰＯＸ膜２４の表面にシリコン窒化膜よ
りなるエッチストッパ２８を蒸着する。次いで、層間絶
縁膜として、ＨＤＰ酸化膜３０を蒸着する。
導体基板１０内に不純物をイオン注入して接合領域２６
を形成する。ＧＰＯＸ膜２４の表面にシリコン窒化膜よ
りなるエッチストッパ２８を蒸着する。次いで、層間絶
縁膜として、ＨＤＰ酸化膜３０を蒸着する。
【０００６】しかし、従来の半導体素子は次のような問
題点を有する。一般にＨＤＰ酸化膜は、薄膜のシリコン
酸化膜及びシリコン窒化膜が順次に積層された構造物の
上部に蒸着される場合、シリコン酸化膜とその下部物質
との界面、ならびにシリコン酸化膜とシリコン窒化膜と
の界面の浮き上がり（ｌｉｆｔ）を誘発する。このよう
な界面の浮き上がりをバブル欠陥といい、このようなバ
ブル欠陥はＨＤＰ酸化膜の蒸着時にシリコン酸化膜とシ
リコン窒化膜とのストレス差によって発生するか、また
はＨＤＰ酸化膜の蒸着時に脱ガスソースの水素イオンが
外方拡散されることによって発生する。
題点を有する。一般にＨＤＰ酸化膜は、薄膜のシリコン
酸化膜及びシリコン窒化膜が順次に積層された構造物の
上部に蒸着される場合、シリコン酸化膜とその下部物質
との界面、ならびにシリコン酸化膜とシリコン窒化膜と
の界面の浮き上がり（ｌｉｆｔ）を誘発する。このよう
な界面の浮き上がりをバブル欠陥といい、このようなバ
ブル欠陥はＨＤＰ酸化膜の蒸着時にシリコン酸化膜とシ
リコン窒化膜とのストレス差によって発生するか、また
はＨＤＰ酸化膜の蒸着時に脱ガスソースの水素イオンが
外方拡散されることによって発生する。
【０００７】このようなバブル欠陥は前述した半導体素
子にも起こりうる。すなわち、シリコン酸化膜よりなる
ＧＰＯＸ膜２４とシリコン窒化膜よりなるエッチストッ
パ２８とで構成された積層物を含む半導体基板１０の上
部にＨＤＰ酸化膜３０が形成されるので、前記バブル欠
陥が発生する。
子にも起こりうる。すなわち、シリコン酸化膜よりなる
ＧＰＯＸ膜２４とシリコン窒化膜よりなるエッチストッ
パ２８とで構成された積層物を含む半導体基板１０の上
部にＨＤＰ酸化膜３０が形成されるので、前記バブル欠
陥が発生する。
【０００８】このように、半導体素子にバブル欠陥が発
生すれば、界面の接着力が低下するので、浮き上がり部
分でパーチクルが発生し、素子の電気的特性が低下す
る。このようなバブル欠陥を防止するために、従来の他
の方法として、前記ストレスを減らすため、ＧＰＯＸ膜
２４またはエッチストッパ２８のうちいずれか一つの膜
を相対的に厚くする方法が提案された。しかし、ＧＰＯ
Ｘ膜２４またはエッチストッパ２８のうちいずれか一つ
の膜が厚くなれば、ゲート電極構造物２２間の間隔が狭
まり、ＨＤＰ膜３０のギャップ埋め込みマージンが減少
する。
生すれば、界面の接着力が低下するので、浮き上がり部
分でパーチクルが発生し、素子の電気的特性が低下す
る。このようなバブル欠陥を防止するために、従来の他
の方法として、前記ストレスを減らすため、ＧＰＯＸ膜
２４またはエッチストッパ２８のうちいずれか一つの膜
を相対的に厚くする方法が提案された。しかし、ＧＰＯ
Ｘ膜２４またはエッチストッパ２８のうちいずれか一つ
の膜が厚くなれば、ゲート電極構造物２２間の間隔が狭
まり、ＨＤＰ膜３０のギャップ埋め込みマージンが減少
する。
【０００９】
【発明が解決しようとする課題】したがって、本発明が
解決しようとする技術的課題は、層間絶縁膜のギャップ
埋め込みマージンを減らさない範囲で、ゲート電極構造
物のバブル欠陥を減らしうる半導体素子を提供すること
である。また、本発明が解決しようとする他の技術的課
題は、バブル欠陥を減らしうる半導体素子の製造方法を
提供することである。
解決しようとする技術的課題は、層間絶縁膜のギャップ
埋め込みマージンを減らさない範囲で、ゲート電極構造
物のバブル欠陥を減らしうる半導体素子を提供すること
である。また、本発明が解決しようとする他の技術的課
題は、バブル欠陥を減らしうる半導体素子の製造方法を
提供することである。
【００１０】
【課題を解決するための手段】本発明の代表的特徴の概
要を簡単に説明すれば次の通りである。まず、本発明の
一様態による半導体素子の製造方法では、半導体基板上
にゲート電極構造物を形成する。次いで、ゲート電極構
造物の表面、ならびに半導体基板の上部にＧＰＯＸ膜を
蒸着した後、前記半導体基板の表面を洗浄する。この
時、ＧＰＯＸを除去する。その後、ゲート電極構造物の
表面、ならびに半導体基板の上部にエッチストッパを形
成し、エッチストッパの上部にＨＤＰ酸化膜を蒸着す
る。
要を簡単に説明すれば次の通りである。まず、本発明の
一様態による半導体素子の製造方法では、半導体基板上
にゲート電極構造物を形成する。次いで、ゲート電極構
造物の表面、ならびに半導体基板の上部にＧＰＯＸ膜を
蒸着した後、前記半導体基板の表面を洗浄する。この
時、ＧＰＯＸを除去する。その後、ゲート電極構造物の
表面、ならびに半導体基板の上部にエッチストッパを形
成し、エッチストッパの上部にＨＤＰ酸化膜を蒸着す
る。
【００１１】ここで、半導体基板はＢＯＥ（Ｂｕｆｆｅ
ｒ Ｏｘｉｄｅ Ｅｔｃｈａｎｔ：ＨＦ＋ＮＨ4Ｆ）溶
液及びＳＣ１（ｓｔａｎｄａｒｄ ｃｌｅａｎｉｎｇ
１：ＮＨ4ＯＨ＋Ｈ2Ｏ2＋Ｈ2Ｏ）溶液の混合溶液で洗浄
でき、前記洗浄段階前に高温の硫酸溶液で前処理工程を
実施できる。
ｒ Ｏｘｉｄｅ Ｅｔｃｈａｎｔ：ＨＦ＋ＮＨ4Ｆ）溶
液及びＳＣ１（ｓｔａｎｄａｒｄ ｃｌｅａｎｉｎｇ
１：ＮＨ4ＯＨ＋Ｈ2Ｏ2＋Ｈ2Ｏ）溶液の混合溶液で洗浄
でき、前記洗浄段階前に高温の硫酸溶液で前処理工程を
実施できる。
【００１２】また、ゲート電極構造物は次のように形成
できる。すなわち、半導体基板の上部にゲート絶縁膜
と、導電層及びキャッピング絶縁膜とを順次に形成した
後、前記キャッピング絶縁膜及び導電層を所定部分パタ
ーニングする。次いで、キャッピング絶縁膜及び導電層
の両側壁にスペーサを形成する。この時、キャッピング
層及び導電層の所定部分をパターニングする段階と、キ
ャッピング層及び導電層の両側壁にスペーサを形成する
段階との間に、前記パターニングされたキャッピング絶
縁膜及び導電層の両側の半導体基板に低濃度不純物をイ
オン注入する。また、前記スペーサを形成する段階後
に、前記スペーサ両側の半導体基板に高濃度不純物イオ
ンを注入する。
できる。すなわち、半導体基板の上部にゲート絶縁膜
と、導電層及びキャッピング絶縁膜とを順次に形成した
後、前記キャッピング絶縁膜及び導電層を所定部分パタ
ーニングする。次いで、キャッピング絶縁膜及び導電層
の両側壁にスペーサを形成する。この時、キャッピング
層及び導電層の所定部分をパターニングする段階と、キ
ャッピング層及び導電層の両側壁にスペーサを形成する
段階との間に、前記パターニングされたキャッピング絶
縁膜及び導電層の両側の半導体基板に低濃度不純物をイ
オン注入する。また、前記スペーサを形成する段階後
に、前記スペーサ両側の半導体基板に高濃度不純物イオ
ンを注入する。
【００１３】さらに、前記キャッピング層及び導電層を
パターニングする段階と、前記低濃度不純物をイオン注
入する段階との間に、前記半導体基板の表面と導電層の
表面とにＧＰＯＸ膜を追加できる。ここで、ＧＰＯＸ膜
は熱酸化方式で形成できる。また、本発明の他の様態に
よる半導体素子の製造方法は次の通りである。まず、半
導体基板上にゲート電極構造物を形成する。次いで、前
記ゲート電極構造物の表面、ならびに半導体基板の上部
にエッチストッパを形成した後、前記エッチストッパの
上部にＨＤＰ酸化膜を蒸着する。
パターニングする段階と、前記低濃度不純物をイオン注
入する段階との間に、前記半導体基板の表面と導電層の
表面とにＧＰＯＸ膜を追加できる。ここで、ＧＰＯＸ膜
は熱酸化方式で形成できる。また、本発明の他の様態に
よる半導体素子の製造方法は次の通りである。まず、半
導体基板上にゲート電極構造物を形成する。次いで、前
記ゲート電極構造物の表面、ならびに半導体基板の上部
にエッチストッパを形成した後、前記エッチストッパの
上部にＨＤＰ酸化膜を蒸着する。
【００１４】ここで、前記ゲート電極構造物を形成する
段階と、前記エッチストッパを形成する段階との間に、
半導体基板の表面を洗浄する。また、本発明の他の様態
による半導体素子は、半導体基板と、前記半導体基板上
に形成されるゲート電極構造物と、前記半導体基板及び
ゲート電極構造物の表面を覆っているエッチストッパ
と、エッチストッパの上部に形成されるＨＤＰ酸化膜と
を備える。
段階と、前記エッチストッパを形成する段階との間に、
半導体基板の表面を洗浄する。また、本発明の他の様態
による半導体素子は、半導体基板と、前記半導体基板上
に形成されるゲート電極構造物と、前記半導体基板及び
ゲート電極構造物の表面を覆っているエッチストッパ
と、エッチストッパの上部に形成されるＨＤＰ酸化膜と
を備える。
【００１５】
【発明の実施の形態】以下、添付した図面に基づいて本
発明の望ましい実施例を説明する。しかし、本発明の実
施例は色々な他の形態に変形でき、本発明の範囲が下記
の実施例によって限定されるものと解釈されてはならな
い。本発明の実施例は当業者に対して本発明をより完全
に説明するために提供されるものである。したがって、
図面での要素の形状はより明確な説明のために誇張され
たものであり、図面上で同じ符号で表示された要素は同
じ要素を意味する。
発明の望ましい実施例を説明する。しかし、本発明の実
施例は色々な他の形態に変形でき、本発明の範囲が下記
の実施例によって限定されるものと解釈されてはならな
い。本発明の実施例は当業者に対して本発明をより完全
に説明するために提供されるものである。したがって、
図面での要素の形状はより明確な説明のために誇張され
たものであり、図面上で同じ符号で表示された要素は同
じ要素を意味する。
【００１６】（実施例１）添付した図２から図６は、本
発明の実施例１による各工程を説明するための断面図で
ある。まず、図２を参照すると、半導体基板１００の上
部にゲート絶縁膜１０２、ドーピングされたポリシリコ
ン膜１０３、金属シリサイド膜１０４及びキャッピング
絶縁膜１０５を順次に積層する。ここで、ドーピングさ
れたポリシリコン膜１０３及び金属シリサイド膜１０４
はゲート電極の導電層として作用し、キャッピング絶縁
膜１０５は、例えばシリコン窒化膜またはシリコン窒酸
化膜で形成できる。キャッピング絶縁膜１０５、金属シ
リサイド膜１０４、ならびにドーピングされたポリシリ
コン膜１０３を所定部分パターニングする。その後、パ
ターニングされたキャッピング絶縁膜１０５、金属シリ
サイド膜１０４及びドーピングされたポリシリコン膜１
０３の両側の半導体基板１００に接合領域用低濃度不純
物イオンを注入する。
発明の実施例１による各工程を説明するための断面図で
ある。まず、図２を参照すると、半導体基板１００の上
部にゲート絶縁膜１０２、ドーピングされたポリシリコ
ン膜１０３、金属シリサイド膜１０４及びキャッピング
絶縁膜１０５を順次に積層する。ここで、ドーピングさ
れたポリシリコン膜１０３及び金属シリサイド膜１０４
はゲート電極の導電層として作用し、キャッピング絶縁
膜１０５は、例えばシリコン窒化膜またはシリコン窒酸
化膜で形成できる。キャッピング絶縁膜１０５、金属シ
リサイド膜１０４、ならびにドーピングされたポリシリ
コン膜１０３を所定部分パターニングする。その後、パ
ターニングされたキャッピング絶縁膜１０５、金属シリ
サイド膜１０４及びドーピングされたポリシリコン膜１
０３の両側の半導体基板１００に接合領域用低濃度不純
物イオンを注入する。
【００１７】図３を参照すると、パターニングされたキ
ャッピング絶縁膜１０５、金属シリサイド膜１０４及び
ドーピングされたポリシリコン膜１０３の両側壁に、公
知の非等方性ブランケットエッチング方式でスペーサ１
０８を形成できる。スペーサ１０８はキャッピング絶縁
膜１０５と同じ物質で形成する。本実施例ではゲート絶
縁膜１０２、ドーピングされたポリシリコン膜１０３、
金属シリサイド膜１０４及びキャッピング絶縁膜１０５
より構成された積層物、ならびに積層物の両側壁に形成
されるスペーサ１０８を含む構造体をゲート電極構造物
１１０と称する。
ャッピング絶縁膜１０５、金属シリサイド膜１０４及び
ドーピングされたポリシリコン膜１０３の両側壁に、公
知の非等方性ブランケットエッチング方式でスペーサ１
０８を形成できる。スペーサ１０８はキャッピング絶縁
膜１０５と同じ物質で形成する。本実施例ではゲート絶
縁膜１０２、ドーピングされたポリシリコン膜１０３、
金属シリサイド膜１０４及びキャッピング絶縁膜１０５
より構成された積層物、ならびに積層物の両側壁に形成
されるスペーサ１０８を含む構造体をゲート電極構造物
１１０と称する。
【００１８】ゲート電極構造物１１０が形成された半導
体基板１００の表面にＧＰＯＸ膜１２０を形成する。Ｇ
ＰＯＸ膜１２０は１００Å以下、望ましくは約４０から
６０Åに形成される。その後、ゲート電極構造物１１０
両側の半導体基板に高濃度不純物イオン１２５を注入す
る。この時、半導体基板１００の表面にはＧＰＯＸ膜１
２０が形成されているので、イオン注入によるダメージ
を減らしうる。
体基板１００の表面にＧＰＯＸ膜１２０を形成する。Ｇ
ＰＯＸ膜１２０は１００Å以下、望ましくは約４０から
６０Åに形成される。その後、ゲート電極構造物１１０
両側の半導体基板に高濃度不純物イオン１２５を注入す
る。この時、半導体基板１００の表面にはＧＰＯＸ膜１
２０が形成されているので、イオン注入によるダメージ
を減らしうる。
【００１９】図４に示されたように、イオン注入された
接合領域用低濃度不純物イオン及び高濃度不純物イオン
を活性化させて、接合領域１３０を形成する。次に、半
導体基板１００の表面に残留するエッチング残留物を除
去するために洗浄工程を実施する。この時、本実施例の
洗浄工程では、半導体基板１００の表面に残留する残留
物だけでなく、残留するＧＰＯＸ膜１２０まで同時に除
去できるように、ＢＯＥ（Ｂｕｆｆｅｒ Ｏｘｉｄｅ
Ｅｔｃｈａｎｔ：ＨＦ＋ＮＨ4Ｆ）溶液及びＳＣ１（Ｎ
Ｈ4ＯＨ＋Ｈ2Ｏ2＋Ｈ2Ｏ）溶液の混合溶液で洗浄する。
ここで、ＧＰＯＸ膜１２０は非常に薄く形成され、工程
中で一部が流失することがあるので、前記洗浄溶液だけ
で十分に除去が可能である。
接合領域用低濃度不純物イオン及び高濃度不純物イオン
を活性化させて、接合領域１３０を形成する。次に、半
導体基板１００の表面に残留するエッチング残留物を除
去するために洗浄工程を実施する。この時、本実施例の
洗浄工程では、半導体基板１００の表面に残留する残留
物だけでなく、残留するＧＰＯＸ膜１２０まで同時に除
去できるように、ＢＯＥ（Ｂｕｆｆｅｒ Ｏｘｉｄｅ
Ｅｔｃｈａｎｔ：ＨＦ＋ＮＨ4Ｆ）溶液及びＳＣ１（Ｎ
Ｈ4ＯＨ＋Ｈ2Ｏ2＋Ｈ2Ｏ）溶液の混合溶液で洗浄する。
ここで、ＧＰＯＸ膜１２０は非常に薄く形成され、工程
中で一部が流失することがあるので、前記洗浄溶液だけ
で十分に除去が可能である。
【００２０】また、図６のように、本実施例ではＢＯＥ
溶液とＳＣ１溶液との混合溶液で洗浄工程を実施する前
に、高温、例えば沸騰する程度の温度の硫酸溶液で前処
理を実施できる。このような高温の硫酸溶液処理によっ
て、基板表面の残留物をより効果的に除去できる。
溶液とＳＣ１溶液との混合溶液で洗浄工程を実施する前
に、高温、例えば沸騰する程度の温度の硫酸溶液で前処
理を実施できる。このような高温の硫酸溶液処理によっ
て、基板表面の残留物をより効果的に除去できる。
【００２１】図５に示したように、半導体基板１００の
表面、すなわち、ゲート電極構造物１１０の表面、なら
びに接合領域１３０の表面にシリコン窒化膜よりなるエ
ッチストッパ１４０を形成する。次いで、エッチストッ
パ１４０の上部に層間絶縁膜としてＨＤＰ酸化膜１５０
を蒸着する。
表面、すなわち、ゲート電極構造物１１０の表面、なら
びに接合領域１３０の表面にシリコン窒化膜よりなるエ
ッチストッパ１４０を形成する。次いで、エッチストッ
パ１４０の上部に層間絶縁膜としてＨＤＰ酸化膜１５０
を蒸着する。
【００２２】ここで、半導体基板１００の上部にシリコ
ン酸化膜及びシリコン窒化膜で構成された構造物が形成
されていないために、ＨＤＰ酸化膜１５０の蒸着時、ゲ
ート電極構造物の周辺にバブル欠陥が発生しない。さら
に、ＧＰＯＸ膜１２０はゲート電極構造物１１０のエッ
ジ部分を滑らかにした後、高濃度不純物のイオン注入後
に除去されるので、イオン注入工程時にダメージを減ら
しうる。また、ＧＰＯＸ膜１２０が別のエッチング処理
なしに洗浄工程だけで除去されるので、追加工程を必要
としない。
ン酸化膜及びシリコン窒化膜で構成された構造物が形成
されていないために、ＨＤＰ酸化膜１５０の蒸着時、ゲ
ート電極構造物の周辺にバブル欠陥が発生しない。さら
に、ＧＰＯＸ膜１２０はゲート電極構造物１１０のエッ
ジ部分を滑らかにした後、高濃度不純物のイオン注入後
に除去されるので、イオン注入工程時にダメージを減ら
しうる。また、ＧＰＯＸ膜１２０が別のエッチング処理
なしに洗浄工程だけで除去されるので、追加工程を必要
としない。
【００２３】（実施例２）添付した図７から図１０は、
本発明の実施例２の各工程を説明するための断面図であ
る。図７を参照すると、半導体基板２００の上部には前
述した実施例１と同じく、ゲート絶縁膜２０２、ドーピ
ングされたポリシリコン膜２０４、金属シリサイド膜２
０６及びキャッピング絶縁膜２０８を順次に積層した
後、これら層を所定部分パターニングする。次に、前記
パターニング工程時に発生するダメージを修復するため
に、半導体基板２００の表面を再生酸化する。再生酸化
工程によって、半導体基板２００の表面、ゲート絶縁膜
２０２、ドーピングされたポリシリコン膜２０４及び金
属シリサイド膜２０６の両側壁に第１ＧＰＯＸ膜２１０
が形成される。この時、キャッピング絶縁膜２０８はシ
リコン窒化膜またはシリコン窒酸化膜で形成されるの
で、再生酸化が実施されてもキャッピング絶縁膜２０８
の側壁及び上面には第１ＧＰＯＸ膜２１０が形成されな
い。ここで、第１ＧＰＯＸ膜２１０は薄膜、例えば１０
０Å以下に形成される。
本発明の実施例２の各工程を説明するための断面図であ
る。図７を参照すると、半導体基板２００の上部には前
述した実施例１と同じく、ゲート絶縁膜２０２、ドーピ
ングされたポリシリコン膜２０４、金属シリサイド膜２
０６及びキャッピング絶縁膜２０８を順次に積層した
後、これら層を所定部分パターニングする。次に、前記
パターニング工程時に発生するダメージを修復するため
に、半導体基板２００の表面を再生酸化する。再生酸化
工程によって、半導体基板２００の表面、ゲート絶縁膜
２０２、ドーピングされたポリシリコン膜２０４及び金
属シリサイド膜２０６の両側壁に第１ＧＰＯＸ膜２１０
が形成される。この時、キャッピング絶縁膜２０８はシ
リコン窒化膜またはシリコン窒酸化膜で形成されるの
で、再生酸化が実施されてもキャッピング絶縁膜２０８
の側壁及び上面には第１ＧＰＯＸ膜２１０が形成されな
い。ここで、第１ＧＰＯＸ膜２１０は薄膜、例えば１０
０Å以下に形成される。
【００２４】その後、パターニングされたキャッピング
絶縁膜２０８、金属シリサイド膜２０６及びドーピング
されたポリシリコン膜２０４の両側の半導体基板２００
に接合領域用低濃度不純物イオンを注入する。図８を参
照すると、半導体基板２００の上部に、スペーサ用絶縁
膜（図示せず）を蒸着する。スペーサ用絶縁膜を非等方
性ブランケットエッチングして、パターニングされたキ
ャッピング絶縁膜２０８、金属シリサイド膜２０６及び
ドーピングされたポリシリコン膜２０４の両側壁にスペ
ーサ２２０を形成する。この時、スペーサ２２０は前記
実施例１に説明されたように、キャッピング絶縁膜２０
８と同じ物質で形成できる。このようなスペーサ２２０
と金属シリサイド膜２０６及びドーピングされたポリシ
リコン膜２０４の側壁との間、ならびにスペーサ２２０
と半導体基板２００との間には第１ＧＰＯＸ膜２１０が
残留する。さらに、他の半導体基板２００の表面の第１
ＧＰＯＸ膜２１０はスペーサ２２０形成時に一部または
全部除去される。また、本実施例ではゲート絶縁膜２０
２、ドーピングされたポリシリコン膜２０４、金属シリ
サイド膜２０６及びキャッピング絶縁膜２０８で構成さ
れた積層物、積層物の両側壁に形成される第１ＧＰＯＸ
膜２１０、ならびにスペーサ２２０を含む構造体をゲー
ト電極構造物２３０という。
絶縁膜２０８、金属シリサイド膜２０６及びドーピング
されたポリシリコン膜２０４の両側の半導体基板２００
に接合領域用低濃度不純物イオンを注入する。図８を参
照すると、半導体基板２００の上部に、スペーサ用絶縁
膜（図示せず）を蒸着する。スペーサ用絶縁膜を非等方
性ブランケットエッチングして、パターニングされたキ
ャッピング絶縁膜２０８、金属シリサイド膜２０６及び
ドーピングされたポリシリコン膜２０４の両側壁にスペ
ーサ２２０を形成する。この時、スペーサ２２０は前記
実施例１に説明されたように、キャッピング絶縁膜２０
８と同じ物質で形成できる。このようなスペーサ２２０
と金属シリサイド膜２０６及びドーピングされたポリシ
リコン膜２０４の側壁との間、ならびにスペーサ２２０
と半導体基板２００との間には第１ＧＰＯＸ膜２１０が
残留する。さらに、他の半導体基板２００の表面の第１
ＧＰＯＸ膜２１０はスペーサ２２０形成時に一部または
全部除去される。また、本実施例ではゲート絶縁膜２０
２、ドーピングされたポリシリコン膜２０４、金属シリ
サイド膜２０６及びキャッピング絶縁膜２０８で構成さ
れた積層物、積層物の両側壁に形成される第１ＧＰＯＸ
膜２１０、ならびにスペーサ２２０を含む構造体をゲー
ト電極構造物２３０という。
【００２５】それから、ゲート電極構造物２３０が形成
された半導体基板２００の表面に第２ＧＰＯＸ膜２４０
を形成する。ここで、第２ＧＰＯＸ膜２４０は１００Å
以下、望ましくは５０Å以下に形成される。ゲート電極
構造物２３０両側の半導体基板２００に高濃度不純物イ
オン２４５をイオン注入する。この時、半導体基板２０
０の表面には第２ＧＰＯＸ膜２４０が形成されているの
で、イオン注入によるダメージを減らしうる。
された半導体基板２００の表面に第２ＧＰＯＸ膜２４０
を形成する。ここで、第２ＧＰＯＸ膜２４０は１００Å
以下、望ましくは５０Å以下に形成される。ゲート電極
構造物２３０両側の半導体基板２００に高濃度不純物イ
オン２４５をイオン注入する。この時、半導体基板２０
０の表面には第２ＧＰＯＸ膜２４０が形成されているの
で、イオン注入によるダメージを減らしうる。
【００２６】図９に示したように、イオン注入された接
合領域用低濃度不純物イオン及び高濃度不純物イオンを
活性化させて接合領域２５０を形成する。引続き図９を
参照すると、半導体基板２００の表面に発生したエッチ
ング残留物を除去しつつ、第２ＧＰＯＸ膜２４０、なら
びに一部残留する第１ＧＰＯＸ膜２１０を除去するため
に、半導体基板２００を洗浄する。この時、洗浄溶液と
しては前述した実施例１と同じく、半導体基板２００の
表面にある他の酸化膜への影響を最小化にしうるＢＯＥ
溶液及びＳＣ１溶液の混合溶液を利用できる。また、Ｂ
ＯＥ溶液とＳＣ１溶液との混合溶液で洗浄工程を実施す
る前に、高温の硫酸溶液で前処理を実施できる。このよ
うな洗浄工程によって、半導体基板２００上に存在する
ＧＰＯＸ膜及びエッチング残留物を同時に除去できる。
合領域用低濃度不純物イオン及び高濃度不純物イオンを
活性化させて接合領域２５０を形成する。引続き図９を
参照すると、半導体基板２００の表面に発生したエッチ
ング残留物を除去しつつ、第２ＧＰＯＸ膜２４０、なら
びに一部残留する第１ＧＰＯＸ膜２１０を除去するため
に、半導体基板２００を洗浄する。この時、洗浄溶液と
しては前述した実施例１と同じく、半導体基板２００の
表面にある他の酸化膜への影響を最小化にしうるＢＯＥ
溶液及びＳＣ１溶液の混合溶液を利用できる。また、Ｂ
ＯＥ溶液とＳＣ１溶液との混合溶液で洗浄工程を実施す
る前に、高温の硫酸溶液で前処理を実施できる。このよ
うな洗浄工程によって、半導体基板２００上に存在する
ＧＰＯＸ膜及びエッチング残留物を同時に除去できる。
【００２７】その後、図１０に示したように、半導体基
板２００の表面にシリコン窒化膜よりなるエッチストッ
パ２６０、ならびに層間絶縁膜であるＨＤＰ酸化膜２７
０を蒸着する。本実施例も、ゲート電極構造物２３０の
側壁部分を除いては半導体基板２００上にシリコン酸化
膜及びシリコン窒化膜で構成された構造物が形成されて
いないので、ＨＤＰ酸化膜２７０の蒸着時、ゲート電極
構造物２３０の周辺にバブル欠陥が発生しない。
板２００の表面にシリコン窒化膜よりなるエッチストッ
パ２６０、ならびに層間絶縁膜であるＨＤＰ酸化膜２７
０を蒸着する。本実施例も、ゲート電極構造物２３０の
側壁部分を除いては半導体基板２００上にシリコン酸化
膜及びシリコン窒化膜で構成された構造物が形成されて
いないので、ＨＤＰ酸化膜２７０の蒸着時、ゲート電極
構造物２３０の周辺にバブル欠陥が発生しない。
【００２８】また、たとえゲート電極構造物２３０の側
壁部分（すなわち、スペーサ部分）が、シリコン酸化膜
よりなる第１ＧＰＯＸ膜２１０とシリコン窒化膜よりな
るスペーサ２２０とより構成されていても、スペーサ２
２０が第１ＧＰＯＸ膜２１０より厚いために、バブル欠
陥が発生しない。
壁部分（すなわち、スペーサ部分）が、シリコン酸化膜
よりなる第１ＧＰＯＸ膜２１０とシリコン窒化膜よりな
るスペーサ２２０とより構成されていても、スペーサ２
２０が第１ＧＰＯＸ膜２１０より厚いために、バブル欠
陥が発生しない。
【００２９】また、本実施例によれば、第１ＧＰＯＸ膜
２１０の形成によって、ドーピングされたポリシリコン
膜２０４、金属シリサイド膜２０６及びキャッピング絶
縁膜２０８のパターニング工程で誘発されるエッチング
ダメージを追加的に修復できる。
２１０の形成によって、ドーピングされたポリシリコン
膜２０４、金属シリサイド膜２０６及びキャッピング絶
縁膜２０８のパターニング工程で誘発されるエッチング
ダメージを追加的に修復できる。
【００３０】（実施例３）添付した図１１及び図１２
は、本発明の実施例３による各工程を説明するための断
面図である。図１１を参照すると、半導体基板３００の
上部にゲート絶縁膜３０２、ドーピングされたポリシリ
コン膜３０４、金属シリサイド膜３０６及びキャッピン
グ絶縁膜３０８を順次に積層した後、これら層を所定部
分パターニングする。その後、パターニングされたキャ
ッピング絶縁膜３０８、金属シリサイド膜３０６及びド
ーピングされたポリシリコン膜３０４の両側の半導体基
板３００に接合領域用低濃度不純物イオンを注入する。
次いで、公知の方法によって、パターニングされたキャ
ッピング絶縁膜３０８、金属シリサイド膜３０６及びド
ーピングされたポリシリコン膜２０４の両側壁にスペー
サ３１０を形成して、ゲート電極構造物３２０を形成す
る。ゲート電極構造物３２０両側の半導体基板３００に
高濃度不純物イオンを注入した後、イオン注入された不
純物イオンを活性化して接合領域３３０を形成する。そ
の後、半導体基板３００の表面にシリコン窒化膜よりな
るエッチストッパ３４０を形成する。この時、エッチス
トッパ３４０を形成する前に、半導体基板３００の表面
を高温の硫酸溶液で洗浄処理できる。
は、本発明の実施例３による各工程を説明するための断
面図である。図１１を参照すると、半導体基板３００の
上部にゲート絶縁膜３０２、ドーピングされたポリシリ
コン膜３０４、金属シリサイド膜３０６及びキャッピン
グ絶縁膜３０８を順次に積層した後、これら層を所定部
分パターニングする。その後、パターニングされたキャ
ッピング絶縁膜３０８、金属シリサイド膜３０６及びド
ーピングされたポリシリコン膜３０４の両側の半導体基
板３００に接合領域用低濃度不純物イオンを注入する。
次いで、公知の方法によって、パターニングされたキャ
ッピング絶縁膜３０８、金属シリサイド膜３０６及びド
ーピングされたポリシリコン膜２０４の両側壁にスペー
サ３１０を形成して、ゲート電極構造物３２０を形成す
る。ゲート電極構造物３２０両側の半導体基板３００に
高濃度不純物イオンを注入した後、イオン注入された不
純物イオンを活性化して接合領域３３０を形成する。そ
の後、半導体基板３００の表面にシリコン窒化膜よりな
るエッチストッパ３４０を形成する。この時、エッチス
トッパ３４０を形成する前に、半導体基板３００の表面
を高温の硫酸溶液で洗浄処理できる。
【００３１】その後、図１２に示したように、エッチス
トッパ３４０の上部に層間絶縁膜であるＨＤＰ酸化膜３
５０を蒸着する。本実施例によれば、ＧＰＯＸ膜自体が
形成されていないので、ＨＤＰ酸化膜３５０の蒸着時、
下部のシリコン酸化膜及びシリコン窒化膜構造が半導体
基板上に提供されない。したがって、バブル欠陥の問題
を解決できる。
トッパ３４０の上部に層間絶縁膜であるＨＤＰ酸化膜３
５０を蒸着する。本実施例によれば、ＧＰＯＸ膜自体が
形成されていないので、ＨＤＰ酸化膜３５０の蒸着時、
下部のシリコン酸化膜及びシリコン窒化膜構造が半導体
基板上に提供されない。したがって、バブル欠陥の問題
を解決できる。
【００３２】（実施例４）添付した図１３及び図１４
は、本発明の実施例４による各工程を説明するための断
面図である。図１３を参照すると、半導体基板４００の
上部にゲート絶縁膜４０２、ドーピングされたポリシリ
コン膜４０４、金属シリサイド膜４０６及びキャッピン
グ絶縁膜４０８を順次に積層した後、これら層を所定部
分パターニングする。次に、前記パターニング工程時に
発生するダメージを修復するために半導体基板４００の
表面を再生酸化して、半導体基板４００の表面と、ゲー
ト絶縁膜４０２、ドーピングされたポリシリコン膜４０
４及び金属シリサイド膜４０６の両側壁とにＧＰＯＸ膜
４１０を形成する。ＧＰＯＸ膜４１０は薄膜、例えば１
００Å以下に形成される。その後、パターニングされた
キャッピング絶縁膜４０８、金属シリサイド膜４０６及
びドーピングされたポリシリコン膜４０４の両側の半導
体基板４００に接合領域用低濃度不純物イオンを注入す
る。次に、公知の方式で、パターニングされたキャッピ
ング絶縁膜４０８、金属シリサイド膜４０６及びドーピ
ングされたポリシリコン膜４０４の両側壁にスペーサ４
２０を形成し、ゲート絶縁膜４０２、ドーピングされた
ポリシリコン膜４０４、金属シリサイド膜４０６及びキ
ャッピング絶縁膜４０８、ＧＰＯＸ膜４１０及びスペー
サ４２０を含むゲート電極構造物４３０を形成する。そ
の後、ゲート電極構造物４３０両側の半導体基板４００
に高濃度不純物イオンを注入した後、活性化して接合領
域４４０を形成する。
は、本発明の実施例４による各工程を説明するための断
面図である。図１３を参照すると、半導体基板４００の
上部にゲート絶縁膜４０２、ドーピングされたポリシリ
コン膜４０４、金属シリサイド膜４０６及びキャッピン
グ絶縁膜４０８を順次に積層した後、これら層を所定部
分パターニングする。次に、前記パターニング工程時に
発生するダメージを修復するために半導体基板４００の
表面を再生酸化して、半導体基板４００の表面と、ゲー
ト絶縁膜４０２、ドーピングされたポリシリコン膜４０
４及び金属シリサイド膜４０６の両側壁とにＧＰＯＸ膜
４１０を形成する。ＧＰＯＸ膜４１０は薄膜、例えば１
００Å以下に形成される。その後、パターニングされた
キャッピング絶縁膜４０８、金属シリサイド膜４０６及
びドーピングされたポリシリコン膜４０４の両側の半導
体基板４００に接合領域用低濃度不純物イオンを注入す
る。次に、公知の方式で、パターニングされたキャッピ
ング絶縁膜４０８、金属シリサイド膜４０６及びドーピ
ングされたポリシリコン膜４０４の両側壁にスペーサ４
２０を形成し、ゲート絶縁膜４０２、ドーピングされた
ポリシリコン膜４０４、金属シリサイド膜４０６及びキ
ャッピング絶縁膜４０８、ＧＰＯＸ膜４１０及びスペー
サ４２０を含むゲート電極構造物４３０を形成する。そ
の後、ゲート電極構造物４３０両側の半導体基板４００
に高濃度不純物イオンを注入した後、活性化して接合領
域４４０を形成する。
【００３３】図１４を参照すると、半導体基板４００の
表面にシリコン窒化膜よりなるエッチストッパ４５０、
ならびに層間絶縁膜のＨＤＰ酸化膜４６０を順次に形成
する。本実施例によれば、ゲート電極構造物４３０を形
成する段階と、エッチストッパ４５０を形成する段階と
の間にＧＰＯＸ膜を形成する段階自体が排除されるの
で、これにより、半導体基板の上部にシリコン酸化膜及
びシリコン窒化膜構造が提供されない。したがって、Ｈ
ＤＰ膜２５０の蒸着時、バブル欠陥の問題を解決でき
る。
表面にシリコン窒化膜よりなるエッチストッパ４５０、
ならびに層間絶縁膜のＨＤＰ酸化膜４６０を順次に形成
する。本実施例によれば、ゲート電極構造物４３０を形
成する段階と、エッチストッパ４５０を形成する段階と
の間にＧＰＯＸ膜を形成する段階自体が排除されるの
で、これにより、半導体基板の上部にシリコン酸化膜及
びシリコン窒化膜構造が提供されない。したがって、Ｈ
ＤＰ膜２５０の蒸着時、バブル欠陥の問題を解決でき
る。
【００３４】また、たとえゲート電極構造物４３０の側
壁部分（すなわち、スペーサ部分）がシリコン酸化膜よ
りなるＧＰＯＸ膜４１０とシリコン窒化膜よりなるスペ
ーサ４２０とで構成されていても、スペーサ４２０がＧ
ＰＯＸ膜４１０より厚いために、バブル欠陥が発生しな
い。本発明は前記実施例に限定されていない。例えば、
本発明の実施例ではゲート電極構造物の電極物質とし
て、ドーピングされたポリシリコン膜と金属シリサイド
膜とを使用したが、これに限定されず、多様な導電層を
使用できる。
壁部分（すなわち、スペーサ部分）がシリコン酸化膜よ
りなるＧＰＯＸ膜４１０とシリコン窒化膜よりなるスペ
ーサ４２０とで構成されていても、スペーサ４２０がＧ
ＰＯＸ膜４１０より厚いために、バブル欠陥が発生しな
い。本発明は前記実施例に限定されていない。例えば、
本発明の実施例ではゲート電極構造物の電極物質とし
て、ドーピングされたポリシリコン膜と金属シリサイド
膜とを使用したが、これに限定されず、多様な導電層を
使用できる。
【００３５】
【発明の効果】以上詳細に説明したように、本発明によ
れば、ＧＰＯＸ膜を洗浄工程によって除去するか、また
はＧＰＯＸ膜自体を形成しない。したがって、ＨＤＰ酸
化膜の蒸着時、ＧＰＯＸ膜とエッチストッパとが積層さ
れていないために、バブル欠陥が発生しない。したがっ
て、半導体素子の電気的特性が向上する。
れば、ＧＰＯＸ膜を洗浄工程によって除去するか、また
はＧＰＯＸ膜自体を形成しない。したがって、ＨＤＰ酸
化膜の蒸着時、ＧＰＯＸ膜とエッチストッパとが積層さ
れていないために、バブル欠陥が発生しない。したがっ
て、半導体素子の電気的特性が向上する。
【図１】従来の半導体素子を概略的に示す断面図であ
る。
る。
【図２】本発明の実施例１による半導体素子の製造方法
を説明するための断面図である。
を説明するための断面図である。
【図３】本発明の実施例１による半導体素子の製造方法
を説明するための断面図である。
を説明するための断面図である。
【図４】本発明の実施例１による半導体素子の製造方法
を説明するための断面図である。
を説明するための断面図である。
【図５】本発明の実施例１による半導体素子の製造方法
を説明するための断面図である。
を説明するための断面図である。
【図６】本発明の実施例１による半導体素子の製造方法
を説明するための断面図である。
を説明するための断面図である。
【図７】本発明の実施例２による半導体素子の製造方法
を説明するための断面図である。
を説明するための断面図である。
【図８】本発明の実施例２による半導体素子の製造方法
を説明するための断面図である。
を説明するための断面図である。
【図９】本発明の実施例２による半導体素子の製造方法
を説明するための断面図である。
を説明するための断面図である。
【図１０】本発明の実施例２による半導体素子の製造方
法を説明するための断面図である。
法を説明するための断面図である。
【図１１】本発明の実施例３による半導体素子の製造方
法を説明するための断面図である。
法を説明するための断面図である。
【図１２】本発明の実施例３による半導体素子の製造方
法を説明するための断面図である。
法を説明するための断面図である。
【図１３】本発明の実施例４による半導体素子の製造方
法を説明するための断面図である。
法を説明するための断面図である。
【図１４】本発明の実施例４による半導体素子の製造方
法を説明するための断面図である。
法を説明するための断面図である。
１００ 半導体基板
１１０ ゲート電極構造物
１２０ ＧＰＯＸ膜
１３０ 接合領域
１４０ エッチストッパ
１５０ ＨＤＰ酸化膜
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5F058 BA10 BC02 BE03 BF07 BJ02
5F140 AA00 AA08 BF04 BF11 BF18
BG08 BG09 BG11 BG12 BG14
BG19 BG22 BG41 BG50 BG53
BH15 BK02 BK13 BK21 CC01
CC03 CC08 CC11 CC13
Claims (16)
- 【請求項１】 半導体基板上にゲート電極構造物を形成
する段階と、 前記ゲート電極構造物の表面、ならびに半導体基板の上
部にＧＰＯＸ膜を蒸着する段階と、 前記半導体基板の表面を洗浄する段階と、 前記ゲート電極構造物の表面、ならびに前記半導体基板
の上部にエッチストッパを形成する段階と、 前記エッチストッパの上部にＨＤＰ酸化膜を蒸着する段
階とを含み、 前記半導体基板の表面の洗浄時、前記ＧＰＯＸ膜を同時
に除去することを特徴とする半導体素子の製造方法。 - 【請求項２】 前記半導体基板は、ＢＯＥ（ＨＦ＋ＮＨ
4Ｆ）溶液及びＳＣ１（ＮＨ4ＯＨ＋Ｈ2Ｏ2＋Ｈ2Ｏ）溶
液の混合溶液で洗浄されることを特徴とする請求項１に
記載の半導体素子の製造方法。 - 【請求項３】 前記ゲート電極構造物を形成する段階
と、前記半導体基板の表面を洗浄する段階との間に、前
記半導体基板の表面を高温の硫酸溶液で前処理する段階
をさらに含むことを特徴とする請求項１に記載の半導体
素子の製造方法。 - 【請求項４】 前記ゲート電極構造物を形成する段階
は、 前記半導体基板の上部にゲート絶縁膜、導電層及びキャ
ッピング絶縁膜を順次に形成する段階と、 前記キャッピング絶縁膜及び前記導電層を所定部分パタ
ーニングする段階と、 前記キャッピング絶縁膜及び前記導電層の両側壁にスペ
ーサを形成する段階と、 を含むことを特徴とする請求項１に記載の半導体素子の
製造方法。 - 【請求項５】 前記キャッピング絶縁膜及び前記導電層
の所定部分をパターニングする段階と、前記キャッピン
グ絶縁膜及び前記導電層の両側壁に前記スペーサを形成
する段階との間に、前記パターニングされたキャッピン
グ絶縁膜及び導電層の両側の半導体基板に低濃度不純物
をイオン注入する段階を含み、 前記スペーサを形成する段階後に、前記スペーサの両側
の半導体基板に高濃度不純物イオンを注入して接合領域
を形成する段階をさらに含むことを特徴とする請求項４
に記載の半導体素子の製造方法。 - 【請求項６】 前記キャッピング絶縁膜及び前記導電層
をパターニングする段階と、前記低濃度不純物をイオン
注入する段階との間に、前記半導体基板の表面と前記導
電層の表面とにＧＰＯＸ膜を形成する段階をさらに含む
ことを特徴とする請求項５に記載の半導体素子の製造方
法。 - 【請求項７】 前記ＧＰＯＸ膜は、熱酸化方式で形成さ
れることを特徴とする請求項６に記載の半導体素子の製
造方法。 - 【請求項８】 半導体基板上にゲート電極構造物を形成
する段階と、 前記ゲート電極構造物の表面、ならびに半導体基板の上
部にエッチストッパを形成する段階と、 前記エッチストッパの上部にＨＤＰ酸化膜を蒸着する段
階と、 を含むことを特徴とする半導体素子の製造方法。 - 【請求項９】 前記ゲート電極構造物を形成する段階
と、前記エッチストッパを形成する段階との間に、前記
半導体基板の表面を洗浄する段階をさらに含むことを特
徴とする請求項８に記載の半導体素子の製造方法。 - 【請求項１０】 前記ゲート電極構造物を形成する段階
は、 前記半導体基板の上部にゲート絶縁膜、導電層及びキャ
ッピング絶縁膜を順次に形成する段階と、 前記キャッピング絶縁膜及び前記導電層を所定部分パタ
ーニングする段階と、 前記キャッピング絶縁膜及び前記導電層の両側壁にスペ
ーサを形成する段階と、 を含むことを特徴とする請求項８に記載の半導体素子の
製造方法。 - 【請求項１１】 前記キャッピング絶縁膜及び前記導電
層の所定部分をパターニングする段階と、前記キャッピ
ング絶縁膜及び前記導電層の両側壁に前記スペーサを形
成する段階との間に、前記パターニングされたキャッピ
ング絶縁膜及び導電層の両側の半導体基板に低濃度不純
物をイオン注入する段階をさらに含み、 前記スペーサを形成する段階後に、前記スペーサの両側
の半導体基板に高濃度不純物イオンを注入して接合領域
を形成する段階をさらに含むことを特徴とする請求項１
０に記載の半導体素子の製造方法。 - 【請求項１２】 前記キャッピング絶縁膜及び前記導電
層をパターニングする段階と、前記低濃度不純物をイオ
ン注入する段階との間に、 前記半導体基板の表面と前記導電層の表面とにＧＰＯＸ
膜を形成する段階をさらに含むことを特徴とする請求項
１１に記載の半導体素子の製造方法。 - 【請求項１３】 前記ＧＰＯＸ膜は、熱酸化方式で形成
されることを特徴とする請求項１２に記載の半導体素子
の製造方法。 - 【請求項１４】 半導体基板と、 半導体基板上に形成されているゲート電極構造物と、 前記半導体基板及び前記ゲート電極構造物の表面を覆っ
ているるエッチストッパと、 前記エッチストッパの上部に形成されているＨＤＰ酸化
膜と、 を備えることを特徴とする半導体素子。 - 【請求項１５】 前記ゲート電極構造物は、前記半導体
基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜
の上部に形成された導電層と、前記導電層の上部に形成
されたキャッピング絶縁膜と、前記導電層及び前記キャ
ッピング絶縁膜の両側壁に形成されているスペーサとを
有することを特徴とする請求項１４に記載の半導体素
子。 - 【請求項１６】 前記導電層及び前記キャッピング絶縁
膜の両側壁と前記スペーサとの間にＧＰＯＸ膜が形成さ
れていることを特徴とする請求項１５に記載の半導体素
子。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0047456A KR100438772B1 (ko) | 2001-08-07 | 2001-08-07 | 버블 디펙트를 방지할 수 있는 반도체 소자의 제조방법 |
| KR2001-47456 | 2001-08-07 |
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| Publication Number | Publication Date |
|---|---|
| JP2003142687A true JP2003142687A (ja) | 2003-05-16 |
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ID=19712942
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002229828A Pending JP2003142687A (ja) | 2001-08-07 | 2002-08-07 | 半導体素子の製造方法及び半導体素子 |
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|---|---|
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| KR (1) | KR100438772B1 (ja) |
| DE (1) | DE10235793B4 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007013145A (ja) * | 2005-06-30 | 2007-01-18 | Samsung Electronics Co Ltd | 薄膜トランジスタ基板及びその製造方法 |
| KR100955929B1 (ko) | 2003-07-25 | 2010-05-03 | 주식회사 하이닉스반도체 | 반도체소자의 게이트 버퍼스페이서 형성방법 |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6890824B2 (en) * | 2001-08-23 | 2005-05-10 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and manufacturing method thereof |
| KR100426485B1 (ko) * | 2001-12-22 | 2004-04-14 | 주식회사 하이닉스반도체 | 플래쉬 메모리 셀의 제조 방법 |
| KR100453908B1 (ko) * | 2002-07-23 | 2004-10-20 | 아남반도체 주식회사 | 반도체 소자의 산화막 식각용 화학 용액 |
| US6756619B2 (en) * | 2002-08-26 | 2004-06-29 | Micron Technology, Inc. | Semiconductor constructions |
| US7022561B2 (en) * | 2002-12-02 | 2006-04-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | CMOS device |
| KR100610436B1 (ko) * | 2003-12-23 | 2006-08-08 | 주식회사 하이닉스반도체 | 게이트 산화막의 열화 억제 방법 |
| KR100785004B1 (ko) * | 2005-01-21 | 2007-12-11 | 삼성전자주식회사 | 반도체 소자의 제조방법 |
| US7528028B2 (en) * | 2005-06-17 | 2009-05-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Super anneal for process induced strain modulation |
| CN102569081B (zh) * | 2010-12-22 | 2015-07-08 | 中芯国际集成电路制造(上海)有限公司 | 用于制作应变半导体器件结构的方法 |
| CN102938378B (zh) * | 2011-08-16 | 2015-06-17 | 中芯国际集成电路制造(北京)有限公司 | 半导体器件制造方法 |
| KR102157839B1 (ko) * | 2014-01-21 | 2020-09-18 | 삼성전자주식회사 | 핀-전계효과 트랜지스터의 소오스/드레인 영역들을 선택적으로 성장시키는 방법 |
| CN106601679B (zh) * | 2015-10-15 | 2019-09-27 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制作方法、电子装置 |
| CN108109922B (zh) * | 2017-12-19 | 2019-01-22 | 武汉新芯集成电路制造有限公司 | 一种降低mos管应力效应的方法 |
| CN111883423A (zh) * | 2020-07-08 | 2020-11-03 | 上海华虹宏力半导体制造有限公司 | Igbt器件的制作方法 |
| CN113539809B (zh) * | 2021-07-19 | 2023-07-04 | 长鑫存储技术有限公司 | 半导体结构的制备方法及半导体结构 |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0234244A3 (de) * | 1986-01-24 | 1989-11-15 | Siemens Aktiengesellschaft | Verfahren um vertikale Seitenwände und Böden von Vertiefungen zu dotieren |
| DE4306565C2 (de) * | 1993-03-03 | 1995-09-28 | Telefunken Microelectron | Verfahren zur Herstellung eines blauempfindlichen Photodetektors |
| US6022799A (en) * | 1995-06-07 | 2000-02-08 | Advanced Micro Devices, Inc. | Methods for making a semiconductor device with improved hot carrier lifetime |
| US5925918A (en) * | 1997-07-30 | 1999-07-20 | Micron, Technology, Inc. | Gate stack with improved sidewall integrity |
| DE19832329A1 (de) * | 1997-07-31 | 1999-02-04 | Siemens Ag | Verfahren zur Strukturierung von Halbleitern mit hoher Präzision, guter Homogenität und Reproduzierbarkeit |
| JPH1197529A (ja) * | 1997-09-16 | 1999-04-09 | Sony Corp | 半導体装置の製造方法 |
| KR19990030993A (ko) * | 1997-10-08 | 1999-05-06 | 윤종용 | 고속동작을 위한 모스트랜지스터구조 |
| KR100264773B1 (ko) * | 1998-04-02 | 2000-09-01 | 윤종용 | 자기 정렬된 콘택홀을 갖는 반도체 장치의제조 방법 |
| DE19821999A1 (de) * | 1998-05-15 | 1999-11-18 | Siemens Ag | SOI-Halbleiteranordnung und Verfahren zur Herstellung derselben |
| US6165880A (en) * | 1998-06-15 | 2000-12-26 | Taiwan Semiconductor Manufacturing Company | Double spacer technology for making self-aligned contacts (SAC) on semiconductor integrated circuits |
| US6323103B1 (en) * | 1998-10-20 | 2001-11-27 | Siemens Aktiengesellschaft | Method for fabricating transistors |
| KR100307287B1 (ko) * | 1998-11-20 | 2001-12-05 | 윤종용 | 반도체장치의패드제조방법 |
| JP2000156497A (ja) * | 1998-11-20 | 2000-06-06 | Toshiba Corp | 半導体装置の製造方法 |
| JP4411677B2 (ja) * | 1999-02-15 | 2010-02-10 | ソニー株式会社 | 半導体装置の製造方法 |
| US6420250B1 (en) * | 2000-03-03 | 2002-07-16 | Micron Technology, Inc. | Methods of forming portions of transistor structures, methods of forming array peripheral circuitry, and structures comprising transistor gates |
| US6500678B1 (en) * | 2001-12-21 | 2002-12-31 | Texas Instruments Incorporated | Methods of preventing reduction of IrOx during PZT formation by metalorganic chemical vapor deposition or other processing |
-
2001
- 2001-08-07 KR KR10-2001-0047456A patent/KR100438772B1/ko not_active IP Right Cessation
-
2002
- 2002-07-29 US US10/206,197 patent/US6599792B2/en not_active Expired - Lifetime
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-
2003
- 2003-05-30 US US10/448,366 patent/US6841851B2/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100955929B1 (ko) | 2003-07-25 | 2010-05-03 | 주식회사 하이닉스반도체 | 반도체소자의 게이트 버퍼스페이서 형성방법 |
| JP2007013145A (ja) * | 2005-06-30 | 2007-01-18 | Samsung Electronics Co Ltd | 薄膜トランジスタ基板及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
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