JPH11330262A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH11330262A
JPH11330262A JP10133389A JP13338998A JPH11330262A JP H11330262 A JPH11330262 A JP H11330262A JP 10133389 A JP10133389 A JP 10133389A JP 13338998 A JP13338998 A JP 13338998A JP H11330262 A JPH11330262 A JP H11330262A
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manufacturing
semiconductor device
protective layer
gate insulating
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Hajime Kimura
肇 木村
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    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants

Abstract

(57)【要約】 【課題】 トランジスタの信頼性を向上させるととも
に、異物の発生を防止して歩留まりを向上させることの
できる半導体装置の製造方法を提供する。 【解決手段】 シリコン基板３の表面上に第１のゲート
酸化膜１ａが形成される。第１のゲート酸化膜１ａ上に
第１の多結晶シリコン膜４ａが形成され、その側面がテ
ーパ形状となるようにパターニングされる。そして第１
の多結晶シリコン膜４ａから露出したシリコン酸化膜１
ａが除去された後、熱酸化により第１のシリコン酸化膜
１ａと異なる膜厚を有する第２のシリコン酸化膜１ｂが
形成される。これによりデュアルゲートオキサイドが製
造される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、より特定的には、１つのデバイス中に膜厚
の異なる複数のゲート絶縁層を有する半導体装置の製造
方法に関するものである。
【０００２】
【従来の技術】最新の半導体装置の中には、１つのデバ
イスに２種類以上の膜厚のゲート酸化膜を持つもの（デ
ュアルゲートオキサイド）が増加している。以下に、従
来のデュアルゲートオキサイドを有する半導体装置の製
造方法について説明する。
【０００３】図１４〜図１７は、従来のデュアルゲート
オキサイドを有する半導体装置の製造方法を工程順に示
す概略断面図である。まず図１４を参照して、シリコン
基板３の表面にフィールド酸化膜２が形成された後、熱
酸化によりシリコン基板３の表面に第１のゲート酸化膜
１ａが形成される。
【０００４】図１５を参照して、この第１のゲート酸化
膜１ａおよびフィールド酸化膜２上に直接接するように
フォトレジスト１０５ａが塗布された後、通常の写真製
版技術によりパターニングされる。このレジストパター
ン１０５ａから露出したゲート酸化膜１ａが、たとえば
ウェットエッチングにより除去される。この後、レジス
トパターン１０５ａが除去される。
【０００５】図１６を参照して、上記のウェットエッチ
ングにより、シリコン酸化膜が除去された部分ではシリ
コン基板３の表面が露出する。この後、再度、熱酸化が
施される。
【０００６】図１７を参照して、この熱酸化により、シ
リコン基板３の露出した表面に第２のゲート酸化膜１ｂ
が形成されるとともに、第１のゲート酸化膜１ａの膜厚
が厚くなる。これにより、第１のゲート酸化膜１ａの膜
厚Ｔａが第２のゲート酸化膜１ｂの膜厚Ｔｂよりも厚く
形成され、デュアルゲートオキサイドが形成される。
【０００７】しかし、この図１４〜図１７に示すプロセ
スでは、図１５に示すようにフォトレジスト１０５ａが
第１のゲート酸化膜１ａに直接接するように形成され
る。通常、フォトレジストには不純物としてＮａ（ナト
リウム）などが含まれている。このため、ゲート酸化膜
１ａに直接接するようにフォトレジスト１０５ａが形成
されると、フォトレジスト１０５ａ中のＮａがゲート酸
化膜１ａ中に入ってしまう。このＮａがゲート酸化膜１
ａに導電性を与えたり、またＭＯＳ（Metal Oxide Semi
conductor ）トランジスタのしきい値電圧を所望値から
変動させてしまい、トランジスタの信頼性が著しく損な
われていた。
【０００８】また第２のゲート酸化膜１ｂを形成すべく
ゲート酸化炉にウエハを投入するために希フッ酸処理な
どの前処理工程が行なわれる。しかし、この前処理工程
により、第１のゲート酸化膜１ａの一部がエッチングさ
れてしまい、第１のゲート酸化膜１ａの膜厚が変わるこ
とでＭＯＳトランジスタのしきい値電圧が所望値から変
動してしまい、トランジスタの信頼性が著しく損なわれ
ていた。
【０００９】その対策として従来、以下の方法が提案さ
れている。図１８〜図２３は、上記課題を克服し得る従
来のデュアルゲートオキサイドを有する半導体装置の製
造方法を工程順に示す概略断面図である。まず図１８を
参照して、シリコン基板３上に、フィールド酸化膜２が
形成された後、熱酸化により第１のゲート酸化膜１ａが
形成される。その後、不純物がドープされた第１の多結
晶シリコン膜２０４ａが第１のゲート酸化膜１ａの保護
膜として表面全面に形成される。
【００１０】図１９を参照して、この第１の多結晶シリ
コン膜２０４ａ上にフォトレジスト２０５ａが塗布され
た後、通常の写真製版技術によりパターニングされる。
このレジストパターン２０５ａから露出した第１の多結
晶シリコン膜２０４ａが異方性エッチングにより除去さ
れる。この後、レジストパターン２０５ａが除去され
る。
【００１１】図２０を参照して、第１の多結晶シリコン
膜２０４ａが除去された部分では第１のシリコン酸化膜
１ａが露出する。この状態から露出した第１のシリコン
酸化膜１ａがウェットエッチングにより除去され、その
部分においてシリコン基板３の表面が露出する。この
後、再度、熱酸化処理が施される。
【００１２】図２１を参照して、この熱酸化処理によ
り、第１のシリコン酸化膜１ａとは異なる膜厚の第２の
シリコン酸化膜１ｂがシリコン基板３上に形成される。
また、この熱酸化処理により、第１の多結晶シリコン膜
２０４ａの表面も酸化されてシリコン酸化膜よりなる酸
化被膜６が形成される。このようにして互いに異なる膜
厚を有する第１のシリコン酸化膜１ａと第２のシリコン
酸化膜１ｂとを有するデュアルゲートオキサイドが形成
される。
【００１３】図２２を参照して、この後、不純物がドー
プされた第２の多結晶シリコン膜２０４ｂが表面全面に
形成される。この第２の多結晶シリコン膜２０４ｂ上に
フォトレジスト２０５ｂが塗布された後、通常の写真製
版技術によりパターニングされる。このレジストパター
ン２０５ｂをマスクとして第２の多結晶シリコン膜２０
４ｂに異方性エッチングが施される。この後、レジスト
パターン２０５ｂが除去される。
【００１４】図２３を参照して、この異方性エッチング
により、第１の多結晶シリコン膜２０４ａと間隔をおく
ように第２の多結晶シリコン膜２０４ｂがパターニング
される。この後、酸化被膜６が除去された後、第１およ
び第２の多結晶シリコン膜２０４ａ、２０４ｂの各々が
パターニングされてゲート電極層が形成される。ゲート
電極層、フィールド酸化膜２などをマスクとして不純物
を注入することで、ゲート電極層の下側領域を挟むよう
にシリコン基板３表面に１対のソース／ドレイン領域
（図示せず）が形成される。これによりＭＯＳトランジ
スタが完成する。
【００１５】図１８〜図２３に示すプロセスでは、図１
９に示すようにフォトレジスト２０５ａは、第１の多結
晶シリコン膜２０４ａ上に形成され、第１のゲート酸化
膜１ａ上に直接形成されることはない。このため、フォ
トレジスト２０５ａ中のＮａなどが第１のゲート酸化膜
１ａに入ることは防止される。よって、第１のゲート酸
化膜１ａが導電性を有するようになったり、またＭＯＳ
トランジスタのしきい値電圧が変動することは防止され
る。
【００１６】また第２のゲート酸化膜１ｂ形成のために
ゲート酸化炉にウエハを投入するために行なわれる希フ
ッ酸処理時にも、第１のゲート酸化膜１ａ上に多結晶シ
リコン膜２０４ａがある。このため、第１のゲート酸化
膜１ａがこの希フッ酸処理によりエッチングされること
もない。
【００１７】
【発明が解決しようとする課題】しかし、図１８〜図２
３に示すプロセスでは、図２２および図２３に示すよう
に第２の多結晶シリコン膜２０４ｂに異方性エッチング
が施される。この異方性エッチングでは、第１の多結晶
シリコン膜２０４ａの側壁に第２の多結晶シリコン膜２
０４ｂの残渣２０４ｂ1 がサイドウォールスペーサ状に
残存する。このサイドウォールスペーサ状の残渣２０４
ｂ1 は細いため、酸化被膜６の除去のためのウェットエ
ッチング処理などで容易に剥がれ、他の導電層間をショ
ートさせる原因となり、歩留まりを低減させる原因にな
るという問題点があった。
【００１８】それゆえ本発明の目的は、トランジスタの
信頼性を向上させるとともに、異物の発生を防止して歩
留まりを向上できる半導体装置の製造方法を提供するこ
とである。
【００１９】
【課題を解決するための手段】本発明の１の局面に従う
半導体装置の製造方法は、異なる膜厚のゲート絶縁層を
有する半導体装置の製造方法であって、以下の工程を備
えている。
【００２０】まず半導体基板の主表面上に第１のゲート
絶縁層が形成される。そして第１のゲート絶縁層上に保
護層が形成される。そして第１のゲート絶縁層の一部表
面が露出するように保護層をパターニングし、パターニ
ングされた保護層の側面が、下方に向かうにつれて側方
に張り出す傾斜面とされる。そして保護層から露出した
部分の第１のゲート絶縁層が、第１のゲート絶縁層と異
なる膜厚の第２のゲート絶縁層とされる。
【００２１】本発明の１の局面に従う半導体装置の製造
方法では、保護層の側面は、下方に向かうにつれて側方
に張り出す傾斜面にされるため、従来例のように保護層
の側面を垂直にした場合よりも、側面に残渣が残りにく
くなる。このため、異物の発生は抑制され、歩留まりの
向上を図ることができる。
【００２２】また、第１のゲート絶縁層上には保護層が
形成されるため、第１のゲート絶縁層上に直接フォトレ
ジストは形成されない。このため、第１のゲート絶縁層
にフォトレジスト中の不純物が入ることはなく、それに
よるトランジスタの信頼性低下は生じない。
【００２３】上記の局面において好ましくは、保護層の
側面は半導体基板の主表面に対して７０°以上８０°以
下傾斜している。
【００２４】保護層の側面をこのような傾斜角度とする
ことで、保護層の側面に残渣の生じることを効果的に防
止することができる。
【００２５】上記の局面において好ましくは、第２のゲ
ート絶縁層を形成した後、第２のゲート絶縁層上および
保護層上に第２の保護層が形成される。そして少なくと
も保護層上の第２の保護層が除去されるように第２の保
護層がパターニングされ、パターニングされた第２の保
護層の側面が、保護層の側面と隙間をもって対向する。
【００２６】第２のゲート絶縁層上にも第２の保護層が
形成されるため、第２のゲート絶縁層上に、直接フォト
レジストは形成されない。このため、第２のゲート絶縁
層にフォトレジスト中の不純物が入ることはなく、それ
によるトランジスタの信頼性低下は生じない。
【００２７】上記の局面において好ましくは、第２の保
護層の側面は、上方に向かうにつれて側方に張り出す傾
斜面である。
【００２８】第２の保護層の側面をこのような傾斜面と
なるようにエッチングすることで、仮に保護層の側面に
残渣があっても、この残渣を上記エッチングで効果的に
除去することができる。
【００２９】上記の局面において好ましくは、第２の保
護層の側面は、半導体基板の主表面に対して１００°以
上１１０°以下傾斜している。
【００３０】第２の保護層の側面をこのような傾斜角度
となるよう第２の保護層をエッチングすることで、保護
層の側面の残渣を効果的に除去することができる。
【００３１】上記の局面において好ましくは、保護層は
多結晶シリコンを含む層より形成され、第２の保護層は
アモルファスシリコンを含む層より形成される。
【００３２】これにより、保護層の側面が下方に向かう
につれて側方に張り出す傾斜面となるようにパターニン
グすることが容易となり、また第２の保護層の側面が上
方に向かうにつれて側方に張り出す傾斜面となるように
パターニングすることが容易となる。
【００３３】上記の局面において好ましくは、保護層と
第２の保護層とはゲート電極用導電層である。
【００３４】これにより、保護層と第２の保護層とから
ゲート電極層を形成することができる。
【００３５】本発明の他の局面に従う半導体装置の製造
方法は、異なる膜厚のゲート絶縁層を有する半導体装置
の製造方法であって、以下の工程を備えている。
【００３６】まず素子分離絶縁層を挟んで隣り合う第１
および第２の領域を有する半導体基板の第１の領域の主
表面上に第１のゲート絶縁層が形成される。そして第１
のゲート絶縁層上を覆い、かつ端部が素子分離絶縁層上
に位置する第１のゲート電極用導電層が形成される。そ
して半導体基板の第２の領域の主表面上に第１のゲート
絶縁層とは異なる膜厚の第２のゲート絶縁層が形成され
る。そして第２のゲート絶縁層上を覆い、かつ第１のゲ
ート電極用導電層の端部上に乗り上げた端部を有する第
２のゲート電極用導電層が形成される。そして第１およ
び第２のゲート電極用導電層の各上面に接するようにシ
リサイド層が形成される。
【００３７】本発明の他の局面に従う半導体装置の製造
方法では、素子分離絶縁層上で、第１および第２のゲー
ト電極用導電層の端部同士が重なり合っているため、こ
の第１および第２のゲート電極用導電層上に形成される
シリサイド層が直接、素子分離絶縁層と接することはな
い。このため、シリサイド層が素子分離絶縁層と直接接
する部分において剥がれが生じ、異物となることが防止
されるため、歩留まりを向上することができる。
【００３８】上記他の局面において好ましくは、素子分
離絶縁層はシリコン酸化膜を含む層よりなっており、第
１および第２のゲート電極用導電層は多結晶シリコンを
含む層よりなっている。
【００３９】これにより、シリサイド層が剥がれて異物
となることが防止される。上記の他の局面において好ま
しくは、第１および第２のゲート電極用導電層とシリサ
イド層とをパターニングすることにより、第１のゲート
電極用導電層およびシリサイド層の積層構造を有する第
１のゲート電極層と、第２のゲート電極用導電層および
シリサイド層の積層構造を有する第２のゲート電極層と
が形成される。
【００４０】これにより、ポリサイド構造のゲート電極
層を形成することができる。
【００４１】
【発明の実施の形態】以下、本発明の実施の形態につい
て図に基づいて説明する。
【００４２】実施の形態１ 図１〜図９は、本発明の実施の形態１におけるデュアル
ゲートオキサイドを有する半導体装置の製造方法を工程
順に示す概略断面図である。まず図１を参照して、シリ
コン基板３の表面に、たとえばＬＯＣＯＳ法によりフィ
ールド酸化膜（素子分離絶縁層）２が形成される。この
後、熱酸化によりシリコン基板３の表面に第１のゲート
酸化膜１ａが形成される。
【００４３】図２を参照して、表面全面に、不純物がド
ープされた第１の多結晶シリコン膜４ａが第１の保護膜
として形成される。この第１の多結晶シリコン膜４ａ
は、不純物がドープされたアモルファスシリコン膜であ
ってもよい。
【００４４】図３を参照して、第１の多結晶シリコン膜
４ａの表面にフォトレジスト５ａが塗布され、通常の写
真製版技術によりパターニングされる。このレジストパ
ターン５ａをマスクとして第１の多結晶シリコン膜４ａ
にエッチングが施される。この後、レジストパターン５
ａが除去される。
【００４５】図４を参照して、上記のエッチングによ
り、第１の多結晶シリコン膜４ａがパターニングされ
る。このパターニングされた第１の多結晶シリコン膜４
ａの側面は、シリコン基板３側（図中下側）へ向かうに
つれて側方に張り出す傾斜面、いわゆるテーパ形状とな
る。その傾斜面はシリコン基板３の表面に対して７０°
以上８０°以下の傾斜角度θ1 に制御される。
【００４６】なお、このテーパ形状を達成するために
は、下層のシリコン酸化膜１ａ、２に対して、高選択性
を確保し、かつシリコン残渣が発生しないようなプロセ
スに設定する必要がある。たとえば、電子サイクロトロ
ン方式のエッチング装置で使用している、Ｃｌ2 ／Ｏ2
によるエッチングプロセスでは、Ｏ2 濃度を１５〜２５
％程度と高く設定し、ＲＦパワーを３０ｗ前後に低く設
定することにより、上記のテーパ形状と高選択性とを達
成することができる。
【００４７】この後、第１の多結晶シリコン膜４ａから
露出した第１のシリコン酸化膜１ａがウェットエッチン
グにより除去され、その部分のシリコン基板３の表面が
露出する。
【００４８】図５を参照して、熱酸化により、露出した
シリコン基板３の表面に第２のゲート酸化膜１ｂが形成
される。これとともに、第１の多結晶シリコン膜４ａの
表面が酸化されてシリコン酸化膜よりなる酸化被膜６が
形成される。この熱酸化は、第２のゲート酸化膜１ｂの
膜厚が第１のゲート酸化膜１ａの膜厚と異なる膜厚とな
るようにその条件が設定される。これにより、デュアル
ゲートオキサイドが形成される。
【００４９】図６を参照して、不純物がドープされた第
２の多結晶シリコン膜４ｂが第２の保護膜として表面全
面に形成される。この第２の多結晶シリコン膜４ｂ上に
フォトレジスト５ｂが塗布され、通常の写真製版技術に
よりパターニングされる。ここで、レジストパターン５
ｂの端部５ｂ1 は、第１の多結晶シリコン膜４ａのテー
パをなす側面上にかからないように、少し離れた位置に
くるようにしなければならない。その間隔Ｌ1 は、フィ
ールド酸化膜２の大きさにもよるが、後工程に影響を及
ぼす段差を緩和するためには、０．５μｍ〜１．０μｍ
程度であることが望ましい。
【００５０】このレジストパターン５ｂをマスクとして
第２の多結晶シリコン膜４ｂにエッチングが施され、そ
の後、レジストパターン５ｂが除去される。
【００５１】図７を参照して、このエッチングにより、
第２の多結晶シリコン膜４ｂがパターニングされる。こ
のパターニングされた第２の多結晶シリコン膜４ｂの側
面は、シリコン基板３の上方へ向かうにつれて側方に張
り出す傾斜面、いわゆる逆テーパ形状となる。その傾斜
面はシリコン基板３の表面に対して１００°以上１１０
°以下の傾斜角度θ2 に制御される。
【００５２】この逆テーパ形状を達成するためには、酸
化被膜６に対し、十分な選択比をもつプロセスに設定す
る必要がある。たとえば、電子サイクロトロン方式のエ
ッチング装置で使用している、Ｃｌ2 ／Ｏ2 によるエッ
チングプロセスでは、Ｏ2 濃度を５％以下と低く設定
し、ＲＦパワーを２０〜２５ｗ程度に低く設定すること
により、上記の逆テーパ形状と十分な選択比との双方を
達成することができる。
【００５３】このように第２の多結晶シリコン膜４ｂの
側面が逆テーパ形状となるようにエッチングすることに
より、従来例の図２３に示すサイドウォールスペーサ状
の残渣２０４ｂ1 を除去する効果を有する。
【００５４】この後、第１の多結晶シリコン膜４ａの表
面を覆っている酸化被膜６が除去される。
【００５５】図８を参照して、第１および第２の多結晶
シリコン膜４ａ、４ｂの上に、フォトレジストが塗布さ
れ、通常の写真製版技術によりパターニングされる。こ
のレジストパターン５ｃをマスクとして第１および第２
の多結晶シリコン膜４ａ、４ｂの双方に異方性エッチン
グを施すことにより、ゲート電極層が形成される。この
後、ゲート電極層、フィールド酸化膜３などをマスクと
して不純物を注入することにより、ゲート電極層の下側
領域を挟むようにシリコン基板３の表面には１対のソー
ス／ドレイン領域８が形成され、ＭＯＳトランジスタが
完成する。
【００５６】本実施の形態の製造方法では、図４に示す
ように第１の多結晶シリコン膜４ａの側面はテーパ形状
とされる。このため、図６および図７のプロセスで第２
の多結晶シリコン膜４ｂをパターニングしても、その第
２の多結晶シリコン膜４ｂの残渣が第１の多結晶シリコ
ン膜４ａの側面に残ることは防止される。よって、この
多結晶シリコン膜４ｂの残渣によって他の導電層間がシ
ョートされるなどの不都合を防止することができ、歩留
まりを向上することが可能となる。
【００５７】また図７に示すように第２の多結晶シリコ
ン膜４ｂの側面は逆テーパ形状にするエッチング条件
は、第１の多結晶シリコン膜４ａの側壁の残渣を除去す
る効果を有する。よって、第１の多結晶シリコン膜４ａ
の側壁に残渣が残ることはより一層防止され、歩留まり
をさらに向上することができる。
【００５８】また本実施の形態では、図３や図６に示す
プロセスにおいて、フォトレジスト５ａ、５ｂは第１お
よび第２のゲート酸化膜１ａ、１ｂ上に直接接して形成
されることはない。よって、フォトレジスト５ａ、５ｂ
中のＮａなどの不純物が第１および第２のゲート酸化膜
１ａ、１ｂ中に入り込むことは防止され、トランジスタ
の信頼性を向上することができる。
【００５９】また、図４に示すように第１の多結晶シリ
コン膜４ａの側面はシリコン基板３の表面に対して７０
°以上８０°以下の角度θ1 だけ傾斜している。これ
は、傾斜角度が７０°未満ではこのテーパ形状をエッチ
ング工程だけで形成するのが困難であり、また８０°を
超えると、第１の多結晶シリコン膜４ａの側壁に残渣を
生じさせない効果が十分に得られないからである。
【００６０】また図７に示すように第２の多結晶シリコ
ン膜４ｂの側面はシリコン基板３の表面に対して１００
°以上１１０°以下の角度θ2 だけ傾斜している。これ
は、傾斜角度θ2 が１００°未満では、多結晶シリコン
膜４ａの側壁の残渣を除去する効果が十分でなく、また
１１０°を超えると、この逆テーパ形状をエッチング工
程だけで形成するのが困難になるからである。
【００６１】実施の形態２ 実施の形態１のプロセスにおいて第１の保護膜４ａは不
純物がドープされた多結晶シリコン膜であり、第２の保
護膜４ｂは不純物がドープされたアモルファスシリコン
層であることが好ましい。これは、多結晶シリコン膜は
エッチングによってテーパ形状にすることが容易であ
り、かつアモルファスシリコン層はエッチングにより逆
テーパ形状にすることが容易だからである。
【００６２】なお、これ以外については、実施の形態１
とほぼ同じであるため、その説明は省略する。
【００６３】実施の形態３ 上述した実施の形態１では、ゲート電極に多結晶シリコ
ン膜単層を用いた場合のプロセスについて説明した。し
かし、ゲート電極層は、多結晶シリコン膜とたとえばＷ
Ｓｉx をはじめとするシリサイド層との積層膜（ポリサ
イド構造）であってもよい。
【００６４】ゲート電極層がポリサイド構造の場合、図
７の状態から酸化被膜６が除去された後に全面にシリサ
イド層７が形成され、図１０に示す状態とされる。とこ
ろが、図１０を参照して、シリサイド層７はフィールド
酸化膜２上では非常に剥がれやすく、剥がれた部分７ａ
は異物となるためにデバイスの歩留まりに悪影響を及ぼ
していた。
【００６５】そこで、ゲート電極をポリサイド構造とし
た場合でも、異物の発生を抑え、歩留まりの向上を図る
ことができる半導体装置の製造方法を実施の形態３とし
て以下に説明する。
【００６６】図１１〜図１３は、本発明の実施の形態３
におけるデュアルゲートオキサイドを有する半導体装置
の製造方法を工程順に示す概略断面図である。まず本実
施の形態の製造方法は、図１〜図５に示す実施の形態１
と同様の工程を経る。この後、図１１を参照して、不純
物がドープされた第２の多結晶シリコン膜４ｃが表面全
面に形成された後、この第２の多結晶シリコン膜４ｃが
通常の写真製版技術およびエッチング技術によりパター
ニングされる。このパターニングの際、第２の多結晶シ
リコン膜４ｃの端部は、第１の多結晶シリコン膜４ａの
端部上に乗り上げるようにパターニングされる。
【００６７】第１および第２の多結晶シリコン膜４ａ、
４ｃが重なる長さＬ2 は、０．５μｍ〜１．０μｍ程度
であるのが望ましい。このように重なり部分の長さＬ2
を設定することにより、第１および第２の多結晶シリコ
ン膜４ａ、４ｃからのフィールド酸化膜２の露出を防止
することができる。
【００６８】図１２を参照して、第１および第２の多結
晶シリコン膜４ａ、４ｃに接し、かつその上を覆うよう
に、たとえばＷＳｉx やＴｉＳｉx などのシリサイド層
７が形成される。このシリサイド層７上にフォトレジス
ト５ｃが塗布された後、通常の写真製版技術によりパタ
ーニングされる。このレジストパターン５ｃをマスクと
してシリサイド層７と第１および第２の多結晶シリコン
膜４ａ、４ｃとに異方性エッチングが施される。この
後、レジストパターン５ｃが除去される。
【００６９】図１３を参照して、上記のエッチングによ
り、第１の多結晶シリコン膜４ａおよびシリサイド層７
のポリサイド構造よりなるゲート電極層と、第２の多結
晶シリコン膜４ｃおよびシリサイド層７のポリサイド構
造よりなるゲート電極層とが形成される。このゲート電
極層、フィールド酸化膜２などをマスクとして不純物を
注入することにより、ゲート電極層の下側領域を挟むよ
うにシリコン基板３の表面には１対のソース／ドレイン
領域８が形成され、ＭＯＳトランジスタが完成する。
【００７０】本実施の形態では、図１１に示すように第
１の多結晶シリコン膜４ａの端部上に第２の多結晶シリ
コン膜４ｃの端部が乗り上げている。このため、フィー
ルド酸化膜２の表面は第１および第２の多結晶シリコン
膜４ａ、４ｃにより完全に覆われた状態となる。それゆ
え、この後に図１２に示すようにシリサイド層７が表面
全面に形成されても、このシリサイド層７がフィールド
酸化膜２と直接接することは防止される。よって、シリ
サイド層７がフィールド酸化膜２と直接接する部分にお
いて異物の発生を防止できるため、歩留まりの向上を図
ることができる。
【００７１】また、本実施の形態においても、フォトレ
ジストがゲート酸化膜１ａ，１ｂ上に直接形成されるこ
とはないため、トランジスタの信頼性の向上を図ること
ができる。
【００７２】なお、実施の形態１〜３では、第１のゲー
ト酸化膜１ａが第２のゲート酸化膜１ｂより厚い場合に
ついて説明したが、第２のゲート酸化膜１ｂが第１のゲ
ート酸化膜１ａよりも厚くてもよい。ただし、第１のゲ
ート酸化膜１ａは、図３、４に示すように第１の多結晶
シリコン膜４ａをエッチングする際の下地選択性を考慮
すると第２のゲート酸化膜１ｂよりも膜厚の厚いもので
あることが望ましい。
【００７３】また、実施の形態１〜３では、ゲート絶縁
層としてシリコン酸化膜を用いた場合について説明した
が、ゲート絶縁層の材質はこれに限定されるものではな
く、絶縁性を有するものであればいかなるものも用いる
ことができる。
【００７４】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなく特許請求の
範囲によって示され、特許請求の範囲と均等の意味およ
び範囲内でのすべての変更が含まれることが意図され
る。
【００７５】
【発明の効果】本発明の１の局面に従う半導体装置の製
造方法では、保護層の側面は、下方に向かうにつれて側
方に張り出す傾斜面にされるため、従来例のように保護
層の側面を垂直にした場合よりも、側面に残渣が残りに
くくなる。このため、異物の発生は抑制され、歩留まり
の向上を図ることができる。
【００７６】また、第１のゲート絶縁層上には保護層が
形成されるため、第１のゲート絶縁層上に直接フォトレ
ジストは形成されない。このため、第１のゲート絶縁層
にフォトレジスト中の不純物が入ることはなく、それに
よるトランジスタの信頼性低下は生じない。
【００７７】上記の局面において好ましくは、保護層の
側面は半導体基板の主表面に対して７０°以上８０°以
下傾斜している。
【００７８】保護層の側面をこのような傾斜角度とする
ことで、保護層の側面に残渣の生じることを効果的に防
止することができる。
【００７９】上記の局面において好ましくは、第２のゲ
ート絶縁層を形成した後、第２のゲート絶縁層上および
保護層上に第２の保護層が形成される。そして少なくと
も保護層上の第２の保護層が除去されるように第２の保
護層がパターニングされ、パターニングされた第２の保
護層の側面が、保護層の側面と隙間をもって対向する。
【００８０】第２のゲート絶縁層上にも第２の保護層が
形成されるため、第２のゲート絶縁層上に直接フォトレ
ジストは形成されない。このため、第２のゲート絶縁層
にフォトレジスト中の不純物が入ることはなく、それに
よるトランジスタの信頼性低下は生じない。
【００８１】上記の局面において好ましくは、第２の保
護層の側面は、上方に向かうにつれて側方に張り出す傾
斜面である。
【００８２】第２の保護層の側面をこのような傾斜面と
なるようにエッチングすることで、仮に保護層の側面に
残渣があっても、この残渣を上記エッチングで効果的に
除去することができる。
【００８３】上記の局面において好ましくは、第２の保
護層の側面は、半導体基板の主表面に対して１００°以
上１１０°以下傾斜している。
【００８４】第２の保護層の側面をこのような傾斜角度
となるように第２の保護層をエッチングすることで、保
護層の側面の残渣を効果的に除去することができる。
【００８５】上記の局面において好ましくは、保護層は
多結晶シリコンを含む層より形成され、第２の保護層は
アモルファスシリコンを含む層より形成される。
【００８６】これにより、保護層の側面が下方に向かう
につれて側方に張り出す傾斜面となるようにパターニン
グすることが容易となり、また第２の保護層の側面が上
方に向かうにつれて側方に張り出す傾斜面となるように
パターニングすることが容易となる。
【００８７】上記の局面において好ましくは、保護層と
第２の保護層とはゲート電極用導電層である。
【００８８】これにより、保護層と第２の保護層とから
ゲート電極層を形成することができる。
【００８９】本発明の他の局面に従う半導体装置の製造
方法では、素子分離絶縁層上で、第１および第２のゲー
ト電極用導電層の端部同士が重なり合っているため、こ
の第１および第２のゲート電極用導電層上に形成される
シリサイド層が直接、素子分離絶縁層と接することはな
い。このため、シリサイド層が素子分離絶縁層と直接接
する部分において剥がれが生じ、異物となることが防止
されるため、歩留まりを向上することができる。
【００９０】上記他の局面において好ましくは、素子分
離絶縁層はシリコン酸化膜を含む層よりなっており、第
１および第２のゲート電極用導電層は多結晶シリコンを
含む層よりなっている。
【００９１】これにより、シリサイド層が剥がれて異物
となることが防止される。上記の他の局面において好ま
しくは、第１および第２のゲート電極用導電層とシリサ
イド層とをパターニングすることにより、第１のゲート
電極用導電層およびシリサイド層の積層構造を有する第
１のゲート電極層と、第２のゲート電極用導電層および
シリサイド層の積層構造を有する第２のゲート電極層と
が形成される。
【００９２】これにより、ポリサイド構造のゲート電極
層を形成することができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１における半導体装置の
製造方法の第１工程を示す概略断面図である。
【図２】 本発明の実施の形態１における半導体装置の
製造方法の第２工程を示す概略断面図である。
【図３】 本発明の実施の形態１における半導体装置の
製造方法の第３工程を示す概略断面図である。
【図４】 本発明の実施の形態１における半導体装置の
製造方法の第４工程を示す概略断面図である。
【図５】 本発明の実施の形態１における半導体装置の
製造方法の第５工程を示す概略断面図である。
【図６】 本発明の実施の形態１における半導体装置の
製造方法の第６工程を示す概略断面図である。
【図７】 本発明の実施の形態１における半導体装置の
製造方法の第７工程を示す概略断面図である。
【図８】 本発明の実施の形態１における半導体装置の
製造方法の第８工程を示す概略断面図である。
【図９】 本発明の実施の形態１における半導体装置の
製造方法の第９工程を示す概略断面図である。
【図１０】 ゲート電極層をポリサイド構造とするプロ
セスで生ずる問題を説明するための図である。
【図１１】 本発明の実施の形態３における半導体装置
の製造方法の第１工程を示す概略断面図である。
【図１２】 本発明の実施の形態３における半導体装置
の製造方法の第２工程を示す概略断面図である。
【図１３】 本発明の実施の形態３における半導体装置
の製造方法の第３工程を示す概略断面図である。
【図１４】 従来の半導体装置の製造方法の第１工程を
示す概略断面図である。
【図１５】 従来の半導体装置の製造方法の第２工程を
示す概略断面図である。
【図１６】 従来の半導体装置の製造方法の第３工程を
示す概略断面図である。
【図１７】 従来の半導体装置の製造方法の第４工程を
示す概略断面図である。
【図１８】 従来の半導体装置の製造方法の第５工程を
示す概略断面図である。
【図１９】 従来の半導体装置の製造方法の第６工程を
示す概略断面図である。
【図２０】 従来の半導体装置の製造方法の第７工程を
示す概略断面図である。
【図２１】 従来の半導体装置の製造方法の第８工程を
示す概略断面図である。
【図２２】 従来の半導体装置の製造方法の第９工程を
示す概略断面図である。
【図２３】 従来の半導体装置の製造方法の第１０工程
を示す概略断面図である。
【符号の説明】
１ａ 第１のシリコン酸化膜、１ｂ 第２のシリコン酸
化膜、２ フィールド酸化膜、３ シリコン基板、４ａ
第１の多結晶シリコン膜、４ｂ，４ｃ 第２の多結晶
シリコン膜、７ シリサイド層。

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 異なる膜厚のゲート絶縁層を有する半導
    体装置の製造方法であって、 半導体基板の主表面上に第１のゲート絶縁層を形成する
    工程と、 前記第１のゲート絶縁層上に保護層を形成する工程と、 前記第１のゲート絶縁層の一部表面が露出するように前
    記保護層をパターニングし、パターニングされた前記保
    護層の側面を、下方に向かうにつれて側方に張り出す傾
    斜面とする工程と、 前記保護層から露出した部分の前記第１のゲート絶縁層
    を、前記第１のゲート絶縁層と異なる膜厚の第２のゲー
    ト絶縁層とする工程とを備えた、半導体装置の製造方
    法。
  2. 【請求項２】 前記保護層の側面は前記半導体基板の主
    表面に対して７０°以上８０°以下傾斜している、請求
    項１に記載の半導体装置の製造方法。
  3. 【請求項３】 前記第２のゲート絶縁層を形成した後、
    前記第２のゲート絶縁層上および前記保護層上に第２の
    保護層を形成する工程と、 少なくとも前記保護層上の前記第２の保護層を除去する
    ように前記第２の保護層をパターニングして、パターニ
    ングされた前記第２の保護層の側面を、前記保護層の側
    面と隙間をもって対向させる工程とをさらに備えた、請
    求項１に記載の半導体装置の製造方法。
  4. 【請求項４】 前記第２の保護層の側面は、上方に向か
    うにつれて側方に張り出す傾斜面である、請求項３に記
    載の半導体装置の製造方法。
  5. 【請求項５】 前記第２の保護層の側面は前記半導体基
    板の主表面に対して１００°以上１１０°以下傾斜して
    いる、請求項４に記載の半導体装置の製造方法。
  6. 【請求項６】 前記保護層は多結晶シリコンを含む層よ
    り形成され、前記第２の保護層はアモルファスシリコン
    を含む層より形成される、請求項４に記載の半導体装置
    の製造方法。
  7. 【請求項７】 前記保護層と前記第２の保護層とはゲー
    ト電極用導電層である、請求項３に記載の半導体装置の
    製造方法。
  8. 【請求項８】 異なる膜厚のゲート絶縁層を有する半導
    体装置の製造方法であって、 素子分離絶縁層を挟んで隣り合う第１および第２の領域
    を有する半導体基板の前記第１の領域の主表面上に第１
    のゲート絶縁層を形成する工程と、 前記第１のゲート絶縁層上を覆い、かつ端部が前記素子
    分離絶縁層上に位置する第１のゲート電極用導電層を形
    成する工程と、 前記半導体基板の前記第２の領域の主表面上に前記第１
    のゲート絶縁層とは異なる膜厚の第２のゲート絶縁層を
    形成する工程と、 前記第２のゲート絶縁層上を覆い、かつ前記第１のゲー
    ト電極用導電層の前記端部上に乗り上げた端部を有する
    第２のゲート電極用導電層を形成する工程と、 前記第１および第２のゲート電極用導電層の各上面に接
    するようにシリサイド層を形成する工程とを備えた、半
    導体装置の製造方法。
  9. 【請求項９】 前記素子分離絶縁層はシリコン酸化膜を
    含む層よりなっており、前記第１および第２のゲート電
    極用導電層は多結晶シリコンを含む層よりなっている、
    請求項８に記載の半導体装置の製造方法。
  10. 【請求項１０】 前記第１および第２のゲート電極用導
    電層と前記シリサイド層とをパターニングすることによ
    り、前記第１のゲート電極用導電層と前記シリサイド層
    との積層構造を有する第１のゲート電極層と、前記第２
    のゲート電極用導電層と前記シリサイド層との積層構造
    を有する第２のゲート電極層とを形成する工程をさらに
    備える、請求項８に記載の半導体装置の製造方法。
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