KR100367740B1 - 반도체 소자의 게이트 산화막 제조방법 - Google Patents

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Abstract

본 발명은 반도체 소자 제조 방법에 관한 것으로, 특히 서로 다른 전기적 특성을 갖는 반도체 소자들을 동일한 반도체 칩 내에 집적한 반도체 소자의 게이트 산화막을 제조하는 방법에 관한 것이다.
본 발명은 반도체 기판의 상면에 스크린 산화막을 형성하는 공정과, 상기 스크린 산화막의 상면에 부분적으로 이온주입마스크를 형성하는 공정과, 상기 이온주입 마스크를 이용하여 상기 반도체 기판내에 질소 이온를 이온주입하는 공정과, 상기 이온주입 마스크 및 상기 스크린 산화막을 제거하는 공정과, 상기 반도체 기판의 상면에 산화막을 형성하는 공정과, 상기 반도체 기판을 N2O 또는 O3분위기에서 어닐링하는 공정을 순차 수행하는 반도체 소자의 게이트 산화막 제조방법을 제공한다.

Description

반도체 소자의 게이트 산화막 제조방법{METHOD FOR FABRICATING GATE OXIDE FILM}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 서로 다른 전기적 특성을 갖는 반도체 소자들을 동일한 칩내에 구현할 수 있도록 한 반도체 소자의 게이트 산화막 제조방법에 관한 것이다.
근래 반도체 소자 특히 디램(DRAM; dynamic random access memory)의 집적도가 높아지면서, 메모리 셀부의 트랜지스터와 주변회로의 트랜지스터가 서로 다른 동작전압을 갖는 경우가 많다. 즉, 미세한 선폭으로 제조된 메모리셀부의 트랜지스터는 1.8V 이하의 전압에서 동작하고, 외부 시스템 기기와의 정합성을 위해 주변회로부의 트랜지스터는 3.3V 또는 5V의 전압에서 동작하도록 하고 있다.
따라서, 동일한 칩내에 동작 전압이 서로 다른 소자들이 형성됨에 따라, 동일한 반도체 칩내에 형성하는 트랜지스터들의 게이트 산화막의 두께를 달리해야 하는 문제가 있다.
동일한 칩내에 서로 다른 두께의 게이트 전극을 형성하는 방법으로서 종래에 알려진 방법들은 다음과 같다.
먼저 도1a 내지 도1d는 이중산화법(dual step oxidation process)에 의한 게이트 산화막 제조방법이 도시되어 있다.
즉 도1a에 도시된 바와 같이 반도체 기판(10)을 준비한다.
다음으로 도1b에 도시한 바와 같이 상기 반도체 기판(10)의 상면에 제1 게이트 산화막(11)을 형성한다.
다음으로 도1c에 도시된 바와 같이, 상대적으로 두께가 얇은 게이트 산화막을 형성할 부위의 상기 제1 게이트 산화막(11)을 선택적으로 식각 제거하여 상기 반도체 기판(10)의 상면을 부분적으로 노출시킨다.
다음으로 도1d에 도시한 바와 같이 상기 제1 게이트 산화막(11)의 상면 및 상기 반도체 기판(10)의 상면에 제2 게이트 산화막(12)을 형성한다.
상기와 같은 이중 산화법 이외에 이온주입법을 이용한 게이트 산화막 제조방법이 있다. 이를 도2a 내지 도2d, 도3a 내지 도3d를 참조하여 설명하면 다음과 같디.
먼저 도2a 내지 도2d는 질소 이온 주입법을 이용한 게이트산화막 제조방법이다.
즉 도2a에 도시된 바와 같이 반도체 기판(20)을 준비한다.
다음으로 도2b에 도시된 바와 같이 반도체 기판(20)의 상면에 스크린 산화막(21)을 형성한다. 다음으로, 상대적으로 두꺼운 산화막이 형성되어야 할 부분의 상기 스크린 산화막(21)위에 이온주입 마스크(22)를 형성한다. 다음으로 상기 이온주입 마스크(22)로 덮이지 않은 부분의 상기 반도체 기판(20)내에 질소(N2) 이온을 주입한다.
다음으로 도2c에 도시한 바와 같이 상기 스크린 산화막(21) 및 이온주입 마스크(22)를 제거한다.
다음으로 상기 반도체 기판(20)의 상면에 게이트 산화막(23)을 형성하면 도2d에 도시된 바와 같이 질소 이온이 주입된 부분에서는 산화반응이 억제되어 얇은 산화막(23a)이 형성되고, 질소 이온이 주입되지 않은 부분에서는 상대적으로 두꺼운 산화막(23b)이 형성된다.
또 불소 이온주입법을 이용한 게이트 산화막 제조방법을 도3a 내지 도3d를 참조하여 설명한다.
먼저 도3a에 도시한 바와 같이 반도체 기판(30)을 준비한다.
다음으로, 도3b에 도시한 바와 같이, 상기 반도체 기판(30)의 상면에 스크린산화막(31)을 형성한다. 다음으로, 상대적으로 얇은 게이트 산화막을 형성할 부위의 상기 스크린산화막(31)의 상면에 이온주입 마스크(32)를 형성한다. 다음으로 상기 이온주입 마스크(32)를 이용하여 상기 반도체 기판(30)내에 불소(F) 이온울 주입한다.
다음으로 도3c에 도시된 바와 같이 상기 이온주입마스크(32) 및 스크린산화막(31)을 제거한다.
다음으로, 상기 반도체 기판(30)을 산화시킴으로써 도3d에 도시된 바와 같이 서로 다른 두께를 같는 게이트 산화막(33)을 반도체기판(30)의 상면에 형성한다. 즉 불소 이온이 주입된 부위의 반도체 기판(30) 상면에 두꺼운 게이트 산화막이 형성되고 불소 이온이 주입되지 않은 부위에는 얇은 게이트 산화막이 형성된다.
그러나 상기 설명한 종래의 게이트 산화막 제조방법은 다음과 같은 문제점들이 있었다. 첫째, 이중산화법에 의한 게이트 산화막 제조방법은 공정이 번잡하다는 문제점이 있고, 제조된 두꺼운 게이트 산화막의 가장자리 부분이 얇아지고, 얇아진 부위에서 브랙다운이 일어나기 쉽다는 문제점이 있었다.
둘째, 불소이온주입법의 경우, 산화막의 두께가 차이가 나도록 하기 위해서는 많은량의 불소 이온을 주입해야 하므로 반도체 기판의 손상이 커서 누설전류가 커지는 문제점이 있었다.
셋째, 질소 이온주입법의 경우, 불소이온주입법에 비해 적은 량의 이온을 주입해도 되며 오히려 누설전류가 줄어드는 장점이 있으나 질소 이온을 주입한 반도체 기판의 상면에 게이트 산화막을 형성한 경우 게이트 산화막이 열화되는 단점이 있었다.
본발명은 상기와 같은 문제점에 비추어 안출된 것으로, 질소이온주입을 이용하여 반도체 기판상면에 부분적으로 두께가 서로 다른 게이트 산화막 제조시, 게이트 산화막내의 질소 농도를 줄여 누설전류가 적고 신뢰성이 높은 반도체 소자의 게이트 산화막의 제조방법을 제공하는데 그 목적이 있다.
상기와 같은 본 발명의 목적을 달성하기 위하여 본 발명은, 반도체 기판의 상면에 스크린 산화막을 형성하는 공정과, 상기 스크린 산화막의 상면에 부분적으로 이온주입마스크를 형성하는 공정과, 상기 이온주입 마스크를 이용하여 상기 반도체 기판내에 질소 이온를 이온주입하는 공정과, 상기 이온주입 마스크 및 상기 스크린 산화막을 제거하는 공정과, 상기 반도체 기판의 상면에 산화막을 형성하는 공정과, 상기 반도체 기판을 어닐링하는 공정을 포함하여 순차 수행하는 반도체 소자의 게이트 산화막 제조방법을 제공한다.
상기와 같은 본 발명의 목적을 달성하기 위하여 본 발명은, 상기 이온주입하는 공정 이후에, 예비 어닐링 공정을 추가로 수행하는 것을 특징으로 하는 반도체 소자의 게이트 산화막 제조방법을 제공한다.
상기와 같은 본 발명의 목적을 달성하기 위하여, 본 발명은 상기 예비어닐링 공정은, 500~900℃에서 로어닐링 법으로 어닐링 하는 공정인 것을 특징으로 한는 반도체 소자의 게이트 산화막 제조방법을 제공한다.
상기와 같은 본 발명의 목적을 달성하기 위하여, 상기 예비어닐링 공정은 850~1200℃에서 급속열처리법으로 어닐링 하는 공정인 것을 특징으로 하는 반도체 소자의 게이트 산화막 제조방법을 제공한다.
상기와 같은 본 발명의 목적을 달성하기 위하여 본 발명은, 상기 산화막을 형성하는 공정은, 700~950℃의 로에서 열산화 하는 방법인 것을 특징으로 하는 반도체 소자의 게이트산화막 제조방법을 제공한다.
상기와 같은 본 발명의 목적을 달성하기 위하여 본 발명은 상기 산화막을 형성하는 공정은, 850-1200℃에서 급속열처리법으로 열산화하는 방법인 것을 특징으로 하는 반도체 소자의 게이트 산화막 제조방법을 제공한다.
상기와 같은 본 발명의 목적을 달성하기 위하여 본 발명은 상기 어닐링 하는 공정은, N2O 분위기에서 900-1200℃의 온도에서 약 5분 이하의 시간동안 급속열처리법으로 수행하는 것을 특징으로 하는 반도체 소자의 게이트 산화막 제조방법을 제공한다.
상기와 같은 목적을 달성하기 위하여 본 발명은 상기 어닐링 하는 공정은 O3분위기에서 400-1200℃에서 약 5분동안 급속열처리법으로 수행하는 것을 특징으로 하는 반도체 소자의 게이트 산화막 제조방법을 제공한다.
상기와 같은 목적을 달성하기 위하여 본 발명은, 상기 어닐링 하는 공정은, N2O 분위기에서 850-1200℃의 온도에서 약 1시간 동안 로어닐링법으로 수행하는 것을 특징으로 하는 반도체 소자의 게이트 산화막 제조방법을 제공한다.
상기 본 발명의 목적을 달성하기 위하여 본 발명은 상기 어닐링 하는 공정은, N2O 분위기에서 900-1200℃의 온도에서 약 5분 이하의 시간동안 급속열처리법으로 수행하는 것을 특징으로 하는 반도체 소자의 게이트 산화막 제조방법을 제공한다.
상기 목적을 달성하기 위하여 본 발명은 상기 어닐링 하는 공정은 O3분위기에서 400-1200℃에서 약 5분동안 급속열처리법으로 수행하는 것을 특징으로 하는 반도체 소자의 게이트 산화막 제조방법을 제공한다.
도1a 내지 도1d는 종래의 게이트 산화막 제조방법의 일례를 나타내는 공정도이다.
도2a 내지 도2d는 종래의 게이트 산화막 제조방법의 다른예를 나타내는 공정도이다.
도3a 내지 도3d는 종래의 게이트 산화막 제조방법의 또 다른예를 나타내는 공정도이다.
도4a 내지 도4d는 본 발명에 따른 게이트 산화막 제조방법을 설명하는 공정도이다.
도5는 어닐링 이후의 SIMS 분석 결과를 나타내는 그래프이다.
도6은 게이트 산화막의 어닐링을 실시한 이후의 누설전류의 변화를 나타낸 그래프이다.
도7은 산화막의 특성을 나타내는 그래프로서 브랙다운시에 산화막에 축적된 전하량의 그래프이다.
***** 도면부호의 설명 *****
40 : 반도체 기판
41 : 스크린 산화막
42 : 이온주입 마스크
43 : 게이트 산화막
43a : 얇은 게이트 산화막
43b : 두꺼운 게이트 산화막
본발명의 일실시례에 따른 게이트 산화막의 제조방법을 첨부된 도면을 참조하여 설명하면 다음과 같다.
먼저 도4a에 도시한 바와 같이 반도체 기판(40)을 준비하고, 도4b에 도시한 바와같이 상기 반도체 기판(40)의 상면에 스크린 산화막(41)을 약 200Å이하의 두께로 형성한다.
다음으로 도4b에 도시된 바와 같이, 상기 스크린 산화막(41)의 상면에 이온주입마스크(42)를 형성한다. 상기 이온주입 마스크(42)는 상대적으로 두꺼운 게이트 산화막이 형성될 영역의 상면에만 형성한다. 다음으로, 상기 반도체 기판(40)내에 질소 이온을 주입한다. 이때 질소이온의 주입량은 5 x 1013/㎠ 내지 5 x 1015/㎠ 정도로 하고, 이온주입에너지는 5 내지 50KeV로 이온주입 공정을 수행한다.
다음으로, 상기 이온주입공정으로 인하여 발생한 반도체 기판의 손상(damage) 및 질소(N) 원자의 분포를 스크린 산화막(41) 근처로 이동시키기 위해 예비 어닐링(pre-annealing)공정을 수행한다. 이때 예비 어닐링 공정의 조건은 로(furnace)어닐링인 경우 로(furnace)의 온도는 500~900℃로 설정하고 6시간 이하의 어닐링을 실시한다. 한편 급속열처리(RTP; rapid thermal annealing)인 경우 850~1200℃에서 5분 이하의 시간으로 어닐링을 수행한다.
다음으로, 도4c에 도시된 바와 같이 스크린산화막(41) 및 이온주입마스크(42)를 제거한다.
다음으로 도4d에 도시한 바와 같이 상기 반도체 기판(40)의 상면에 게이트 산화막(43)을 형성한다. 이때, 질소 이온이 주입되어 있는 영역의 반도체 기판 상면에는 상대적으로 얇은 게이트산화막(43a)이 형성되고, 질소 이온이 주입되어 있지 않은 영역에는 상대적으로 두꺼운 게이트 산화막(43b)이 형성된다. 또, 상기 산화막 형성공정은, 로(furnace)내의 온도 700~950℃에서 급속열처리법(RTP; rapid thermal process)으로 습식산화를 하거나, 850~1200℃의 온도에서 건식산화 하는 공정이다.
다음으로 상기 도4d와 같이 게이트 산화막(43)이 제조된 반도체 기판(40)을 어닐링한다. 어닐링 공정의 조건은 다음과 같다. 급속열처리 어닐링 공정인 경우, N2O 가스 분위기, 850~1200℃에서 약5분 이하의 시간동안 실시한다. 또한 로어닐(furnace anneal)법인 경우 O3분위기, 800~1200℃에서 약 1시간 이하의 시간동안 어닐링을 수행한다. 이와 같은 어닐링 공정동안, 반도체 기판내부의 질소원자(N)가 산화막과 반도체 기판의 계면으로 이동하여 계면부의 질소 농도는 증가하고 산화막내의 N은 외부로 빠져나가 게이트 산화막내의 질소 농도는 감소한다.
도5는 게이트산화막 형성후 어닐링 공정을 추가한 경우와 어닐링 공정을 하지 않은 경우의 게이트 산화막내의 질소원자 수의 변화를 나타낸 그래프이다. 즉, 도5는 상기 어닐링 공정 이후의 SIMS(secondary ion mass spectroscopy) 분석의 결과를 나타낸다. 도5에서 하얀색 플롯들("□", "○", "△". "▽")들은 산소 원자의 수를 표시한 것이며, 검은색의 플롯들("■","●","▲","▼")은 질소 원자의 수를 표시한 것이다. 특히 플롯 "□"과 "■"은 각각 어닐링을 하지 않았을 때의 산소원자와 질소 원자수를 나타내며, 플롯 "○"과 "●"은 N2분위기 1050℃에서 30초간 어닐링을 한 이후의 산소원자와 질소원자의 수를 각각 나타내며, 플롯 "△"과 "▲"은 NOqnsdnlrl에서 어닐링을 한 이후의 산소원자와 질소원자의 수를 각각 나타내며, 플롯"∇"과 "▼"은 N2O 어닐링을 한 이후의 산소원자와 질소원자의 수를 각각 나타낸다.
도5는 스퍼터링 시간에 따른 질소원자의 수의 변화를 표시하였으나, 또한 도5의 그래프는 산화막과 반도체 기판내의 깊이에 따른 질소 원자의 프로파일과도 상응한다.
도5에서 산소원자의 수가 높게 검출되는 영역(A zone)이 산화막의 영역에서 분포하는 원자의 깊이에 분포 프로파일을 나타내며, 산소원자의 수가 낮게 검출되는영역(C zone)이 실리콘 기판 영역에서의 깊이에 따른 분포 프로파일을 나타내며, 그 가운데 영역(B zone)이 산화막과 반도체 기판의 계면부의 원자 프로파일을 나타내는 것으로 생각된다.
도5에 도시된 바와 같이 N2O 분위기, 1050℃에서 30초간 급속열처리법으로 어닐링을 실시한 결과, 산화막내(A영역)의 질소 원자수는 어닐링을 하지 않는 경우에 비해 줄어든 것을 볼 수 있으며, 이것은 질소 원자가 어닐링 공정동안 외부로 빠져나갔기 때문인 것으로 추정된다. 또한 산화막과 실리콘 기판의 계면부(B영역)에서는 질소 원자수가 약간 증가한 것을 알 수 있다. 이것은 어닐링 공정 동안 반도체 기판내의 질소 이온이 계면쪽으로 이동하였기 때문인 것으로 생각된다.
한편, NO분위기에서 어닐링을 한 경우 산화막 내부의 질소 원자의 프로파일은 어닐링 이전에 비해 거의 변하지 않고 반도체기판과 산화막 계면에는 질소 원자는 추가적으로 증가되었다.
한편, N2분위기에서 어닐링을 실시한 경우에는 산화막내의 질소 원자의 프로파일이 변화가 없었다.
따라서, N2O 분위기에서 어닐링을 하는 것이 반도체 소자의 특성을 개선하는데 가장 적합하다.
한편, 도6은 게이트 산화막을 형성하고 어닐링을 실시한 이후의 누설전류의 증가를 살펴본 그래프이다. 도시된 바와 같이 N2O 분위기에서 어닐링을 실시한 경우, 어닐링을 하지 않은 경우에 비해 누설전류가 감소함을 알 수있다.
또한 도7은 산화막의 특성을 나타내는 그래프로서 브랙다운시에 산화막에 축적된 전하량(Qbd)을 나타내고 있다. 도7에서 "■"플롯은 어닐링을 하지 않은 경우, "●" 플롯은 어닐링을 한 경우, "▲" 플롯은 질소 이온주입을 하지 않은 경우를 나타낸다.
도시된 바와 같이 질소이온주입 후 어닐링을 한 이후의 Qbd가 어닐링을 하지 않은 경우에 비해 높은 것을 알 수 있다. 따라서 질소 이온주입 후 N2O 또는 O3분위기에서 어닐링을 하는 것이 어닐링 하지 않은 것 보다 산화막의 열화정도가 낮고 산화막의 신뢰성이 높아지는 것을 알 수 있다.
본 발명은, 질소이온주입을 이용한 다중 게이트 산화막을 제조하는데 있어서, 게이트 산화막 형성 후 어닐링 공정을 추가함으로써, 게이트 산화막 제조내의 질소의 농도를 줄이고, 게이트 산화막과 반도체 기판의 계면에 질소의 농도를 증가시켰다. 그결과 게이트 산화막의 열화 및 누설전류를 줄여 게이트산화막의 신뢰성을 높이는 효과가 있다. 또한 게이트 산화막과 반도체 기판의 계면의 질소 농도가 높아져 p-MOS 트랜지스터의 경우 게이트 전극내의 붕소가 반도체 기판내로 침투하는 것을 방지하여 트랜지스터의 문턱전압 변동의 안정성을 꾀하여 반도체 소자의 특성을 향상시키는 효과가 있다.

Claims (4)

  1. 반도체 기판의 상면에 스크린 산화막을 형성하는 공정과,
    상기 스크린 산화막의 상면에 부분적으로 이온주입마스크를 형성하는 공정과,
    상기 이온주입 마스크를 이용하여 상기 반도체 기판내에 질소 이온을 이온주입하는 공정과,
    상기 반도체 기판을 예비 어닐링하는 공정과,
    상기 이온주입 마스크 및 상기 스크린 산화막을 제거하는 공정과,
    상기 반도체 기판의 상면에 산화막을 형성하는 공정과,
    상기 반도체 기판을 어닐링하는 공정을 포함하여 순차 수행하는 반도체 소자의 게이트 산화막 제조방법.
  2. 제1항에 있어서, 상기 어닐링 하는 공정은, N2O 분위기에서 900-1200℃의 온도에서 약 5분 이하의 시간동안 급속열처리법으로 수행하는 것을 특징으로 하는 반도체 소자의 게이트 산화막 제조방법.
  3. 제1항에 있어서, 상기 어닐링 하는 공정은 O3분위기에서 400-1200℃에서 약 5분동안 급속열처리법으로 수행하는 것을 특징으로 하는 반도체 소자의 게이트 산화막 제조방법.
  4. 제1항에 있어서, 상기 어닐링 하는 공정은, N2O 분위기에서 850-1200℃의 온도에서 약 1시간 동안 로어닐링법으로 수행하는 것을 특징으로 하는 반도체 소자의 게이트 산화막 제조방법.
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