KR100632057B1 - Ｃｍｏｓ 트랜지스터 형성 방법 - Google Patents

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Abstract

본 발명은 스크린 산화막 형성을 위해 실시하는 고온 장시간의 측벽 산화 공정으로 인한 트랜지스터의 특성 열화를 방지할 수 있는 CMOS 트랜지스터 형성 방법을 제공하기 위한 것으로, 이를 위해 본 발명은, 기판 상에 게이트 산화막과 게이트 전도막을 차례로 형성하는 단계와, 게이트 전도막과 게이트 산화막을 선택적으로 식각하여 게이트 전도막과 게이트 산화막이 적층된 게이트 전극 구조를 형성하는 단계와, 노출된 게이트 전도막 및 기판에 질소 이온을 도핑하는 단계와, 노출된 게이트 전도막 및 기판 상에 스크린 산화막을 형성하는 단계와, 게이트 전도막에 얼라인되도록 기판에 LDD 영역을 형성하는 단계와, 스크린 산화막 상에 스페이서를 형성하는 단계와, 스페이서에 얼라인되도록 LDD 영역으로부터 확장된 기판에 소오스/드레인 영역을 형성하는 단계를 포함하는 CMOS 트랜지스터 형성 방법을 제공한다.
CMOS 트랜지스터, NMOS, PMOS, 스페이서, 스크린 산화막.

Description

ＣＭＯＳ 트랜지스터 형성 방법{METHOD FOR FABRICATION OF MOS TRANSISTOR}
도 1은 종래 기술에 따른 CMOS 트랜지스터 형성 공정을 도시한 플로우챠트,
도 2는 본 발명에 따른 CMOS 트랜지스터 형성 공정을 도시한 플로우챠트,
도 3a 내지 3f는 본 발명의 일 실시 예에 따른 CMOS 트랜지스터 형성 공정을 도시한 단면도.
＜도면의 주요 부분에 대한 부호의 설명＞
300 : 기판 301 : 소자 분리막
303 : 웰 304 : 게이트 산화막
305 : 폴리실리콘막 308 : 스크린 산화막
309 : LDD 영역 310 : 스페이서
311 : 소오스/드레인 영역 312 : 실리사이드
본 발명은 반도체 소자의 트랜지스터 제조 방법에 관한 것으로, 특히 고집적 CMOS(Complementary Metal Oxide Semiconductor) 트랜지스터 제조 방법에 관한 것이다.
주지된 바와 같이, 트랜지스터는 게이트전극과 소오스/드레인으로 이루어지며, 반도체 소자가 동작하기 위해서 트랜지스터는 거의 필수적으로 사용된다.
도 1은 종래 기술에 따른 CMOS 트랜지스터 형성 공정을 도시한 플로우챠트로서, 이를 참조하여 종래의 CMOS 트랜지스터 형성 공정을 살펴본다.
먼저, 액티브 영역과 필드 영역을 정의하기 위해 반도체 기판에 소자 분리막을 형성한다(S1). 소자 분리막은 통상 필드 산화막이라 칭하기도 하며, 주로 LOCOS(LOCal Oxidation of Silicon) 또는 STI(Shallow Trench Isolation) 방식을 적용한다.
이어서, CMOS 트랜지스터가 형성될 기판 하부에 웰을 형성한다(S2). PMOS 트랜지스터가 형성될 영역에는 N웰을 형성하고, NMOS 트랜지스터가 형성될 영역에는 P웰을 형성한다.
이어서, 게이트 전극 형성을 위해 게이트 산화막과 폴리실리콘막을 증착한 다음, 마스크 패턴을 이용하여 폴리실리콘막을 식각함으로써, 게이트 폴리실리콘막을 형성한다(S3).
한편, 게이트 폴리실리콘막을 패터닝하기 위해 게이트 마스크 패턴을 이용하여 식각할 때, 게이트 산화막의 열화가 발생하기 때문에 이것을 보상하며, 또한 이후의 LDD(Lightly Doped Drain) 이온 주입시 기판을 보호하기 위해 게이트 폴리실리콘막의 측벽 산화(Sidewall oxidation) 즉, 재산화(Re-oxidation) 공정을 실시하여 노출된 기판 표면과 게이트 폴리실리콘막의 측벽에 스크린 산화막을 형성한다(S4).
이어서, 예컨대, NMOS 트랜지스터의 드레인 에지에서 높은 전계에 의해 핫 캐리어가 생성되는 것을 방지하기 위해 이온주입을 실시하여 게이트 폴리실리콘막에 얼라인되도록 기판에 LDD 영역을 형성한다(S5).
다음에, 게이트 폴리실리콘막의 측벽에 스페이서를 형성한다(S6). 이러한 스페이서 형성시 통상 스페이서 질화막/버퍼 산화막/실링 질화막의 N/O/N 구조를 갖도록 한다.
다시, 이온주입을 실시하여 스페이서에 얼라인되며, LDD로부터 확장된 형태로 기판에 소오스/드레인 영역을 형성한다(S7).
이어서, 소오스/드레인 영역의 콘택 저항을 낮추기 위해 실리사이드를 형성 공정을 실시함으로써(S8), 트랜지스터 형성 공정이 완료된다.
전술한 공정에서 LDD 이온 주입시 스크린 역할을 하며, 리키지 억제를 위해 스크린 산화막을 게이트 폴리실리콘에 대한 측벽 산화 공정을 통해 형성하였다.
한편, 측벽 산화 공정을 진행하기 위해서는 고온에서 장시간의 공정을 진행해야 하므로, 이때 이미 형성되어 있던 웰과 게이트 폴리실리콘막 하부의 채널 형성 영역에 영향을 주어 문턱전압을 변화시키는 등 트랜지스터의 전기적 특성을 열화시키게 된다.
상기와 같은 문제점을 해결하기 위하여 제안된 본 발명은, 스크린 산화막 형성을 위해 실시하는 고온 장시간의 측벽 산화 공정으로 인한 트랜지스터의 특성 열화를 방지할 수 있는 CMOS 트랜지스터 형성 방법을 제공하는 것을 그 목적으로 한 다.
상기의 목적을 달성하기 위해 본 발명은, 기판 상에 게이트 산화막과 게이트 전도막을 차례로 형성하는 단계와, 상기 게이트 전도막과 상기 게이트 산화막을 선택적으로 식각하여 상기 게이트 전도막과 상기 게이트 산화막이 적층된 게이트 전극 구조를 형성하는 단계와, 노출된 상기 게이트 전도막 및 상기 기판에 질소 이온을 도핑하는 단계와, 노출된 상기 게이트 전도막 및 상기 기판 상에 스크린 산화막을 형성하는 단계와, 상기 게이트 전도막에 얼라인되도록 상기 기판에 LDD 영역을 형성하는 단계와, 상기 스크린 산화막 상에 스페이서를 형성하는 단계와, 상기 스페이서에 얼라인되도록 상기 LDD 영역으로부터 확장된 상기 기판에 소오스/드레인 영역을 형성하는 단계를 포함하는 CMOS 트랜지스터 형성 방법을 제공한다.
본 발명은 스크린 산화막 형성을 위한 측벽 산화 공정 전에 노출된 게이트 폴리실리콘막과 기판에 질소를 이온 주입하여 측벽 산화를 촉진시키도록 함으로써, 고온 공정 시간을 30%∼50% 정도 줄임으로써, 고온 장시간의 측벽 산화 공정으로 인한 써멀 버짓(Thermal budget)을 줄인다.
아울러, 이온 주입된 질소는 PMOS 트랜지스터의 LDD 형성을 위해 실시하는 후속 BF2 이온주입시 보론(B)의 외부확산(Out-diffusion)을 억제하여 웰 및 채널의 문턱전압을 안정시킨다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시 예를 첨부한 도면을 참조하여 상세하게 설명한다.
도 2는 본 발명에 따른 CMOS 트랜지스터 형성 공정을 도시한 플로우챠트로서, 이를 참조하여 본 발명의 CMOS 트랜지스터 형성 공정을 살펴본다.
먼저, 액티브 영역과 필드 영역을 정의하기 위해 반도체 기판에 소자 분리막을 형성한다(S21). 소자 분리막은 통상 필드 산화막이라 칭하기도 하며, 주로 LOCOS 또는 STI 방식을 적용한다.
다음에, CMOS 트랜지스터가 형성될 기판 하부에 웰을 형성한다(S22). 따라서, PMOS 트랜지스터가 형성될 영역에는 N웰을 형성하고, NMOS 트랜지스터가 형성될 영역에는 P웰을 형성한다.
이어서, 게이트 전극 형성을 위해 게이트 산화막과 폴리실리콘막을 증착한 다음, 마스크 패턴을 이용하여 폴리실리콘막을 식각함으로써, 게이트 폴리실리콘막을 형성한다(S23).
다시, 노출된 게이트 폴리실리콘막 표면과 기판 표면에 대한 질소 이온주입 공정을 실시한다(S24). 이때, 질소가 도핑된 영역에서는 얇은 질화막이 형성된다.
여기에서, 이온주입 에너지는 10KeV ∼ 160KeV를 사용하고, 질소의 농도는 1E13/㎠ ∼ 1E16/㎠로 하며, 이온주입 각도가 0°∼ 7°각도인 거의 수직으로 이온주입을 실시한다.
이렇게 표면에 형성된 질화막은 후속 측벽 산화 공정에서 산화막 증착 속도를 높이는 역할을 한다.
게이트 폴리실리콘막을 패터닝하기 위해 게이트 마스크 패턴을 이용하여 식각할 때, 게이트 산화막의 열화가 발생하기 때문에 이것을 보상하며, 또한 이후의 LDD 이온주입시 기판을 보호하기 위해 게이트 폴리실리콘막의 측벽 산화 즉, 재산화 공정을 실시하여 질소 이온주입 공정에 의해 얇은 질화막이 형성된 전면에 기판 표면과 게이트 폴리실리콘막의 측벽의 노출된 면에 스크린 산화막을 형성한다(S25).
이어서, 예컨대, NMOS 트랜지스터의 드레인 에지에서 높은 전계에 의해 핫 캐리어가 생성되는 것을 방지하기 위해 이온주입을 실시하여 게이트 폴리실리콘막에 얼라인되도록 기판에 LDD 영역을 형성한다(S26).
그런 다음, 게이트 폴리실리콘막 상부의 스크린 산화막과 질화막을 제거한다(S27).
이어서, 게이트 폴리실리콘막의 측벽에 스페이서를 형성한다(S28). 스페이서 형성시 통상 스페이서 질화막/버퍼 산화막/실링 질화막의 N/O/N 구조를 갖도록 한다.
다음에, 이온주입을 실시하여 스페이서에 얼라인되며, LDD로부터 확장된 형태로 기판에 소오스/드레인 영역을 형성한다(S29).
이어서, 소오스/드레인 영역의 콘택 저항을 낮추기 위해 실리사이드를 형성한다(S30). 이로써, 트랜지스터 형성 공정이 완료된다.
전술한 구성으로 이루어지는 본 발명의 트랜지스터 형성 공정을 실시 예를 통해 살펴본다.
도 3a 내지 3f는 본 발명의 일 실시 예에 따른 CMOS 트랜지스터 형성 공정을 도시한 단면도이다.
먼저, 도 3a에 도시된 바와 같이, 액티브 영역과 필드 영역을 정의하기 위해 반도체 기판(300)에 소자 분리막(301)을 형성한다. 소자 분리막은 통상 필드 산화막이라 칭하기도 하며, 주로 LOCOS 또는 STI 방식을 적용한다.
다음에, 도 3b에 도시된 바와 같이, 이온주입 공정(302)을 실시하여 CMOS 트랜지스터가 형성될 기판 하부에 웰(303)을 형성한다. 따라서, PMOS 트랜지스터가 형성될 영역에는 N웰을 형성하고, NMOS 트랜지스터가 형성될 영역에는 P웰을 형성한다.
이어서, 도 3c에 도시된 바와 같이, 게이트 전극 형성을 위해 게이트 산화막(304)과 폴리실리콘막(305)을 증착한 다음, 마스크 패턴을 이용하여 선택적으로 식각함으로써, 폴리실리콘막(305)/게이트 산화막(304)의 적층 구조를 형성한다.
여기서, 폴리실리콘막(305)은 불순물이 도핑되지 않은 상태로 증착한 디음, 별도의 불순물 이온주입을 통해 형성한 것이거나 혹은 불순물이 도핑된 폴리실리콘막을 증착한 것일 수도 있다.
이어서, 도 3d에 도시된 바와 같이, 노출된 폴리실리콘막(305) 표면과 기판(300) 표면에 대한 질소 이온주입 공정(306)을 실시하여, 질소가 도핑된 영역에서는 얇은 질화막(307)을 형성한다.
이때, 이온주입 에너지는 10KeV ∼ 160KeV를 사용하고, 질소의 농도는 1E13/ ㎠ ∼ 1E16/㎠로 하며, 이온주입 각도가 0°∼ 7°정도인 거의 수직으로 이온주입을 실시한다.
이렇게 표면에 형성된 얇은 질화막(307)은 후속 측벽 산화 공정에서 산화막 증착 속도를 높이는 역할을 하며, 이온 주입된 질소는 PMOS 트랜지스터의 LDD 형성을 위해 실시하는 후속 BF2 이온주입시 보론(B)의 외부확산을 억제하여 웰 및 채널의 문턱전압을 안정시킨다.
이어서, 도 3e에 도시된 바와 같이, 게이트 폴리실리콘막을 패터닝하기 위해 게이트 마스크 패턴을 이용하여 식각할 때, 게이트 산화막의 열화가 발생하기 때문에 이것을 보상하며, 또한 이후의 LDD 이온 주입시 기판을 보호하기 위해 게이트 폴리실리콘막의 측벽 산화 즉, 재산화 공정을 실시하여 질소 이온주입 공정에 의해 얇은 질화막이 형성된 기판 표면과 게이트 폴리실리콘막의 측벽의 노출된 면에 스크린 산화막(308)을 형성한다.
이어서, 도 3f에 도시된 바와 같이, 핫 캐리어가 생성되는 것을 방지하기 위해 이온주입을 실시하여 폴리실리콘막(305)에 얼라인되도록 기판에 LDD 영역(309)을 형성한다.
여기서, NMOS 트랜지스터 형성 영역에서는 P웰이 형성된 기판(300)에 저농도 N형(n-)의 LDD 구조가 형성될 것이고, PMOS 트랜지스터 형성 영역에서는 N웰이 형성된 기판(300)에 저농도 P형(p-)의 LDD가 구조가 형성될 것이다.
이어서, 폴리실리콘막(305) 상부의 스크린 산화막(308)과 질화막(307)을 제 거한다. 이어서, 폴리실리콘막(305)의 측벽에 스페이서를 형성한다(310). 스페이서(310) 형성시 스페이서 질화막(310c)/버퍼 산화막(310b)/실링 질화막(310a)의 N/O/N 구조를 갖도록 한다.
한편, 상기와는 달리, 스페이서(310)를 질화막/산화막의 이중 구조로 형성할 수도 있다.
이어서, 이온주입을 실시하여 스페이서(310)에 얼라인되며, LDD 영역(309)으로부터 확장된 형태로 기판(300)에 소오스/드레인 영역(311)을 형성한다.
여기서, NMOS 트랜지스터 형성 영역에서는 P웰이 형성된 기판(300)에 고농도 N형(n+)의 소오스/드레인 영역(311)이 형성될 것이고, PMOS 트랜지스터 형성 영역에서는 N웰이 형성된 기판(300)에 고농도 P형(p+)의 소오스/드레인 영역(311)이 형성될 것이다.
이어서, 후속 콘택 공정에서의 저항을 낮추기 위해 소오스/드레인 영역(311)에 실리사이드(312)를 형성함으로써, 트랜지스터 형성 공정이 완료된다.
이상에서 설명한 본 발명은 전술한 실시 예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
예컨대, 전술한 실시 예에서는 단일 폴리실리콘막의 전극 물질로 사용하는 게이트 전극 구조를 그 예로 하였으나, 이외에도 폴리실리콘과 금속실리사이드가 적층된 폴리사이드 구조 또는 폴리실리콘막, 텅스텐막, 텅스텐 질화막, 텅스텐 실 리사이드, TiN막, Ti막 등이 단독 또는 서로 조합된 전극 구조인 경우도 응용이 가능하다.
전술한 본 발명은, 고온 장시간의 측벽 산화 공정으로 인한 써멀 버짓을 줄이며, PMOS 트랜지스터의 LDD 형성을 위해 실시하는 BF2 이온주입시 보론(B)의 외부확산을 억제하여 웰 및 채널의 문턱전압을 안정시킴으로써, CMOS 트랜지스터의 성능을 향상시키는 효과가 있다.

Claims (6)

  1. 기판 상에 게이트 산화막과 게이트 전도막을 차례로 형성하는 단계와,
    상기 게이트 전도막과 상기 게이트 산화막을 선택적으로 식각하여 상기 게이트 전도막과 상기 게이트 산화막이 적층된 게이트 전극 구조를 형성하는 단계와,
    노출된 상기 게이트 전도막 및 상기 기판에 질소 이온을 도핑하여 얇은 질화막을 형성하는 단계와,
    상기 얇은 질화막이 형성된 상기 게이트 전도막 및 상기 기판상에 스크린 산화막을 형성하는 단계와,
    상기 게이트 전도막에 얼라인되도록 상기 기판에 LDD 영역을 형성하는 단계와,
    상기 게이트 전도막 상에 형성된 상기 얇은 질화막과 스크린 산화막을 제거하는 단계와,
    상기 스크린 산화막이 형성된 상기 게이트 전도막의 측벽에 스페이서를 형성하는 단계와,
    상기 스페이서에 얼라인되도록 상기 LDD 영역으로부터 확장된 상기 기판에 소오스/드레인 영역을 형성하는 단계
    를 포함하는 CMOS 트랜지스터 형성 방법.
  2. 제 1 항에 있어서,
    상기 질소 이온의 도핑은, 이온주입 공정으로 수행되는 것을 특징으로 하는 CMOS 트랜지스터 형성 방법.
  3. 제 2 항에 있어서,
    상기 이온주입에서의 이온주입 에너지는, 10KeV 내지 160KeV인 것을 특징으로 하는 CMOS 트랜지스터 형성 방법.
  4. 제 3 항에 있어서,
    상기 이온주입에서의 질소 농도는, 1E13/㎠ 내지 1E16/㎠로 이고, 0°내지 7°의 이온주입 각도를 유지하는 것을 특징으로 하는 CMOS 트랜지스터 형성 방법.
  5. 제 1 항에 있어서,
    상기 게이트 전도막은,
    폴리실리콘막, 텅스텐막, 텅스텐 질화막, 텅스텐 실리사이드, TiN막 및 Ti막으로 이루어진 그룹으로부터 선택된 적어도 하나를 포함하는 것을 특징으로 하는 CMOS 트랜지스터 형성 방법.
  6. 제 1 항에 있어서,
    상기 방법은, 상기 소오스/드레인 영역에 실리사이드를 형성하는 단계를 더 포함하는 것을 특징으로 하는 CMOS 트랜지스터 형성 방법.
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