KR101191818B1 - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR101191818B1
KR101191818B1 KR1020097024631A KR20097024631A KR101191818B1 KR 101191818 B1 KR101191818 B1 KR 101191818B1 KR 1020097024631 A KR1020097024631 A KR 1020097024631A KR 20097024631 A KR20097024631 A KR 20097024631A KR 101191818 B1 KR101191818 B1 KR 101191818B1
Authority
KR
South Korea
Prior art keywords
sidewall insulating
gate
gate sidewall
insulating film
film
Prior art date
Application number
KR1020097024631A
Other languages
English (en)
Other versions
KR20100008784A (ko
Inventor
아키히로 우스지마
준이치 아리요시
다이지 에마
Original Assignee
후지쯔 세미컨덕터 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 후지쯔 세미컨덕터 가부시키가이샤 filed Critical 후지쯔 세미컨덕터 가부시키가이샤
Publication of KR20100008784A publication Critical patent/KR20100008784A/ko
Application granted granted Critical
Publication of KR101191818B1 publication Critical patent/KR101191818B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823456—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different shapes, lengths or dimensions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823468—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H10B41/49—Simultaneous manufacture of periphery and memory cells comprising different types of peripheral transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Drying Of Semiconductors (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

동일 기판 상에, 메모리 트랜지스터와, 고전압 동작 트랜지스터와, 저전압 동작 트랜지스터를 가지는 반도체 장치에서, 상기 메모리 트랜지스터는, 제 1 게이트 측벽 절연막(10M)과, 당해 제 1 게이트 측벽 절연막의 외측에 위치하는 제 2 게이트 측벽 절연막(20M)을 가지고, 상기 고전압 동작 트랜지스터는, 상기 제 1 게이트 측벽 절연막과 동일한 조성의 제 3 게이트 측벽 절연막(10H)과, 당해 제 3 게이트 측벽 절연막의 외측에 위치하고, 상기 제 2 게이트 측벽 절연막과 동일한 조성의 제 4 게이트 측벽 절연막(20H)을 가지고, 상기 저전압 동작 트랜지스터는, 상기 제 2 및 제 4 게이트 측벽 절연막과 동일한 조성의 제 5 게이트 측벽 절연막(20L)을 가진다. 상기 저전압 동작 트랜지스터의 토탈 측벽 스페이서의 폭은, 상기 고전압 동작 트랜지스터의 토탈 측벽 스페이서의 폭보다, 상기 제 3 게이트 측벽 절연막(10H)의 막 두께만큼 좁다.
Figure R1020097024631
기판, 트랜지스터, 반도체 장치, 게이트

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND ITS MANUFACTURING METHOD}
본 발명은, 반도체 장치와 그 제조 방법에 관한 것으로서, 특히, 불휘발 메모리 트랜지스터, 고내압(고전압 동작) 트랜지스터, 및 저내압(저전압 동작) 트랜지스터를 동일 기판 상에 가지는 반도체 장치의 사이드월 스페이서 구조와, 그 제조 방법에 관한 것이다.
최근, 불휘발성 메모리 셀 어레이와 고속 동작이 요구되는 로직(logic) 회로를, 동일 칩 상에 탑재한 반도체 디바이스가 실용화되어오고 있다. 고속 처리를 행하는 로직 회로는, CPU나 ROM 등에 적용되고, 캐리어 이동도를 높이기 위해 저전압 동작한다. 한편, 불휘발성 메모리의 기억용 트랜지스터나, 메모리 셀(memory cell) 선택용의 트랜지스터는, 고내압 트랜지스터에 의해 구성되어 있다. 또한, 증폭 회로, 발신 회로, 전원 회로 등의 아날로그 회로도 고내압 트랜지스터에 의해 구성된다.
저내압 트랜지스터의 사이드월 스페이서(이하, 간단히 「사이드월」또는 「SW」라고 함)와, 고내압 트랜지스터의 사이드월(SW)을 동일한 공정에서 동시에 형성하면, 이하의 문제가 일어난다. 도 1에 나타낸 바와 같이, 저내압 트랜지스 터(LVTr)에서는, 고속 스위칭(switching) 동작을 실현하기 위해 미세화가 진행되고 있지만, 저내압 트랜지스터와 동일한 사이드월(SW) 폭으로 고내압 트랜지스터(HVTr)의 사이드월(110)을 형성하면, 고내압 트랜지스터(HVTr)에서, 저농도확산층인 소스·드레인 익스텐션(106)의 선단과, 고농도 확산층의 소스·드레인(108)의 선단 사이의 거리(d)가 짧아지게 된다. 그 결과, 드레인측의 접합 부근의 농도 프로파일(profile)이 가파르게 되어, 임펙트 이온화(impact ionization)의 발생 효율이 높아지고, 도 2에 나타낸 바와 같이, 드레인 측의 접합 내압이나 스냅백(snapback) 내압의 저하를 야기한다.
임펙트 이온화란, 고전계에 의해 고에너지 상태로 가속된 전자가, 가전자대(valence band)의 전자와 충돌해서 전자-정공쌍을 만듦으로써, 게이트 전류나 소스·드레인 전류가 급격하게 증대하는 현상이다. 도 2에서는, 기준이 되는 고내압 트랜지스터(HVTr)의 절연 파괴 전압을 10V 이상으로 했을 경우, 좁은 SW 폭에 기인하여, 스냅백이 일어나는 전압(소스-드레인간 절연 내압)(BVds)이 10V 미만으로 저하하게 된다. 도 1의 예에서는, 고내압 트랜지스터(HVTr)와, 저내압 트랜지스터(LVTr)의 사이드월(110)을, 예를 들면, 산화막(110a)과 질화막(110b)의 2층 구조로 하고 있지만, 단층 구조나 3층 구조이어도, 고전압 동작 측과 저전압 동작 측에서 동일한 구조로 사이드월을 형성하면, 동일한 문제가 생긴다.
이 문제를 해결하기 위해서, 도 3에 나타낸 바와 같이, 메모리 트랜지스터와, 고내압 트랜지스터(HVTr)의 사이드월을 동일한 구조로 하고, 또한 그들 사이드월 폭을, 저내압 트랜지스터(LVTr)의 사이드월 폭보다 넓게 하는 것이 제안되어 있 다(예를 들면, 특허문헌 1 참조).
이 문헌에서는, 실리콘 기판(201)의 소정 개소에 배치되는 3종류의 트랜지스터의 모든 폴리 게이트 전극(205, 215, 225) 상에, 제 1 산화막(210a), 제 1 질화막(210b), 제 2 산화막(220)을, 저온, 저압 CVD에 의해 순차적으로 성막한다. 성막 온도는, 각각 640℃, 700℃, 640℃이다. 그 후에, LVTr에서만, 제 2 산화막(220)을 웨트 에칭에 의해 제거한 후, 모든 트랜지스터의 SW막을 드라이 에칭에 의해 에치백(etch back)한다. 이에 따라, 메모리 트랜지스터와 HVTr은 제 1 사이드월(210)과 그 외측에 위치하는 제 2 사이드월(220)의 이중 구조가 되고, LVTr은 제 1 사이드월(210)만의 구조가 된다. 3종류의 SW막을 저온에서 성막함으로써, LVTr의 전기 특성 열화(Ids 열화)을 방지하고 있다.
또한, 도 3의 예에서는, 메모리 트랜지스터는, 터널(tunnel) 절연막(202)과, 플로팅 게이트(floating gate)(203)와 ONO막(204)과, 컨트롤 게이트(205)를 가지는 플로팅 게이트형 트랜지스터이고, HVTr와 LVTr은, 동일 기판(201) 상에 각각 게이트 절연막(212, 222)을 통해 게이트 전극(215, 225)을 가지는 전계 효과 트랜지스터이다.
특허문헌 1 : 일본국 특허 공개 제2004-349680호 공보
[발명이 해결하려고 하는 과제]
상기 문헌에서는, 미세화한 LVTr의 SW 폭을, 메모리 트랜지스터나 HVTr의 SW 폭보다 좁게함으로써, LVTr의 성능을 높이고 있다. 그러나, 게이트 전극(적층 게이트 전극을 포함)의 측벽과 접하는 제 1 사이드월(210)을, 3종류 모든 트랜지스터에서 일괄 형성할 때에, LVTr에 맞춰 저온 성막하기 때문에, 데이터 유지 특성을 확보하는 것이 곤란하다.
그래서, 본 발명은, 메모리 트랜지스터, 고내압 트랜지스터(HVTr), 저내압 트랜지스터(LVTr)를 동일 기판 상에 배치한 혼재형의 반도체 장치에서, HVTr의 드레인측의 접합 내성이나 스냅백 내성을 개선하는 동시에, LVTr의 전기 특성과 메모리 트랜지스터의 데이터 유지 특성의 쌍방을 만족하는 것을 과제로 한다.
[과제를 해결하기 위한 수단]
상기 과제를 해결하기 위해서, 본 발명의 제 1 측면에서는, 동일 기판 상에, 메모리 트랜지스터와, 고전압 동작 트랜지스터와, 저전압 동작 트랜지스터를 가지는 반도체 장치에 있어서,
상기 메모리 트랜지스터는, 제 1 게이트 측벽 절연막과, 당해 제 1 게이트 측벽 절연막의 외측에 위치하는 제 2 게이트 측벽 절연막을 가지고,
상기 고전압 동작 트랜지스터는, 상기 제 1 게이트 측벽 절연막과 동일한 조성의 제 3 게이트 측벽 절연막과, 당해 제 3 게이트 측벽 절연막의 외측에 위치하고 상기 제 2 게이트 측벽 절연막과 동일한 조성의 제 4 게이트 측벽 절연막을 가지고,
상기 저전압 동작 트랜지스터는 상기 제 2 및 제 4 게이트 측벽 절연막과 동일한 조성의 제 5 게이트 측벽 절연막을 가지고,
상기 저전압 동작 트랜지스터의 토탈(total) 측벽 스페이서의 폭은, 상기 고전압 동작 트랜지스터의 토탈 측벽 스페이서의 폭보다, 상기 제 3 게이트 측벽 절연막의 막 두께만큼 짧다.
양호한 구성예에서는, 제 1 및 제 3 게이트 측벽 절연막은 제 2, 제 4 및 제 5 게이트 측벽 절연막보다 치밀(緻密)하다.
본 발명의 제 2 측면에서는, 반도체 장치의 제조 방법은,
(a) 반도체 기판 상에 형성된 메모리 트랜지스터의 게이트 전극과 고전압 동작 트랜지스터의 게이트 전극의 측벽에, 동시에 제 1 측벽 절연막을 형성하고,
(b) 상기 메모리 트랜지스터와 고전압 동작 트랜지스터의 제 1 측벽 절연막 상과, 상기 반도체 기판 상에 형성된 저전압 동작 트랜지스터의 게이트 전극의 측벽에, 제 2 측벽 절연막을 동시에 형성하는 공정을 포함한다.
양호한 실시예에서는, 상기 제 1 측벽 절연막의 성막 온도는 상기 제 2 측벽 절연막의 성막 온도보다 높다.
예를 들면, 상기 제 1 측벽 절연막의 형성 공정은 900℃ 이상의 성막 공정을 포함한다. 또는, 상기 제 2 측벽 절연막의 형성 공정은 650℃ 이하의 성막 공정을 포함한다.
[발명의 효과]
혼재형 반도체 디바이스에서, 고전압 동작 트랜지스터의 드레인측의 접합 내성이나 스냅백 내성이 향상한다.
저내압 트랜지스터(LVTr)의 전기 특성을 높이는 동시에, 메모리 트랜지스터의 데이터 유지 특성을 확보할 수 있다.
도 1은 종래의 고내압 트랜지스터(HVTr)의 문제점을 설명하기 위한 도면.
도 2는 종래의 고내압 트랜지스터(HVTr)의 문제점을 나타내는 그래프.
도 3은 도 1 및 2의 문제를 해결하기 위한 공지의 방법을 설명하기 위한 도면.
도 4는 본 발명의 실시예에 따른 반도체 디바이스의 기본 구조를 설명하기 위한 도면.
도 5는 실시예에 따른 고내압 트랜지스터(HVTr)의 구성예를 나타내는 도면.
도 6A는 본 발명의 일 실시예의 반도체 장치의 제조 공정도.
도 6B는 본 발명의 일 실시예의 반도체 장치의 제조 공정도.
도 6C는 본 발명의 일 실시예의 반도체 장치의 제조 공정도.
도 6D는 본 발명의 일 실시예의 반도체 장치의 제조 공정도.
도 6E는 본 발명의 일 실시예의 반도체 장치의 제조 공정도.
도 6F는 본 발명의 일 실시예의 반도체 장치의 제조 공정도.
도 6G는 본 발명의 일 실시예의 반도체 장치의 제조 공정도.
도 6H는 본 발명의 일 실시예의 반도체 장치의 제조 공정도.
도 6I는 본 발명의 일 실시예의 반도체 장치의 제조 공정도.
도 6J는 본 발명의 일 실시예의 반도체 장치의 제조 공정도.
도 6K는 본 발명의 일 실시예의 반도체 장치의 제조 공정도.
도 6L은 본 발명의 일 실시예의 반도체 장치의 제조 공정도.
도 6M은 본 발명의 일 실시예의 반도체 장치의 제조 공정도.
도 6N은 본 발명의 일 실시예의 반도체 장치의 제조 공정도.
도 6O는 본 발명의 일 실시예의 반도체 장치의 제조 공정도.
도 6P는 본 발명의 일 실시예의 반도체 장치의 제조 공정도.
도 6Q는 본 발명의 일 실시예의 반도체 장치의 제조 공정도.
도 7은 실시예의 반도체 장치의 효과를 나타내는 그래프.
도 8A는 본 발명의 다른 실시예의 반도체 장치의 제조 공정도.
도 8B는 본 발명의 다른 실시예의 반도체 장치의 제조 공정도.
도 8C는 본 발명의 다른 실시예의 반도체 장치의 제조 공정도.
도 8D는 본 발명의 다른 실시예의 반도체 장치의 제조 공정도.
* 도면의 주요 부분에 대한 부호의 설명 *
1 : 실리콘 기판(반도체 기판) 2 : 터널 절연막
3 : 플로팅 게이트 전극 4 : ONO막(층간 용량막)
5 : 컨트롤 게이트 전극
10M : 플래시 메모리 제 1 사이드월(제 1 게이트 측벽 절연막)
10H : HVTr 제 1 사이드월(제 3 게이트 측벽 절연막)
10a, 10a', 10a" : 산화막(열산화막) 10b : 질화막(열질화막)
12 : HVTr 게이트 절연막 15 : HVTr 게이트 전극
20M : 플래시 메모리 제 2 사이드월(제 2 게이트 측벽 절연막)
20H : HVTr 제 2 사이드월(제 4 게이트 측벽 절연막)
20L : LVTr 제 2 사이드월(제 5 게이트 측벽 절연막)
20a : 산화막(TEOS) 20b : 질화막(저온 열질화막)
22 : LVTr 게이트 절연막 25 : LVTr 게이트 전극
33 : HVTr 소스·드레인 익스텐션
34 : HVTr 소스·드레인 불순물 확산층
37 : LVTr 소스·드레인 익스텐션
38 : LVTr 소스·드레인 불순물 확산층 40 : 반도체 장치
45 : 플래시 게이트(적층 게이트 전극)
Flash : 플래시 메모리 트랜지스터(불휘발 메모리 트랜지스터)
HVTr : 고내압(고전압 동작) 트랜지스터
LVTr : 저내압(저전압 동작) 트랜지스터
이하, 도면을 참조하여, 본 발명의 양호한 실시예에 관하여 설명한다. 도 4는, 본 발명의 일 실시예의 반도체 장치(40)의 구성예를 나타내는 개략적인 단면도이다. 반도체 장치(40)는, 동일한 실리콘 기판(1) 상에, 메모리 트랜지스터와, 고내압(고전압 동작) 트랜지스터(HVTr)와, 저내압(저전압 동작) 트랜지스터(LVTr)를 가진다.
메모리 트랜지스터는, 예를 들면 불휘발성 플래시 메모리에서 사용할 수 있는 트랜지스터(Flash)이며, 실리콘 기판(1) 상에 터널 절연막(2)을 통해, 플로팅 게이트(floating gate)(3), ONO막(층간 용량막)(4), 컨트롤 게이트(5)를 순차적으 로 배치한 적층 게이트 전극(플래시 게이트)(45)을 가진다. 이 적층 게이트 전극(45)의 측벽에, 제 1 사이드월(게이트 측벽 절연막)(10M)과, 그 외측에 배치되는 제 2 사이드월(게이트 측벽 절연막)(20M)을 가진다. 제 1 사이드월(10M)은, 제 2 사이드월(20M)보다 치밀(緻密)한 막 구조를 가진다. 제 1 사이드월(10M)은, 예를 들면 열산화막(10a')과 CVD 질화막(10b)으로 구성되고, 제 2 사이드월(20M)은, 예를 들면 CVD-TEOS막(20a)과 저온 CVD-질화막(20b)으로 구성된다. 제 1 사이드월(10M)과 제 2 사이드월(20M)에 의해, 플래시 게이트(45)의 사이드월 스페이서를 구성한다.
고내압 트랜지스터(HVTr)는, 메모리 트랜지스터(Flash)의 사이드월 구조와 동일한 사이드월 구조를 가진다. 실리콘 기판(1) 상에 게이트 절연막(12)을 통해 위치하는 게이트 전극(15)의 측벽에, 치밀한 제 1 사이드월(10H)과, 그 외측의 제 2 사이드월(20H)을 가진다. 제 1 사이드월(10H)은 열산화막(10a'')과 CVD-질화막(10b)으로 구성되고, 제 2 사이드월(20H)은 CVD-TEOS막(20a)과 저온 CVD-질화막(20b)으로 구성된다. 제 1 사이드월(10H)과 제 2 사이드월(20H)에 의해, HVTr의 게이트 측벽 스페이서를 구성한다.
저내압 트랜지스터(LVTr)는, 메모리 트랜지스터(Flash)와 HVTr의 제 2 사이드월과 동일한 막 두께, 동일한 조성의 사이드월(20L)을, 게이트 전극(25)의 측벽에 가진다. 이 예에서는, LVTr의 게이트 측벽 스페이서는, 제 2 사이드월(20L)만으로 구성되고, 그 스페이서 폭은, HVTr의 게이트 측벽 스페이서의 폭보다, 제 1 사이드월(10H)의 막 두께만큼 좁다.
이러한 반도체 장치(40)는, 상세한 것은 후술하지만, 우선 메모리 트랜지스터의 적층 게이트 전극(45)과, HVTr의 게이트 전극(15)을 형성한 후에, 열산화막(10a)과 CVD-질화막(10b)을, 고온(예를 들면, 각각 880℃~1000℃와, 780℃~900℃)에서 성막하여, 치밀한 절연막을 형성한다. 그리고, 드라이 에칭에 의해 에치백(etch back)함으로써, 메모리의 데이터 유지 특성과 기계적 강도가 뛰어난 인너(inner) SW(제 1 사이드월)(10M, 10H)를 동시에 형성한다. 그 후에, LVTr의 게이트 전극(25)을 형성하고나서, 3종류의 트랜지스터의 전부에 CVD-TEOS막(20a)과 저온 CVD-질화막(20b)을, 각각 600℃~670℃와, 630℃~700℃에서 성막하고 에치백하여, 제 2 사이드월(20M, 20H, 20L)을 동시에 형성한다. 이에 따라, 미세화된 LVTr의 전기 특성을 유지하는 동시에, 메모리 트랜지스터와 HVTr에서 충분한 사이드월 폭을 확보한다.
도 5는, 도 4의 반도체 장치의 HVTr과 LVTr의 구성을 나타내는 도면이다. 고내압 트랜지스터(HVTr)는, 내측의 제 1 사이드월(10H)의 폭(플래시(Flash) SW 폭)과, 그 외측의 제 2 사이드월(20H)의 폭(로직(Logic) SW 폭)의 합계인 넓은 스페이서 폭(SW 폭)을 가진다. 실리콘 기판(1) 내의 웰(31)에 형성되는 소스·드레인 불순물 확산층(34)의 선단 위치는, 소스·드레인 익스텐션(33)의 선단에 대해 거리 d만큼 채널 바로 아래로부터 떨어져 위치하고, 소스·드레인 익스텐션(33)의 불순물 농도가, 가로 방향으로 완만한 경사를 가지게 된다. 이에 따라, 임펙트 이온화의 발생을 저감하고, 드레인측의 접합 내압이나 스냅백 내압을 개선할 수 있다.
한편, 저내압 트랜지스터(LVTr)는, 미세화의 요청에 따라, 제 2 사이드월(20L)의 폭에 대응하는 좁은 스페이서 폭(SW 폭)을 가진다. 웰(32)에 형성되는 소스·드레인 익스텐션(37)에 대한 소스·드레인 불순물 확산층(38)의 농도 프로파일은, 이 제 2 사이드월(20M)의 SW 폭에 의해 결정되고, 미세화 구조에 따른 동작을 한다.
도 6A로부터 도 6Q는, 도 4의 반도체 장치의 제조 공정도이다. 우선, 도 6A에 나타낸 바와 같이, 소자 분리 영역(도시 생략) 및 소정의 도전형의 웰 영역(도시 생략)이 형성된 실리콘 기판(1)의 전체 면에 레지스트(41)를 도포하고, HVTr 영역만을 개구하여, HVTr용의 채널 이온(channel ion)을 주입한다. 주입 조건은, 예를 들면 NMOS인 경우에는, 붕소(B)를 200keV, 2E13cm-2로 주입한다. PMOS인 경우에는, 인(P)을 400keV, 8E12cm-2로 주입한다.
이어서, 도 6B에 나타낸 바와 같이, 레지스트(41)를 제거하고, 새롭게 레지스트(42)를 도포하여, 플래시 영역만을 개구하고, 플래시용의 채널 이온으로서 붕소(B)를, 예를 들면 50keV, 7E13cm-2로 주입한다.
이어서, 도 6C에 나타낸 바와 같이, 레지스트(42)를 제거하고, 전체 면에 막 두께 10nm의 열산화막(SiO2막)(2)을 1100℃에서 성막한다. 이 열산화막은 플래시 메모리 트랜지스터의 터널 절연막(2)이 된다.
이어서, 도 6D에 나타낸 바와 같이, 열산화막(2) 상에 도프된 폴리 실리콘막을 두께 100nm로 성막한다. 성막 온도는, 예를 들면 540℃, 도프되는 이온은 인(P), 도프 농도는 5E19cm-3이다. 포토리소그래피법과 에칭에 의해, 폴리 실리콘 막과 열산화막(2)을 소정의 형상으로 패터닝하여, 플래시 메모리 트랜지스터의 플로팅 게이트(3)를 형성한다.
이어서, 도 6E에 나타낸 바와 같이, ONO막(4)을 전체 면에 형성한다. ONO막(4)은, 예를 들면, 막 두께 6nm의 실리콘 산화막(SiO2)(41)을 CVD법에 의해 형성하고, 그 위에, 막 두께 8nm의 실리콘 질화막(SiN)(42)을 CVD법에 의해 형성하고, 그 위에 실리콘 산화막(SiO2)(43)을 250nm의 두께로 형성한다.
이어서, 도 6F에 나타낸 바와 같이, 전체 면에 레지스트(46)를 형성하고, LVTr 영역만을 개구하여, ONO막(4)을 넘어 LVTr용의 채널 이온을 주입한다. 주입 조건은, 예를 들면 NMOS인 경우에는, 붕소(B)를 10keV, 4E13cm-2로 주입한다. PMOS인 경우에는, 비소(As)를 100keV, 2E13cm-2로 주입한다.
이어서, 도 6G에 나타낸 바와 같이, 플래시 영역만을 마스크(48)로 덮고, HVTr 영역과 LVTr 영역의 ONO막(4)을 드라이 에칭에 의해 제거한다.
이어서, 도 6H에 나타낸 바와 같이, HVTr과 LVTr의 각각에, 웨트 산화에 의해, 게이트 산화막(12, 22)을 형성한다. HVTr 영역에는, 900℃의 산화 온도에서 막 두께 16nm의 게이트 산화막(12)을 형성하고, LVTr 영역에는 900℃의 산화 온도에서 막 두께 2nm의 게이트 산화막(22)을 형성한다.
이어서, 도 6I에 나타낸 바와 같이, 전체 면에 막 두께 110nm의 폴리 실리콘막(51)을 성막하고, HVTr 영역과 LVTr 영역을 마스크(52)로 덮고, 플래시 영역의 폴리 실리콘막과 ONO막(4)을 포토리소그래피법 및 에칭법에 의해 가공하여, 컨트롤 게이트(5), 층간 용량막으로서의 ONO막(4), 플로팅 게이트(3)를 포함하는 플래시 게이트(적층 게이트 전극)(45)를 형성한다.
이어서, 도 6J에 나타낸 바와 같이, 플래시 게이트(45)의 측벽에 이온 주입용의 스크린(screen) 산화막(49)을 형성한다. 스크린 산화막(플래시 게이트 측벽 산화막)(49)은, 예를 들면 900℃의 열산화에 의해 막 두께 5nm~11nm로 형성한다.
이어서, 도 6K에 나타낸 바와 같이, HVTr 영역과 LVTr 영역을 마스크(54)로 피복하고, 플래시 영역에, 소스·드레인 익스텐션용의 이온 주입을 행한다. 이온 주입은, 예를 들면 40keV의 주입 에너지, 2E14cm-2의 도즈량으로 행한다.
이어서, 도 6L에 나타낸 바와 같이, HVTr 영역의 폴리 실리콘막(51)을 가공해서 HVTr 게이트 전극(15)을 형성하고, 그 후에 HVTr 영역만을 개구하는 마스크(55)를 형성하여, HVTr의 소스·드레인 익스텐션용의 이온 주입을 행한다. 주입 조건은, NMOS인 경우에는, 인(P)을 50keV, 4E13cm-2로 주입한다. PMOS인 경우에는, 불화붕소(BF2)를 50keV, 4E13cm-2로 주입한다.
이어서, 도 6M에 나타낸 바와 같이, 플래시 게이트(45)와 HVTr 게이트 전극(15)의 측벽에 각각 제 1 사이드월(10M, 10H)을 형성한다. 구체적으로는, 마스크(55)를 제거하고, 900℃의 열산화에 의해, 플래시 게이트(45)와 HVTr 게이트 전극(15)의 측벽에 막 두께 10nm의 실리콘 산화막을 형성한다. 여기에서, 플래시 게이트(45)의 측벽에는, 이미 측벽 산화막(49)이 형성되어 있기 때문에, 이 열산화의 공정 후에 플래시 게이트(45)의 측벽에 형성되어 있는 실리콘 산화막(10a')은, HVTr 게이트 전극(15)의 측벽에 형성되는 실리콘 산화막(10a'')보다 두껍게 형성된다. 계속해서, 800℃에서 막 두께 73nm의 CVD-질화(SiN)막(10b)을 전체 면에 성막 하고, 에치백함으로써, 플래시 게이트(45)와 HVTr 게이트 전극(15)의 측벽에, 치밀한 제 1 사이드월(10M, 10H)을 형성한다. 고온 성막된 제 1 사이드월막(10M, 10H)은, 플래시 메모리의 리텐션(retention)에 효과적이다.
이어서, 도 6N에 나타낸 바와 같이, LVTr 영역만을 개구하는 마스크(56)를 형성하고, 폴리 실리콘막(51)을 가공하여, LVTr의 게이트 전극(25)을 형성한다.
이어서, 도 6O에 나타낸 바와 같이, 게이트 전극(25)을 마스크로 해서, LVTr의 소스·드레인 익스텐션용의 이온 주입을 행한다. 주입 조건은, NMOS에서는, 비소(As)를 4keV, 1E15cm-2로 주입한다. PMOS에서는, 붕소(B)를 0.4keV, 8E14cm-2로 주입한다.
이어서, 도 6P에 나타낸 바와 같이, 마스크(56)를 제거하고, 메모리 트랜지스터, HVTr, LVTr에, 동시에 제 2 사이드월(20M, 20H, 20L)을 형성한다. 이것들을 일괄해서 「제 2 사이드월(20)」이라 한다. 제 2 사이드월(20)은, 예를 들면 막 두께 30nm의 CVD-TEOS막(20a)을 650℃의 성막 온도에서 형성하고, 계속해서, 막 두께 60nm의 저온 CVD-질화막(20b)을 680℃에서 형성한다. 이 예에서는, 제 2 사이드월(20)의 토탈 막 두께는 90nm이다.
이 상태에서, 플래시 메모리 트랜지스터와 HVTr에는, 고온 성막된 치밀한 제 1 사이드월(10M, 10H)의 외측에, 저온 성막된 제 2 사이드월(20M, 20H)이 각각 위치하여, 소스·드레인 익스텐션 영역의 농도 프로파일을 적정하게 유지 가능한 만큼의 사이드월 폭을 확보할 수 있다. 한편, LVTr에서는, 제 2 사이드월(20L)을 저온 성막함으로써, 전(前) 공정에서 주입된 소스·드레인 익스텐션용의 불순물의 확 산을 억제할 수 있다.
마지막으로, 도 6Q에 나타낸 바와 같이, 플래시 메모리 트랜지스터, HVTr 및 LVTr에 소스·드레인의 이온 주입을 행한다. NMOS이면, 인(P)을 7keV, 9E15cm-2로 주입하고, PMOS이면, 붕소(B)를 5keV, 5E15cm-2로 주입한다. 이 이온 주입에 의해, 도 4와 같이, 3종류의 트랜지스터의 각각에 적절한 구성, 사이즈의 사이드월 구조를 형성할 수 있다.
도 7은, 실시예의 반도체 장치에서의 고내압 트랜지스터(HVTr)의 스냅백 개선 효과를 나타내는 그래프이다. 가로축은 게이트 전압 Vg(V), 세로축은 소스-드레인 사이의 절연 내압 BV(V), 마름모형으로 도시되는 것이 도 1의 종래의 좁은 SW 폭의 HVTr의 특성, 사각으로 도시되는 것이 도 4 및 5의 실시예의 사이드월 구조를 가지는 HVTr의 특성이다. 인가되는 게이트 전압이 2V인 때에, 절연 내압은 2.5V 이상 개선되고, 인가되는 게이트 전압이 4V 이상에서는, 절연 내압은 3V 이상 개선된다.
또한, 실시예의 사이드월 구조에서는, 내측의 제 1 사이드월(10)이 고온 성막의 치밀한 막이기 때문에, 메모리 트랜지스터의 리텐션 개선 효과도 있다.
도 8A로부터 도 8D는, 본 발명의 실시예의 변형예를 나타내는 제조 공정도이다. 도 8A는, 도 6I에 계속되는 공정이며, 도 6A로부터 도 6I까지는, 상술한 실시예와 동일하다. 변형예에서는, 플래시 메모리의 소스·드레인 익스텐션 이온 주입 전에, HVTr의 소스·드레인 익스텐션 이온 주입을 행한다.
즉, 플래시 게이트(45)의 가공 후에 마스크(52)를 제거하고, 도 8A에서, 새 롭게 HVTr 영역만을 개구하는 마스크(72)를 형성하고, 폴리 실리콘막(51)을 에칭 가공하여, HVTr의 게이트 전극(15)을 형성한다.
이어서, 도 8B에서, 게이트 전극(15)을 마스크로 해서, HVTr의 소스·드레인 익스텐션용의 이온 주입을 행한다. NMOS이면, 인(P)을 50keV, 4E13cm-2로 주입하고, PMOS이면, 불화붕소(BF2)를 50keV, 4E13cm-2로 주입한다.
이어서, 도 8C에서, 마스크(72)를 제거하고, 900℃의 성막 온도에서, 플래시 게이트(45)와 HVTr의 게이트 전극(15)의 측벽에 막 두께 11nm의 산화막(49)을 형성한다. 이 변형예에서는, 플래시 게이트(45)와 HVTr의 게이트 전극(15)의 측벽에 동시에 열산화막(49)을 형성하므로, 최종적인 제 1 사이드월의 막 두께는, 플래시 메모리와 HVTr에서 동일해진다.
이어서, 도 8D에서, 플래시 영역만을 개구하는 마스크(74)를 형성하고, 플래시 메모리 트랜지스터의 소스·드레인 익스텐션용에 이온 주입을 행한다. 주입 조건은, 예를 들면 비소(As)를 40keV, 2E14cm-2로 주입한다. 그 후는, 마스크(74)를 제거하고, 도 6M의 공정에 되돌아와서, 메모리 트랜지스터와 HVTr에 제 1 사이드월(10M, 10H)을 동시에 형성한다. 즉, 열산화막(49) 상에 900℃에서 약 10nm의 열산화막을 형성하여 실리콘 산화막(10a)으로 한 후, 800℃에서 막 두께 73nm의 CVD-질화막(10b)을 성막하고, 에치백에 의해, 플래시 게이트(45)와 HVTr의 게이트 전극(15)의 측벽에 제 1 사이드월(10M, 10H)을 형성한다. 도 6M과 다른 점은, 제 1 사이드월(10M, 10H)의 내측의 열산화막(10a)의 막 두께가 플래시 메모리와 HVTr에서 동일하므로, 조성뿐만아니라 막 두께도 동일해지는 점이다. 이후의 공정은, 도 6N으로부터 도 6Q와 동일하다.
이 방법에 의해도, 플래시 게이트(45)와 HVTr 게이트 전극(15)에 인접해서 형성되는 제 1 사이드월(10M, 10H)은, 고온 성막에 의한 치밀한 막이며, 리텐션 특성과 강도를 확보할 수 있다. 또한, 플래시 메모리 트랜지스터와 HVTr에서, 제 1 사이드월(10M, 10H)의 외측에, 제 2 사이드월(20M, 20H)을 각각 배치함으로써, 사이드월 전체의 폭을 제어하여, HVTr에서의 소스·드레인 익스텐션의 농도 프로파일을 적정하게 제어할 수 있다. 그 결과, HVTr에서의 스냅백 내압을 개선할 수 있다.
이상, 본 발명을 특정한 실시예에 의거하여 설명했지만, 본 발명은 그들 예에 한정되지 않고, 당업자에 의해 자명한 변형, 대체, 변경을 포함하는 것으로 한다. 예를 들면, 제 1 사이드월(10M, 10H)의 사이드월 폭은, 75nm~85nm의 범위에서 적절하게 설정할 수 있다. 제 2 사이드월(20M, 20H, 20L)의 사이드월 폭은, 85nm~95nm의 범위에서 적절하게 설정할 수 있다. 어느 쪽의 경우도 HVTr과 LVTr의 토탈 사이드월 폭(스페이서 폭)은, 제 1 사이드월(10H)의 폭만큼 상이하다.

Claims (13)

  1. 동일 기판 상에, 메모리 트랜지스터와, 고전압 동작 트랜지스터와, 저전압 동작 트랜지스터를 가지는 반도체 장치에 있어서,
    상기 메모리 트랜지스터는, 제 1 게이트 측벽 절연막과, 당해 제 1 게이트 측벽 절연막의 외측에 위치하는 제 2 게이트 측벽 절연막을 가지고,
    상기 고전압 동작 트랜지스터는, 상기 제 1 게이트 측벽 절연막과 동일한 조성의 제 3 게이트 측벽 절연막과, 당해 제 3 게이트 측벽 절연막의 외측에 위치하고 상기 제 2 게이트 측벽 절연막과 동일한 조성의 제 4 게이트 측벽 절연막을 가지고,
    상기 저전압 동작 트랜지스터는 상기 제 2 및 제 4 게이트 측벽 절연막과 동일한 조성의 제 5 게이트 측벽 절연막을 가지고,
    상기 저전압 동작 트랜지스터의 토탈(total) 측벽 스페이서의 폭은, 상기 고전압 동작 트랜지스터의 토탈 측벽 스페이서의 폭보다, 상기 제 3 게이트 측벽 절연막의 막 두께만큼 좁고,
    상기 제 4 및 제 5 게이트 측벽 절연막은, 상호 동일한 막 두께로 형성되는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 1 및 제 3 게이트 측벽 절연막은 상기 제 2, 제 4 및 제 5 게이트 측벽 절연막보다 치밀한 것을 특징으로 하는 반도체 장치.
  3. 반도체 기판 상에 형성된 메모리 트랜지스터의 게이트 전극의 측벽에 제 1 게이트 측벽 절연막을 형성함과 동시에, 상기 반도체 기판 상에 형성된 고전압 동작 트랜지스터의 게이트 전극의 측벽에, 제 3 게이트 측벽 절연막을 형성하는 공정과,
    상기 메모리 트랜지스터의 게이트 전극의 측벽에 형성된 상기 제 1 게이트 측벽 절연막 상에 제 2 게이트 측벽 절연막을 형성함과 동시에, 상기 고전압 동작 트랜지스터의 게이트 전극의 측벽에 형성된 상기 제 3 게이트 측벽 절연막 상에 제 4 게이트 측벽 절연막을, 상기 반도체 기판 상에 형성된 저전압 동작 트랜지스터의 게이트 전극의 측벽에 제 5 게이트 측벽 절연막을, 각각 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제 3 항에 있어서,
    상기 제 1 및 제 3 게이트 측벽 절연막의 성막 온도는, 상기 제 2 및 제 4 게이트 측벽 절연막의 성막 온도보다 높은 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제 3 항 또는 제 4 항에 있어서,
    상기 제 1 및 제 3 게이트 측벽 절연막의 형성 공정은, 열산화막을 900℃ 이상의 온도에서 성막하고, 상기 열산화막을 에치백(etch back)하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제 3 항 또는 제 4 항에 있어서,
    상기 제 2 및 제 4 게이트 측벽 절연막의 형성 공정은, TEOS막을 650℃ 이하의 온도에서 성막하고, 상기 TEOS막을 에치백하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제 3 항 또는 제 4 항에 있어서,
    상기 제 1 및 제 3 게이트 측벽 절연막의 형성 공정은 각각 열산화막과 열질화막을 순차적으로 성막하는 공정을 동일하게 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제 3 항 또는 제 4 항에 있어서,
    상기 제 2 및 제 4 게이트 측벽 절연막의 형성 공정은 각각 TEOS막과 저온 열질화막을 순차적으로 성막하는 공정을 동일하게 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
KR1020097024631A 2007-07-31 2007-07-31 반도체 장치 및 그 제조 방법 KR101191818B1 (ko)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2007/064998 WO2009016739A1 (ja) 2007-07-31 2007-07-31 半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
KR20100008784A KR20100008784A (ko) 2010-01-26
KR101191818B1 true KR101191818B1 (ko) 2012-10-16

Family

ID=40303984

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020097024631A KR101191818B1 (ko) 2007-07-31 2007-07-31 반도체 장치 및 그 제조 방법

Country Status (4)

Country Link
US (1) US8907430B2 (ko)
JP (1) JP5278320B2 (ko)
KR (1) KR101191818B1 (ko)
WO (1) WO2009016739A1 (ko)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9153960B2 (en) 2004-01-15 2015-10-06 Comarco Wireless Technologies, Inc. Power supply equipment utilizing interchangeable tips to provide power and a data signal to electronic devices
US8767482B2 (en) * 2011-08-18 2014-07-01 Micron Technology, Inc. Apparatuses, devices and methods for sensing a snapback event in a circuit
CN103187368B (zh) * 2011-12-31 2015-06-03 中芯国际集成电路制造(上海)有限公司 嵌入式闪存中晶体管的形成方法
US20140210012A1 (en) 2013-01-31 2014-07-31 Spansion Llc Manufacturing of FET Devices Having Lightly Doped Drain and Source Regions
KR102008738B1 (ko) * 2013-03-15 2019-08-08 삼성전자주식회사 반도체 장치 및 그 제조 방법
CN106129009A (zh) * 2016-08-30 2016-11-16 上海华力微电子有限公司 利用侧墙结构提高存储区可靠性的方法以及闪存存储器
JP6790808B2 (ja) 2016-12-26 2020-11-25 株式会社デンソー 半導体装置およびその製造方法
US10242996B2 (en) * 2017-07-19 2019-03-26 Cypress Semiconductor Corporation Method of forming high-voltage transistor with thin gate poly
TWI685085B (zh) * 2019-02-26 2020-02-11 華邦電子股份有限公司 記憶元件及其製造方法
TWI704648B (zh) * 2019-11-20 2020-09-11 華邦電子股份有限公司 記憶體裝置的製造方法
CN113097138B (zh) * 2021-03-27 2023-04-18 长江存储科技有限责任公司 半导体器件及其制造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001093984A (ja) * 1999-09-20 2001-04-06 Matsushita Electronics Industry Corp 半導体装置およびその製造方法
WO2005041307A1 (ja) * 2003-10-23 2005-05-06 Fujitsu Limited 半導体装置と半導体装置の製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6555865B2 (en) * 2001-07-10 2003-04-29 Samsung Electronics Co. Ltd. Nonvolatile semiconductor memory device with a multi-layer sidewall spacer structure and method for manufacturing the same
JP2003124338A (ja) * 2001-10-09 2003-04-25 Sharp Corp 半導体装置及びその製造方法
JP4477886B2 (ja) * 2003-04-28 2010-06-09 株式会社ルネサステクノロジ 半導体装置の製造方法
TWI228834B (en) * 2003-05-14 2005-03-01 Macronix Int Co Ltd Method of forming a non-volatile memory device
KR20060029376A (ko) * 2004-10-01 2006-04-06 주식회사 하이닉스반도체 비휘발성 메모리소자의 제조방법
JP4558557B2 (ja) * 2005-03-31 2010-10-06 富士通セミコンダクター株式会社 不揮発性半導体記憶装置
US7544575B2 (en) * 2006-01-19 2009-06-09 Freescale Semiconductor, Inc. Dual metal silicide scheme using a dual spacer process
US20080028521A1 (en) * 2006-07-17 2008-02-07 Sunil Mehta Formation of high voltage transistor with high breakdown voltage

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001093984A (ja) * 1999-09-20 2001-04-06 Matsushita Electronics Industry Corp 半導体装置およびその製造方法
WO2005041307A1 (ja) * 2003-10-23 2005-05-06 Fujitsu Limited 半導体装置と半導体装置の製造方法

Also Published As

Publication number Publication date
KR20100008784A (ko) 2010-01-26
WO2009016739A1 (ja) 2009-02-05
JP5278320B2 (ja) 2013-09-04
US20100308420A1 (en) 2010-12-09
JPWO2009016739A1 (ja) 2010-10-07
US8907430B2 (en) 2014-12-09

Similar Documents

Publication Publication Date Title
KR101191818B1 (ko) 반도체 장치 및 그 제조 방법
JP4850174B2 (ja) 半導体装置及びその製造方法
US7390718B2 (en) SONOS embedded memory with CVD dielectric
KR100976892B1 (ko) 반도체 장치 및 그의 제조 방법
JP5550286B2 (ja) 半導体装置の製造方法
KR101674398B1 (ko) 반도체 소자 및 그 제조 방법
US20080090350A1 (en) Strained semiconductor device and method of making same
US20160126327A1 (en) Method of making a split gate memory cell
US6448137B1 (en) Method of forming an NROM embedded with mixed-signal circuits
US6368907B1 (en) Method of fabricating semiconductor device
US9418864B2 (en) Method of forming a non volatile memory device using wet etching
WO2010143332A1 (ja) 半導体装置及びその製造方法
US20080093666A1 (en) Semiconductor Device and Manufacturing Method Thereof
US8785267B2 (en) Methods of manufacturing semiconductor devices including transistors
US8188531B2 (en) Dual gate of semiconductor device capable of forming a layer doped in high concentration over a recessed portion of substrate for forming dual gate with recess channel structure and method for manufacturing the same
US6759299B2 (en) Method for manufacturing flash memory device
US20140175553A1 (en) Mos semiconductor device and method of manufacturing the same
US7429512B2 (en) Method for fabricating flash memory device
US9437598B2 (en) Semiconductor device manufacturing method and semiconductor device
KR100943133B1 (ko) 반도체 소자의 트랜지스터 및 그 형성 방법
KR101099562B1 (ko) 반도체 소자의 제조방법
KR930008525B1 (ko) 비대칭 디스포저블 측벽을 사용한 커패시터 셀 제조방법
KR100790264B1 (ko) 반도체 소자 및 반도체 소자의 제조방법
KR101145802B1 (ko) 낸드 플래시 메모리 소자의 메모리 셀 및 그 제조방법
CN113889479A (zh) 半导体结构及其制作方法

Legal Events

Date Code Title Description
A201 Request for examination
AMND Amendment
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
J201 Request for trial against refusal decision
E902 Notification of reason for refusal
B701 Decision to grant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20150918

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20160921

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20170919

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20180918

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20190917

Year of fee payment: 8