WO2005041307A1 - 半導体装置と半導体装置の製造方法 - Google Patents

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    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's

Definitions

  • the present invention relates to a semiconductor device and a method of manufacturing the semiconductor device, and more particularly to a highly integrated semiconductor device having a side wall spacer having a barrier property and a method of manufacturing the semiconductor device.
  • the silicon nitride film is a non-volatile insulating film that can function as an etching stopper that can be selectively used for etching with an interlayer insulating film formed of a silicon oxide film.
  • the device size has been reduced along with the high integration and miniaturization of MOS FETs.
  • the pn junction depth of the source / drain region also becomes smaller, and the resistance value tends to increase.
  • it is effective to form a silicide layer on the source / drain regions.
  • FIG. 7A to 7E are cross-sectional views showing main steps of a conventional method for manufacturing a semiconductor device.
  • an isolation trench is formed on the surface of the silicon substrate 11 by etching, and an insulator is buried to form a shallow trench isolation (STI) 12.
  • LOC Local oxidation
  • the surface of the active region defined by the element isolation region is thermally oxidized to form a gate oxide film 13.
  • a polycrystalline silicon film is deposited on the gate oxide film 13 by chemical vapor deposition (CVD), and a gate electrode 14 is formed by etching using a resist pattern.
  • the gate electrode 14 In the etching of the gate electrode 14, using a mixed gas consisting of HB r, and C 1 2 as the etching gas, performing reactive ion etching of the etching rate of silicon and silicon oxide film differ high selectivity. In this etching, since the etching rate of the silicon oxide film is extremely slow as compared with the etching rate of silicon, the gate oxide film 13 is etched when etching polysilicon. Etching can be stopped with only slight etching. The etching of the polycrystalline silicon film is completed with the gate oxide film 13 left on the surface of the active region. Therefore, the surface of the active region is hardly damaged by etching.
  • an n-type impurity is ion-implanted, for example, to form a source / drain drain tension region 15.
  • the extension region 15 is formed to have a shallow junction depth to prevent punch-through.
  • a silicon nitride film is deposited by CVD so as to cover the gate electrode 14, and an etch pack is performed to remove the silicon nitride film on the flat surface.
  • the sidewall spacer 16 of the silicon nitride film remains only on the side wall of the gate electrode 14.
  • the gate oxide film 13 exposed on both sides of the sidewall spacer is removed using a dilute hydrofluoric acid aqueous solution.
  • the silicon nitride side spacer 16 is not etched. At this time, not only the exposed gate oxide film 13 is etched, but also the gate oxide film 13 below the sidewall spacer 16 is etched from the side and recedes in the direction of the gate electrode. . Therefore, the sidewall spacer 16 has an overhang shape.
  • ion implantation of an n-type impurity is performed to form a source drain region 17 having a deep junction.
  • the basic structure of MOS FET is formed.
  • a silicidable metal such as Ti, Co, or the like is deposited on the substrate surface by sputtering. After performing a primary silicidation reaction to remove unreacted metal, a secondary silicidation reaction is performed to form a silicide layer 18 on the source / drain region and the gate electrode surface.
  • An interlayer insulating film 21 such as silicon oxide is deposited on the substrate surface by CVD so as to cover the gate electrode.
  • a contact hole penetrating through the interlayer insulating film 21 is formed, and the Ti layer.
  • a TiN layer or the like By forming a TiN layer or the like by sputtering and depositing a W layer by CVD, a metal layer is buried in the contact hole, and unnecessary portions are removed to form a conductive plug 22.
  • an undercut occurs in the lower portion of the silicon nitride sidewall spacer 16.
  • the metal enters the undercut portion and remains without being removed, it may cause a short circuit.
  • stress may be applied to the side wall spacer 16 due to volume expansion.
  • Japanese Patent Application Laid-Open No. 9-162396 teaches a method of forming a source / drain region.
  • a nitride film covering a side wall of a gate electrode and a gate insulating film is used as a sidewall spacer of a gate electrode.
  • Disclosed is a stacked side wall configuration of a side wall and an oxide film sidewall formed thereon. Since the oxide film sidewall is formed on the entire surface of the nitride film sidewall, it is considered that the undercut as described above does not occur. However, since the nitride film sidewall is in contact with the substrate surface, it is inevitable that the nitride film sidewall gives stress to the substrate. In addition, if the gate insulating film is also removed in the dry etching of the gate electrode pattern Jung, the substrate surface is exposed to the etching, which may cause damage. .
  • a flash memory device is a non-volatile semiconductor memory device that stores information in the form of electric charges in a floating gate electrode, and has a simple element configuration, so that it is suitable for forming a large-scale integrated circuit device. I have.
  • a flash memory device writing and erasing of information is performed by injection of a hot carrier into a floating gate electrode and extraction by a Fowler-Nordheim type tunneling effect.
  • a high voltage is required for the writing and erasing operations of such a flash memory device, and a booster circuit for boosting a power supply voltage is provided in a peripheral circuit.
  • the transistor of the booster circuit needs to operate at a high voltage.
  • the transistors that make up the high-speed logic circuit need to operate at low voltage and high speed.
  • the gate insulating film For high-speed operation, it is desirable to make the gate insulating film thin even if a leak current occurs. or, A circuit that operates with low power consumption may be required. To reduce leakage current, it is desirable to increase the thickness of the gut insulating film to some extent to reduce power consumption. In order to satisfy such requirements, it is desired to form a plurality of types of transistors operating on a plurality of power supply voltages and having different thicknesses of the gate insulating film on the same semiconductor substrate.
  • the retention characteristics of flash memory cells depend on the charge holding performance of the floating gate electrode. In order to improve the retention characteristics, it is desirable to surround the floating gate electrode with a high quality insulating film.
  • the lower surface of a floating gate electrode made of silicon film is covered with a tunnel insulating layer, the upper surface is covered with an ONO film, and a thermal oxide film is also formed on the side wall. Further, it is desirable to form a high-quality silicon nitride film thereon.
  • the thermal oxide film is a barrier insulating film that prevents accumulated charges from leaking, and the silicon nitride film is a barrier insulating film that prevents SiH groups and moisture from entering from the outside.
  • Japanese Patent Application Laid-Open Publication No. 2003-23411 discloses a method for forming a flash memory cell, a low-voltage operation transistor, and a high-voltage operation transistor on the same semiconductor substrate. Sidewall spacers are simultaneously formed on the side walls of the stacked gate electrode of the flash memory cell and on the side walls of the gate electrodes of other transistors.
  • FIG. 8A to 8D schematically show an example of a method for manufacturing a semiconductor device in which a flash memory cell, a low-voltage operation transistor, and a high-voltage operation transistor are simultaneously formed.
  • the surface of the silicon substrate 11 on which the element isolation region has been formed is thermally oxidized to form a tunnel oxide film 25.
  • an amorphous silicon film 26 for forming a floating gate electrode is deposited.
  • a so-called ONO film 27 composed of an oxide film 27a, a nitride film 27b, and an oxide film 27c is formed.
  • the amorphous silicon film becomes a polycrystalline silicon film by a subsequent heat treatment.
  • the ONO film 27 and the silicon film 26 are patterned using a resist pattern to form a floating gate of the flash memory and an ONO film thereon. At this time, the ⁇ N ⁇ film and the silicon film in the low-voltage operation transistor region and the high-voltage operation transistor region are all removed.
  • the formed tunnel oxide film is removed with a diluted hydrofluoric acid aqueous solution.
  • a diluted hydrofluoric acid aqueous solution was removed dividing the resist pattern, the substrate surface to form a thick gate oxide film 1 3 a of high voltage transistor by thermally oxidizing.
  • a thin gate oxide film 13b for a low-voltage transistor is grown by thermal oxidation.
  • a thick gate oxide film and a thin gate oxide film are formed in the transistor region.
  • a polycrystalline silicon film 28 is deposited on the entire surface of the substrate and patterned using a resist mask to form a control gate electrode 28c and form gate electrodes 28a and 28b in the transistor region. I do.
  • a thermal oxide film 29 is formed. .
  • n-type regions 31, 32, and 33 are formed in the flash memory cell region, and an extension region 15 is formed in the transistor region.
  • a silicon nitride film is deposited on the entire surface of the substrate by low pressure (LP) CVD, and is etched and packed to form a sidewall spacer only on the side walls of the gate electrode and the stacked gate electrode. Leave.
  • LP low pressure
  • a source Z drain region 17 having a deep junction is formed by covering the flash memory cell region with a photoresist pattern PR and performing ion implantation on the transistor region.
  • the high-voltage transistor and the low-voltage transistor may be separated by a resist mask, and separate ion implantation may be performed on each region. .
  • an interlayer insulating film 21 such as silicon oxide is deposited on the substrate on which the gate electrode and the laminated gate electrode are formed, and a contact hole is opened. A conductive layer is buried in the contact hole, and unnecessary portions are removed.
  • a high-quality thermal oxide film is formed on the side wall of the stacked gate electrode, and it is desired that the high-temperature thermal oxide film be covered with a high-quality silicon nitride film 16 by LPCVD.
  • LPCVD In order to form a dense and high-quality silicon nitride film, it is desirable to perform LPCVD at a deposition temperature of, for example, 700 ° C. or more.
  • an extension region 15 having a shallow depth and a junction depth is formed before forming an insulating film having a barrier property such as a silicon nitride film by LP CVD. If the extension region is heat-treated at 700 ° C or higher, thermal diffusion of impurities may occur, and the desired shape may not be maintained.
  • a silicide layer on the silicon surface as shown in FIG. 7E.
  • Still another object of the present invention is to provide a method for manufacturing a semiconductor device suitable for manufacturing these semiconductor devices.
  • a semiconductor substrate a first gate oxide film formed on the semiconductor substrate; a first gate electrode formed on the first gate oxide film; First source // drain regions formed in the semiconductor substrate on both sides; and two or more stacked sidewall spacers formed on the side walls of the first gate electrode, wherein layers other than the outermost layer are provided.
  • the outermost layer is formed of an oxide film or an oxynitride film, and the lower surface thereof is in contact with the semiconductor substrate or the first gate oxide film, or a sidewall spacer layer other than the nitride film.
  • a semiconductor device having one laminated sidewall sensor is provided.
  • a step of forming a gate insulating film on a semiconductor substrate (b) a step of forming a conductive film on the gate insulating film; Etching to form a gate electrode and exposing the gate insulating film;
  • FIG. 1A—IE describes the manufacturing process of the semiconductor device according to the first embodiment of the present invention. It is sectional drawing of the semiconductor substrate shown schematically.
  • FIGS. 2A to 2E are cross-sectional views of a semiconductor substrate schematically showing manufacturing steps of a semiconductor device according to a second embodiment of the present invention.
  • FIGS. 3A to 3E are cross-sectional views of a semiconductor substrate schematically showing manufacturing steps of a semiconductor device according to a third embodiment of the present invention.
  • FIGS. 4A to 4E are cross-sectional views of a semiconductor substrate schematically showing manufacturing steps of a semiconductor device according to a fourth embodiment of the present invention.
  • FIGS. 5A to 5D are a plan view and an equivalent circuit diagram schematically illustrating the configuration of a flash memory cell.
  • FIGS. 6A to 6U are cross-sectional views of a semiconductor substrate schematically showing manufacturing steps of a semiconductor device in which a flash memory cell and another transistor are mixedly mounted according to a fifth embodiment of the present invention.
  • 7A to 7E are cross-sectional views of a semiconductor substrate schematically showing a manufacturing process of a semiconductor device according to a conventional technique.
  • 8A to 8D are cross-sectional views of a semiconductor substrate schematically showing a manufacturing process of a semiconductor device incorporating a conventional flash memory cell and another transistor.
  • 1A to 1E are cross-sectional views schematically showing a method for manufacturing a semiconductor device according to a first embodiment of the present invention.
  • an STI type element is formed by forming an element isolation groove on the surface of a p-type semiconductor substrate 11, embedding an insulating film, and removing unnecessary parts by chemical mechanical polishing (CMP).
  • An isolation region 12 is formed.
  • the surface of the active region defined by the element isolation region 12 is thermally oxidized at 800 ° C. to 110 ° C. to form a gate oxide film 13.
  • a polycrystalline silicon film is deposited on the surface of the semiconductor substrate so as to cover the gate oxide film 13.
  • the gate electrode 14 is patterned by etching the polycrystalline silicon film using the photoresist pattern as a mask.
  • the etching gas using a mixed gas consisting of HB r, and C 1 2 the divorced and the etching rate is largely different high selectivity between the silicon oxide film Riakute Perform eve ion etching (RIE).
  • RIE eve ion etching
  • the gate oxide film 13 is only slightly etched when polysilicon is etched, and the etching can be stopped. After that, the resist pattern is removed.
  • n-type impurities are ion-implanted shallowly to form an extension region 15 of the source Z drain.
  • a silicon nitride film is deposited so as to cover the gate electrode, and then an etch pack is performed to leave the silicon nitride film side spacer 16 only on the side wall of the gate electrode 14.
  • This etching is performed by reactive ion etching (RIE) using CHF 3 as a main etching gas so that the gate oxide film 13 is left. If damage to the substrate is not a problem, the gate oxide film 13 may be removed by etching.
  • RIE reactive ion etching
  • isotropic etching of silicon oxide is performed to remove the natural oxide film formed on the substrate surface.
  • the isotropic etching is an etching method with less damage, and can be performed by, for example, a dilute hydrofluoric acid aqueous solution or a dry etching by a down stream method.
  • the gate oxide film 13 below the side wall spacer 16 recedes because the etching also proceeds to the side. In this way, an undercut occurs below the side wall spacer 16.
  • a silicon oxide film 23 is deposited on the entire surface of the substrate using tetraethylorthosilicate (TEOS).
  • TEOS tetraethylorthosilicate
  • the silicon oxide film 23 buries the undercut and is deposited on the entire surface.
  • anisotropic etching is performed using RIE using CF 4 as a main etching gas.
  • the silicon oxide film on the flat portion is removed, and a silicon oxide film side wall spacer 23 covering the side surface of the silicon nitride film 16 and burying the undercut portion is formed.
  • the silicon oxide film on the surface of the semiconductor substrate 11 and the surface of the gate electrode 14 is removed using a diluted hydrofluoric acid aqueous solution to expose a clean surface. Since the side wall spacer is formed on the entire surface with a TEOS silicon oxide film, the etching rate is uniform and no undercut occurs. For this reason, unexpected Can be prevented.
  • a metal layer capable of being silicided for example, a Co or Ti layer is formed on the surface of the semiconductor substrate by sputtering, for example, to a thickness of about 30 nm.
  • the primary silicidation reaction is performed, for example, by rapid thermal annealing (RTA) at 550 ° C for 30 seconds to generate a primary silicidation reaction between Si and the metal.
  • RTA rapid thermal annealing
  • a secondary silicidation reaction is performed by, for example, RTA at 800 ° C. for 30 seconds to form a silicide layer 18.
  • the SAC process as shown in FIG. 7E can be performed. '
  • FIGS. 2A to 2E are cross-sectional views schematically showing a method for manufacturing a semiconductor device according to the second embodiment of the present invention.
  • FIGS. 1A and IB have the same configuration as FIGS. 1A and IB, and can be manufactured by the same process.
  • a sidewall spacer 23 of TEOS silicon oxide is formed so as to cover the silicon nitride spacer 16.
  • the etching rate of TEOS silicon oxide film is faster than that of thermal oxide film.
  • control etching is performed so that the gate oxide film 13 is left.
  • the surface of the substrate 11 and the surface of the gate electrode 14 are exposed using a diluted hydrofluoric acid aqueous solution for a silicidation reaction.
  • the TEOS silicon oxide film 23 has a higher etching rate than the thermally oxidized gut oxide film 13, so that when the gate oxide film 13 and the TEOS silicon oxide film 23 are simultaneously etched, the gate oxide film Even if the etching of 13 is delayed and an overhang is formed, no undercut is formed.
  • a silicide layer 18 is formed on the exposed silicon surface as in the first embodiment. .
  • the gate oxide film is exposed below the sidewall spacer, but the outermost layer of the sidewall spacer has an etching rate lower than that of the gate oxide film. Since it is formed of a fast silicon oxide film, no undercut occurs.
  • the silicon spacer includes a silicon nitride film and can be subjected to a SAC process. The silicon nitride film does not contact the substrate surface and prevents excessive strain.
  • 3A to 3E are sectional views schematically showing a method for manufacturing a semiconductor device according to a third embodiment of the present invention.
  • FIG. 3A has the same configuration as FIG. 1A, and can be created by the same process.
  • a silicon oxide film and a silicon nitride film formed from TEOS are continuously deposited so as to cover the gate electrode 14, and an etch pack is performed to cover the gate electrode 14 on the side wall.
  • a stacked sidewall spacer of the film 24 and the silicon nitride film 16 is formed.
  • a silicon oxide film formed by thermal oxidation may be used instead of the TEOS silicon oxide film.
  • an etching gas mainly composed of CHF 3 gas is used for etching the silicon nitride film
  • an etching gas mainly composed of CF 4 gas is used for etching the silicon oxide film.
  • control etching is performed for a limited time.
  • the gate oxide film or the natural oxide film on the silicon surface is removed with a diluted hydrofluoric acid aqueous solution so as to expose the active region surface. Since the silicon oxide film on the substrate surface is removed and the gate oxide film 13 and the silicon oxide film 24 of the sidewall spacer are also etched, the silicon nitride film sidewall spacer 16 has a lower portion. Under force occurs.
  • a silicon oxide film is deposited using TEOS and etched back to form a sidewall spacer 23.
  • the side spacer 23 fills the undercut portion under the sidewall spacer of the silicon nitride film to form an outer surface without undercut.
  • a silicide layer 18 is formed on the exposed silicon surface as in the above embodiment.
  • the side surface spacer is formed of three layers of a silicon oxide film, a silicon nitride film, and a silicon oxide film, and the outermost sidewall spacer 23 reaches the substrate surface.
  • Side spacers include a silicon nitride film and can be subjected to a SAC process. The silicon nitride film does not contact the substrate surface and prevents excessive strain.
  • 4A to 4E are cross-sectional views schematically showing a method for manufacturing a semiconductor device according to the fourth embodiment of the present invention.
  • FIG. 4A has the same configuration as FIG. 1A, and can be created by the same process.
  • a silicon oxide film 24 and a silicon nitride film 16 are deposited so as to cover the gate electrode 14 as in the third embodiment, and the silicon nitride film 16 is etched back. .
  • RIE reactive ion etching gas
  • CHF 3 a main etching gas
  • a silicon oxide film 23 is deposited on the entire surface of the substrate, and is etched to remove the silicon oxide films 23 and 24 on the flat portion.
  • a sidewall spacer having a laminated structure of three layers of a silicon oxide film 24, a silicon nitride film 16, and a silicon oxide film 23 is formed on the side wall of the gate electrode 14.
  • a first silicon oxide film 24 is formed in a bent shape on the upper surface of the gate oxide film 13 and on the side surface of the gate electrode 14, and a silicon nitride film 16 and a silicon oxide film 23 are formed thereon. The shape is such that a sidewall spacer formed of a laminate is formed.
  • ion implantation for forming the source Z drain region 17 is performed.
  • a diluted hydrofluoric acid aqueous solution is used to remove the gate oxide film and the natural oxide film that may be present on the silicon substrate surface, exposing a clean silicon surface. Although the side surface of the gate oxide film is exposed, since the etching rate is lower than that of the silicon oxide film 23, no undercut occurs.
  • a silicidation reaction similar to that of FIG. 1E is performed to form a silicide layer 18 on the silicon surface.
  • a low-resistance silicide layer is formed on the silicon surface without undercut to reduce the resistance of the electrode region.
  • the gate oxide film and the silicon oxide film thereon are exposed on the side wall of the sidewall, but the etching rate of the gate oxide film is lower than the etching rate of the silicon oxide film on the gate oxide film. To be suppressed, The occurrence of dark cut is prevented.
  • the side wall spacer includes a silicon nitride film which is an insulating film having a barrier property against etching of the interlayer insulating film, and can perform the SAC process. The silicon nitride film does not touch the surface of the substrate and prevents excessive strain.
  • FIG. 5A and 5B are a plan view and an equivalent circuit diagram showing the configuration of the NOR flash memory.
  • an element isolation region ISO is formed on a semiconductor substrate to define an active region AR.
  • a tunnel oxide film is formed on the active region AR, and an amorphous silicon film and an ON ⁇ film serving as a floating gate are deposited on the entire surface and patterned to conform to the shape of the active region AR.
  • an ONO film is deposited, a polycrystalline silicon film serving as a control gate is deposited, and patterned in a direction perpendicular to the floating gate, and the exposed lower ONO film and floating gate are also patterned. Performs ion implantation of the source and drain regions to create the basic structure of flash memory.
  • a source line SL is formed through the interlayer insulating film in a direction crossing the active region AR, and connected to the source region. Further, a bit line BL is formed in the direction along the active region via the interlayer insulating film, and is connected to the drain region.
  • each flash memory cell MC including the floating gate FG and control gate CG, is connected to a common bit line BL and connected to a separate source line, and can be read individually.
  • 5C and 5D are a plan view and an equivalent circuit diagram showing the configuration of a NAND flash memory.
  • an element isolation region ISO is formed so as to define an active region AR similar to that of FIG. 5A in the vertical direction in the figure.
  • Floating gates FG are formed in the direction along each active area AR, control gates CG are formed in the directions crossing each other, and the lower floating gates FG are also patterned.
  • a plurality of flash memory cells MC are connected in series, and are connected to a read circuit via a selection gate SG.
  • An on-voltage is applied to the selection gate SG, and the read target cell is turned on and off according to the accumulated charge.
  • An overvoltage is applied, and an on-voltage for forcibly turning on the flash memory cell MC is applied.
  • the storage state of the memory cell MC to be read is read through a plurality of transistor structures.
  • the flash memory cell will be described with reference to the cross-sectional view taken along the line XX ′ shown in FIG. 5A, but it is obvious that a NAND-type flash memory cell can be formed by the same process.
  • a tunnel oxide film 25 with a thickness of 8 nm—10 nm is formed on the surface of the active region of the semiconductor substrate 11 by thermal oxidation at 800 ° C. to 100 ° C.
  • a memory area for forming a flash memory cell is shown on the left side, a logic circuit area for forming a low-voltage operation transistor in the center, and a peripheral circuit area for forming a high-voltage transistor on the right side.
  • a plurality of transistors having different gate oxide thicknesses may be formed in the logic circuit region. Each region is defined by an element isolation region such as STI. It is not necessary to form a tunnel oxide film in the transistor region, but it is formed at the same time by thermal oxidation of the substrate surface.
  • doped amorphous silicon having a thickness of 80 nm—120 nm and a P concentration of about 5 E 19 (5 ⁇ 10 19 ) cm -3 is formed on the tunnel oxide film 25.
  • a film is deposited by CVD at about 500 ° C, and an ONO film 27 is formed thereon.
  • the doped amorphous silicon film is converted into a polycrystalline silicon film by a subsequent heat treatment.
  • the ONO film is formed by stacking a silicon oxide film 27a, a silicon nitride film 27b, and a silicon oxide film 27c.
  • a silicon oxide film 27a having a thickness of 5 nm to 10 nm is deposited on the amorphous silicon film 26 by a high-temperature CVD at a substrate temperature of 75 ° C. or more, for example, 800 ° C. .
  • a silicon nitride film 27b having a thickness of 5 nm to 10 nm is formed by, for example, low-pressure CVD at 700 ° C. or more.
  • the surface of the silicon nitride film 27 b is thermally oxidized at 950 ° C. to form a thermally oxidized silicon film 27 c having a thickness of 3 nm—10 nm.
  • the ONO film 27 thus formed has an excellent leakage current prevention function. Although a film formation temperature of 70 ° C. or higher is employed, no diffusion region is formed in the transistor region, and no problem occurs. As shown in FIG. 6D, the flash memory cell region is covered with a resist pattern PR1, and the ONO film 27, the silicon film 26, and the tunnel oxide film 25 in the low-voltage transistor region and the high-voltage transistor region are removed. These films on the element isolation region are also removed. The removal of the tunnel oxide film 25 is performed by wet etching using a dilute HF aqueous solution so as not to damage the substrate surface.
  • a thermal oxide film 13a with a thickness of 10 nm to 50 nm suitable for the gate oxide film of a high-voltage transistor is formed on the surface of the substrate 11 by thermal oxidation at 800 ° C 1 100 ° C .
  • a similar silicon oxide film is formed in the low-voltage operation transistor region. Since the flash memory cell region is covered with the ⁇ NO film 27, oxidation does not proceed.
  • a resist mask PR2 is formed to cover the flash memory cell region and the high-voltage operation transistor region, and the silicon oxide film 13a in the low-voltage transistor region is removed with a diluted hydrofluoric acid aqueous solution.
  • a 1-10nm thick gate oxide film 13b is formed on the surface of the low-voltage operation transistor region by thermal oxidation at 800 ° C_1100 ° C. In this way, a thin gate oxide film is formed in the low-voltage operation transistor region, and a thick gate oxide film is formed in the high-voltage operation transistor region.
  • the gate oxide film of the transistor may be formed of silicon oxynitride instead of silicon oxide.
  • a polycrystalline silicon film 28 is deposited on the substrate surface at a substrate temperature of 620 ° C. by CVD to a thickness of 80 nm to 250 nm. This polycrystalline silicon film 28 is then patterned to form a control gate electrode in a flash memory cell and a gate electrode in a transistor region.
  • a silicon nitride film 34 is formed with a thickness of 10 nm to 25 nm by plasma CVD at a substrate temperature of 400 ° C., for example.
  • plasma CVD it is also possible to form a thermal silicon nitride film or a silicon oxynitride film by plasma CVD.
  • the silicon nitride film only has to function as an etch stopper and as a mask at the time of thermal oxidation and ion implantation, and does not require much denseness and high quality.
  • the flash memory cells are stacked on the silicon nitride film 34.
  • a resist pattern PR3 having a gate structure pattern and covering the low-voltage operation transistor region and the high-voltage operation transistor region is formed.
  • the plasma silicon nitride film 34, the polycrystalline silicon film 28, the ON film 27, and the silicon film 26 are etched.
  • a floating gate electrode 26 of a silicon film, a ⁇ NO film 27 thereon, a control gate electrode 28c, and a plasma silicon nitride film 34 are patterned. Thereafter, the resist pattern PR3 is removed.
  • a protective oxide film 35 having a thickness of 1 nm to 5 nm is formed on the side surface of the silicon film of the flash memory cell by thermal oxidation at 800 ° C. to 900 ° C.
  • the thermal oxide film is an insulating film having a high barrier property against carrier leakage. In the low-voltage operation transistor region and the high-voltage operation transistor region, thermal oxidation is not performed because the silicon nitride film 34 covers the polycrystalline silicon film 28.
  • a resist pattern PR4 that covers one side of the gate electrode of the flash memory cell, the low-voltage operation transistor region, and the high-voltage operation transistor region is formed.
  • a s + ions at an acceleration energy of 3 O ke V- 50 ke V a dose of 1 X 1 0 1 5 cm one 2 - 6 X 1 0 15 cm one 2 ions are implanted to form the diffusion region 32. Thereafter, the resist mask PR 4 is removed.
  • a resist pattern PR5 covering the low-voltage operation transistor region and the high-voltage operation transistor region is formed.
  • a s + ions at an acceleration energy of 20 ke V_60 ke V a dose of 5 X 1 0 1 4 cm- 2 - ions are implanted at '3 X 1 0 15 cm- 2 , the diffusion region The impurity concentration of 32 is increased, and a source diffusion region 33 is formed on the other side. After that, the resist pattern PR5 is removed.
  • a TEOS silicon oxide film 36 is deposited at a substrate temperature of 600 ° C., and then a silicon nitride film 37 is formed by a substrate temperature of 800 ° (low pressure (LP) CVD at 0.8 torr).
  • LP low pressure
  • the silicon nitride film formed by CVD has moisture, SiH It is a dense, high-quality insulating film that has high barrier properties against penetration of groups and the like.
  • LP- CVD silicon nitride film on the flat surface by anisotropic etching the TEOS oxide divorced film anisotropic etching using CHF 3 as the main etching gas, an anisotropic etching using CF 4 as a main Etsu Chingugasu Each is removed, and a side wall spacer composed of a stack of a silicon oxide film 36 and a silicon nitride film 37 is formed on the side wall of the stacked gate electrode.
  • the TEOS silicon oxide film 36 may be omitted.
  • anisotropic etching using CF 4 as a main etching gas is further performed to etch the silicon nitride film 34.
  • the silicon nitride side spacer 37 is also etched at the top.
  • the silicon nitride film 34 in the transistor region is also removed, exposing the silicon film 28.
  • the etching of the silicon nitride film 37 and the etching of the silicon nitride film 34 can be performed continuously.
  • a resist pattern PR6 having a gate electrode pattern in the transistor region and covering the flash memory region is formed.
  • the resist pattern PR6 is etched to form gate electrodes 28a and 28b. Since the silicon nitride film 34 has been removed, the target layer to be etched is only silicon, which facilitates high-precision etching. Thereafter, the resist pattern PR6 is removed.
  • a resist pattern PR7 covering the flash memory cell area and the high-voltage operation transistor area is formed, and n-type impurities are ion-implanted into the low-voltage transistor area, and the source / drain The tension region 41 is formed. Thereafter, the resist pattern PR 7 is removed.
  • a resist pattern PR8 covering the flash memory cell region and the low-voltage operation transistor region is formed.
  • An n-type impurity is ion-implanted into the high-voltage transistor region to form a low-concentration drain (LDD) region.
  • the resist pattern PR8 is removed. Note that if conditions permit, the extension region and the LDD region may be ion-implanted in the same step without separating the low-voltage operation transistor region and the high-voltage operation transistor.
  • a TEOS silicon oxide film 44 Deposit 80-150 nm at 00 ° C and etch back to remove silicon oxide film on flat surface.
  • a sidewall spacer 44c of a silicon oxide film is formed, and in the low-voltage transistor region and the high-voltage transistor region, the gate electrodes 28b and 28a On this, silicon oxide sidewall spacers 44b and 44a are formed.
  • an n-type impurity is ion-implanted into all the active regions to form a high-concentration source / drain region 46.
  • the p-channel region and the n-channel region are separated by a resist pattern, and n-type impurities and p-type impurities are ion-implanted, respectively.
  • the surface of the substrate and the surface of the gut electrode are washed with a dilute hydrofluoric acid aqueous solution to remove the natural oxide film, etc. Deposit by sputtering. Deposit additional TIN layer as needed, 500. C, annealing for 30 seconds or the like is performed to form a primary silicide layer. After removing the unreacted metal layer and the like, low annealing silicide layer 18 is formed, for example, by performing a secondary annealing at 800 ° C. for 30 seconds.
  • an interlayer insulating film 21 is deposited so as to cover each gate electrode structure, and the surface is planarized as necessary. After forming a contact hole penetrating the interlayer insulating film 21 and forming a Ti layer, a TiN layer and the like, the W layer is buried, and unnecessary portions are removed to form a W plug 22. Thus, a semiconductor device in which a plurality of types of semiconductor elements are mixed is formed. Form an upper layer wiring as needed to form a multilayer wiring structure. For the general technology of the semiconductor device, various known technologies can be adopted (for example, see US Pat. Nos. 6,492,734, 6,500,710, and the entire contents thereof). By reference).
  • It can be used for highly integrated semiconductor devices. It can be used for semiconductor integrated circuit devices in which multiple types of semiconductor elements are mixed.

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Abstract

　バリア性を有する絶縁膜サイドウォールスペーサを有する半導体装置を提供する。　半導体装置は、半導体基板の上に形成されたゲート酸化膜とゲート電極と；半導体基板内に形成されたソース／ドレイン領域と；ゲート電極側壁上に形成された２層以上の積層サイドウォールスペーサであって、最外層以外の層として窒化膜を含み、最外層は、酸化膜又は酸化窒化膜で形成され、下面が半導体基板またはゲート酸化膜、又は窒化膜以外の他のサイドウォールスペーサ層と接している第１積層サイドウォールスペーサと；を有する。さらに、不揮発性メモリの積層ゲート電極構造と；積層ゲート電極構造の側壁上に形成され、中間層として半導体基板に接しない窒化膜を含む３層以上の第２積層サイドウォールスペーサと；を有することもできる。

Description

明細書
半導体装置と半導体装置の製造方法 技術分野
本発明は、 半導体装置と半導体装置の製造方法に関し、 特にバリア性を有する サイ ドウオールスぺーサを有する高集積度半導体装置と半導体装置の製造方法に 関する。 背景技術
近年、微細化の要求からセルファラインドコンタクト（SAC)を用いるため、 窒化シリ コン膜を用いたサイ ドウオールスぺーサが用いられている。 窒化シリコ ン膜は、 酸化シリ コン膜で形成された層間絶縁膜との間でエッチングに対し、 選 択性が取れるエッチングストッパとして機能できるノ リァ性の絶縁膜である。
MOS FETの高集積化、 微細化と共に、 デバイスサイズが縮小されている。 ソースノドレイン領域の p n接合深さも浅くなり、 抵抗値が大きくなる傾向にあ る。 ソース/ドレイン領域の低抵抗化を図るためには、 ソース/ドレイン領域の 上にシリサイド層を形成することが有効である。
図 7 A〜 7 Eは、従来の半導体装置の製造方法の主要工程を示す断面図である。 図 7Aに示すように、 シリコン基板 1 1表面に素子分離溝をエッチングで形成 し、 絶縁物を埋め込んでシヤロートレンチアイソレーション （ST I ) 1 2を形 成する。 なお、 ST Iに代え局所酸化 （LOCOS) を用いてもよい。 素子分離 領域で画定された活性領域表面を熱酸化し、ゲート酸化膜 13を形成する。ゲート 酸化膜 1 3上に、 化学気相堆積 （CVD) により、 多結晶シリコン膜を堆積し、 レジストパターンを用いたエッチングによりゲート電極 14を形成する。
ゲート電極 14のエッチングにおいて、 HB r及び C 1 2からなる混合ガスを エッチングガスとして使用し、 シリコンとシリコン酸化膜とのエッチング速度が 大きく異なる高選択比のリアクティブイオンエッチングを行なう。 このエツチン グは、 シリコン酸化膜のエッチング速度が、 シリコンに対するエッチング速度と 比較して極めて遅いため、 ポリシリ コンをエッチングする際ゲート酸化膜 1 3は わずかにエツチングされるのみでエツチングを停止することができる。 活性領域 表面上にゲート酸化膜 13 を残した状態で多結晶シリ コン膜のエッチングを終了 させる。 このため、 活性領域表面にはエッチングによるダメージが入り難い。 パターユングされたゲート電極 14をマスクとして、例えば n型不純物をイオン 注入することにより、 ソース Zドレインのェタステンション領域 15を形成する。 エクステンション領域 1 5は、 パンチスルーを防止するため浅い接合深さを有す るように形成する。
図 7 Bに示すように、ゲート電極 14を覆うように窒化シリコン膜を C V Dによ り堆積し、 エッチパックを行って平坦表面上の窒化シリコン膜を除去する。 ゲー ト電極 14側壁上にのみ、 窒化シリコン膜のサイドウォールスぺーサ 1 6が残る。 C H F 3ガスを主エッチングガスとすることにより、 ゲート酸化膜 1 3を残した 状態でエッチングを終了させることができる。 このため、 活性領域表面にエッチ ングによりダメージが生じることを防止することができる。
図 7 Cに示すように、 希弗酸水溶液を用い、 サイドウォールスぺーサ両側に露 出しているゲート酸化膜 1 3を除去する。 窒化シリコンのサイ ドウオールスぺー サ 1 6はエッチングされない。 この時、 露出しているゲート酸化膜 1 3がエッチ ングされるのみでなく、 サイドウォールスぺーサ 1 6下部のゲート酸化膜 1 3も 側方よりのエッチングを受け、 ゲート電極方向に後退する。 このため、 サイドウ オールスぺーサ 1 6がオーバーハング形状となる。
図 7 Dに示すように、 ゲート電極 1 4、 サイ ドウォールスぺーサ 1 6をマスク として例えば n型不純物のイオン注入を行ない、 深い接合を有するソースノドレ イン領域 1 7を形成する。 このようにして、 M O S F E Tの基本構造が形成され る。
•図 7 Eに示すように、 ソース ドレイン領域 1 7を形成した後、 基板表面にシ リサイド化可能な金属例えば T i、 C o等をスパッタリングで堆積する。 1次シ リサイド化反応を行い、 未反応金属を除去した後、 2 次シリサイド化反応を行つ てソース ドレイン領域及ぴゲート電極表面にシリサイド層 1 8を形成する。 ゲート電極を覆って基板表面上に酸化シリ コン等の層間絶縁膜 2 1を C V Dに より堆積する。 層間絶縁膜 2 1を貫通するコンタク トホールを形成し、 T i層、 T i N層等をスパッタリングで形成し、 W層を C V Dで堆積することにより、 コ ンタクトホール内に金属層を埋め込み、 不要部分を除去して導電性プラグ 2 2を 形成する。
ここで、 図 7 Cに示すように、 希フッ酸水溶液処理の際、 窒化シリ コンサイド ウォールスぺーサ 1 6下部にアンダーカットが生じる。 後の工程において、 金属 がアンダーカツト部に入り込み、除去されずに残るとショートの原因となる。又、 アンダーカツト部分にシリサイド層が形成されると、 体積膨張によりサイドウォ ーノレスぺーサ 1 6にス トレスを与えることもある。
特開平 9— 1 6 2 3 9 6号公報は、 ソース/ドレイン領域の形成方法を教示す るが、 ゲート電極のサイドウォールスぺーサとして、 ゲート電極及ぴゲート絶縁 膜の側壁を覆う窒化膜サイ ドウオールとその上に形成された酸化膜サイドウォー ルの積層サイ ドウオール構成を開示する。 窒化膜サイドウオールの全表面上に酸 化膜サイドウオールが形成されているため、 上記のようなアンダーカツトが生じ ないと思料される。 但し、 窒化膜サイドウォールが基板表面に接しているため、 窒化膜サイドウォールが基板にス トレスを与えることが避け難い。 又、 ゲート電 極パターユングのドライエッチングにおいてゲート絶縁膜も除去すると、 基板表 面がエッチングにさらされ、 ダメージを生じることがある。.
フラッシュメモリ装置はフローティングゲ一ト電極中に情報を電荷の形で蓄積 する不揮発性半導体記憶装置であり、 簡単な素子構成を有しているため、 大規模 集積回路装置を構成するのに適している。
フラッシュメモリ装置では、 情報の書込み及ぴ消去が、 フローティングゲート 電極へのホットキャリァの注入及び F o w l e r - N o r d h e i m型トンネノレ 効果による引き抜きによりなされる。このようなフラッシュメモリ装置の書込み、 消去動作のためには高電圧が必要であり、 周辺回路に電源電圧を昇圧する昇圧回 路が設けられている。 昇圧回路のトランジスタは高電圧で動作する必要がある。 最近では、フラッシュメモリ装置を高速論理回路と共に同一基板上に集積化し、 複合機能を有する半導体集積回路を形成することが行なわれている。 高速論理回 路を構成するトランジスタは低電圧で高速動作をする必要がある。 高速動作のた めには、 リーク電流が生じても、 ゲート絶縁膜を薄くすることが望ましい。 又、 低消費電力で動作する回路が要求されることもある。 低消費電力化のため、 リー ク電流を減少するにはグート絶縁膜をある程度厚くすることが望ましい。 このよ うな要求を満たすためには、 同一半導体基板上に複数の電源電圧で動作し、 ゲー ト絶縁膜の厚さの異なる複数種類のトランジスタを形成することが望まれる。 フラッシュメモリセルのリテンション特性は、 フローティングゲ一ト電極の電 荷保持性能に依存する。 リテンション特性を向上するためには、 フローティング ゲート電極を良質の絶縁膜で囲むことが望ましい。 通常、 シリコン膜で形成され たフローティングゲート電極の下面は、 トンネル絶縁層、 上面は O N O膜で覆わ れており、 その側壁上にも熱酸化膜が形成される。 さらにその上に良質の窒化シ リコン膜を形成することが望ましい。 熱酸化膜は蓄積した電荷がリークすること を防ぐバリア性の絶縁膜であり、 窒化シリコン膜は外部から S i H基や水分が侵 入することを防ぐバリァ性の絶縁膜である。
特開 2 0 0 3— 2 3 1 1 4号公報は、 フラッシュメモリセル、 低電圧動作トラ ンジスタ、 高電圧動作トランジスタを同一半導体基板上に形成する方法を開示す る。 フラッシュメモリセルの積層ゲート電極の側壁上、 及びその他のトランジス タのゲート電極側壁上には、 同時にサイドウオールスぺーサが形成される。
図 8 A〜8 Dは、 フラッシュメモリセル、 低電圧動作トランジスタ、 高電圧動 作トランジスタを同時に作成する半導体装置の製造方法の 1例を概略的に示す。 図 8 Aに示すように、 素子分離領域を形成したシリコン基板 1 1の表面を熱酸 化し、 トンネル酸化膜 2 5を形成する。 トンネル酸化膜 2 5の上に、 フローティ ングゲ一ト電極を形成するためのアモルファスシリコン膜 2 6を堆積する。 ァモ ルファスシリコン膜 2 6の上に、 酸化膜 2 7 a、 窒化膜 2 7 b、 酸化膜 2 7 cで 構成されたいわゆる O N O膜 2 7を形成する。なお、アモルファスシリコン膜は、 その後の熱処理により多結晶シリコン膜になる。
レジストパターンを用いて O N O膜 2 7、 シリコン膜 2 6をパターユングし、 フラッシュメモリのフローティングゲート及びその上の O N〇膜を形成する。 こ の時、低電圧動作トランジスタ領域及び高電圧動作トランジスタ領域の〇 N〇膜、 シリコン膜は全て除去する。
フラッシュメモリセル領域をレジストマスクで覆い、 トランジスタ領域表面に 形成されたトンネル酸化膜を希フッ酸水溶液で除去する。 レジストパターンを除 去し、 基板表面を熱酸化して高電圧トランジスタ用の厚いゲート酸化膜 1 3 aを 形成する。
フラッシュメモリセル顦域及ぴ高電圧動作トランジスタ領域をレジストマスク で覆い、 低電圧トランジスタ領域表面に形成されたゲート酸化膜を除去する。 レ ジストパターンを除去した後、 熱酸化により低電圧動作トランジスタ用の薄いゲ ート酸化膜 1 3 bを成長する。 このようにして、 トランジスタ領域に厚いゲート 酸化膜、 薄いゲート酸化膜が形成される。 3種類以上の厚さのゲート酸化膜を形 成する場合は、 同様の工程を繰り返し、 厚いゲート酸化膜から順次薄いゲート酸 化膜を形成する。
その後、 基板全面に多結晶シリコン膜 2 8を堆積し、 レジストマスクを用いて パターニングすることにより、コントロールゲート電極 2 8 cを形成すると共に、 トランジスタ領域においてゲート電極 2 8 a、 2 8 bを形成する。 シリコン膜 2 6、 2 8の表面を熱酸化することにより、 熱酸化膜 2 9を形成する。 .
このように形成されたゲート電極を少なくとも一部マスクとして用い、 ソース Zドレイン領域のィオン注入を行なう。 フラッシュメモリセル領域においては例 えば n型領域 3 1、 3 2、 3 3が形成され、 トランジスタ領域においてはェクス テンション領域 1 5が形成される。
図 8 Bに示すよう'に、 基板全面上に窒化シリコン膜を減圧 （L P ) C V Dによ り堆積し、 エッチパックすることによりゲート電極及び積層ゲート電極の側壁上 にのみサイ ドウオールスぺーサ 1 6を残す。
図 8 Cに示すように、 フラッシュメモリセル領域をホトレジストパターン P R で覆い、 トランジスタ領域にイオン注入を行うことにより、 深い接合を有するソ ース Zドレイン領域 1 7を形成する。 なお、 高電圧トランジスタと低電圧トラン ジスタとをレジストマスクで分離し、 それぞれの領域に別個のイオン注入を行つ てもよレヽ。 .
図 8 Dに示すように、 ゲート電極及び積層ゲート電極を形成した基板上に酸化 シリコン等の層間絶縁膜 2 1を堆積し、 コンタクトホールを開口する。 コンタク トホール内に導電層を埋め込み、 不要部を除去することによって導電性プラグ 2 2を形成する。
このようにして、 フラッシュメモリセル及びゲート絶縁膜の厚さが異なる、 動 作電圧の異なる複数種類のトランジスタを形成することができる。
フラッシュメモリセルにおいては、 積層ゲート電極側壁上に良質の熱酸化膜が 形成され、 その上に LPCVDによる良質の窒化シリコン膜 1 6で覆うことが望 まれる。 緻密で良質の窒化シリコン膜を形成するためには、 例えば 700°C以上 の成膜温度で L P CVDを行なうことが望まれる。
トランジスタ領域においては、 L P CVDによる窒化シリコン膜等のバリア性 を有する絶縁膜形成前に浅レ、接合深さを有するェクステンション領域 1 5が形成 されている。このェクステンション領域に対し 700°C以上の熱処理を行なうと、 不純物の熱拡散が生じ、 所望の形状を維持できなくなる可能性がある。
論理回路において、 ソース Zドレイン領域の低抵抗化を図るためには、 図 7 E に示すようにシリコン表面にシリサイ ド層を形成することが望まれる。 シリサイ ド層形成前には、 基板表面を希 HF水溶液により清浄化することが必要である。 すると、 図 7A〜7 Eの製造工程に対して説明したように、 サイ ドウォールスぺ ーサ下部にサイドエツチされた空隙が発生し、 サイドウオールスぺーサがオーバ 一ハング形状になる。 オーバーハングが生じると、 ショート等の原因となる可能 性がある。
このように、 複数種類の半導体素子を同一半導体基板上に形成し、 各半導体素 子の特性を最適化しょうとすると、 他の半導体素子に予期せぬ不利益を与えてし まうことがある。
特許文献
特開平 9一 1 62396号公報
特開 2003— 23 1 14号公報 発明の開示
本発明の目的は、 バリア性を有する絶縁膜で形成されたサイドウオールスぺー サを有し、 かつサイ ドウォールスぺーサ作成による不具合を生じさせない半導体 装置を提供することである。 本発明の他の目的は、 フラッシュメモリセルと低電圧動作トランジスタゃ高電 圧動作トランジスタを集積化し、 かつ異種トランジスタを混載することによる不 具合を生じさせない半導体装置を提供することである。
本発明のさらに他の目的は、 これらの半導体装置を製造するのに適した半導体 装置の製造法を提供することである。
本発明の 1観点によれば、 半導体基板と ；前記半導体基板上に形成された第 1 ゲート酸化膜と ；前記第 1ゲート酸化膜上に形成された第 1ゲート電極と ；前記 第 1ゲート電極両側の前記半導体基板内に形成された第 1ソース//ドレイン領域 と ；前記第 1ゲート電極側壁上に形成された 2層以上の積層サイドウオールスぺ ーサであって、 最外層以外の層として窒化膜を含み、 最外層は、 酸化膜又は酸化 窒化膜で形成され、 下面が前記半導体基板または第 1ゲート酸化膜、 又は窒化膜 以外の他のサイドウォールスぺーサ層と接している第 1積層サイドウオールスぺ 一サとを有する半導体装置が提供される。
本発明の他の観点によれば、 （a )半導体基板上にゲート絶縁膜を形成する工程 と ； （b ) 前記ゲート絶縁膜上に導電膜を形成する工程と ； （c ) 前記導電膜をェ ツチングし、ゲート電極を形成すると共に、前記ゲート絶縁膜を露出する工程と；
( d ) 前記ゲート絶縁膜に対し、 エッチング選択性を有する第 1の絶縁膜を全面 に堆積し、 異方性エッチングにより前記ゲート電極側壁上に第 1サイ ドウオール スぺーサ層を残す工程と；（e ) 前記ゲート絶縁膜をエッチングし、前記半導体基 板の表面を露出する工程と ； （f ) 前記半導体基板全面に第 2の絶縁膜を堆積し、 異方性エッチングにより前記第 1のサイ ドウオールスぺーサの側壁上に第 2のサ ィ ドウオールスぺーサ層を残す工程と；（g ) 前記第 1、 第 2のサイドウォールス ぺーサを介してイオン注入を行ない、 ソース Zドレイン領域を形成する工程と ；
( h ) 希弗酸水溶液で前記半導体基板表面を露出する工程と；（ i ) 露出した半導 体基板表面にシリサイド層を'形成する工程と ；を含む半導体装置の製造方法が提 供される。 図面の簡単な説明
F I G . 1 A— I Eは、 本発明の第 1の実施例による半導体装置の製造工程を 概略的に示す半導体基板の断面図である。
F I G. 2A— 2 Eは、 本発明の第 2の実施例による半導体装置の製造工程を 概略的に示す半導体基板の断面図である。
F I G. 3A— 3 Eは、 本発明の第 3の実施例による半導体装置の製造工程を 概略的に示す半導体基板の断面図である。
F I G. 4 A— 4 Eは、 本発明の第 4の実施例による半導体装置の製造工程を 概略的に示す半導体基板の断面図である。
F I G. 5A— 5Dは、 フラッシュメモリセルの構成を概略的に説明する平面 図及ぴ等価回路図である。
F I G. 6A— 6Uは、 本発明の第 5の実施例によるフラッシュメモリセルと 他のトランジスタとを混載した半導体装置の製造工程を概略的に示す半導体基板 の断面図である。
図 7 A— 7 Eは、 従来技術による半導体装置の製造工程を概略的に示す半導体 基板の断面図である。
図 8 A—8Dは、 従来技術のフラッシュメモリセルと他のトランジスタとを混 載した半導体装置の製造工程を概略的に示す半導体基板の断面図である。 発明を実施するための最良の形態
以下、 図面を参照して本発明の実施例を説明する。 図 1 A— 1 Eは、 本発明の 第 1の実施例による半導体装置の製造方法を概略的に示す断面図である
図 1 Aに示すように、 例えば p型の半導体基板 1 1の表面に素子分離用溝を形 成し、 絶縁膜を埋め込み、 不要部を化学機械研磨 （CMP) により除去して ST I型素子分離領域 1 2を形成する。 素子分離領域 1 2で画定された活性領域表面 を、 800°C〜 1 1 00°Cで熱酸化し、 ゲート酸化膜 1 3を形成する。 ゲート酸 化膜 1 3を覆うように、 半導体基板表面上に多結晶シリコン膜を堆積する。 ホト レジストパターンをマスクとして多結晶シリコン膜をエッチングすることにより、 ゲート電極 14をパターニングする。
この時、 エッチングガスには HB r及び C 1 2からなる混合ガスを使用し、 シ リコンとシリコン酸化膜とのエッチング速度が大きく異なる高選択比のリアクテ イブイオンエッチング ( R I E ) を行なう。 このエッチングは、 S iに対するシ リコン酸化膜のエッチング速度が極めて遅いため、 ポリシリコンをエッチングす る際、 ゲート酸化膜 1 3はわずかにエッチングされるのみでエッチングを停止す ることができる。 その後レジス トパターンは除去する。 形成されたゲート電極を マスクと し、 例えば n型不純物を浅くイオン注入し、 ソース Zドレインのェクス テンション領域 1 5を形成する。
図 1 Bに示すように、 ゲート電極を覆うように窒化シリコン膜を堆積し、 その 後エッチパックを行ってゲート電極 1 4側壁上にのみ窒化シリコン膜のサイ ドウ オールスぺーサ 1 6を残す。 このエッチングは、 C H F 3を主なエッチングガス としたリアクティブイオンエッチング （R I E ) により行い、 ゲート酸化膜 1 3 を残すようにする。 なお、 基板へのダメージが問題にならない場合は、 ゲート酸 化膜 1 3をエッチング除去してもよい。
図 1 Cに示すように、 残ったゲート酸化膜 1 3又はゲート酸化膜を既に除去し た場合は基板表面に形成された自然酸化膜を除去するため、 酸化シリコンの等方 性エッチングを行う。 等方性エッチングは、 ダメージの少ないエッチング方法で あり、 例えば希フッ酸水溶液、 ダウンス トリーム法ドライエッチングにより行な うことができる。 等方性エッチングは、 側方にもエッチングが進行するため、 サ ィ ドウォールスぺーサ 1 6下方のゲート酸化膜 1 3が後退する。このようにして、 サイ ドウォールスぺーサ 1 6の下にアンダーカツトが発生する。
図 1 Dに示すように、 テトラエチルオルソシリケート （T E O S ) を用い、 シ リコン酸化膜 2 3を基板全面に堆積する。 酸化シリコン膜 2 3は、 アンダーカツ トも埋め込み、 全面に堆積する。 例えば C F 4を主なエッチングガスとした R I Eを用いて異方性エッチングを行なう。 平坦部上の酸化シリコン膜を除去し、 窒 化シリコン膜のサイ ドウォールスぺーサ 1 6側面を覆い、 かつアンダーカツ ト部 分を埋め込む酸化シリコン膜のサイ ドウォールスぺーサ 2 3が形成される。
シリサイ ド反応に先立ち、 希フッ酸水溶液を用いて半導体基板 1 1表面上及び ゲート電極 1 4表面上の酸化シリ コン膜を除去し、 清浄な表面を露出する。 サイ ドウォールスぺーサはその全側面が T E〇 Sシリコン酸化膜で形成されているた め、 エッチング速度が均一であり、 アンダーカッ トは生じない。 このため、 不測 のショートゃ歪みを防止することができる。
図 1 Eに示すように、 半導体基板表面上にシリサイド化可能な金属、 例えば C oまたは T iの層を、 例えば厚さ 30 nm程度スパッタリングで成膜する。 1 次 シリサイド化反応を例えば 550°C, 30秒間のラピッドサ一マルアニール （R TA) で行い、 S i と金属との 1次シリサイ ド化反応を生じさせる。 未反応の金 属層を除去した後、 2次シリサイド化反応を例えば 800°C、 30秒間の RTA で行い、 シリサイド層 1 8を形成する。
アンダーカットを生じることなく、 シリサイド層を形成でき、 窒化シリコン膜 を含むサイドウオールスぺーサが形成されているので、 図 7 Eに示すような S A C工程を行うこともできる。 '
図 2A— 2 Eは、 本発明の第 2の実施例による半導体装置の製造方法を概略的 に示す断面図である。
図 2A、 2 Bは、 図 1 A、 I Bと同一の構成で り、 同一の工程により製造す ることができる。
図 2 Cに示すように、 窒化シリコンのサイ ドウォールスぺーサ 1 6を覆うよう に、 TEO S酸化シリ コンのサイドウォールスぺーサ 23を形成する。 TEOS 酸化シリコン膜は熱酸化膜よりエッチングレートが速い。 サイドウオールスぺー サ 23の形成において、 コントロールエッチングを行ってゲート酸化膜 1 3を残 すようにする。
図 2Dに示すように、 シリサイド化反応のために希フッ酸水溶液を用い、 基板 1 1表面とゲート電極 14表面を露出する。 このエッチングにおいて、 TEOS 酸化シリコン膜 23は、 熱酸化したグート酸化膜 1 3よりもエッチング速度が速 いので、 ゲート酸化膜 1 3と TEOS酸化シリコン膜 2 3が同時にエッチングさ れる時、 ゲート酸化膜 1 3のエッチングが遅れ、 張り出しが形成されても、 アン ダ一力ットは形成されない。
図 2 Eに示すように、 第 1の実施例同様露出したシリ コン表面上にシリサイド 層 1 8を形成する。 .
本実施例によれば、 サイ ドウォールスぺーサ下方にはゲート酸化膜が露出する が、 サイ ドウオールスぺーサの最外層はゲート酸化膜よりもエッチングレートの 速い酸化シリ コン膜で形成されるため、 アンダーカットは生じない。 サイ ドゥォ 一ルスぺーサは窒化シリ コン膜を含み、 S A C工程を行うことができる。 窒化シ リコン膜は、 基板表面には接せず、 過度の歪みを与えることも防止される。
図 3 A— 3 Eは、 本発明の第 3の実施例による半導体装置の製造方法を概略的 に示す断面図である。
図 3 Aは、 図 1 Aと同一の構成であり、 同一の工程により作成することができ る。
図 3 Bに示すように、 ゲート電極 1 4を覆うように、 T E O Sから形成した酸 化シリコン膜、 窒化シリコン膜を連続的に堆積し、 ェッチパックを行ってゲート 電極 1 4側壁上を覆う酸化シリコン膜 2 4、 窒化シリコン膜 1 6の積層サイドゥ オールスぺーサを形成する。 なお、 T E O S酸化シリコン膜に代え、 熱酸化によ る酸化シリコン膜を用いても良い。 サイドウォールスぺーサ形成の際、 窒化シリ コン膜のエッチングには C H F 3ガスを主としたエッチングガスを用い、 酸化シ リコン膜のエッチングには C F 4ガスを主としたエッチングガスを用いる。 ゲー ト酸化膜 2を残す場合には、 時間を制限したコンロールェッチングを行う。
図 3 Cに示すように、 活性領域表面を露出するように希フッ酸水溶液でゲート 酸化膜又はシリコン表面上の自然酸化膜を除去する。 基板表面上の酸化シリコン 膜が除去されると共に、 ゲート酸化膜 1 3、 サイ ドウォールスぺーサの酸化シリ コン膜 2 4もエッチングされるため、 窒化シリコン膜サイドウォールスぺーサ 1 6の下方にはアンダー力ットが生じる。
図 3 Dに示すように、 T E O Sを用いた酸化シリコン膜を堆積し、 エッチバッ クすることによりサイドウォールスぺーサ 2 3を形成する。 サイ ドウオールスぺ ーサ 2 3は、 窒化シリコン膜のサイドウオールスぺーサ下のアンダー力ット部分 を埋め、 アンダーカットない外表面を形成する。
図 3 Eに示すように、 前述の実施例同様露出しているシリコン表面上にシリサ イ ド層 1 8を形成する。
本実施例によれば、 サイドウォーススぺーサが酸化シリ コン膜、 窒化シリ コン 膜、 酸化シリ コン膜の 3層で形成され、 最外側のサイ ドウォールスぺーサ 2 3は 基板表面に達するため、 シリサイ ド層形成に先立つ希フッ酸水溶液の洗浄工程に おいてアンダーカツトが生じることを防止できる。 サイ ドウオールスぺーサは窒 化シリコン膜を含み、 S A C工程を行うことができる。 窒化シリコン膜は、 基板 表面には接せず、 過度の歪みを与えることも防止される。
図 4 A— 4 Eは、 本発明の第 4の実施例による半導体装置の製造方法を概略的 に示す断面図である。
図 4 Aは、 図 1 Aと同一構成であり、 同一工程により作成することができる。 図 4 Bに示すように、 第 3の実施例同様ゲート電極 1 4を覆うように、 酸化シ リコン膜 2 4、 窒化シリコン膜 1 6の積層を堆積し、 窒化シリコン膜 1 6をエツ チバックする。 C H F 3を主エッチングガスとする R I Eを選択性良く行うこと により、 窒化シリコン膜 1 6のサイ ドウォールス ーサを形成し、 その下の酸化 シリコン膜 2 4は残す。
図 4 Cに示すように、 基板全面上に酸化シリコン膜 2 3を堆積し、 エッチパッ クを行って平坦部上の酸化シリコン膜 2 3、 2 4を除去する。 ゲート電極 1 4側 壁上に酸化シリコン膜 2 4、 窒化シリコン膜 1 6、 酸化シリコン膜 2 3の 3層の 積層構造からなるサイドウオールスぺーサが形成される。 ゲート酸化膜 1 3の上 面、 ゲート電極 1 4の側面上に、 第 1の酸化シリ コン膜 2 4が折れ曲がった形状 で形成され、 その上に窒化シリコン膜 1 6、 酸化シリコン膜 2 3の積層からなる サイドウオールスぺーサが形成された形状となる。 この段階でソース Zドレイン 領域 1 7形成用のイオン注入を行なう。
図 4 Dに示すように、 希フッ酸水溶液を用い、 シリ コン基板表面に存在し得る ゲート酸化膜、 自然酸化膜を除去し、 清浄なシリ コン表面を露出する。 ゲート酸 化膜側面が露出しているが、 酸化シリコン膜 2 3よりもエッチング速度が遅いの で、 アンダーカットは生じない。
図 4 Eに示すように、 図 1 E同様のシリサイ ド化反応を行ない、 シリ コン表面 にシリサイド層 1 8を形成する。 アンダーカツトの無いシリコン表面上に低抵抗 のシリサイド層が形成され、 電極領域の抵抗を低減する。
本実施例においては、 サイドウオール側面においてゲート酸化膜とその上の酸 化シリコン膜が露出するが、 ゲート酸化膜のエッチング速度はその上に酸化シリ コン膜のエッチング速度よりも遅く、 サイドエッチングが抑制されるため、 アン ダーカットが生じることは防止される。 サイ ドウオールスぺーサは層間絶縁膜の エッチングに対し、 バリア性を有する絶縁膜である窒化シリコン膜を含み、 SA C工程を行うことができる。 窒化シリコン膜は、 基板表面には接せず、 過度の歪 みを与えることも防止される。
以下、 フラッシュメモリ と論理回路用メモリ、 フラッシュメモリ駆動用高電圧 トランジスタ等を混載する半導体装置の実施例を説明する。
図 5A、 5 Bは、 NOR型フラッシュメモリの構成を示す平面図及び等価回路 図である。 図 5Aに示すように、 半導体基板に素子分離領域 I SOを形成し、 活 性領域 ARを画定する。 活性領域 AR上にトンネル酸化膜を形成し、 全面上にフ ローテイングゲートとなるアモルファスシリコン膜及び ON〇膜を堆積し、 活性 領域 ARの形状に沿う形にパターニングする。 その後、 ONO膜を堆積し、 コン トロールグートとなる多結晶シリコン膜を堆積し、 フローティングゲートと直交 する方向にパターニングし、 露出した下方の ONO膜、 フローティングゲートも パターユングする。 ソース.ドレイン領域のイオン注入を行ない、 フラッシュメモ リの基本構造を作成する。 層間絶縁膜を介して、 活性領域 ARと交差するする方 向にソースライン S Lを形成し、 ソース領域に接続する。 さらに層間絶縁膜を介 して、 活性領域と沿う方向にビッ トライン B Lを形成し、 ドレイン領域に接続す る。 '
図 5 Bに示すように、 フローティングゲート F G、 コントロールゲート CGを 含む各フラッシュメモリセル MCは、 共通のビットライン B Lに接続されると共 に、それぞれ別個のソースラインに接続され、個別に読み出すことが可能である。 図 5 C、 5 Dは、 N AND型フラッシュメモリの構成を示す平面図及び等価回 路図である。 図 5 Cに示すように、 図 5 Aと同様の活性領域 ARを図中縦方向に 画定するように素子分離領域 I SOを形成する。 各活性領域 ARに沿う方向にフ ローテイングゲート FGを形成し、 交差する方向にコントロールゲート CGを形 成し、 下方のフローティングゲート FGもパターユングする。
図 5 Dに示すように、 複数のフラッシュメモリセル MCが直列に接続され、 選 択ゲート SGを介して読み出し回路に接続されている。 選択ゲート SGにオン電 圧を印加し、 読み出し対象セルに対し蓄積電荷に応じてオン Zオフ状態となる読 み出し電圧を印加し、 他のフラッシュメモリセル MCには強制的にオン状態とす るオン電圧を印加する。 複数のトランジスタ構造を介して読み出し対象のメモリ セル MCの記憶状態が読み出される。
以下、 フラッシュメモリセルは図 5 Aに示す X— X' 線に沿う断面図を例とし て説明するが、 N AND型フラッシュメモリセルも同様の工程で作成できること は自明であろう。
図 6 Aに示すように、 半導体基板 1 1の活性領域表面上に、 8 0 0°C〜 1 0 0 0°Cの熱酸化により、 厚さ 8 nm— 1 0 nmのトンネル酸化膜 2 5を形成する。 なお、 図中には左側にフラッシュメモリセルを形成するメモリ領域、 中央に低電 圧動作トランジスタを形成する論理回路領域、 右側に高電圧トランジスタを形成 する周辺回路領域を示す。 倫理回路領域にゲート酸化膜厚の異なる複数種のトラ ンジスタを形成してもよい。 各領域はそれぞれ S T I等の素子分離領域により画 定されている。 トランジスタ領域にはトンネル酸化膜を形成する必要はないが、 基板表面の熱酸化により同時に形成されてしまう。
図 6 Bに示すように、 トンネル酸化膜 2 5の上に厚さ 8 0 nm— 1 2 0 nm、 P濃度 5 E 1 9 ( 5 X 1 01 9) c m-3程度のドープトアモルファスシリコン膜を 約 5 0 0°Cの C VDで堆積し、 その上に ONO膜 2 7を形成する。 なお、 ドープ トアモルファスシリコン膜はその後の熱処理により多結晶シリコン膜に変換され る。
図 6 Cに示すように、 ONO膜は、 酸化シリ コン膜 2 7 a、 窒化シリコン膜 2 7 b、 酸化シリコン膜 2 7 cの積層で形成されている。 先ず、 アモルファスシリ コン膜 2 6上に、 厚さ 5 nm- 1 0 nmの酸化シリコン膜 2 7 aを、 基板温度 7 5 0°C以上、 例えば 8 0 0°Cの高温 C VDにより堆積する。 酸化シリ コン膜 2 7 aの上に、 厚さ 5 nm— 1 0 nmの窒化シリコン膜 2 7 bを例えば 7 0 0°C以上 の減圧 CVDにより成膜する。 窒化シリコン膜 2 7 bの表面を 9 5 0°Cで熱酸化 し、 厚さ 3 nm— 1 0 nmの熱酸化シリコン膜 2 7 cを形成する。
このように形成した ONO膜 2 7は、 優れたリーク電流防止機能を有する。 7 0 o°c以上の成膜温度を採用するが、 トランジスタ領域には未だ拡散領域は形成 されておらず、 問題は生じない。 図 6 Dに示すように、 フラッシュメモリセル領域をレジストパターン P R 1で 覆い、 低電圧動作トランジスタ領域、 高電圧動作トランジスタ領域の ONO膜 2 7、 シリコン膜 26、 トンネル酸化膜 25を除去する。 素子分離領域上のこれら の膜も除去される。 基板表面にダメージを与えないように、 トンネル酸化膜 25 の除去は希 HF水溶液によるゥヱットエッチングにより行う。
図 6 Eに示すように、 基板 1 1表面に高電圧トランジスタのゲート酸化膜に適 した厚さ 10 nm— 50 nmの熱酸化膜 13 aを 800°C 1 100°Cの熱酸化 で形成する。 低電圧動作トランジスタ領域にも同様の酸化シリコン膜が形成され る。 フラッシュメモリセル領域は〇NO膜 27で覆われているため、 酸化が進行 しない。
図 6 Fに示すように、 フラッシュメモリセル領域及ぴ高電圧動作トランジスタ 領域を覆うレジストマスク, PR 2を形成し、 低電圧トランジスタ領域の酸化シリ コン膜 13 aを希フッ酸水溶液により除去する。
図 6 Gに示すように、 800°C_ 1 100°Cの熱酸化により、 低電圧動作トラ ンジスタ領域表面に厚さ 1 nm— 10 nmのゲート酸化膜 1 3 bを形成する。 こ のようにして、 低電圧動作トランジスタ領域においては薄いゲート酸化膜、 高電 圧動作トランジスタ領域においては厚いゲート酸化膜が形成される。 なお、 トラ ンジスタのゲ一ト酸化膜を酸化シリコンに代え、 酸化窒化シリコンで形成するこ ともできる。
図 6 Hに示すように、 例えば基板温度 620°Cで基板表面上に多結晶シリコン 膜 28を CVDにより厚さ 80 nm— 250 nm堆積する。 この多結晶シリコン 膜 28は、 その後パターエングされて、 フラッシュメモリセルにおいてはコント 口一ルゲート電極を形成し、トランジスタ領域においてはゲート電極を形成する。 多結晶シリコン膜 28の上に、 例えば基板温度 400°Cでプラズマ C VDによ り、 窒化シリコン膜 34を厚さ 10 nm— 25 nm形成する。 なお、 熱窒化シリ コン膜やプラズマ C V Dによる酸化窒化シリコン膜を形成することも可能である。 この窒化シリコン膜は、 エッチストッパゃ熱酸化時、 イオン注入時のマスクとし て機能すれば良く、 さほどの緻密性、 高品質は必要としない。
図 6 Iに示すように、 窒化シリコン膜 34の上にフラッシュメモリセルの積層 ゲート構造のパターンを有し、 低電圧動作トランジスタ領域、 高電圧動作トラン ジスタ領域を覆うレジストパターン P R 3を形成する。 このレジストパターン P R 3をマスクとし、 プラズマ窒化シリ コン膜 34、 多結晶シリコン膜 28、 ON 〇膜27、 シリコン膜 26をエッチングする。 フラッシュメモリセル領域におい ては、 シリコン膜のフローティングゲート電極 26、 その上の〇NO膜2 7、 コ ントロールゲート電極 28 c、 プラズマ窒化シリコン膜 34がパターエングされ る。 その後レジストパターン PR 3は除去する。
図 6 Jに示すように、 フラッシュメモリセルのシリコン膜側面上に 800°C— 900°Cの熱酸化により、 保護酸化膜 35を厚さ 1 nm— 5 nm形成する。 熱酸 化膜はキヤリァのリークに対し高いバリア性を有する絶縁膜である。 低電圧動作 トランジスタ領域、 高電圧動作トランジスタ領域においては、 多結晶シリコン膜 28上を窒化シリコン膜 34が覆っているため、 熱酸化は行われない。
図 6 Kに示すように、 フラッシュメモリセルのゲート電極の一方の側及び低電 圧動作トランジスタ領域、 高電圧動作トランジスタ領域を覆うレジス トパターン PR 4を形成する。 レジス トパターン PR 4の開口内に露出した領域に対し、 例 えば P+イオンを加速エネルギ 50 k e V- 80 k e V、 ドーズ量 1 X 1 014 c m— 2— 5 X 1 014 cm— 2でイオン注入し、 ドレイン用 n型領域 3 1を形成する。 さらに A s +イオンを加速エネルギ 3 O k e V— 50 k e V、 ドーズ量 1 X 1 01 5 c m一2— 6 X 1 015 c m一2でイオン注入し、 拡散領域 32を形成する。 その後 レジス トマスク PR 4は除去する。
図 6 Lに示すように、 低電圧動作トランジスタ領域、 高電圧動作トランジスタ 領域を覆うレジストパターン PR 5を作成する。 フラッシュメモリセル領域に対 して、 A s +イオンを加速エネルギ 20 k e V_60 k e V、 ドーズ量 5 X 1 01 4 cm— 2—' 3 X 1 015 cm— 2でイオン注入し、拡散領域 32の不純物濃度を高め、 他方の側にソース用拡散領域 33を形成する。 その後レジストパターン PR 5は 除去する。
図 6 Mに示すように、 基板温度 6 00°Cで TEOS酸化シリコン膜 36を堆積 し、 次に基板温度 8 00° (、 0. 8 t o r rの減圧 （LP) CVDにより窒化シ リコン膜 3 7を堆積する。 L P— CVDによる窒化シリ コン膜は、 水分、 S i H 基等の侵入に対して高いパリア性を有する緻密、 高品質の絶縁膜である。 異方性 エッチングを行って平坦表面上の LP— CVD窒化シリコン膜、 TEOS酸化シ リコン膜を CHF 3を主エッチングガスとする異方性エッチング、 C F4を主エツ チングガスとする異方性エッチングでそれぞれ除去し、 積層ゲート電極側壁上に 酸化シリコン膜 3 6、 窒化シリコン膜 3 7の積層からなるサイ ドウオールスぺー サを形成する。 なお、 TEOS酸化シリコン膜 36は省略してもよい。
図 6 Nに示すように、 さらに C F4を主エッチングガスとした異方性エツチン グを行い、 窒化シリコン膜 34をエッチングする。 窒化シリコンのサイ ドウォー ルスぺーサ 3 7も上部がエッチされる。 トランジスタ領域の窒化シリコン膜 34 も除去され、 シリコン膜 28が露出する。
なお、 酸化シリ コン膜 36を形成しない場合は、 窒化シリ コン膜 3 7のエッチ ングと窒化シリコン膜 34のエッチングを連続的に行うこともできる。
図 6 Oに示すように、 トランジスタ領域でゲート電極のパターンを有し、 フラ ッシュメモリ領域を覆うレジス トパターン PR 6を开成する。 レジス トパターン PR 6をマスクとし、 多結晶シリコン膜 28のエッチングを行ってゲート電極 2 8 a、 28 bを形成する。 窒化シリコン膜 34を除去しているため、 エッチング 対象層はシリコンのみであり、 高精度のエッチングが容易になる。 その後レジス トパターン PR 6は除去する。
図 6 Pに示すように、 フラッシュメモリセル領域及ぴ高電圧動作トランジスタ 領域を覆うレジストパターン PR 7を形成し、 低電圧トランジスタ領域に n型不 純物をイオン注入し、ソース/ドレインのェタステンション領域 4 1を形成する。 その後レジス トパターン P R 7は除去する。
図 6 Qに示すように、 フラッシュメモリセル領域及び低電圧動作トランジスタ 領域を覆うレジストパターン PR 8を形成する。 高電圧動作トランジスタ領域に 対し、 n型不純物をイオン注入し、 低濃度ドレイン （LDD) 領域 42を形成す る。 その後、 レジス トパターン PR 8は除去する。 なお、 条件が許せば、 低電圧 動作トランジスタ領域、 高電圧動作動作トランジスタを分離せず、 同一工程でェ クステンション領域、 LDD領域をイオン注入してもよい。
図 6 Rに示すように、 基板全面上に TEOS酸化シリコン膜 44を基板温度 6 0 0 °Cで厚さ 8 0 n m - 1 5 0 n m堆積し、 エッチバックして平坦表面上の酸化 シリコン膜を除去する。 フラッシュメモリセル領域の積層ゲート電極側壁上には 酸化シリコン膜のサイドウォールスぺーサ 4 4 cが形成され、 低電圧動作トラン ジスタ領域、 高電圧トランジスタ領域ではグート電極 2 8 b、 2 8 a側壁上に酸 化シリコンのサイドウォールスぺーサ 4 4 b、 4 4 aが形成される。
図 6 Sに示すように、 全活性領域に対し n型不純物をイオン注入し、 高濃度ソ ース /ドレイン領域 4 6を形成する。
なお、 C M O S回路を形成する場合は、 p—チャネル領域、 n—チャネル領域 をレジス トパターンで分離し、 n型不純物、 p型不純物をそれぞれイオン注入す る。
図 6 Tに示すように、基板表面及びグート電極表面を希フッ酸水溶液で洗浄し、 自然酸化膜等を除去した後、 T i、 C o等シリサイド化可能金属層を厚さ約 3 0 n mスパッタリングで堆積する。必要に応じてさらに T i N層を堆積し、 5 0 0。C、 3 0秒等のァニーリングを行って第 1次シリサイド層を形成する。 未反応の金属 層等を除去した後、 例えば 8 0 0 °C、 3 0秒の 2次ァニールを行い、 低抵抗のシ リサイド層 1 8を形成する。
サイドウォールスぺーサ表面には窒化シリコン膜が露出せず、 ゲート酸化膜と T E〇 S酸化シリコン膜が基板に接するように露出しているため、 アンダーカツ トは形成されず、 ショート、 歪み等の問題も生じない。
図 6 Uに示すように、各ゲート電極構造を覆うように層間絶縁膜 2 1を堆積し、 必要に応じて表面を平坦化する。 層間絶縁膜 2 1を貫通するコンタクトホールを 形成し、 T i層、 T i N層等を形成した後 W層を埋め込んで、 不要部分を除去す ることにより Wプラグ 2 2を形成する。 このようにして、 複数種類の半導体素子 を混載した半導体装置が形成される。 必要に応じて上層配線を形成し、 多層配線 構造を形成する。 半導体装置の一般的技術に関しては、 種々の公知技術を採用で きる （例えば米国特許第 6、 4 9 2、 7 3 4号、 第 6、 5 0 0、 7 1 0号参照、 これらの全内容を参照により取り込む）。
以上実施例に沿って本発明を説明したが、 本発明はこれらに制限されるもので はない。 例えば種々の変更、 改良、 組み合わせが可能なことは当業者に自明であ ろう。 産業上の利用の可能性
高集積化された半導体装置に利用できる。 複数種類の半導体素子を混載した半 導体集積回路装置に利用できる。

Claims

' 請求の範囲
1 . 半導体基板と ；
前記半導体基板上に形成された第 1ゲート酸化膜と ；
前記第 1グート酸化膜上に形成された第 1ゲート電極と ；
前記第 1ゲート電極両側の前記半導体基板内に形成された第 1ソース/ドレイ ン領域と ；
前記第 1ゲート電極側壁上に形成された 2層以上の積層サイ ドウオールスぺー サであって、 最外層以外の層として窒化膜を含み、 最外層は、 酸化膜又は酸化窒 化膜で形成され、 下面が前記半導体基板または第 1ゲート酸化膜、 又は窒化膜以 外の他のサイ ドウォールスぺーサ層と接している第 1積層サイドウオールスぺー サと ； '
を有する半導体装置。
2 . さらに、 前記第 1 ソース/ドレイン領域上に形成された第 1シリサイド層 を有する請求の範囲第 1項記載の半導体装置。
3 . 前記第 1シリサイド層が、 コバルトシリサイド層である請求の範囲第 2公 記載の半導体装置。
4 . 前記第 1積層サイドウォールスぺーサの最外層が、 前記第 1ゲート酸化膜 の側壁を覆い、 直接前記半導体基板に接している請求の範囲第 1項記載の半導体
5 . 前記第 1積層サイドウォールスぺーサの最外層の底面が、 前記第 1ゲート 酸化膜に接し、 酸化膜エッチングに対して前記第 1ゲート酸化膜より速いエッチ ングレートを有する請求の範囲第 1項記載の半導体装置。
6 . 前記窒化膜が、 前記第 1積層サイ ドウオールスぺーサの中間層であり 記第 1積層サイ ドウォールスぺーサが、 前記窒化膜と前記第 1ゲート電極との間 及び前記窒化膜と前記第 1ゲート酸化膜との間に形成された酸化膜又は酸化窒化 膜を含む、 請求の範囲第 1項記載の半導体装置。
7 . 前記第 1積層サイ ドウオールスぺーサの最外層が、 前記第 1ゲート酸化膜 の側壁を覆い、 直接前記半導体基板に接している請求の範囲第 6項記載の半導体
8 . 前記第 1積層サイ ドウオールスぺーサの最外層が、 前記第 1ゲート酸化膜 に接する底面を有し、 酸化膜エッチングに対して前記第 1ゲート酸化膜より速い エッチングレートを有する請求の範囲第 6項記載の半導体装置。
9 . さらに、
前記半導体基板の上に形成された積層グート電極構造であって、
前記半導体基板の上に形成されたトンネル絶縁膜と、
前記トンネル絶縁膜上に形成されたフローテイングゲート電極と、
前記フローテイング電極上に形成された絶縁膜と、
前記絶縁膜上に形成されたコント口一ルゲート電極と、
を含む積層ゲート電極構造と ；
前記積層グート電極構造両側の前記半導体基板内に形成された第 2ソース/ド レイン領域と ；
前記積層ゲート電極構造の側壁上に形成された 3層以上の第 2積層サイ ドゥォ 一ルスぺーサであって、 中間層として前記半導体基板に接しない窒化膜を含む第 2積層サイ ドウオールスぺーサと ；
を有する請求の範囲第 1項記載の半導体装置。
1 0 . 前記第 2積層サイドウォールスぺーサが、 最内層として熱酸化層を含む 請求の範囲第 9項記載の半導体装置。
1 1 . 前記第 2積層サイ ドウォールスぺーサが、 最外層として底面が前記半導 体基板に接する酸化膜又は酸化窒化膜を含む請求の範囲第 9項記載の半導体装置 c
1 2 . 半導体基板と ；
前記半導体基板上に形成された第 1ゲート酸化膜と ；
前記第 1ゲート酸化膜上に形成された第 1ゲート電極と ；
前記第 1グート電極両側の前記半導体基板内に形成された第 1ソース/ドレイ ン領域と ；
前記第 1ゲート電極側壁上に形成された第 1サイドウオールスぺーサと ； 前記半導体基板の上に形成された積層ゲート電極構造であって、
前記半導体基板の上に形成されたトンネル絶縁膜と、
前記トンネル絶縁膜上に形成されたフローテイングゲート電極と、
前記フローテイング電極上に形成された絶縁膜と、
前記絶縁膜上に形成されたコント口一ルゲート電極と、
を含む積層ゲート電極構造と ；
前記積層ゲート電極構造両側の前記半導体基板内に形成された第 2ソースノド レイン領域と ；
前記積層ゲート電極構造の側壁上に形成された 3層以上の第 2積層サイドゥォ 一ルスぺーサであって、 中間層として前記半導体基板に接しない窒化膜を含み、 最外サイ ドウオールスぺーサ層は直接前記半導体基盤に接する第 2積層サイ ドウ ォーノレスぺーサと ；
有する半導体装置。
1 3 . 前記第 1サイドウォールスぺーサは、 前記第 2積層サイドウオールスぺ ーサの最外サイドウォールスぺーサ層と同一層で形成されている請求の範囲第 1 2項記載の半導体装置。
1 4 . 前記第 1サイドウ'オールスぺーサは、 2層以上の積層サイドウォールス ぺーサであって、 最外層以外の層として窒化膜を含み、 最外層は、 酸化膜又は酸 化窒化膜で形成され、 下面が前記半導体基板または第 1ゲート酸化膜、 又は窒化 膜以外の他のサイドウォールスぺーサ層と接している請求の範囲第 1 2項記載の 半導体装置。
1 5. 前記第 2積層サイドウォールスぺーサの中間層である窒化膜は、 LP— CVDで形成された窒化シリコン膜である請求の範囲第 1 2項記載の半導体装置 c
1 6. (a) 半導体基板上にゲート絶縁膜を形成する工程と ；
(b) 前記ゲート絶縁膜上に導電膜を形成する工程と ；
(c) 前記導電膜をエッチングし、 ゲート電極を形成すると共に、 前記ゲート 絶縁膜を露出する工程と ；
(d) 前記ゲート絶縁膜に対し、 エッチング選択性を有する第 1の絶縁膜を全 面に堆積し、 異方性エッチングにより前記ゲート電極側壁上に第 1サイドウォー ルスぺーサ層を残す工程と ；
(e) 前記ゲート絶縁膜をエッチングし、 前記半導体基板の表面を露出するェ 程と ；
( f ) 前記半導体基板全面に第 2の絶縁膜を堆積し、 異方性エッチングにより 前記第 1のサイ ドウオールスぺーサの側壁上に第 2のサイドウオールスぺーサ層 を残す工程と ；
(g)前記第 1、第 2のサイドウオールスぺーサを介してイオン注入を行ない、 ソース/ドレイン領域を形成する工程と ；
(h) 希弗酸水溶液で前記半導体基板表面を露出する工程と ；
( i ) 露出した半導体基板表面にシリサイド層を形成する工程と ；
を含む半導体装置の製造方法。
1 7. さらに、
( j ) 前記工程 （c) と （d) の間に、 前記半導体基板全面に第 3の絶縁層を 堆積する工程
を含み、 前記工程 （d) は、 前記前記第 1、 第 3の絶縁層を異方性エッチングす る請求の範囲第 1 6項記載の半導体装置の製造方法。
1 8. (a) 半導体基板上にゲート絶縁膜を形成する工程と ；
(b) 前記ゲート絶縁膜上に導電膜を形成する工程と ；
(c) 前記導電膜をエッチングし、 ゲート電極を形成すると共に、 前記ゲート 絶縁膜を露出する工程と ；
(d) 前記ゲート絶縁膜に対し、 エッチング選択性を有する第 1の絶縁膜を全 面に堆積し、 異方性エッチングにより前記ゲート電極側壁上に第 1サイドウォー ルスぺーサ層を残す工程と ；
(e) 前記半導体基板全面に前記ゲート絶縁膜よりエッチング速度の速い第 2 の絶縁膜を堆積し、 異方性エッチングにより前記第 1のサイドウォールスぺーサ の側壁上に第 2のサイドウオールスぺーサ層を残す工程と ；
( f ) 前記ゲート絶縁膜をエッチングし、 前記半導体基板の表面を露出するェ 程と ；
(g)前記第 1、第 2のサイドウオールスぺーサを介してイオン注入を行ない、 ソース/ドレイン領域を形成する工程と ；
(h) 希弗酸水溶液で前記半導体基板表面を露出する工程と ；
( i ) 露出した半導体基板表面にシリサイド層を形成する工程と ；
を含む半導体装置の製造方法。
1 9. さらに、
( j ) 前記工程 （c) と （d) の間に、 前記半導体基板全面に第 3の絶縁層を 堆積する工程
を含み、 前記工程 （d) は、 前記前記第 1、 第 3の絶縁層を異方性エッチングす る請求の範囲第 1 8項記載の半導体装置の製造方法。
2 0. (a) 半導体基板上にトンネル絶縁膜、 フローティングゲ一ト電極膜、 絶縁膜を堆積し、 パターニングしてフローティングゲート電極構造を形成するェ 程と ； (b) 半導体基板の他の領域にゲート絶縁膜を形成する工程と ；
(c) 前記フローティングゲート電極構造、 前記ゲート絶縁膜を覆って、 導電 膜、 エッチストッパ膜を堆積する工程と ；
(d) 前記エッチス トッパ膜、 導電膜をエッチングして不揮発性メモリの積層 ゲート電極構造を形成する工程と ；
(e) 前記積層ゲート電極構造の側壁上に、 リーク防止 第 1絶縁膜を形成す る工程と ； .
( f ) 前記リーク防止用第 1絶縁膜を覆って、 LP— CVDにより窒化シリコ ン膜を堆積し、 異方性エッチングで前記積層.ゲート電極側壁上に第 1サイ ドウォ 一ルスぺーサ層を残す工程と ；
(g) 前記エッチス トッパ層を除去する工程と ；
(h) 前記他の領域の導電層をパターニングし、 ゲート電極構造を形成するェ 程と ；
( i ) 前記半導体基板全面に第 2絶縁膜を堆積し、 異方性エッチングにより前 記積層ゲート電極構造、 ゲート電極構造側壁上に第 2サイドウオールスぺ一サを 残す工程と ；
( j ) 希弗酸水溶液で前記半導体基板表面を露出する工程と ； '
(k) 露出したぜんき半導体基板表面にシリサイド層を形成する工程と ； を含む半導体装置の製造方法。
21. 前記工程 （ i ) 力 窒化シリ コン膜を中間層として含む積層サイドゥォ 一ルスぺーサを形成する請求の範囲第 20項記載の半導体装置の製造方法。
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