JPH04158530A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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- JPH04158530A JPH04158530A JP28354990A JP28354990A JPH04158530A JP H04158530 A JPH04158530 A JP H04158530A JP 28354990 A JP28354990 A JP 28354990A JP 28354990 A JP28354990 A JP 28354990A JP H04158530 A JPH04158530 A JP H04158530A
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Landscapes
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は、浅いＰ゛拡散層を持つＰチャンネルＭＯＳ
ＰＥＴの形成に際し、短チャンネル効果を充分相殺で
きるようにした半導体素子の製造方法に関するものであ
る。
ＰＥＴの形成に際し、短チャンネル効果を充分相殺で
きるようにした半導体素子の製造方法に関するものであ
る。
（従来の技術）
一般に、ＭＯＳ ＬＳＩ の微細化とともに、顕在化す
るＭＯＳ ＰＥＴの短チャンネル効果を抑止するために
は、第３図の断面図に示すように、Ｓｔ基板１に形成し
たソース・ドレイン部２の拡散層深さＸｊを浅くし、か
つゲート絶縁膜４を介して形成したゲート電極３の下へ
の拡散層の拡がりΔＬを抑える必要がある。
るＭＯＳ ＰＥＴの短チャンネル効果を抑止するために
は、第３図の断面図に示すように、Ｓｔ基板１に形成し
たソース・ドレイン部２の拡散層深さＸｊを浅くし、か
つゲート絶縁膜４を介して形成したゲート電極３の下へ
の拡散層の拡がりΔＬを抑える必要がある。
Ｂイオン注入で形成するＰ−チャンネルＭＯ５ＬＳＩ
ソース・ドレイン用のＰ＋拡散層は、Ｂがイオン注入時
にチャネリングを起し易＜、Ｓｔ基板臭まで打ち込まれ
てしまうために、浅く形成することは難しい。
ソース・ドレイン用のＰ＋拡散層は、Ｂがイオン注入時
にチャネリングを起し易＜、Ｓｔ基板臭まで打ち込まれ
てしまうために、浅く形成することは難しい。
従来技術では、この問題を解決するために、特開昭６３
−１５５７２６号公報に開示されているように、チャネ
リングを抑えるための非晶質層をＢイオン注入に先立っ
て形成し、チャネリングを抑えることで、浅い拡散層を
形成する方法がとられていた。
−１５５７２６号公報に開示されているように、チャネ
リングを抑えるための非晶質層をＢイオン注入に先立っ
て形成し、チャネリングを抑えることで、浅い拡散層を
形成する方法がとられていた。
すなわち、第４図（ａ）ないし第４図（ｅ）はその工程
断面図である。この第４図（ａｌ〜第４図（ｅ）により
、従来の半導体装置の製造方法について概述する。
断面図である。この第４図（ａｌ〜第４図（ｅ）により
、従来の半導体装置の製造方法について概述する。
まず、第４図（ａ）に示すように、Ｘ型Ｓｉ基板１１上
に通常のＭＯＳ ＰＥＴ製造工程にしたがって、フィー
ルド酸化１１１２を形成した後、ゲート酸化膜１３を乾
燥酸素中にて形成する。
に通常のＭＯＳ ＰＥＴ製造工程にしたがって、フィー
ルド酸化１１１２を形成した後、ゲート酸化膜１３を乾
燥酸素中にて形成する。
その後、ゲート電極として用いる低抵抗多結晶シリコン
を堆積し、通常のフォトリソグラフィ、あるいは電子ビ
ームリソグラフィを用いてゲート電極１４を形成する。
を堆積し、通常のフォトリソグラフィ、あるいは電子ビ
ームリソグラフィを用いてゲート電極１４を形成する。
次に、第４図Φ）に示すように、ＳｉイオンをＮ型Ｓｉ
基板１１に注入し、Ｎ型Ｓｉ基板ｌｌ中に非晶質層１５
を形成する。
基板１１に注入し、Ｎ型Ｓｉ基板ｌｌ中に非晶質層１５
を形成する。
次に、１４４図（Ｃ）に示すように、ソース・ドレイン
１６として用いるＰ゛接合層形成のために、ＢＦｔイオ
ンを１５ ＫｅＶ、 ２ Ｘ １０１ｓＣ１−”の条件
で注入する。このＢＰ、イオンの注入は低エネルギのＢ
イオンを得るためであり、ＢＦ！ イオン注入条件でＢ
の注入深さは９００人となる。
１６として用いるＰ゛接合層形成のために、ＢＦｔイオ
ンを１５ ＫｅＶ、 ２ Ｘ １０１ｓＣ１−”の条件
で注入する。このＢＰ、イオンの注入は低エネルギのＢ
イオンを得るためであり、ＢＦ！ イオン注入条件でＢ
の注入深さは９００人となる。
次に、９５０″Ｃ１１５秒のランプアニールを行い、イ
オン注入により導入されたＢの活性化を行うとともに、
第４図（切に示すように、Ｂを拡散させ、非晶質層形成
のためのイオン注入にともなう結晶欠陥１７の深さ１０
００人より深い所に接合面を形成する。
オン注入により導入されたＢの活性化を行うとともに、
第４図（切に示すように、Ｂを拡散させ、非晶質層形成
のためのイオン注入にともなう結晶欠陥１７の深さ１０
００人より深い所に接合面を形成する。
また、上記アニールにより、非晶質層Ｉ５の結晶性は回
復し、単結晶となるので、Ｓｉイオン注入はＰ゛層のソ
ース・ドレイン１６の抵抗等の電気特性に影響を与えな
くなる。
復し、単結晶となるので、Ｓｉイオン注入はＰ゛層のソ
ース・ドレイン１６の抵抗等の電気特性に影響を与えな
くなる。
以上の方法で、ソース・ドレイン１６用の浅いＰ″ＮＮ
接合成した後は、通常の−Ｏ５［、Ｓ１製造工程にした
がって、第４図（ｅ）に示すように、層間絶縁膜１８、
Ｍｉｉ極１９を順次形成し、ＰチャンネルＭＯ３ＦＥＴ
が製造される。
接合成した後は、通常の−Ｏ５［、Ｓ１製造工程にした
がって、第４図（ｅ）に示すように、層間絶縁膜１８、
Ｍｉｉ極１９を順次形成し、ＰチャンネルＭＯ３ＦＥＴ
が製造される。
（発明が解決しようとする課題）
しかしながら、上記従来の半導体装置の製造方法では、
第５図の拡大断面図からも明らかなように、ゲート電極
１３の端部付近の非晶質化が不充分であったために、Ｂ
イオンの横方向へのチャネリングが生し、Ｂがゲート下
奥まで打ち込まれてしまう。
第５図の拡大断面図からも明らかなように、ゲート電極
１３の端部付近の非晶質化が不充分であったために、Ｂ
イオンの横方向へのチャネリングが生し、Ｂがゲート下
奥まで打ち込まれてしまう。
このため、第３図で示した拡散層拡がりΔＬを充分抑え
ることができず、従来技術では短チャンネル効果を満足
いく程に抑えることは難しかった。
ることができず、従来技術では短チャンネル効果を満足
いく程に抑えることは難しかった。
この発明は前記従来技術が持っている問題点のうち、ゲ
ート端付近の非晶質化が不充分であるために、この領域
でチャネリングが生じ、ゲート電極下に拡散層が拡がっ
てしまうという問題点について解決した半導体素子の製
造方法を提供するものである。
ート端付近の非晶質化が不充分であるために、この領域
でチャネリングが生じ、ゲート電極下に拡散層が拡がっ
てしまうという問題点について解決した半導体素子の製
造方法を提供するものである。
（課題を解決するための手段）
この発明は前記問題点を解決するために、半導体素子の
製造方法において、逆Ｔ字形ゲート電極の上から、非晶
質化のためのイオン注入を行い、ゲート端付近をも非晶
質化する工程を導入したものである。
製造方法において、逆Ｔ字形ゲート電極の上から、非晶
質化のためのイオン注入を行い、ゲート端付近をも非晶
質化する工程を導入したものである。
（作 用）
この発明によれば、半導体素子の製造方法において、以
上のような工程を導入したので、逆子字形電極を持つゲ
ートの上から、非晶質化のためのイオン注入を行うこと
で、ゲート電極端付近も充分に非晶質化し、これにより
Ｂイオンの横方向へのチャネリングをも防ぎ、浅くかつ
ゲート下への拡がりの小さいＰ゛拡散層を持つＰ−チャ
ンネルＭＯ５ＦＥＴを形成でき、したがって、前記問題
点を除去できる。
上のような工程を導入したので、逆子字形電極を持つゲ
ートの上から、非晶質化のためのイオン注入を行うこと
で、ゲート電極端付近も充分に非晶質化し、これにより
Ｂイオンの横方向へのチャネリングをも防ぎ、浅くかつ
ゲート下への拡がりの小さいＰ゛拡散層を持つＰ−チャ
ンネルＭＯ５ＦＥＴを形成でき、したがって、前記問題
点を除去できる。
（実施例）
以下、この発明の半導体素子の製造方法の実施例につい
て図面に基づき説明する。第１図（ａ）ないし第１図（
ｆ）はその一実施例の工程断面図であり、まず、第１図
（ａ）に示すように、半導体基板としてのＮ型Ｓｔ基板
２１上にゲート酸化膜２２を形成した後、通常工程によ
って逆Ｔ字形ゲート電極１３用の低抵抗多結晶シリコン
を形成する。この低抵抗多結晶シリコンの薄い部分の厚
さは１０ｎｍである。
て図面に基づき説明する。第１図（ａ）ないし第１図（
ｆ）はその一実施例の工程断面図であり、まず、第１図
（ａ）に示すように、半導体基板としてのＮ型Ｓｔ基板
２１上にゲート酸化膜２２を形成した後、通常工程によ
って逆Ｔ字形ゲート電極１３用の低抵抗多結晶シリコン
を形成する。この低抵抗多結晶シリコンの薄い部分の厚
さは１０ｎｍである。
次に、第１図〜）に示すように、非晶質化のためのＳｉ
イオン注入をエネルギ７０ＫｅＶ、ドーズ量２ Ｘ １
０ ”ＣＩ−”で行い、ソース・ドレイン部２４をＮ型
Ｓｉ基板２１の表面から深さ１００ｎ−まで非晶質化す
る。
イオン注入をエネルギ７０ＫｅＶ、ドーズ量２ Ｘ １
０ ”ＣＩ−”で行い、ソース・ドレイン部２４をＮ型
Ｓｉ基板２１の表面から深さ１００ｎ−まで非晶質化す
る。
次に、第１図（Ｃ）に示すように、ゲート電極スペーサ
用絶縁膜２５をデポジットした後に、第１図（ｄ）に示
すように、エンチングすることによって、低抵抗多結晶
シリコンによる逆Ｔ字形ゲート電極２６を形成し、かつ
ゲート電極スペーサ２５ａをこの逆Ｔ字形ゲート電極２
６の側面を形成する。
用絶縁膜２５をデポジットした後に、第１図（ｄ）に示
すように、エンチングすることによって、低抵抗多結晶
シリコンによる逆Ｔ字形ゲート電極２６を形成し、かつ
ゲート電極スペーサ２５ａをこの逆Ｔ字形ゲート電極２
６の側面を形成する。
次に、第１図（ｅ）に示すように、ソース・ドレイン用
として用いるＰ°拡散層２７形成のために、ＢＦ！ イ
オンを１５ ＫｅＶ、 ２ Ｘ １０ ”ＣＩ＋−”の
条件でイオン注入する。
として用いるＰ°拡散層２７形成のために、ＢＦ！ イ
オンを１５ ＫｅＶ、 ２ Ｘ １０ ”ＣＩ＋−”の
条件でイオン注入する。
このとき、Ｂの注入深さはシミュレーションによれば、
５０＋＋−となり、また、横方開拡がりは４０ｎｍとな
る。その後、９５０°Ｃ１５秒のランプアニールを行い
、イオン注入により、導入されたＢの活性化を行う。
５０＋＋−となり、また、横方開拡がりは４０ｎｍとな
る。その後、９５０°Ｃ１５秒のランプアニールを行い
、イオン注入により、導入されたＢの活性化を行う。
このとき、Ｂは拡散し、最終的に拡散層深さは９０ｎｍ
、横方開拡がりは７０ｎｍとなる。第２図はシミュレー
ションで求めたＢ濃度の逆Ｔ字形ゲート電極２６の端か
らの横方向の分布である。第２図の特性（ａ）は逆Ｔ字
形ゲートｉ極２６の下まで非晶質化し、Ｂイオンがチャ
ネリングしなかったとした場合のＢ濃度分布であり、ま
た、第２回の特性すはゲート下が非晶質化しておらず、
Ｂイオンがチャネリングしたとして求めた場合の特性で
あり、特性ａは特性すに較べると横方向の拡がりが大き
く抑えられていることがわかる。
、横方開拡がりは７０ｎｍとなる。第２図はシミュレー
ションで求めたＢ濃度の逆Ｔ字形ゲート電極２６の端か
らの横方向の分布である。第２図の特性（ａ）は逆Ｔ字
形ゲートｉ極２６の下まで非晶質化し、Ｂイオンがチャ
ネリングしなかったとした場合のＢ濃度分布であり、ま
た、第２回の特性すはゲート下が非晶質化しておらず、
Ｂイオンがチャネリングしたとして求めた場合の特性で
あり、特性ａは特性すに較べると横方向の拡がりが大き
く抑えられていることがわかる。
以上のようにソース・ドレイン用のＰ０拡散層２７を形
成したのち、通常ＭＯＳ ＬＳＩ製造工程によって第１
図（ｆ）に示すように、層間絶縁！１２８、Ｍ電極２９
を形成することで、浅く、拡がりの抑えられたＰ０拡散
層２７を持つＰ−チャンネルＭＯ５ＦＥＴが製造される
。
成したのち、通常ＭＯＳ ＬＳＩ製造工程によって第１
図（ｆ）に示すように、層間絶縁！１２８、Ｍ電極２９
を形成することで、浅く、拡がりの抑えられたＰ０拡散
層２７を持つＰ−チャンネルＭＯ５ＦＥＴが製造される
。
（発明の効果）
以上詳述のごとく、この発明によれば、非晶質化のため
のイオン注入を逆Ｔ字形ゲート電極の上から行って、逆
Ｔ字形ゲート電極の端付近をも非晶質化するようにした
ので、チャネリング現象によるＢの方向への拡がりが抑
えられ、これによって、短チャンネル効果が充分抑えら
れ、トランジスタ特性の優れた微細Ｐ−チャンネルＭＯ
５ＦＥＴが製造されると期待される。
のイオン注入を逆Ｔ字形ゲート電極の上から行って、逆
Ｔ字形ゲート電極の端付近をも非晶質化するようにした
ので、チャネリング現象によるＢの方向への拡がりが抑
えられ、これによって、短チャンネル効果が充分抑えら
れ、トランジスタ特性の優れた微細Ｐ−チャンネルＭＯ
５ＦＥＴが製造されると期待される。
第１図（ａ）ないし第１図（ｆ）はこの発明の半導体素
子の製造方法の一実施例の工程断面図、第２図はシミュ
レーションで求めた同上実施例と従来の半導体装置の製
造方法によるＢ濃度分布図、第３図は従来のＭＯＳ Ｆ
ＥＴのソース・ドレイン部の拡大断面図、第４図（ａ）
ないし第４図（ｅ）は従来の半導体装置の製造方法の工
程断面図、第５図は第４図の工程断面図中の非晶質層の
部分の拡大断面図である。 ２１・・・Ｎ１Ｓｉ基板、２２・・・ゲート酸化膜、２
３・・・逆Ｔ字形ゲート電極、２４・・・ソース・ドレ
イン部、２５・・・ゲート電極スペーサ用絶縁膜、２５
ａ・・・ゲート電極スペーサ、２６・・・逆Ｔ字形ゲー
ト電極、２７・・・Ｐ°拡散層、２８・・・層間絶縁膜
、２９・・・Ｍ電極。 ゲート電極端からの距離 （ｎｍ） 従来およびこの発明のＢ濃度分布図 第２図 訃− １ｗ 従来のソース・ドレイン部分の拡大断面図第３図 従来の非晶質層の部分の拡大断面図 第５図
子の製造方法の一実施例の工程断面図、第２図はシミュ
レーションで求めた同上実施例と従来の半導体装置の製
造方法によるＢ濃度分布図、第３図は従来のＭＯＳ Ｆ
ＥＴのソース・ドレイン部の拡大断面図、第４図（ａ）
ないし第４図（ｅ）は従来の半導体装置の製造方法の工
程断面図、第５図は第４図の工程断面図中の非晶質層の
部分の拡大断面図である。 ２１・・・Ｎ１Ｓｉ基板、２２・・・ゲート酸化膜、２
３・・・逆Ｔ字形ゲート電極、２４・・・ソース・ドレ
イン部、２５・・・ゲート電極スペーサ用絶縁膜、２５
ａ・・・ゲート電極スペーサ、２６・・・逆Ｔ字形ゲー
ト電極、２７・・・Ｐ°拡散層、２８・・・層間絶縁膜
、２９・・・Ｍ電極。 ゲート電極端からの距離 （ｎｍ） 従来およびこの発明のＢ濃度分布図 第２図 訃− １ｗ 従来のソース・ドレイン部分の拡大断面図第３図 従来の非晶質層の部分の拡大断面図 第５図
Claims (1)
- 【特許請求の範囲】 （ａ）半導体基板上に、ゲート酸化膜を介して逆Ｔ字形
ゲート電極を形成するとともに、その側面に絶縁物のス
ペーサを形成する工程と、 （ｂ）上記逆Ｔ字形ゲート電極の上から、非晶質化のた
めのイオン注入を行い、ソース・ドレイン部、およびそ
の逆Ｔ字形ゲート電極端付近をも非晶質化する工程と、 よりなる半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28354990A JPH04158530A (ja) | 1990-10-23 | 1990-10-23 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28354990A JPH04158530A (ja) | 1990-10-23 | 1990-10-23 | 半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04158530A true JPH04158530A (ja) | 1992-06-01 |
Family
ID=17666965
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28354990A Pending JPH04158530A (ja) | 1990-10-23 | 1990-10-23 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04158530A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100461449C (zh) * | 2003-10-23 | 2009-02-11 | 富士通微电子株式会社 | 半导体装置和半导体装置的制造方法 |
-
1990
- 1990-10-23 JP JP28354990A patent/JPH04158530A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100461449C (zh) * | 2003-10-23 | 2009-02-11 | 富士通微电子株式会社 | 半导体装置和半导体装置的制造方法 |
| US7511331B2 (en) | 2003-10-23 | 2009-03-31 | Fujitsu Microelectronics Limited | Semiconductor device having side wall spacers |
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