JPH0795535B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0795535B2 JPH0795535B2 JP61303309A JP30330986A JPH0795535B2 JP H0795535 B2 JPH0795535 B2 JP H0795535B2 JP 61303309 A JP61303309 A JP 61303309A JP 30330986 A JP30330986 A JP 30330986A JP H0795535 B2 JPH0795535 B2 JP H0795535B2
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- JP
- Japan
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- junction
- depth
- ion implantation
- amorphous layer
- ions
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、微細LSI製作に要求される、良好な電流−電
圧特性を持つ浅い接合形成方法に関するものである。
圧特性を持つ浅い接合形成方法に関するものである。
LSIは高性能化、高集積化に向けてさらに微細化の研究
が進められているが、ゲート長0.5μｍ程度以下の微細L
SIを実現するためには、MOSFETのソース，ドレインとし
て用いられる接合として、深さが0.1μｍ程度以下の浅
い接合が必要不可欠である。従来、Si基板に接合を形成
する方法としては、P+Ｎ接合を形成する場合にはＢを、
N+Ｐ接合を形成する場合にはAsあるいはＰをイオン注入
し、電気炉中でアニールするという手法が用いられてき
た。しかし、アニール時の不純物の拡散のために、浅い
接合を形成するのは困難である。このため、従来の電気
炉アニールの代わりに、不純物の拡散をあまり起こさせ
ないで活性化できるランプアニールが、浅い接合形成を
可能にする有力な手法として用いられている。
が進められているが、ゲート長0.5μｍ程度以下の微細L
SIを実現するためには、MOSFETのソース，ドレインとし
て用いられる接合として、深さが0.1μｍ程度以下の浅
い接合が必要不可欠である。従来、Si基板に接合を形成
する方法としては、P+Ｎ接合を形成する場合にはＢを、
N+Ｐ接合を形成する場合にはAsあるいはＰをイオン注入
し、電気炉中でアニールするという手法が用いられてき
た。しかし、アニール時の不純物の拡散のために、浅い
接合を形成するのは困難である。このため、従来の電気
炉アニールの代わりに、不純物の拡散をあまり起こさせ
ないで活性化できるランプアニールが、浅い接合形成を
可能にする有力な手法として用いられている。
従来の上述した浅い接合形成に不可欠な低エネルギイオ
ン注入を行なうと、特にイオン半径の小さいＢの場合に
は、低指数の結晶軸方向からずらしてイオン注入して
も、チヤネリングが起き不純物が深くまで侵入し、接合
を浅くできないという問題がある。上記のチヤネリング
を抑えるため、例えばＢのイオン注入の前に電気特性に
影響を与えないイオン、例えばSiのイオン注入により、
Si基板の表面付近を非晶質化するという方法が提案され
ている。この方法によれば、非晶質層へのイオン注入で
あるためチヤネリングを防止でき、浅い接合の形成が可
能であるが、チヤネリングを完全に防止するために非晶
質層の深さを深くすると、非晶質化のためのイオン注入
により導入される結晶欠陥の影響のために、接合ダイオ
ードのリーク電流が大きくなり、良好な電流−電圧特性
を持つ浅い接合を形成できないという欠点があつた。
ン注入を行なうと、特にイオン半径の小さいＢの場合に
は、低指数の結晶軸方向からずらしてイオン注入して
も、チヤネリングが起き不純物が深くまで侵入し、接合
を浅くできないという問題がある。上記のチヤネリング
を抑えるため、例えばＢのイオン注入の前に電気特性に
影響を与えないイオン、例えばSiのイオン注入により、
Si基板の表面付近を非晶質化するという方法が提案され
ている。この方法によれば、非晶質層へのイオン注入で
あるためチヤネリングを防止でき、浅い接合の形成が可
能であるが、チヤネリングを完全に防止するために非晶
質層の深さを深くすると、非晶質化のためのイオン注入
により導入される結晶欠陥の影響のために、接合ダイオ
ードのリーク電流が大きくなり、良好な電流−電圧特性
を持つ浅い接合を形成できないという欠点があつた。
本発明は、従来の接合形成技術の以上のような問題を解
決した、良好な電流−電圧特性を持つ0.1μｍ程度の浅
い接合を形成する手法を提供するもので、半導体装置の
製造方法において、第一の導電型を決める第一の不純物
を含有する素子領域に、半導体の電気特性に影響を与え
ない不活性な第一のイオンを注入し、半導体表面に非晶
質層を形成する工程と、電気的に活性で、第二の導電型
を決める第二の不純物を、前記第二の不純物の濃度が前
記第一の不純物の濃度と等しくなる接合面が、前記第一
のイオンの注入により形成された非晶質層の深さよりも
浅くなるようにイオン注入する工程と、イオン注入した
前記第二の不純物を熱処理により拡散させ、前記接合面
を前記非晶質層の深さより深くする工程とを含んでなる
ことを特徴としている。
決した、良好な電流−電圧特性を持つ0.1μｍ程度の浅
い接合を形成する手法を提供するもので、半導体装置の
製造方法において、第一の導電型を決める第一の不純物
を含有する素子領域に、半導体の電気特性に影響を与え
ない不活性な第一のイオンを注入し、半導体表面に非晶
質層を形成する工程と、電気的に活性で、第二の導電型
を決める第二の不純物を、前記第二の不純物の濃度が前
記第一の不純物の濃度と等しくなる接合面が、前記第一
のイオンの注入により形成された非晶質層の深さよりも
浅くなるようにイオン注入する工程と、イオン注入した
前記第二の不純物を熱処理により拡散させ、前記接合面
を前記非晶質層の深さより深くする工程とを含んでなる
ことを特徴としている。
本発明の作用を説明する前に、まず、本発明に至つた実
験事実について述べる。
験事実について述べる。
Si基板にSiイオンを150ekV,2×1015cm-2の条件でイオン
注入した場合には、表面から0.3μｍの深さまで非晶質
化されることが断面のTEMの観察から明らかとなつた。
このような試料を、例えば900℃,30分の電気炉アニール
あるいは、950℃,15秒のランプアニールを行なうと、前
記非晶質層とSi結晶の界面、すなわち0.3μｍの深さの
所に結晶欠陥が発生することがわかつた。このような、
非晶質化のためのイオン注入に伴う結晶欠陥の深さと接
合のリーク電流との関係を調べた結果、接合の深さが前
記結晶欠陥よりも深い場合は良好な接合特性を示し、接
合の深さが結晶欠陥の深さよりも浅い場合にはリーク電
流が大きく増大することがわかつた。
注入した場合には、表面から0.3μｍの深さまで非晶質
化されることが断面のTEMの観察から明らかとなつた。
このような試料を、例えば900℃,30分の電気炉アニール
あるいは、950℃,15秒のランプアニールを行なうと、前
記非晶質層とSi結晶の界面、すなわち0.3μｍの深さの
所に結晶欠陥が発生することがわかつた。このような、
非晶質化のためのイオン注入に伴う結晶欠陥の深さと接
合のリーク電流との関係を調べた結果、接合の深さが前
記結晶欠陥よりも深い場合は良好な接合特性を示し、接
合の深さが結晶欠陥の深さよりも浅い場合にはリーク電
流が大きく増大することがわかつた。
本発明は以上の実験事実に基いてなされたもので、チヤ
ネリングを完全に防止するために、非晶質層の深さがＢ
のイオン注入により形成される接合面の深さ（接合深
さ）よりも深くなるように形成し、その後の熱処理によ
りＢを拡散させ、結晶欠陥の深さよりもやや深い所を接
合面とすることにより、良好な電流−電圧特性を持つ接
合を形成するものである。すなわち、本発明は、第一の
イオン注入により非晶質層を形成した後、第二のイオン
注入により不純物イオンを注入し接合を形成する工程に
おいて、第二の不純物イオンにより形成される接合の接
合深さが、第一のイオン注入により形成された非晶質層
の深さよりも浅くなるようにイオン注入した後、熱処理
により、第二のイオン注入により導入した不純物を拡散
させ、接合深さを前記非晶質層の深さよりもやや深くす
ることを最も主要な特徴とする。以下図面にもとづき実
施例について説明する。
ネリングを完全に防止するために、非晶質層の深さがＢ
のイオン注入により形成される接合面の深さ（接合深
さ）よりも深くなるように形成し、その後の熱処理によ
りＢを拡散させ、結晶欠陥の深さよりもやや深い所を接
合面とすることにより、良好な電流−電圧特性を持つ接
合を形成するものである。すなわち、本発明は、第一の
イオン注入により非晶質層を形成した後、第二のイオン
注入により不純物イオンを注入し接合を形成する工程に
おいて、第二の不純物イオンにより形成される接合の接
合深さが、第一のイオン注入により形成された非晶質層
の深さよりも浅くなるようにイオン注入した後、熱処理
により、第二のイオン注入により導入した不純物を拡散
させ、接合深さを前記非晶質層の深さよりもやや深くす
ることを最も主要な特徴とする。以下図面にもとづき実
施例について説明する。
第１図（ａ）乃至（ｅ）は、本発明をMOSLSI製造に適用
した場合の一実施例であつて、Ｐ−チヤネルMOSFETの製
造工程を示すものである。図中、１はＮ型Si基板、２は
フイールド酸化膜、３はゲート酸化膜、４は低抵抗多結
晶シリコンゲート電極、５は非晶質層、６はP+層（ソー
ス，ドレイン）、７は非晶質層形成のためのイオン注入
に伴う結晶欠陥、８は層間絶縁膜、９はAl電極である。
まず、第１図（ａ）に示すように、Ｎ型Si基板１（本実
施例ではＮ型不純物の濃度が1016cm-3のものを用い
た。）上に通常のMOSLSI製造工程に従つて厚さ5000Åの
フイールド酸化膜２を形成した後、厚さ100Åのゲート
酸化膜３を乾燥酸素中で形成する。その後、ゲート電極
として用いる低抵抗多結晶シリコンを3000Åの厚さに堆
積し、通常のフオトリソグラフイあるいは電子ビームリ
ソグラフイを用いてゲート電極４を形成する。次に、第
１図（ｂ）に示すように、ソース，ドレインとして用い
るP+Ｎ接合形成のためのイオン注入に先立つて、Siイオ
ンを40keV,2×1015cm-2の条件でイオン注入し、Ｎ型Si
基板１中に非晶質層５を形成する。ここに示した条件で
イオン注入した場合、非晶質層５の深さは1000Åであ
る。次に、第１図（ｃ）に示すように、ソース，ドレイ
ンとして用いるP+Ｎ接合形成のためにBF2イオンを15ke
V,2×1015cm-2の条件でイオン注入する。ここで、BF2イ
オンを用いた理由は、低エネルギのＢイオンを得るため
で、15keVのBF2イオン注入は3.4keVのＢイオン注入と同
等である。上記のBF2イオン注入の条件で、接合深さは9
00Åとなる。しかる後に、950℃,15秒のランプアニール
を行ないイオン注入により導入されたＢの活性化を行な
うとともに、第１図（ｄ）に示すように、Ｂを拡散さ
せ、非晶質層形成のためのイオン注入に伴う結晶欠陥７
の深さ1000Åより深い所に接合面を形成する。本実施例
では、アニール後のP+Ｎ接合の接合深さを1100Åとし
た。また、このアニールで非晶質層５の結晶性は回復し
単結晶となるので、Siイオン注入はP+層６の抵抗等の電
気特性には影響を与えなくなる。以上のような方法でソ
ース，ドレイン用の浅いP+Ｎ接合を形成した後は、通常
のMOSLSI製造工程に従つて第１図（ｅ）に示すように、
層間絶縁膜8,Al電極９を形成し、Ｐ−チヤネルMOSFETが
製造される。
した場合の一実施例であつて、Ｐ−チヤネルMOSFETの製
造工程を示すものである。図中、１はＮ型Si基板、２は
フイールド酸化膜、３はゲート酸化膜、４は低抵抗多結
晶シリコンゲート電極、５は非晶質層、６はP+層（ソー
ス，ドレイン）、７は非晶質層形成のためのイオン注入
に伴う結晶欠陥、８は層間絶縁膜、９はAl電極である。
まず、第１図（ａ）に示すように、Ｎ型Si基板１（本実
施例ではＮ型不純物の濃度が1016cm-3のものを用い
た。）上に通常のMOSLSI製造工程に従つて厚さ5000Åの
フイールド酸化膜２を形成した後、厚さ100Åのゲート
酸化膜３を乾燥酸素中で形成する。その後、ゲート電極
として用いる低抵抗多結晶シリコンを3000Åの厚さに堆
積し、通常のフオトリソグラフイあるいは電子ビームリ
ソグラフイを用いてゲート電極４を形成する。次に、第
１図（ｂ）に示すように、ソース，ドレインとして用い
るP+Ｎ接合形成のためのイオン注入に先立つて、Siイオ
ンを40keV,2×1015cm-2の条件でイオン注入し、Ｎ型Si
基板１中に非晶質層５を形成する。ここに示した条件で
イオン注入した場合、非晶質層５の深さは1000Åであ
る。次に、第１図（ｃ）に示すように、ソース，ドレイ
ンとして用いるP+Ｎ接合形成のためにBF2イオンを15ke
V,2×1015cm-2の条件でイオン注入する。ここで、BF2イ
オンを用いた理由は、低エネルギのＢイオンを得るため
で、15keVのBF2イオン注入は3.4keVのＢイオン注入と同
等である。上記のBF2イオン注入の条件で、接合深さは9
00Åとなる。しかる後に、950℃,15秒のランプアニール
を行ないイオン注入により導入されたＢの活性化を行な
うとともに、第１図（ｄ）に示すように、Ｂを拡散さ
せ、非晶質層形成のためのイオン注入に伴う結晶欠陥７
の深さ1000Åより深い所に接合面を形成する。本実施例
では、アニール後のP+Ｎ接合の接合深さを1100Åとし
た。また、このアニールで非晶質層５の結晶性は回復し
単結晶となるので、Siイオン注入はP+層６の抵抗等の電
気特性には影響を与えなくなる。以上のような方法でソ
ース，ドレイン用の浅いP+Ｎ接合を形成した後は、通常
のMOSLSI製造工程に従つて第１図（ｅ）に示すように、
層間絶縁膜8,Al電極９を形成し、Ｐ−チヤネルMOSFETが
製造される。
第２図（ａ），（ｂ）は、本実施例で示したP+Ｎ接合の
Ｂの深さ方向の濃度分布をSIMSで測定した結果を示した
もので、第２図（ａ）がイオン注入後熱処理なしの場
合、第２図（ｂ）が950℃,15秒のランプアニール後であ
る。また、第２図（ａ）に破線で示しているのは、比較
のために測定したもので、Siイオン注入を行なわないで
BF2イオン注入のみを行なつた場合である。第２図
（ａ）に示すように、本実施例で示したSiイオン注入を
行なつた場合は、Ｂの濃度分付はガウス分布で表わされ
る急峻な分布になつており、チヤネリングは完全に防止
できていることがわかる。一方、Siイオン注入を行なわ
ないものは、図に示すように、チヤネリングのために分
布が拡がり、0.1μｍ程度の浅い接合を形成することは
不可能である。このように、非晶質層の深さをＢの濃度
が基板濃度と等しくなる接合深さよりも深くすることに
より、チヤネリングを完全に防止した浅いP+Ｎ接合が形
成できる。第２図（ｂ）に示すように、ランプアニール
後の接合深さ（Ｂ濃度が1016cm-3になる深さで定義す
る）は1100Åとなる。次に、本実施例で示したP+Ｎ接合
の逆方向の電流−電圧特性を第３図に示す。図に示すよ
うに、−5V印加時のリーク電流は１×10-9A/cm2と非常
に小さい値であり、良好な電流−電圧特性を持つ浅い接
合が得られている。前述したようにランプアニールでＢ
は若干拡散するので、接合深さは1100Åと、非晶質層の
深さ1000Åに比べてやや深くなる。従つて、本実施例で
は、非晶質層と結晶の界面に発生する結晶欠陥の深さが
熱処理後の接合の深さよりも浅くなるために、第３図に
示すような良好な電流−電圧特性が得られる。比較のた
めに、本発明によらない方法で形成したP+Ｎ接合の逆方
向の電流−電圧特性を第４図に示す。これは、非晶質層
の深さを3000Åとした場合であるが、接合の深さは同様
に1100Åと浅い接合が得られたが、結晶欠陥の深さが接
合の深さよりも深いので、第４図に示すように大きなリ
ーク電流を示す。すなわち、本発明を用いることによ
り、接合のリーク電流の値を1/1000に減少させることが
できた。以上のように、本発明によれば、チヤネリング
を完全に防止し、しかも良好な電流−電圧特性を持つ浅
い接合が形成できる。
Ｂの深さ方向の濃度分布をSIMSで測定した結果を示した
もので、第２図（ａ）がイオン注入後熱処理なしの場
合、第２図（ｂ）が950℃,15秒のランプアニール後であ
る。また、第２図（ａ）に破線で示しているのは、比較
のために測定したもので、Siイオン注入を行なわないで
BF2イオン注入のみを行なつた場合である。第２図
（ａ）に示すように、本実施例で示したSiイオン注入を
行なつた場合は、Ｂの濃度分付はガウス分布で表わされ
る急峻な分布になつており、チヤネリングは完全に防止
できていることがわかる。一方、Siイオン注入を行なわ
ないものは、図に示すように、チヤネリングのために分
布が拡がり、0.1μｍ程度の浅い接合を形成することは
不可能である。このように、非晶質層の深さをＢの濃度
が基板濃度と等しくなる接合深さよりも深くすることに
より、チヤネリングを完全に防止した浅いP+Ｎ接合が形
成できる。第２図（ｂ）に示すように、ランプアニール
後の接合深さ（Ｂ濃度が1016cm-3になる深さで定義す
る）は1100Åとなる。次に、本実施例で示したP+Ｎ接合
の逆方向の電流−電圧特性を第３図に示す。図に示すよ
うに、−5V印加時のリーク電流は１×10-9A/cm2と非常
に小さい値であり、良好な電流−電圧特性を持つ浅い接
合が得られている。前述したようにランプアニールでＢ
は若干拡散するので、接合深さは1100Åと、非晶質層の
深さ1000Åに比べてやや深くなる。従つて、本実施例で
は、非晶質層と結晶の界面に発生する結晶欠陥の深さが
熱処理後の接合の深さよりも浅くなるために、第３図に
示すような良好な電流−電圧特性が得られる。比較のた
めに、本発明によらない方法で形成したP+Ｎ接合の逆方
向の電流−電圧特性を第４図に示す。これは、非晶質層
の深さを3000Åとした場合であるが、接合の深さは同様
に1100Åと浅い接合が得られたが、結晶欠陥の深さが接
合の深さよりも深いので、第４図に示すように大きなリ
ーク電流を示す。すなわち、本発明を用いることによ
り、接合のリーク電流の値を1/1000に減少させることが
できた。以上のように、本発明によれば、チヤネリング
を完全に防止し、しかも良好な電流−電圧特性を持つ浅
い接合が形成できる。
なお、以上の説明では非晶質化のためのイオン注入のイ
オン種としてはSiの場合を述べたが、他にGe,Ar等、最
終的に電気特性に影響を与えないものであれば何でもよ
く、また、接合形成のためのイオン種としてはBF2の場
合を述べたが、もちろんP+Ｎ接合の場合はＢ等他のもの
でもよく、N+Ｐ接合の時には、As,P等を使用すればよ
い。さらに、熱処理としてはランプアニールを用いる場
合を述べたが、他のアニール方法、例えば電気炉アニー
ル，電子ビームアニール，レーザアニール等であつても
よいことはいうまでもない。
オン種としてはSiの場合を述べたが、他にGe,Ar等、最
終的に電気特性に影響を与えないものであれば何でもよ
く、また、接合形成のためのイオン種としてはBF2の場
合を述べたが、もちろんP+Ｎ接合の場合はＢ等他のもの
でもよく、N+Ｐ接合の時には、As,P等を使用すればよ
い。さらに、熱処理としてはランプアニールを用いる場
合を述べたが、他のアニール方法、例えば電気炉アニー
ル，電子ビームアニール，レーザアニール等であつても
よいことはいうまでもない。
以上説明したように、本発明によれば、接合を形成する
ためのイオンにより形成される接合の接合深さよりも深
い非晶質層を用いるので、イオン注入時のチヤネリング
を完全に防止でき、またその後の拡散により、非晶質化
のためのイオン注入に伴う結晶欠陥の影響がなくなるの
で、良好な電流−電圧特性を持つた浅い接合が形成でき
るという利点がある。また、非晶質層へのイオン注入で
あるので、通常行なわれている斜めからのイオン注入を
行なう必要がなく、垂直方向からのイオン注入ができ
る。従つて、斜め注入の場合に問題となる素子特性の非
対称性がない等、本発明の効果は大きいものがある。
ためのイオンにより形成される接合の接合深さよりも深
い非晶質層を用いるので、イオン注入時のチヤネリング
を完全に防止でき、またその後の拡散により、非晶質化
のためのイオン注入に伴う結晶欠陥の影響がなくなるの
で、良好な電流−電圧特性を持つた浅い接合が形成でき
るという利点がある。また、非晶質層へのイオン注入で
あるので、通常行なわれている斜めからのイオン注入を
行なう必要がなく、垂直方向からのイオン注入ができ
る。従つて、斜め注入の場合に問題となる素子特性の非
対称性がない等、本発明の効果は大きいものがある。
第１図は本発明の一実施例を示した図、 第２図は本発明により形成した接合のＢの深さ方向の濃
度分布の測定結果を示す図、 第３図は本発明により形成した接合の逆方向の電流−電
圧特性を示す図、 第４図は本発明によらない従来の方法で形成した接合の
逆方向の電流−電圧特性を示す図である。 １……Ｎ型Si基板 ２……フイールド酸化膜 ３……ゲート酸化膜 ４……低抵抗多結晶シリコンゲート電極 ５……非晶質層 ６……ソース，ドレイン用P+層 ７……非晶質層形成のためのイオン注入に伴う結晶欠陥 ８……層間絶縁膜 ９……Al電極
度分布の測定結果を示す図、 第３図は本発明により形成した接合の逆方向の電流−電
圧特性を示す図、 第４図は本発明によらない従来の方法で形成した接合の
逆方向の電流−電圧特性を示す図である。 １……Ｎ型Si基板 ２……フイールド酸化膜 ３……ゲート酸化膜 ４……低抵抗多結晶シリコンゲート電極 ５……非晶質層 ６……ソース，ドレイン用P+層 ７……非晶質層形成のためのイオン注入に伴う結晶欠陥 ８……層間絶縁膜 ９……Al電極
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 7514−4Ｍ Ｈ０１Ｌ 29/78 ３０１ Ｐ (72)発明者 木内 一秀 神奈川県厚木市森の里若宮３番１号 日本 電信電話株式会社厚木電気通信研究所内 (56)参考文献 特開 昭59−204229（ＪＰ，Ａ)
Claims (1)
- 【請求項１】半導体装置の製造方法において、 第一の導電型を決める第一の不純物を含有する素子領域
に、半導体の電気特性に影響を与えない不活性な第一の
イオンを注入し、半導体表面に非晶質層を形成する工程
と、 電気的に活性で、第二の導電型を決める第二の不純物
を、前記第二の不純物の濃度が前記第一の不純物の濃度
と等しくなる接合面が、前記第一のイオンの注入により
形成された非晶質層の深さよりも浅くなるようにイオン
注入する工程と、 イオン注入した前記第二の不純物を熱処理により拡散さ
せ、前記接合面を前記非晶質層の深さより深くする工程
とを含んでなる ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61303309A JPH0795535B2 (ja) | 1986-12-19 | 1986-12-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61303309A JPH0795535B2 (ja) | 1986-12-19 | 1986-12-19 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63155720A JPS63155720A (ja) | 1988-06-28 |
| JPH0795535B2 true JPH0795535B2 (ja) | 1995-10-11 |
Family
ID=17919408
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61303309A Expired - Lifetime JPH0795535B2 (ja) | 1986-12-19 | 1986-12-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0795535B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4035842A1 (de) * | 1990-11-10 | 1992-05-14 | Telefunken Electronic Gmbh | Verfahren zur rekristallisierung voramorphisierter halbleiteroberflaechenzonen |
| JPH07106276A (ja) * | 1993-09-30 | 1995-04-21 | Nec Corp | 半導体装置の製造方法 |
| KR0146525B1 (ko) * | 1995-05-09 | 1998-11-02 | 김주용 | 반도체 소자의 트랜지스터 제조방법 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59204229A (ja) * | 1983-05-04 | 1984-11-19 | Sony Corp | 半導体装置の製造方法 |
-
1986
- 1986-12-19 JP JP61303309A patent/JPH0795535B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63155720A (ja) | 1988-06-28 |
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