JP3249753B2 - 半導体素子の製造方法 - Google Patents
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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Description
【０００１】
【発明の属する技術分野】本発明は半導体素子の製造方
法、特にソース／ドレイン接合(source/drain junctio
n) 形成に関する。より一層詳しくは、本発明は、半導
体素子のソースドレイン接合で生ずる漏れ電流および接
合深さを最小限に抑さえるため、イオン注入による欠陥
を中温酸化膜を用いて除去するようにした半導体素子の
製造方法に関する。
法、特にソース／ドレイン接合(source/drain junctio
n) 形成に関する。より一層詳しくは、本発明は、半導
体素子のソースドレイン接合で生ずる漏れ電流および接
合深さを最小限に抑さえるため、イオン注入による欠陥
を中温酸化膜を用いて除去するようにした半導体素子の
製造方法に関する。
【０００２】なお、本明細書の記述は本件出願の優先権
の基礎たる韓国特許出願第１９９５−４５４８２号（１
９９５年１１月３０日出願）および韓国特許出願第１９
９５−５０４３３号（１９９５年１１月３０日出願）の
明細書の記載に基づくものであって、当該韓国特許出願
の番号を参照することによって当該韓国特許出願の明細
書の記載内容が本明細書の一部分を構成するものとす
る。
の基礎たる韓国特許出願第１９９５−４５４８２号（１
９９５年１１月３０日出願）および韓国特許出願第１９
９５−５０４３３号（１９９５年１１月３０日出願）の
明細書の記載に基づくものであって、当該韓国特許出願
の番号を参照することによって当該韓国特許出願の明細
書の記載内容が本明細書の一部分を構成するものとす
る。
【０００３】
【従来の技術】一般に半導体素子の開発にともなって、
該素子の電気的特性を改善する上でソース／ドレイン接
合の接合深さ(junction depth)が重要な役割を担うこと
が知られている。すなわち、半導体素子の集積度が増加
することにともなって極めて浅い接合深さ（以下、超低
接合ともいう）の必要性が高まっている。
該素子の電気的特性を改善する上でソース／ドレイン接
合の接合深さ(junction depth)が重要な役割を担うこと
が知られている。すなわち、半導体素子の集積度が増加
することにともなって極めて浅い接合深さ（以下、超低
接合ともいう）の必要性が高まっている。
【０００４】図５は、従来技術により製造した半導体素
子の模式的構造を説明するための断面図である。この図
では、Ｎ−ウェルに形成されたＭＯＳトランジスタが示
されている。 このトランジスタは既知のＭＯＳＦＥＴを
形成する方法にもとづいて作られるもので、シリコン基
板１上にＮ−ウェルを形成した後、 該Ｎ−ウェルにフィ
ールド酸化膜３、ゲート酸化膜４、ゲート電極５、 およ
びスペーサ酸化膜６を順次形成する。
子の模式的構造を説明するための断面図である。この図
では、Ｎ−ウェルに形成されたＭＯＳトランジスタが示
されている。 このトランジスタは既知のＭＯＳＦＥＴを
形成する方法にもとづいて作られるもので、シリコン基
板１上にＮ−ウェルを形成した後、 該Ｎ−ウェルにフィ
ールド酸化膜３、ゲート酸化膜４、ゲート電極５、 およ
びスペーサ酸化膜６を順次形成する。
【０００５】この際、 緩衝酸化膜１１をソース／ドレイ
ン領域に形成することによって、ゲート電極５を形成す
るエッチング工程時にシリコン基板１の損傷を防止す
る。また、前記緩衝酸化膜１１はゲート電極５の形成に
続いて、スペーサ酸化膜６を形成する際に、シリコン基
板１の損傷を防止するために前記緩衝酸化膜上に残留し
てなるスペーサ酸化膜の一部分からなる。さらに、この
緩衝酸化膜１１はソース／ドレイン接合形成のための高
濃度イオン注入後、後続イオン注入間金属不純物が基板
へ拡散されることを防止するために提供される。
ン領域に形成することによって、ゲート電極５を形成す
るエッチング工程時にシリコン基板１の損傷を防止す
る。また、前記緩衝酸化膜１１はゲート電極５の形成に
続いて、スペーサ酸化膜６を形成する際に、シリコン基
板１の損傷を防止するために前記緩衝酸化膜上に残留し
てなるスペーサ酸化膜の一部分からなる。さらに、この
緩衝酸化膜１１はソース／ドレイン接合形成のための高
濃度イオン注入後、後続イオン注入間金属不純物が基板
へ拡散されることを防止するために提供される。
【０００６】つぎに、前記した層構造上にテトラエトキ
シシラン（以下、ＴＥＯＳとする）等からなる第１層間
絶縁膜８を形成する。また、この第１層間絶縁膜８上に
ボロホスホシリケート・ガラス層（以下、ＢＰＳＧ膜と
する）等からなる高流動性の第２層間絶縁膜９を形成す
る。最後に、約８５０℃でファーネス・アニーリング
（以下、ＦＡとする）を実施する。
シシラン（以下、ＴＥＯＳとする）等からなる第１層間
絶縁膜８を形成する。また、この第１層間絶縁膜８上に
ボロホスホシリケート・ガラス層（以下、ＢＰＳＧ膜と
する）等からなる高流動性の第２層間絶縁膜９を形成す
る。最後に、約８５０℃でファーネス・アニーリング
（以下、ＦＡとする）を実施する。
【０００７】
【発明が解決しようとする課題】しかし、このような製
造方法において、非常に浅い接合のｐ＋ｎを形成するこ
とは困難である。浅いｐ＋ｎ接合を形成するためには、
シリコン基板に低エネルギーのＢＦ2イオンを注入する
ことが必要となる。ところで、半導体製造時に現在使用
されているイオン注入器は、１０ＫｅＶの加速エネルギ
ーでイオン注入を可能とする。しかし、実際の工程でこ
のような低エネルギーを用いることは困難である。なぜ
なら、イオンビーム電流がかなり低いからである。ま
た、イオン注入の後に続く熱処理工程では、低温で処理
することが浅い接合にとって有益となるけれども、ＢＰ
ＳＧ膜を平坦化するための臨界条件を考慮すると、この
ような熱処理温度には限界がある。低温熱処理の場合、
ドーパント活性化と欠陥を除去する程度が減少するため
に面抵抗（Ｒｓ）および接合漏れ電流の増加を防止する
ことが困難である。
造方法において、非常に浅い接合のｐ＋ｎを形成するこ
とは困難である。浅いｐ＋ｎ接合を形成するためには、
シリコン基板に低エネルギーのＢＦ2イオンを注入する
ことが必要となる。ところで、半導体製造時に現在使用
されているイオン注入器は、１０ＫｅＶの加速エネルギ
ーでイオン注入を可能とする。しかし、実際の工程でこ
のような低エネルギーを用いることは困難である。なぜ
なら、イオンビーム電流がかなり低いからである。ま
た、イオン注入の後に続く熱処理工程では、低温で処理
することが浅い接合にとって有益となるけれども、ＢＰ
ＳＧ膜を平坦化するための臨界条件を考慮すると、この
ような熱処理温度には限界がある。低温熱処理の場合、
ドーパント活性化と欠陥を除去する程度が減少するため
に面抵抗（Ｒｓ）および接合漏れ電流の増加を防止する
ことが困難である。
【０００８】ところで、半導体製造時に現在使用されて
いるイオン注入器は、１０ＫｅＶの加速エネルギーでイ
オン注入を可能とする。しかし、実際の工程でこのよう
な低エネルギーを用いることは困難である。なぜなら、
イオンビーム電流がかなり低いからである。また、イオ
ン注入の後に続く熱処理工程では、低温で処理すること
が浅い接合にとって有益となるけれども、ＢＰＳＧ膜を
平坦化するための臨界条件を考慮すると、このような熱
処理温度には限界がある。低温熱処理の場合、ドーパン
ト活性化と欠陥を除去する程度が減少するために面抵抗
（Ｒｓ）および接合漏れ電流の増加を防止することが困
難である。
いるイオン注入器は、１０ＫｅＶの加速エネルギーでイ
オン注入を可能とする。しかし、実際の工程でこのよう
な低エネルギーを用いることは困難である。なぜなら、
イオンビーム電流がかなり低いからである。また、イオ
ン注入の後に続く熱処理工程では、低温で処理すること
が浅い接合にとって有益となるけれども、ＢＰＳＧ膜を
平坦化するための臨界条件を考慮すると、このような熱
処理温度には限界がある。低温熱処理の場合、ドーパン
ト活性化と欠陥を除去する程度が減少するために面抵抗
（Ｒｓ）および接合漏れ電流の増加を防止することが困
難である。
【０００９】特に、ＢＦ2 イオン注入時にフッ素がシリ
コン基板を非晶質化させるため、点欠陥(Silicon inter
stitials) のような欠陥が生じてシリコン基板の非晶質
／結晶質構造の境界面に分布する。このような欠陥は、
熱処理の後に空乏層に位置し、接合漏れ電流の増加をも
たらす。
コン基板を非晶質化させるため、点欠陥(Silicon inter
stitials) のような欠陥が生じてシリコン基板の非晶質
／結晶質構造の境界面に分布する。このような欠陥は、
熱処理の後に空乏層に位置し、接合漏れ電流の増加をも
たらす。
【００１０】したがって、本発明は上記課題を解決し、
シリコン基板上に酸化膜を形成する際に蒸着温度を制御
することによって電気的特性および信頼性が改善された
半導体製造方法を提供することを目的とする。
シリコン基板上に酸化膜を形成する際に蒸着温度を制御
することによって電気的特性および信頼性が改善された
半導体製造方法を提供することを目的とする。
【００１１】また、本発明の第２の目的は、熱処理の工
程でドーパントがシリコン基板内に拡散することを防止
することによって浅い接合を形成することが可能な半導
体製造方法を提供することである。
程でドーパントがシリコン基板内に拡散することを防止
することによって浅い接合を形成することが可能な半導
体製造方法を提供することである。
【００１２】さらに、本発明の第３の目的は、低い面抵
抗をもつ接合を形成することが可能な半導体製造方法を
提供することである。
抗をもつ接合を形成することが可能な半導体製造方法を
提供することである。
【００１３】
【課題を解決するための手段】上記課題を解決するため
に、本発明にもとづく半導体の製造方法は以下のように
構成される。
に、本発明にもとづく半導体の製造方法は以下のように
構成される。
【００１４】すなわち、請求項１に記載された発明の半
導体素子の製造方法は、シリコン基板の上に緩衝酸化膜
を形成する段階と、活性領域を形成するために前記シリ
コン基板にイオン不純物を注入する段階と、前記緩衝酸
化膜を除去する段階と、前記緩衝酸化膜を除去する段階
を経ることによって得られた構造物の表面全体上に約７
６０〜８２０℃の温度条件下でＣＶＤ酸化膜を形成する
段階とを有し、さらに、前記ＣＶＤ酸化膜を形成する際
に、前記ＣＶＤ酸化膜を前記活性領域と接するように形
成し、前記ＣＶＤ酸化膜と前記活性領域との接触によっ
て前記イオン不純物を注入する段階で生じた欠陥が前記
シリコン基板の表面に移動することを特徴とする。
導体素子の製造方法は、シリコン基板の上に緩衝酸化膜
を形成する段階と、活性領域を形成するために前記シリ
コン基板にイオン不純物を注入する段階と、前記緩衝酸
化膜を除去する段階と、前記緩衝酸化膜を除去する段階
を経ることによって得られた構造物の表面全体上に約７
６０〜８２０℃の温度条件下でＣＶＤ酸化膜を形成する
段階とを有し、さらに、前記ＣＶＤ酸化膜を形成する際
に、前記ＣＶＤ酸化膜を前記活性領域と接するように形
成し、前記ＣＶＤ酸化膜と前記活性領域との接触によっ
て前記イオン不純物を注入する段階で生じた欠陥が前記
シリコン基板の表面に移動することを特徴とする。
【００１５】
【００１６】好ましくは、前記酸化膜の厚さを約３００
〜８００Åとする。
〜８００Åとする。
【００１７】好ましくは、前記ＣＶＤ酸化膜の形成はＳ
ｉＨ4とＮ2Ｏとの比率が約１：５０ないし１：１００の
条件下で行われる。
ｉＨ4とＮ2Ｏとの比率が約１：５０ないし１：１００の
条件下で行われる。
【００１８】好ましくは、前記緩衝酸化膜は、自然酸化
膜、熱成長酸化膜、および残留酸化膜から選択される。
膜、熱成長酸化膜、および残留酸化膜から選択される。
【００１９】つぎに、請求項５に記載された発明にもと
づく半導体素子の製造方法は、シリコン基板上に緩衝酸
化膜を形成する段階と、活性領域を形成するために前記
シリコン基板にイオン不純物を注入する段階と、前記緩
衝酸化膜を除去する工程と、前記緩衝酸化膜を除去する
段階を経ることによって得られた構造物の表面全体上
に、ＣＶＤ酸化膜を前記活性領域と接するようにして約
７６０〜８２０℃の温度条件下で形成する段階と、前記
ＣＶＤ酸化膜上にイオン注入したＳｉＯ２膜を形成する
段階と、前記イオン注入したＳｉＯ２膜を平坦化するた
めに熱処理する段階と、急速熱処理を行う段階とを有す
る。
づく半導体素子の製造方法は、シリコン基板上に緩衝酸
化膜を形成する段階と、活性領域を形成するために前記
シリコン基板にイオン不純物を注入する段階と、前記緩
衝酸化膜を除去する工程と、前記緩衝酸化膜を除去する
段階を経ることによって得られた構造物の表面全体上
に、ＣＶＤ酸化膜を前記活性領域と接するようにして約
７６０〜８２０℃の温度条件下で形成する段階と、前記
ＣＶＤ酸化膜上にイオン注入したＳｉＯ２膜を形成する
段階と、前記イオン注入したＳｉＯ２膜を平坦化するた
めに熱処理する段階と、急速熱処理を行う段階とを有す
る。
【００２０】好ましくは、前記急速熱処理を行う際に、
前記イオン注入されたＳｉＯ2膜上に酸化膜を形成す
る。
前記イオン注入されたＳｉＯ2膜上に酸化膜を形成す
る。
【００２１】
【００２２】好ましくは、前記酸化膜の厚さを約３００
〜８００Åとする。
〜８００Åとする。
【００２３】好ましくは、前記ＣＶＤ酸化膜の形成はＳ
ｉＨ4とＮ2Ｏとの比率が約１：５０ないし１：１００の
条件下で行われる。
ｉＨ4とＮ2Ｏとの比率が約１：５０ないし１：１００の
条件下で行われる。
【００２４】好ましくは、前記緩衝酸化膜は、自然酸化
膜、熱成長酸化膜、および残留酸化膜から選択される。
膜、熱成長酸化膜、および残留酸化膜から選択される。
【００２５】好ましくは、前記急速熱処理の実施時間
は、約２〜２０秒である。
は、約２〜２０秒である。
【００２６】好ましくは、前記急速熱処理を行う段階
は、窒素雰囲気下で行われる。
は、窒素雰囲気下で行われる。
【００２７】好ましくは、前記イオン注入されたＳｉＯ
2膜はＢＰＳＧ膜である。
2膜はＢＰＳＧ膜である。
【００２８】好ましくは、前記イオン注入されたＳｉＯ
2膜はＰＳＧ膜である。
2膜はＰＳＧ膜である。
【００２９】好ましくは、前記イオン注入された酸化膜
の表面を覆う前記酸化膜の厚さは、約１００〜５００Å
である。
の表面を覆う前記酸化膜の厚さは、約１００〜５００Å
である。
【００３０】さらに、請求項１５に記載された発明にも
とづく半導体素子の製造方法は、シリコン基板上にゲー
ト酸化膜を形成する段階と、前記ゲート酸化膜上にゲー
ト電極を形成する段階と、前記シリコン基板に低濃度イ
オンを注入して低濃度イオン注入領域を形成する段階
と、前記低濃度イオン注入領域を形成する段階を経るこ
とによって得られた構造物の表面全体にわたって酸化膜
を形成する段階と、前記酸化膜を非等方性蝕刻すること
によって、前記シリコン基板上に前記酸化膜の一部を残
留させ、前記ゲート電極にはスペーサを形成し、また前
記シリコン基板上には緩衝酸化膜を形成する段階と、前
記緩衝酸化膜を介して前記シリコン基板内に高濃度イオ
ンを注入することによって高濃度イオン注入領域を形成
する段階と、前記緩衝酸化膜を除去する段階と、前記緩
衝酸化膜を除去する段階を経ることによって得られた構
造物の表面全体上にＣＶＤ酸化膜を前記活性領域と接す
るように約７６０〜８２０℃の温度条件下で形成し、前
記ＣＶＤ酸化膜と前記活性領域との接触によって前記イ
オン不純物を注入する段階で生じた欠陥が前記シリコン
基板の表面に移動することを特徴とする。
とづく半導体素子の製造方法は、シリコン基板上にゲー
ト酸化膜を形成する段階と、前記ゲート酸化膜上にゲー
ト電極を形成する段階と、前記シリコン基板に低濃度イ
オンを注入して低濃度イオン注入領域を形成する段階
と、前記低濃度イオン注入領域を形成する段階を経るこ
とによって得られた構造物の表面全体にわたって酸化膜
を形成する段階と、前記酸化膜を非等方性蝕刻すること
によって、前記シリコン基板上に前記酸化膜の一部を残
留させ、前記ゲート電極にはスペーサを形成し、また前
記シリコン基板上には緩衝酸化膜を形成する段階と、前
記緩衝酸化膜を介して前記シリコン基板内に高濃度イオ
ンを注入することによって高濃度イオン注入領域を形成
する段階と、前記緩衝酸化膜を除去する段階と、前記緩
衝酸化膜を除去する段階を経ることによって得られた構
造物の表面全体上にＣＶＤ酸化膜を前記活性領域と接す
るように約７６０〜８２０℃の温度条件下で形成し、前
記ＣＶＤ酸化膜と前記活性領域との接触によって前記イ
オン不純物を注入する段階で生じた欠陥が前記シリコン
基板の表面に移動することを特徴とする。
【００３１】
【００３２】つぎに、請求項１６に記載された発明にも
とづく半導体素子の製造方法は、シリコン基板上にゲー
ト酸化膜を形成する段階と、前記ゲート酸化膜上にゲー
ト電極を形成する段階と、前記シリコン基板に低濃度イ
オンを注入して低濃度イオン注入領域を形成する段階
と、前記低濃度イオン注入領域を形成する段階を経るこ
とによって得られた構造物の表面全体にわたって酸化膜
を形成する段階と、前記酸化膜を非等方性蝕刻すること
によって、前記シリコン基板上に前記酸化膜の一部を残
留させ、前記ゲート電極にはスペーサを形成し、また前
記シリコン基板上には緩衝酸化膜を形成する段階と、前
記緩衝膜を介して前記シリコン基板内に高濃度イオンを
注入することによって高濃度イオン注入領域を形成する
段階と、前記緩衝酸化膜を除去する段階と、前記緩衝酸
化膜を除去する段階を経ることによって得られた構造物
の表面全体上にＣＶＤ酸化膜を前記活性領域と接するよ
うに約７６０〜８２０℃の温度条件下で形成する段階
と、前記ＣＶＤ酸化膜上にイオン注入したＳｉＯ２膜を
形成する段階と、前記イオン注入されたＳｉＯ２膜を平
坦化するために熱処理する段階と、急速熱処理を行う段
階とを有することを特徴とする。
とづく半導体素子の製造方法は、シリコン基板上にゲー
ト酸化膜を形成する段階と、前記ゲート酸化膜上にゲー
ト電極を形成する段階と、前記シリコン基板に低濃度イ
オンを注入して低濃度イオン注入領域を形成する段階
と、前記低濃度イオン注入領域を形成する段階を経るこ
とによって得られた構造物の表面全体にわたって酸化膜
を形成する段階と、前記酸化膜を非等方性蝕刻すること
によって、前記シリコン基板上に前記酸化膜の一部を残
留させ、前記ゲート電極にはスペーサを形成し、また前
記シリコン基板上には緩衝酸化膜を形成する段階と、前
記緩衝膜を介して前記シリコン基板内に高濃度イオンを
注入することによって高濃度イオン注入領域を形成する
段階と、前記緩衝酸化膜を除去する段階と、前記緩衝酸
化膜を除去する段階を経ることによって得られた構造物
の表面全体上にＣＶＤ酸化膜を前記活性領域と接するよ
うに約７６０〜８２０℃の温度条件下で形成する段階
と、前記ＣＶＤ酸化膜上にイオン注入したＳｉＯ２膜を
形成する段階と、前記イオン注入されたＳｉＯ２膜を平
坦化するために熱処理する段階と、急速熱処理を行う段
階とを有することを特徴とする。
【００３３】
【００３４】好ましくは、前記急速熱処理工程を行う際
に、前記イオン注入されたＳｉＯ2膜上に酸化膜を形成
する。
に、前記イオン注入されたＳｉＯ2膜上に酸化膜を形成
する。
【００３５】請求項１８に記載された発明にもとづく半
導体素子の製造方法は、表面を持つ半導体基板を設ける
段階と、前記半導体基板の前記表面に酸化膜を形成する
段階と、前記酸化膜を通じて前記半導体基板内に不純物
を注入して活性領域を形成し、さらに前記活性領域は前
記不純物の注入により前記表面内に発生した複数の欠陥
を含む欠陥領域と隣接して位置する前記表面下に位置す
る接合領域を含む段階と、前記表面から前記酸化膜を除
去する段階と、前記表面の上に約７６０〜８２０℃の温
度条件下で層間誘電膜を形成する段階とを有し、さら
に、前記層間誘電膜を形成する段階で、前記表面内の前
記複数の欠陥が前記活性領域に含まれた接合領域から前
記表面上に移動することを特徴とする。
導体素子の製造方法は、表面を持つ半導体基板を設ける
段階と、前記半導体基板の前記表面に酸化膜を形成する
段階と、前記酸化膜を通じて前記半導体基板内に不純物
を注入して活性領域を形成し、さらに前記活性領域は前
記不純物の注入により前記表面内に発生した複数の欠陥
を含む欠陥領域と隣接して位置する前記表面下に位置す
る接合領域を含む段階と、前記表面から前記酸化膜を除
去する段階と、前記表面の上に約７６０〜８２０℃の温
度条件下で層間誘電膜を形成する段階とを有し、さら
に、前記層間誘電膜を形成する段階で、前記表面内の前
記複数の欠陥が前記活性領域に含まれた接合領域から前
記表面上に移動することを特徴とする。
【００３６】
【００３７】
【発明の実施の形態】以下、本発明の半導体素子の製造
方法の実施形態例を図面を参照しながら説明する。
方法の実施形態例を図面を参照しながら説明する。
【００３８】図１は、本発明の半導体素子の製造方法に
よって製造される半導体素子の一例を模式的に示す断面
図である。
よって製造される半導体素子の一例を模式的に示す断面
図である。
【００３９】まず、当業者によく知られた方法によっ
て、シリコン基板２１上にＮ−ウェル２２を形成し、さ
らに該Ｎ−ウェル２２上にフィールド酸化膜２３、ゲー
ト酸化膜２４、ゲート電極２５およびスペーサ酸化膜２
６を順に形成する。スペーサ酸化膜２６はＬＤＤ(Light
ly Doped Drain)構造を形成するためのもので、該当分
野に公知した技術である。この時点で、熱酸化膜（図示
せず）（例えば、図１の緩衝酸化膜）を約２０〜１５０
Åの厚さでシリコン基板２１上に形成する。その後、Ｂ
Ｆ2イオンを熱酸化膜を通じてシリコン基板に注入して
ソース／ドレインの高濃度イオン注入領域を形成する。
て、シリコン基板２１上にＮ−ウェル２２を形成し、さ
らに該Ｎ−ウェル２２上にフィールド酸化膜２３、ゲー
ト酸化膜２４、ゲート電極２５およびスペーサ酸化膜２
６を順に形成する。スペーサ酸化膜２６はＬＤＤ(Light
ly Doped Drain)構造を形成するためのもので、該当分
野に公知した技術である。この時点で、熱酸化膜（図示
せず）（例えば、図１の緩衝酸化膜）を約２０〜１５０
Åの厚さでシリコン基板２１上に形成する。その後、Ｂ
Ｆ2イオンを熱酸化膜を通じてシリコン基板に注入して
ソース／ドレインの高濃度イオン注入領域を形成する。
【００４０】イオン注入後、熱酸化膜がＨＦ溶液でエッ
チングされて前記ソース／ドレイン領域が露出されるこ
とに留意しなければならない。つづいて、約７６０〜８
２０℃の温度条件下で、ＳｉＨ4対Ｎ2Ｏの流量(flow ra
te)を１：５０ないし１：１００とし、さらに膜厚が３
００〜８００Å程度となるようにして、ＣＶＤ酸化膜２
８を形成する。その結果、この酸化膜は露出したソース
／ドレイン領域に接する。好ましくは、ＣＶＤ酸化膜２
８の膜厚は約７８０℃で５００Å程度とする。
チングされて前記ソース／ドレイン領域が露出されるこ
とに留意しなければならない。つづいて、約７６０〜８
２０℃の温度条件下で、ＳｉＨ4対Ｎ2Ｏの流量(flow ra
te)を１：５０ないし１：１００とし、さらに膜厚が３
００〜８００Å程度となるようにして、ＣＶＤ酸化膜２
８を形成する。その結果、この酸化膜は露出したソース
／ドレイン領域に接する。好ましくは、ＣＶＤ酸化膜２
８の膜厚は約７８０℃で５００Å程度とする。
【００４１】一方、図５で述べたように第１層間絶縁膜
として低圧化学蒸着（ＬＰＣＶＤ）ＴＥＯＳを利用する
場合、非晶質／結晶質構造の界面の真下に拡張された欠
陥が生じる一方、前記拡張欠陥に属しない欠陥は界面下
のシリコン基板に存在する。すなわち、２×１０18ｄｙ
ｎｅ／ｃｍ2の引張り応力を持つＬＰＣＶＤ・ＴＥＯＳ
膜によりシリコン基板に圧縮応力がかかり、７１０℃の
熱処理工程では上記欠陥はシリコン基板表面に移動でき
なくて非晶質／結晶質構造の界面の直下に存在すること
になる。
として低圧化学蒸着（ＬＰＣＶＤ）ＴＥＯＳを利用する
場合、非晶質／結晶質構造の界面の真下に拡張された欠
陥が生じる一方、前記拡張欠陥に属しない欠陥は界面下
のシリコン基板に存在する。すなわち、２×１０18ｄｙ
ｎｅ／ｃｍ2の引張り応力を持つＬＰＣＶＤ・ＴＥＯＳ
膜によりシリコン基板に圧縮応力がかかり、７１０℃の
熱処理工程では上記欠陥はシリコン基板表面に移動でき
なくて非晶質／結晶質構造の界面の直下に存在すること
になる。
【００４２】しかし、本発明では第１層間絶縁膜として
ＣＶＤ酸化膜２８を蒸着して、イオン注入により発生す
る点欠陥(interstitials)をシリコン基板２１の表面に
移動させる。約７８０℃で蒸着された中温ＣＶＤ酸化膜
（ＭＴＯ）２８は、１．５３×１０9ｄｙｎｅ／ｃｍ2の
引張り応力をシリコン基板２１の表面におよぼし、該表
面へ欠陥が移動する外拡散が発生する。この結果、シリ
コン基板２１内での欠陥濃度が減少してシリコン基板２
１上に小さな拡張欠陥が存在する。この拡張欠陥はＲＴ
Ａ工程によりシリコン基板２１の表面で自然に除去され
る。
ＣＶＤ酸化膜２８を蒸着して、イオン注入により発生す
る点欠陥(interstitials)をシリコン基板２１の表面に
移動させる。約７８０℃で蒸着された中温ＣＶＤ酸化膜
（ＭＴＯ）２８は、１．５３×１０9ｄｙｎｅ／ｃｍ2の
引張り応力をシリコン基板２１の表面におよぼし、該表
面へ欠陥が移動する外拡散が発生する。この結果、シリ
コン基板２１内での欠陥濃度が減少してシリコン基板２
１上に小さな拡張欠陥が存在する。この拡張欠陥はＲＴ
Ａ工程によりシリコン基板２１の表面で自然に除去され
る。
【００４３】本発明によれば、たとえ拡張欠陥がシリコ
ン基板の表面に移動するとしても、シリコン基板内に硼
素イオンをトラップする数多くの欠陥が著しく減少する
ので面抵抗の増加は認められない。
ン基板の表面に移動するとしても、シリコン基板内に硼
素イオンをトラップする数多くの欠陥が著しく減少する
ので面抵抗の増加は認められない。
【００４４】図２は、注入直後の(As-implanted)の硼素
の深さ分布を示すもので、試料は緩衝酸化膜を除去した
後にＴＥＯＳ酸化膜およびＭＴＯが蒸着されたもので、
この図によれば、本発明による接合の深さは従来のＴＥ
ＯＳ膜を利用したものよりも浅い。
の深さ分布を示すもので、試料は緩衝酸化膜を除去した
後にＴＥＯＳ酸化膜およびＭＴＯが蒸着されたもので、
この図によれば、本発明による接合の深さは従来のＴＥ
ＯＳ膜を利用したものよりも浅い。
【００４５】つぎに、本発明の半導体の製造方法の他の
実施形態例を説明する。
実施形態例を説明する。
【００４６】ＣＶＤ酸化膜２８上に平坦化用の絶縁膜を
形成する場合、絶縁膜の平坦化を向上させるために高温
熱処理が必要になる。一般に、平坦化のための絶縁膜は
ＢＰＳＧやＰＳＧ膜で構成される。すなわち、ＣＶＤ酸
化膜２８を形成した後、その上に約８５０℃でＢＰＳＧ
膜を形成して、次に平坦化するために熱処理する。
形成する場合、絶縁膜の平坦化を向上させるために高温
熱処理が必要になる。一般に、平坦化のための絶縁膜は
ＢＰＳＧやＰＳＧ膜で構成される。すなわち、ＣＶＤ酸
化膜２８を形成した後、その上に約８５０℃でＢＰＳＧ
膜を形成して、次に平坦化するために熱処理する。
【００４７】シリコン表面の欠陥を除去するために、Ｂ
ＰＳＧ膜を平坦化するための熱処理とは別に、追加の熱
処理を施す必要がある。したがって、本発明の他の実施
形態例は適当な熱処理工程を提供する。
ＰＳＧ膜を平坦化するための熱処理とは別に、追加の熱
処理を施す必要がある。したがって、本発明の他の実施
形態例は適当な熱処理工程を提供する。
【００４８】ＢＰＳＧ膜２９を熱処理する段階でシリコ
ン表面へ欠陥を移動させるために高温工程が必要となる
が、接合の深さを増加させないために温度調節を行わな
ければならない。特に、高温熱処理はＢＰＳＧ膜２９の
質低下を招く恐れがあるという問題点を有し、高温熱工
程の流れに依存して、シリコン基板２１内のイオン注入
により生じた点欠陥から幅広く広がった欠陥が成長する
可能性がある。さらに、高温アニーリングに先行する高
濃度イオン注入は高密度の積層欠陥を招く。
ン表面へ欠陥を移動させるために高温工程が必要となる
が、接合の深さを増加させないために温度調節を行わな
ければならない。特に、高温熱処理はＢＰＳＧ膜２９の
質低下を招く恐れがあるという問題点を有し、高温熱工
程の流れに依存して、シリコン基板２１内のイオン注入
により生じた点欠陥から幅広く広がった欠陥が成長する
可能性がある。さらに、高温アニーリングに先行する高
濃度イオン注入は高密度の積層欠陥を招く。
【００４９】その結果、ＢＰＳＧ膜を平坦化する臨界温
度は、シリコン基板内に拡張欠陥を形成することなしに
浅い接合を形成することが可能な特定の温度範囲に制限
される。
度は、シリコン基板内に拡張欠陥を形成することなしに
浅い接合を形成することが可能な特定の温度範囲に制限
される。
【００５０】好ましい実施形態例では、急速熱処理（ラ
ピッド・サーマル・アニーリング、以下ＲＴＡとする）
工程が利用される。ＲＴＡを遂行する前にＢＰＳＧ膜２
９上に低温酸化膜３０を形成して、ＲＴＡ工程進行中に
ＢＰＳＧ内部の硼素イオンが装備へ拡散されることを防
止する。したがって、プラズマ強化化学蒸着法(plasma
enhanced chemical vapor deposition、ＰＥＣＶＤ）を
使用して約１００〜５００Åの酸化膜３０を形成した
後、９５０〜１０５０℃、２ないし１０秒間にわたって
窒素雰囲気でＲＴＡを実施する。
ピッド・サーマル・アニーリング、以下ＲＴＡとする）
工程が利用される。ＲＴＡを遂行する前にＢＰＳＧ膜２
９上に低温酸化膜３０を形成して、ＲＴＡ工程進行中に
ＢＰＳＧ内部の硼素イオンが装備へ拡散されることを防
止する。したがって、プラズマ強化化学蒸着法(plasma
enhanced chemical vapor deposition、ＰＥＣＶＤ）を
使用して約１００〜５００Åの酸化膜３０を形成した
後、９５０〜１０５０℃、２ないし１０秒間にわたって
窒素雰囲気でＲＴＡを実施する。
【００５１】図３はシリコン表面上の多様な酸化膜につ
いてＦＡおよびＲＴＡを行った後の硼素深さ分布を示
す。図３のように、ＢＰＳＧ膜２９を平坦化するために
従来の熱処理を実施し、１０００℃で１０秒間ＲＴＡを
実施する。それにもかかわらず、本発明の接合深さは従
来技術の深さよりもっと浅い。
いてＦＡおよびＲＴＡを行った後の硼素深さ分布を示
す。図３のように、ＢＰＳＧ膜２９を平坦化するために
従来の熱処理を実施し、１０００℃で１０秒間ＲＴＡを
実施する。それにもかかわらず、本発明の接合深さは従
来技術の深さよりもっと浅い。
【００５２】表１はＲＴＡ工程なら抵抗の減少に影響を
及ぼすことを示す。
及ぼすことを示す。
【００５３】
【表１】
【００５４】図４は、従来技術および本発明にもとづい
た逆バイアス電圧による接合漏れ電流の変化を示す図
で、接合漏れ電流が非常に減少することがわかる。
た逆バイアス電圧による接合漏れ電流の変化を示す図
で、接合漏れ電流が非常に減少することがわかる。
【００５５】以上、本発明の半導体素子の製造方法をい
くつかの実施形態例にもとづいて説明した。しかし、こ
れらの実施形態例は本発明を限定するものではなく、あ
くまでも説明を容易にするために例示したものであり、
本発明の技術的思想を脱しない範囲内でいろいろな置
換、変形、および変更が可能であることが本発明が属す
る技術分野で通常の知識をもつ者ならば容易に理解され
よう。
くつかの実施形態例にもとづいて説明した。しかし、こ
れらの実施形態例は本発明を限定するものではなく、あ
くまでも説明を容易にするために例示したものであり、
本発明の技術的思想を脱しない範囲内でいろいろな置
換、変形、および変更が可能であることが本発明が属す
る技術分野で通常の知識をもつ者ならば容易に理解され
よう。
【００５６】
【発明の効果】以上説明したように、本発明にもとづく
半導体素子の製造方法によれば、中温ＣＶＤ酸化膜とＦ
Ａを利用して浅い接合をもつ半導体素子を形成すること
が可能となる。また、本発明によれば、イオン注入によ
る欠陥を効果的に除去し、半導体素子の電流駆動力に寄
与して電気的活性化を向上させることが可能となる。
半導体素子の製造方法によれば、中温ＣＶＤ酸化膜とＦ
Ａを利用して浅い接合をもつ半導体素子を形成すること
が可能となる。また、本発明によれば、イオン注入によ
る欠陥を効果的に除去し、半導体素子の電流駆動力に寄
与して電気的活性化を向上させることが可能となる。
【図１】本発明にもとづく半導体素子の製造方法によっ
て製造される半導体素子の一例の概略的構成を説明する
ための断面図である。
て製造される半導体素子の一例の概略的構成を説明する
ための断面図である。
【図２】緩衝酸化膜除去後ＴＥＯＳ酸化膜またＭＴＯ酸
化膜をシリコン基板の表面上に堆積させた試料、および
注入直後の試料の硼素の深さ分布を示すグラフである。
化膜をシリコン基板の表面上に堆積させた試料、および
注入直後の試料の硼素の深さ分布を示すグラフである。
【図３】シリコン基板の表面上に塗布された多様な酸化
膜に対して、短時間の急速熱処理した後の硼素の深さ分
布を示すグラフである。
膜に対して、短時間の急速熱処理した後の硼素の深さ分
布を示すグラフである。
【図４】従来技術と本発明による接合に対して、逆バイ
アス電圧に対する接合漏れ電流を示す図である。
アス電圧に対する接合漏れ電流を示す図である。
【図５】従来技術による半導体素子の断面図である。
２１ シリコン基板 ２２ Ｎ−ウェル ２３ フィールド酸化膜 ２４ ゲート酸化膜 ２５ ゲート電極 ２６ スペーサ酸化膜 ２８ ＣＶＤ酸化膜 ２９ ＢＰＳＧ膜 ３０ 低温酸化膜
フロントページの続き (72)発明者 ゾ ビョン ジン 大韓民国 キュンキド イチョンクン ブバリウム アミ−リ サン 136−１ ヒュンダイ エレクトロニクス イン ダストリーズ カムパニー リミテッド 内 (56)参考文献 特開 平４−99037（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/265
Claims (18)
- 【請求項１】 半導体素子を製造するための方法であっ
て、 シリコン基板の上に緩衝酸化膜を形成する段階と、 活性領域を形成するために前記シリコン基板にイオン不
純物を注入する段階と、 前記緩衝酸化膜を除去する段階と、 前記緩衝酸化膜を除去する段階を経ることによって得ら
れた構造物の表面全体上に７６０〜８２０℃の温度条件
下でＣＶＤ酸化膜を形成する段階とを有し、さらに、 前記ＣＶＤ酸化膜を形成する際に、前記ＣＶＤ酸化膜を
前記活性領域と接するように形成し、前記ＣＶＤ酸化膜
と前記活性領域との接触によって前記イオン不純物を注
入する段階で生じた欠陥が前記シリコン基板の表面に移
動することを特徴とする半導体素子の製造方法。 - 【請求項２】 前記酸化膜の厚さを３００〜８００Åと
することを特徴とする請求項１に記載の半導体素子の製
造方法。 - 【請求項３】 前記ＣＶＤ酸化膜の形成はＳｉＨ４とＮ
２Ｏとの比率が１：５０ないし１：１００の条件下で行
われることを特徴とする請求項１または２に記載の半導
体素子の製造方法。 - 【請求項４】 前記緩衝酸化膜は、自然酸化膜、熱成長
酸化膜、および残留酸化膜から選択されることを特徴と
する請求項１ないし３のいずれか一項に記載の半導体素
子の製造方法。 - 【請求項５】 半導体素子を製造するための方法であっ
て、 シリコン基板上に緩衝酸化膜を形成する段階と、 活性領域を形成するために前記シリコン基板にイオン不
純物を注入する段階と、 前記緩衝酸化膜を除去する工程と、 前記緩衝酸化膜を除去する段階を経ることによって得ら
れた構造物の表面全体上に、ＣＶＤ酸化膜を前記活性領
域と接するようにして７６０〜８２０℃の温度条件下で
形成する段階と、 前記ＣＶＤ酸化膜上にイオン注入されたＳｉＯ２膜を形
成する段階と、 前記イオン注入されたＳｉＯ２膜を平坦化するために熱
処理する段階と、 急速熱処理を行う段階とを有することを特徴とする半導
体素子の製造方法。 - 【請求項６】 前記急速熱処理を行う際に、前記イオン
注入されたＳｉＯ２膜上に酸化膜を形成することを特徴
とする請求項５に記載の半導体素子の製造方法。 - 【請求項７】 前記酸化膜の厚さを３００〜８００Åと
することを特徴とする請求項５または６に記載の半導体
素子の製造方法。 - 【請求項８】 前記ＣＶＤ酸化膜の形成はＳｉＨ４とＮ
２Ｏとの比率が１：５０ないし１：１００の条件下で行
われることを特徴とする請求項５ないし７のいずれか一
項に記載の半導体素子の製造方法。 - 【請求項９】 前記緩衝酸化膜は、自然酸化膜、熱成長
酸化膜、および残留酸化膜から選択されることを特徴と
する請求項５ないし８のいずれか一項に記載の半導体素
子の製造方法。 - 【請求項１０】 前記急速熱処理の実施時間は、２〜２
０秒であることを特徴とする請求項５ないし９のいずれ
か一項に記載の半導体素子の製造方法。 - 【請求項１１】 前記急速熱処理を行う段階は、窒素雰
囲気下で行われることを特徴とする請求項５ないし１０
のいずれか一項に記載の半導体素子の製造方法。 - 【請求項１２】 前記イオン注入されたＳｉＯ２膜はＢ
ＰＳＧ膜であることを特徴とする請求項５ないし１１の
いずれか一項に記載の半導体素子の製造方法。 - 【請求項１３】 前記イオン注入されたＳｉＯ２膜はＰ
ＳＧ膜であることを特徴とする請求項５ないし１２のい
ずれか一項に記載の半導体素子の製造方法。 - 【請求項１４】 前記イオン注入された酸化膜の表面を
覆う前記酸化膜の厚さは、１００〜５００Åであること
を特徴とする請求項５ないし１３のいずれか一項に記載
の半導体素子の製造方法。 - 【請求項１５】 半導体素子を製造するための方法であ
って、 シリコン基板上にゲート酸化膜を形成する段階と、 前記ゲート酸化膜上にゲート電極を形成する段階と、 前記シリコン基板に低濃度イオンを注入して低濃度イオ
ン注入領域を形成する段階と、 前記低濃度イオン注入領域を形成する段階を経ることに
よって得られた構造物の表面全体にわたって酸化膜を形
成する段階と、 前記酸化膜を非等方性蝕刻することによって、前記シリ
コン基板上に前記酸化膜の一部を残留させ、前記ゲート
電極にはスペーサを形成し、また前記シリコン基板上に
は緩衝酸化膜を形成する段階と、 前記緩衝膜を介して前記シリコン基板内に高濃度イオン
を注入することによって高濃度イオン注入領域を形成す
る段階と、 前記緩衝酸化膜を除去する段階と、 前記緩衝酸化膜を除去する段階を経ることによって得ら
れた構造物の表面全体上にＣＶＤ酸化膜を前記活性領域
と接するように７６０〜８２０℃の温度条件下で形成
し、前記ＣＶＤ酸化膜と前記活性領域との接触によって
前記イオン不純物を注入する段階で生じた欠陥が前記シ
リコン基板の表面に移動することを特徴とする半導体素
子の製造方法。 - 【請求項１６】 半導体素子を製造するための方法であ
って、 シリコン基板上にゲート酸化膜を形成する段階と、 前記ゲート酸化膜上にゲート電極を形成する段階と、 前記シリコン基板に低濃度イオンを注入して低濃度イオ
ン注入領域を形成する段階と、 前記低濃度イオン注入領域を形成する段階を経ることに
よって得られた構造物の表面全体にわたって酸化膜を形
成する段階と、 前記酸化膜を非等方性蝕刻することによって、前記シリ
コン基板上に前記酸化膜の一部を残留させ、前記ゲート
電極にはスペーサを形成し、また前記シリコン基板上に
は緩衝酸化膜を形成する段階と、 前記緩衝膜を介して前記シリコン基板内に高濃度イオン
を注入することによって高濃度イオン注入領域を形成す
る段階と、 前記緩衝酸化膜を除去する段階と、 前記緩衝酸化膜を除去する段階を経ることによって得ら
れた構造物の表面全体上にＣＶＤ酸化膜を前記活性領域
と接するように７６０〜８２０℃の温度条件下で形成す
る段階と、 前記ＣＶＤ酸化膜上にイオン注入されたＳｉＯ２膜を形
成する段階と、 前記イオン注入したＳｉＯ２膜を平坦化するために熱処
理する段階と、 急速熱処理を行う段階とを有することを特徴とする半導
体素子の製造方法。 - 【請求項１７】 前記急速熱処理工程を行う際に、前記
イオン注入されたＳｉＯ２膜上に酸化膜を形成すること
を特徴とする請求項１９または２０に記載の半導体素子
の製造方法。 - 【請求項１８】 半導体素子を製造するための方法であ
って、 表面を持つ半導体基板を設ける段階と、 前記半導体基板の前記表面に酸化膜を形成する段階と、 前記酸化膜を通じて前記半導体基板内に不純物を注入し
て活性領域を形成し、さらに前記活性領域は前記不純物
の注入によって前記表面内に発生した複数の欠陥を含む
欠陥領域と隣接して位置する前記表面下に位置する接合
領域を含む段階と、 前記表面から前記酸化膜を除去する段階と、 前記表面の上に７６０〜８２０℃の温度条件下で層間誘
電膜を形成する段階とを有し、さらに、 前記層間誘電膜を形成する段階で、前記表面内の前記複
数の欠陥が前記活性領域に含まれた接合領域から前記表
面上に移動することを特徴とする半導体素子の製造方
法。
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