KR100326250B1 - 트랜지스터의얕은접합형성을위한반도체소자제조방법 - Google Patents

트랜지스터의얕은접합형성을위한반도체소자제조방법 Download PDF

Info

Publication number
KR100326250B1
KR100326250B1 KR1019940032263A KR19940032263A KR100326250B1 KR 100326250 B1 KR100326250 B1 KR 100326250B1 KR 1019940032263 A KR1019940032263 A KR 1019940032263A KR 19940032263 A KR19940032263 A KR 19940032263A KR 100326250 B1 KR100326250 B1 KR 100326250B1
Authority
KR
South Korea
Prior art keywords
transistor
semiconductor device
junction
device manufacturing
forming
Prior art date
Application number
KR1019940032263A
Other languages
English (en)
Other versions
KR960019780A (ko
Inventor
유상호
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1019940032263A priority Critical patent/KR100326250B1/ko
Publication of KR960019780A publication Critical patent/KR960019780A/ko
Application granted granted Critical
Publication of KR100326250B1 publication Critical patent/KR100326250B1/ko

Links

Classifications

    • H01L29/6659—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H01L21/02129—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being boron or phosphorus doped silicon oxides, e.g. BPSG, BSG or PSG
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H01L29/7833—

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 현재 통상적으로 트랜지스터 상부에 형성되는 후속 산화막증착 및 평탄화 공정을 이용, 3000Å정도 두께의 평탄화된 산화막(BPSG막)위에 이온 주입을 실시 산화막과 실리콘 기판 표면에 불순물의 주입하여 이온 주입시 기판 손상 및 산소 넉킹 방지와 저에너지 이온 주입시 문제가 되는 소자의 비대칭성 문제와 이온주입 장비상의 에너지 한계 문제를 해결하며, 이후 1100℃부근에서 5초 미만 급속열처리를 실시 실리콘 내에서 불순물의 고용도 증가와 이에 따른 불순물의 확산을 야기 고농도및 고활성화된 불순물 이온을 확보함과 동시에 응력완화 및 결함을 제거 낮은 면저항과 누설 전류를 갖는 0.1㎛ 이하의 초미세 접합 형성 방법에 관한 것이다.

Description

트랜지스터의 얕은 집합 형성을 위한 반도체소자 제조방법{omitted}
본 발명은 반도체소자 제조방법에 관한 것으로 특히 256M급 이상의 메모리 소자에 적용되는 트랜지스터의 얕은 접합 형성을 위한 반도체소자 제조방법에 관한 것이다.
일반적으로 256M급 이상의 고집적 메모리소자에서 접합 깊이는 0.15㎛ 이하로 형성한다. 그 방법으로는 종래에는 첫 번째. 저에너지로 이온을 주입하는 방법이고, 두 번째는 Si. Ge을 이용한 선 비정질법을 응용하여 얕은 접합을 형성하고있다.
그러나 첫 번째 방법인 저에너지로 이온을 주입하는 방법은 에너지 감소에 따라 불순물(dopant)의 채널링(channeling)이 증가한다. 이를 방지 하고자 이온주입 경사 각도(tilt)가 증가되어야 하나 이는 소자의 비대칭성을 증가시키며. 또한 현재 이온주입에너지를 5KeV 이하의 에너지로 사용할 수 있는 장비가 개발되지 못하고 있다.
두 번째 방법인 선 비정질법은 Si 또는 Ge으로 Si을 비정질화 한 후 불순물(dopant)인 B 또는 BF2등을 이온주입 하여 채널링을 방지하나 후속 공정인 산화막 평탄화 공정시 비정질 Si이 에피택셜-Si(Epitaxial Si)으로 변화시 3차원 형태의 의한 결합이 형성되며. 또한 비정질 형성시 발생한 결합에 의해 B등 불순물 확산이 가속화되어 접합깊이가 깊어지며 누설전류가 증가함으로써 소자의 특성이 저하되는 문제점이 있었다. 또한 이는 이후에 측면확산(lateral diffusion)을 가속시켜 채널 길이(channel length)를 감소시키고 있어 256M급 이상의 소자에 적용하기에는 부적합한 실정이다.
본 발명은 상기 제반 문제점을 해결하기 위하여 안출된 것으로서 256M급 메모리 소자의 소자 특성을 향상시키는 결함없는 얕은 접합을 형성하기 위한 모스트랜지스터 제조방법을 제공함을 그 목적으로 한다.
상기 목적을 달성하기 위하여 본 발명은 반도체소자의 얕은 접합 형성을 위한 반도체소자 제조방법에 있어서, 반도체기판 상에 트랜지스터의 게이트 절연막.트랜지스터의 게이트 전도막을 형성하는 단계; 상기 결과물 위로 BPSG 절연막을 형성하고 열처리하여 평탄화하는 단계, 트랜지스터의 접합을 형성하기 위하여 불순물을 상기 BPSG 절연막과 상기 반도체기판 계면에 이온 주입하는 단계: 및 급속열처리에 의해 불순물을 상기 반도체기판의 표면 하부로 확산시키는 단계를 포함하여 이루어진다.
상술한 바와 같은 특징적 구성을 갖는 본 발명은. 현재 통상적인 반도체 메모리 소자 제조공정에서 트랜지스터 상부에 형성되는 후속 산화막증착 및 평탄화 공정을 이용. 3000Å정도 두께의 평탄화된 산화막(BPSG막)을 먼저 형성하고 그 다음 접합형성을 위한 이온 주입을 실시하되 산호막과 실리콘기판 계면에 불순물의 주입되도록 이온주입을 조절하여, 이온 주입시의 기판 손상(damage) 및 산소 닉킹(knocking) 방지와 저에너지 이온 주입시 문제가 되는 소자의 비대칭성 문제와 장비상의 에너지 한계 문제를 해결한다.
이후 1000℃ 내지 1100℃부근에서 5초 미만 급속열처리를 실시 실리콘 내에서 불순물의 고용도 증가와 이에 따른 불순물의 확산을 야기 고농도및 고활성화된 불순물 이온을 확보함과 동시에 응력완화 및 결함을 제거하므로써, 낮은 면저항과 누설 전류를 갖게 한다.
또한 산화막을 통한 이온주입과 급속열처리를 이용하여 제거된 결함은 후속 평탄화 열처리시 점결합에 의한 불순물의 확산 가속화를 방지하며 또한 산화막 평탄화의 고온 공정 시간이 감소되어 0.1㎛ 이하의 초미세 접합을 형성할 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
첨부된 도면 제 1A 도 내지 제 1C 도는 본 발명의 일실시예에 따른 반도체 소자 제조 공정을 나타내는 단면도이다. 본 실시예는 본 발명이 적용된 DRAM 제조 공정의 일예로써 보여주고 있다.
먼저, 제 1A 도에 도시된 바와같이 실리콘 기판(11)상에 필드산화막(12)을 형성한 후 통상의 트랜지스터 구조인 게이트 산화막(13), 게이트 폴리실리콘막(14), 스페이서 산화막(15)을 형성한후 전체 구조상부에 산화막(16)을 약 3000Å 정도 증착후 800~900℃ 온도에서 평탄화 처리한다.
이어서 제 1B 도는 As(400~500KeV) 또는 B(70~90KeV) 또는 BF2(300~400KeV)를 이온 주입하고 급속열처리하여 상기 실리콘기판의 표면 하부로 접합증(17)을 형성한 상태의 단면도이다.
이때, 불순물의 이온주입 깊이는 산화막(15)과 실리콘 기판(11) 사이의 계면으로 하여 이 부위에 불순물이 존재하게 한 후 1000℃~1100℃ 온도에서 5초 미만에 급속열처리를 실시한다.
끝으로, 제 1C 도는 산화막(18) 증착 및 평탄화 처리 이후의 단면도이다.
이상, 상기 설명과 같이 이루어지는 본 발명은, 이온주입시의 기판 데미지(damage) 및 산소 넉킹(knocking) 방지와, 저에너지 이온 주입시 문제가 되는 소자의 비대칭성 문제와, 장비상의 한계 문제를 해결한다. 그리고 후속 산화막평탄화 공정 시간 감소로 접합 깊이를 0.1㎛ 이하로 조절 가능하며, 급속 열처리 공정을 도입하여 고농도 및 고활성화된 접합부를 형성함으로써 낮은 면저항 및 누설전류 감소가 가능하다. 더욱이 이온주입시 통상적으로 사용하는 희생 산화막 형성 공정이 필요 없어 공정의 단순화를 가져온다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
제 1A 도 내지 제 1C 도는 본 발명의 일실시예에 따른 반도체소자 제조 공정도.
* 도면의 주요부분에 대한 부호의 설명
11: 실리콘 기판 12: 필드산화막
13: 게이트 산화막 14: 게이트 폴리실리콘막
15: 스페이서 산화막 16,18: 산화막
17: 접합증

Claims (5)

  1. 반도체소자의 얕은 접합 형성을 위한 반도체소자 제조방법에 있어서,
    반도체기판 상에 트랜지스터의 게이트 절연막, 트랜지스터의 게이트 전도막을 형성하는 단계;
    상기 결과물 위로 BPSG 절연막을 형성하고 열처리하여 평탄화하는 단계;
    트랜지스터의 접합을 형성하기 위하여 불순물을 상기 BPSG 절연막과 상기 반도체기판 계면에 이온주입하는 단계; 및
    급속열처리에 의해 불순물을 상기 반도체기판의 표면 하부로 확산시키는 단계
    를 포함하여 이루어진 반도체소자 제조방법.
  2. 제 1 항에 있어서,
    상기 BPSG 절연막은 3000Å 두께로 형성하는 것을 특징으로 하는 반도체소자 제조방법.
  3. 제 2 항에 있어서,
    상기 BPSG 절연막은 800~900℃ 온도에서 열처리하여 평탄화하는 것을 특징으로 하는 반도제조기 제조방법.
  4. 제 1 항에 있어서,
    상기 이온주입은 As 이온을 400~500KeV 또는 B 이온을 70~90eV 또는 BF2이온을 300~400KeV으로 실시하는 것을 특징으로 하는 반도체소자 제조방법.
  5. 제 1 항에 있어서,
    상기 이온주입 후의 급속열처리는 1000℃~1100℃ 온도에서 5초동안 실시하는 것을 특징으로 하는 반도체소자 제조방법.
KR1019940032263A 1994-11-30 1994-11-30 트랜지스터의얕은접합형성을위한반도체소자제조방법 KR100326250B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019940032263A KR100326250B1 (ko) 1994-11-30 1994-11-30 트랜지스터의얕은접합형성을위한반도체소자제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019940032263A KR100326250B1 (ko) 1994-11-30 1994-11-30 트랜지스터의얕은접합형성을위한반도체소자제조방법

Publications (2)

Publication Number Publication Date
KR960019780A KR960019780A (ko) 1996-06-17
KR100326250B1 true KR100326250B1 (ko) 2002-08-24

Family

ID=37478293

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019940032263A KR100326250B1 (ko) 1994-11-30 1994-11-30 트랜지스터의얕은접합형성을위한반도체소자제조방법

Country Status (1)

Country Link
KR (1) KR100326250B1 (ko)

Also Published As

Publication number Publication date
KR960019780A (ko) 1996-06-17

Similar Documents

Publication Publication Date Title
KR100305623B1 (ko) 이온주입을이용한반도체장치의제조방법
US5633177A (en) Method for producing a semiconductor gate conductor having an impurity migration barrier
KR100522758B1 (ko) 반도체 소자의 제조 방법
US5872047A (en) Method for forming shallow junction of a semiconductor device
KR0144020B1 (ko) 낮은 면저항을 갖는 접합 형성방법
KR970006262B1 (ko) 도우핑된 디스포저블층(disposable layer)을 이용한 모스트랜지스터의 제조방법
JP2799304B2 (ja) 半導体素子のコンタクト導電層形成方法並に半導体素子のジャンクションおよびコンタクト導電層形成方法
KR950008848B1 (ko) 붕소 주입 제어 방법
JP3524461B2 (ja) Ｃｍｏｓデバイスのデュアル・ゲート構造を製造するプロセス
JP3249753B2 (ja) 半導体素子の製造方法
KR100326250B1 (ko) 트랜지스터의얕은접합형성을위한반도체소자제조방법
JPH10214888A (ja) 半導体装置の製造方法
KR100257074B1 (ko) 모스팻 및 이의 제조방법
JPH07273121A (ja) 半導体装置の製造方法
KR100187680B1 (ko) 반도체 소자의 제조방법
KR100422326B1 (ko) 반도체 소자의 제조방법
JPH1041240A (ja) 半導体装置およびその製造方法
KR100272276B1 (ko) 반도체디바이스의제조방법
KR100268860B1 (ko) 반도체 장치의 제조방법
KR100295650B1 (ko) 반도체소자의실리사이드형성방법
KR0184938B1 (ko) 반도체 소자의 제조방법
JP2024068391A (ja) 半導体装置の製造方法
KR100567031B1 (ko) 반도체 소자의 제조방법
KR19990060857A (ko) 반도체 소자의 트랜지스터 형성 방법
JP2001156289A (ja) 絶縁ゲート型半導体装置の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100126

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee