JP2001156289A - 絶縁ゲート型半導体装置の製造方法 - Google Patents
絶縁ゲート型半導体装置の製造方法Info
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Abstract
(57)【要約】
【課題】 生産性を低下させることなく、ＭＯＳトラン
ジスタのような絶縁ゲート型の半導体装置におけるソー
ス／ドレイン領域をより浅くする製造方法を提供する。 【解決手段】 本発明の製造方法は、半導体基板１０の
活性領域上にゲート絶縁膜１２を介してゲート電極１３
を形成する工程と、上記半導体基板上に絶縁層１４を形
成する工程と、上記絶縁層１４を介して上記半導体基板
の所定の領域に不純物１５を注入する工程と、上記絶縁
層１４をエッチングして上記ゲート電極１３の側壁に側
壁スペーサ１７を形成する工程と、熱処理により上記注
入した不純物を拡散してソース及びドレイン領域２０を
形成する工程とを有する。この絶縁層１４を介した注入
によって、高い注入エネルギーによるイオン注入に拘わ
らず、不純物のシリコン基板への注入飛程を小さくする
ことが可能となる。
ジスタのような絶縁ゲート型の半導体装置におけるソー
ス／ドレイン領域をより浅くする製造方法を提供する。 【解決手段】 本発明の製造方法は、半導体基板１０の
活性領域上にゲート絶縁膜１２を介してゲート電極１３
を形成する工程と、上記半導体基板上に絶縁層１４を形
成する工程と、上記絶縁層１４を介して上記半導体基板
の所定の領域に不純物１５を注入する工程と、上記絶縁
層１４をエッチングして上記ゲート電極１３の側壁に側
壁スペーサ１７を形成する工程と、熱処理により上記注
入した不純物を拡散してソース及びドレイン領域２０を
形成する工程とを有する。この絶縁層１４を介した注入
によって、高い注入エネルギーによるイオン注入に拘わ
らず、不純物のシリコン基板への注入飛程を小さくする
ことが可能となる。
Description
【０００１】
【発明の属する技術分野】本発明は、絶縁ゲート型半導
体装置の製造方法に関し、特にＰＭＯＳＦＥＴ(P type
Metal Oxide Semiconductor Field Effect Transistor)
におけるソース／ドレイン領域の形成に適した半導体装
置の製造方法に関するものである。
体装置の製造方法に関し、特にＰＭＯＳＦＥＴ(P type
Metal Oxide Semiconductor Field Effect Transistor)
におけるソース／ドレイン領域の形成に適した半導体装
置の製造方法に関するものである。
【０００２】
【従来の技術】電子機器の小型化・高性能化は、これに
搭載する半導体装置のより一層の高集積化・高性能化を
要求している。これまでにもこの要求に応える多数の技
術が開発され、実用化されている。ＭＯＳトランジスタ
におけるこのような要求に応える技術としては、ゲート
チャネル幅の縮小、ゲート酸化膜の薄膜化の技術と並ん
で、ソース／ドレイン領域をより浅く形成する技術が極
めて重要である。
搭載する半導体装置のより一層の高集積化・高性能化を
要求している。これまでにもこの要求に応える多数の技
術が開発され、実用化されている。ＭＯＳトランジスタ
におけるこのような要求に応える技術としては、ゲート
チャネル幅の縮小、ゲート酸化膜の薄膜化の技術と並ん
で、ソース／ドレイン領域をより浅く形成する技術が極
めて重要である。
【０００３】ソース／ドレイン領域をより浅く形成する
技術は、ＰＭＯＳトランジスタの製造においてより重要
である。なぜならば、ＰＭＯＳトランジスタにおいてソ
ース／ドレイン領域を形成するためにその不純物として
広く用いられているホウ素(B11)は、ＮＭＯＳトランジ
スタにおいて用いられている砒素(As)やリン(P)に比し
て、拡散係数が大きいので、ソース／ドレイン領域を浅
くすることが比較的困難であるためである。
技術は、ＰＭＯＳトランジスタの製造においてより重要
である。なぜならば、ＰＭＯＳトランジスタにおいてソ
ース／ドレイン領域を形成するためにその不純物として
広く用いられているホウ素(B11)は、ＮＭＯＳトランジ
スタにおいて用いられている砒素(As)やリン(P)に比し
て、拡散係数が大きいので、ソース／ドレイン領域を浅
くすることが比較的困難であるためである。
【０００４】ＰＭＯＳトランジスタの製造において、ソ
ース／ドレイン領域を浅くするための一般的な方法は、
B+イオン打ち込みの際の注入エネルギーを小さくするこ
とである。10KeV又はそれ以下の注入エネルギー(一般的
な注入エネルギーの半分以下)によってイオン打ち込み
を行うことによって、シリコン基板へのイオンの到達距
離、すなわち注入飛程が小さくなり、延いては後の熱処
理による拡散の領域が浅くなる。しかしながら、この方
法はトランジスタの生産性の点で問題がある。すなわ
ち、B+イオンに与えられる注入エネルギーを小さくする
と、注入時のビーム電流が低下し、ソース／ドレイン領
域が目的のイオン濃度に達するまでの経過時間がより長
く掛かり、該工程に必要な時間が拡大する。図４にB+イ
オン注入における注入エネルギーと2×1015/cm2のドー
ズ量を注入する際の注入時間との関係を示す。図から明
らかなように、注入エネルギーが低くなるにつれて注入
時間が長くなる。これは、注入エネルギーが低くなる
と、注入装置のビーム効率が低下し、イオン化されるホ
ウ素が少なくなることに起因する。
ース／ドレイン領域を浅くするための一般的な方法は、
B+イオン打ち込みの際の注入エネルギーを小さくするこ
とである。10KeV又はそれ以下の注入エネルギー(一般的
な注入エネルギーの半分以下)によってイオン打ち込み
を行うことによって、シリコン基板へのイオンの到達距
離、すなわち注入飛程が小さくなり、延いては後の熱処
理による拡散の領域が浅くなる。しかしながら、この方
法はトランジスタの生産性の点で問題がある。すなわ
ち、B+イオンに与えられる注入エネルギーを小さくする
と、注入時のビーム電流が低下し、ソース／ドレイン領
域が目的のイオン濃度に達するまでの経過時間がより長
く掛かり、該工程に必要な時間が拡大する。図４にB+イ
オン注入における注入エネルギーと2×1015/cm2のドー
ズ量を注入する際の注入時間との関係を示す。図から明
らかなように、注入エネルギーが低くなるにつれて注入
時間が長くなる。これは、注入エネルギーが低くなる
と、注入装置のビーム効率が低下し、イオン化されるホ
ウ素が少なくなることに起因する。
【０００５】また、従来の生産効率を維持しつつ、ソー
ス／ドレイン領域を浅くするための方法として、B+イオ
ンに代えて、フッ化ホウ素(BF2)イオンを注入イオンと
して用いる方法がある。BF2+イオンは、B+イオンと比較
してその質量数が大きいため、シリコン基板への注入飛
程が小さくなる。すなわち、B+イオン注入の場合と同等
の深さ方向におけるイオン分布を、BF2+イオン注入で達
成しようとする場合、その注入エネルギーをより高くす
ることができ、結果、イオン注入に必要な時間を短くす
ることができる。しかしながら、注入イオンとしてBF2+
イオンを用いた場合、これに含まれるフッ素(F)が、ホ
ウ素(B)によるゲート酸化膜の「突き抜け」を増速させ
るという問題がある。すなわち、P+ポリシリコン中のホ
ウ素が、後工程の熱処理によってゲート酸化膜を突き抜
け、シリコン基板に拡散してしまうという現象が生じ
る。この現象は、ＭＯＳトランジスタのしきい値電圧を
著しく変動させる。
ス／ドレイン領域を浅くするための方法として、B+イオ
ンに代えて、フッ化ホウ素(BF2)イオンを注入イオンと
して用いる方法がある。BF2+イオンは、B+イオンと比較
してその質量数が大きいため、シリコン基板への注入飛
程が小さくなる。すなわち、B+イオン注入の場合と同等
の深さ方向におけるイオン分布を、BF2+イオン注入で達
成しようとする場合、その注入エネルギーをより高くす
ることができ、結果、イオン注入に必要な時間を短くす
ることができる。しかしながら、注入イオンとしてBF2+
イオンを用いた場合、これに含まれるフッ素(F)が、ホ
ウ素(B)によるゲート酸化膜の「突き抜け」を増速させ
るという問題がある。すなわち、P+ポリシリコン中のホ
ウ素が、後工程の熱処理によってゲート酸化膜を突き抜
け、シリコン基板に拡散してしまうという現象が生じ
る。この現象は、ＭＯＳトランジスタのしきい値電圧を
著しく変動させる。
【０００６】ソース／ドレイン領域を浅くするための他
の方法として、B+イオンの注入に先立って、その注入領
域をアモルファス化し、イオンの注入飛程を小さくする
方法がある。注入領域のアモルファス化は、シリコン(S
i)やゲルマニウム(Ge)を該領域に打ち込むことによって
達成される。しかしながら、この方法によれば、B+イオ
ンの注入に先立って、シリコン(Si)やゲルマニウム(Ge)
を注入するための工程が追加される。製造工程の追加
は、結局、ＭＯＳトランジスタの生産性の低下を助長す
る。また、ソース／ドレイン領域への追加の原子の注入
は、その結晶性を著しく低下させ、結晶欠陥を誘発する
可能性を増大させる。
の方法として、B+イオンの注入に先立って、その注入領
域をアモルファス化し、イオンの注入飛程を小さくする
方法がある。注入領域のアモルファス化は、シリコン(S
i)やゲルマニウム(Ge)を該領域に打ち込むことによって
達成される。しかしながら、この方法によれば、B+イオ
ンの注入に先立って、シリコン(Si)やゲルマニウム(Ge)
を注入するための工程が追加される。製造工程の追加
は、結局、ＭＯＳトランジスタの生産性の低下を助長す
る。また、ソース／ドレイン領域への追加の原子の注入
は、その結晶性を著しく低下させ、結晶欠陥を誘発する
可能性を増大させる。
【０００７】
【発明が解決しようとする課題】従って本発明の目的
は、その生産性を低下させることなく、ＭＯＳトランジ
スタのような絶縁ゲート型の半導体装置におけるソース
／ドレイン領域をより浅くする方法を提供することにあ
る。
は、その生産性を低下させることなく、ＭＯＳトランジ
スタのような絶縁ゲート型の半導体装置におけるソース
／ドレイン領域をより浅くする方法を提供することにあ
る。
【０００８】本発明による絶縁ゲート型半導体装置の製
造方法は、注入イオンとしてBF+イオンを用いる必要も
なく、また注入領域をアモルファス化する必要もないの
で、上記これらの使用に起因する種々の問題を回避でき
る。
造方法は、注入イオンとしてBF+イオンを用いる必要も
なく、また注入領域をアモルファス化する必要もないの
で、上記これらの使用に起因する種々の問題を回避でき
る。
【０００９】
【課題を解決するための手段】本発明は、ＭＯＳトラン
ジスタのような絶縁ゲート型半導体装置の製造方法に関
する。本発明においては、半導体基板の活性領域上にゲ
ート絶縁膜を介してゲート電極を形成する工程と、上記
半導体基板上に絶縁層を形成する工程と、上記絶縁層を
介して上記半導体基板の所定の領域に不純物を注入する
工程と、上記絶縁層をエッチングして上記ゲート電極の
側壁に側壁スペーサを形成する工程と、熱処理により上
記注入した不純物を拡散してソース及びドレイン領域を
形成する工程とを有する。この絶縁層を介した注入によ
って、高い注入エネルギーによるイオン注入に拘わら
ず、不純物のシリコン基板への注入飛程を小さくするこ
とが可能となる。
ジスタのような絶縁ゲート型半導体装置の製造方法に関
する。本発明においては、半導体基板の活性領域上にゲ
ート絶縁膜を介してゲート電極を形成する工程と、上記
半導体基板上に絶縁層を形成する工程と、上記絶縁層を
介して上記半導体基板の所定の領域に不純物を注入する
工程と、上記絶縁層をエッチングして上記ゲート電極の
側壁に側壁スペーサを形成する工程と、熱処理により上
記注入した不純物を拡散してソース及びドレイン領域を
形成する工程とを有する。この絶縁層を介した注入によ
って、高い注入エネルギーによるイオン注入に拘わら
ず、不純物のシリコン基板への注入飛程を小さくするこ
とが可能となる。
【００１０】この場合において、上記半導体基板上に形
成される絶縁層の厚さが、800〜1800オングストローム
の範囲にあることが好ましい。
成される絶縁層の厚さが、800〜1800オングストローム
の範囲にあることが好ましい。
【００１１】また、この絶縁層の材質としては、酸化シ
リコン膜(SiO2)、又は窒化シリコン膜(Si3N4)を採用す
ることが好ましい。
リコン膜(SiO2)、又は窒化シリコン膜(Si3N4)を採用す
ることが好ましい。
【００１２】好ましい実施の態様において、上記不純物
の打ち込みのための注入エネルギーは、25keV以上、上
記不純物を打ち込んだ領域の不純物濃度が、1×1018/cm
3〜1×1020/cm3であり、これは絶縁層の厚さ及び目的と
するソース／ドレイン領域の深さとの関係で決定され
る。
の打ち込みのための注入エネルギーは、25keV以上、上
記不純物を打ち込んだ領域の不純物濃度が、1×1018/cm
3〜1×1020/cm3であり、これは絶縁層の厚さ及び目的と
するソース／ドレイン領域の深さとの関係で決定され
る。
【００１３】本発明は、また、上記ゲート電極を形成す
る工程の後に、低濃度のソース及びドレイン領域を形成
するために、上記半導体基板の所定の領域に、不純物を
打ち込む工程を更に備えて構成することができる。
る工程の後に、低濃度のソース及びドレイン領域を形成
するために、上記半導体基板の所定の領域に、不純物を
打ち込む工程を更に備えて構成することができる。
【００１４】
【発明の実施の形態】以下、本発明の実施形態を図面に
沿って説明する。図１（Ａ）〜（Ｅ）に、本発明に従う
ＰＭＯＳトランジスタの製造工程を示す。図１（Ａ）に
示す製造工程において、フィールド酸化膜１１を形成し
た後のｎ型シリコン基板１０上に、ゲート絶縁膜１２を
形成した後、当該ゲート絶縁膜１２上に、例えば、2000
〜5000オングストロームのポリシリコンからなるゲート
電極１３を所定のパターンに形成する。
沿って説明する。図１（Ａ）〜（Ｅ）に、本発明に従う
ＰＭＯＳトランジスタの製造工程を示す。図１（Ａ）に
示す製造工程において、フィールド酸化膜１１を形成し
た後のｎ型シリコン基板１０上に、ゲート絶縁膜１２を
形成した後、当該ゲート絶縁膜１２上に、例えば、2000
〜5000オングストロームのポリシリコンからなるゲート
電極１３を所定のパターンに形成する。
【００１５】図１（Ｂ）に示す工程で、側壁スペーサ１
７(同図（Ｄ）)を形成するための絶縁膜１４がシリコン
基板１０上に堆積される。絶縁膜１４は、好適には800
〜1800オングストロームの厚さの酸化シリコン膜(SiO2)
又は窒化シリコン膜(Si3N4)である。絶縁膜１４の厚さ
は、後のイオン注入におけるシリコン基板への深さ方向
におけるイオン分布(以下では、これを接合深さという
ことがある)を決定する上で重要である。ここで接合深
さが、絶縁膜１４の厚さ及びイオン注入の注入エネルギ
ーによって概ね支配されることに留意すべきである。
７(同図（Ｄ）)を形成するための絶縁膜１４がシリコン
基板１０上に堆積される。絶縁膜１４は、好適には800
〜1800オングストロームの厚さの酸化シリコン膜(SiO2)
又は窒化シリコン膜(Si3N4)である。絶縁膜１４の厚さ
は、後のイオン注入におけるシリコン基板への深さ方向
におけるイオン分布(以下では、これを接合深さという
ことがある)を決定する上で重要である。ここで接合深
さが、絶縁膜１４の厚さ及びイオン注入の注入エネルギ
ーによって概ね支配されることに留意すべきである。
【００１６】本発明に係るＰＭＯＳトランジスタの製造
方法は、側壁スペーサ１７(同図（Ｄ）)を形成するのに
先立って、図１（Ｃ）に示す工程で、不純物１５を打ち
込み、ｎ型シリコン基板１０内にp+の領域１６を形成す
る。すなわち、注入される不純物１５は、絶縁膜１４を
通ってシリコン基板１０に到達される。ここで、不純物
１５としては、ホウ素(B)を用いる。不純物１５の打ち
込みは、該イオンが上記絶縁膜１４を超えてシリコン基
板１０に至る注入エネルギーで実施される必要がある。
25〜75keVの注入エネルギーで、1×1015/cm2〜1×1016/
cm2の間のドーズ量で施されることが好ましい。上記イ
オンの注入エネルギーは、絶縁膜１４の厚さとの関係で
決定されるべきであるが、絶縁膜１４の厚さを800オン
グストロームとした場合、イオンの注入エネルギーは25
〜50keV、1300オングストロームとした場合、イオンの
注入エネルギーは38〜60keV、厚さを1800オングストロ
ームとした場合、イオンの注入エネルギーは55〜75keV
の範囲とすることが好ましい。
方法は、側壁スペーサ１７(同図（Ｄ）)を形成するのに
先立って、図１（Ｃ）に示す工程で、不純物１５を打ち
込み、ｎ型シリコン基板１０内にp+の領域１６を形成す
る。すなわち、注入される不純物１５は、絶縁膜１４を
通ってシリコン基板１０に到達される。ここで、不純物
１５としては、ホウ素(B)を用いる。不純物１５の打ち
込みは、該イオンが上記絶縁膜１４を超えてシリコン基
板１０に至る注入エネルギーで実施される必要がある。
25〜75keVの注入エネルギーで、1×1015/cm2〜1×1016/
cm2の間のドーズ量で施されることが好ましい。上記イ
オンの注入エネルギーは、絶縁膜１４の厚さとの関係で
決定されるべきであるが、絶縁膜１４の厚さを800オン
グストロームとした場合、イオンの注入エネルギーは25
〜50keV、1300オングストロームとした場合、イオンの
注入エネルギーは38〜60keV、厚さを1800オングストロ
ームとした場合、イオンの注入エネルギーは55〜75keV
の範囲とすることが好ましい。
【００１７】ソース／ドレイン領域形成のためのイオン
注入が完了した後、図１（Ｄ）に示す工程で、上記絶縁
膜１４がエッチングされ、側壁スペーサ１７が形成され
る。一般的には、異方性ドライエッチングにより絶縁膜
１４を全面に渡って均一にエッチングし、側壁スペーサ
１７を残存する。
注入が完了した後、図１（Ｄ）に示す工程で、上記絶縁
膜１４がエッチングされ、側壁スペーサ１７が形成され
る。一般的には、異方性ドライエッチングにより絶縁膜
１４を全面に渡って均一にエッチングし、側壁スペーサ
１７を残存する。
【００１８】図１（Ｅ）に示す工程において、熱処理に
より、領域１６の活性化及び拡散が行われ、これによっ
てソース／ドレイン領域２０が形成される。典型的に
は、800〜1100℃の温度範囲で60分以下の熱処理を実行
することにより、注入イオンの活性化及び拡散を促進す
る。上記熱処理によって、目的とする接合深さのソース
／ドレイン領域２０が得られる。図１（Ｅ）に続く従来
からの典型的な工程で、硅りん酸ガラス(PSG)などの層
間絶縁膜を基板１０上に形成し、ソース／ドレイン領域
への接続孔を加工する。そして、ここに配線となるアル
ミニウム(Al)等の金属層をＰＶＤ(Physical Vapor Depo
sition)法により堆積し、一連のプロセスが完了する。
より、領域１６の活性化及び拡散が行われ、これによっ
てソース／ドレイン領域２０が形成される。典型的に
は、800〜1100℃の温度範囲で60分以下の熱処理を実行
することにより、注入イオンの活性化及び拡散を促進す
る。上記熱処理によって、目的とする接合深さのソース
／ドレイン領域２０が得られる。図１（Ｅ）に続く従来
からの典型的な工程で、硅りん酸ガラス(PSG)などの層
間絶縁膜を基板１０上に形成し、ソース／ドレイン領域
への接続孔を加工する。そして、ここに配線となるアル
ミニウム(Al)等の金属層をＰＶＤ(Physical Vapor Depo
sition)法により堆積し、一連のプロセスが完了する。
【００１９】図２は、本発明の製造工程に従った、ソー
ス／ドレイン領域の接合深さとイオン注入エネルギーと
の関係を示すシミュレーション結果である。グラフに
は、側壁スペーサ形成のための膜厚の異なる３種類の絶
縁層(800、1300及び1800オングストローム)を用いた本
発明に従うシミュレーション結果が示されている。ま
た、比較のため側壁スペーサ形成後にイオン注入を行
う、従来の製造方法によるシミュレーション結果が示さ
れている。このグラフから、同じ接合深さのソース／ド
レイン領域を得るために、本発明の製造方法によれば、
従来方法に比較して、より高い注入エネルギーでイオン
注入を実施できることが明らかであろう。高い注入エネ
ルギーによるイオン注入は、より短い時間で完了し、半
導体装置の生産性を向上する。また、イオン注入に掛け
る現実的な所要時間で、接合深さをより浅くすることが
できるようになる。
ス／ドレイン領域の接合深さとイオン注入エネルギーと
の関係を示すシミュレーション結果である。グラフに
は、側壁スペーサ形成のための膜厚の異なる３種類の絶
縁層(800、1300及び1800オングストローム)を用いた本
発明に従うシミュレーション結果が示されている。ま
た、比較のため側壁スペーサ形成後にイオン注入を行
う、従来の製造方法によるシミュレーション結果が示さ
れている。このグラフから、同じ接合深さのソース／ド
レイン領域を得るために、本発明の製造方法によれば、
従来方法に比較して、より高い注入エネルギーでイオン
注入を実施できることが明らかであろう。高い注入エネ
ルギーによるイオン注入は、より短い時間で完了し、半
導体装置の生産性を向上する。また、イオン注入に掛け
る現実的な所要時間で、接合深さをより浅くすることが
できるようになる。
【００２０】本発明の製造方法は、ＬＤＤ(Lightly Dop
ed Drain)構造、すなわち低濃度ドレイン構造の半導体
装置の製造工程に適用することもできる。図３（Ａ）〜
（Ｆ）に、本発明に従うＬＤＤ構造のＰＭＯＳトランジ
スタの製造工程を示す。本製造工程において、図１に示
した製造工程と共通の工程に関する詳細については、先
の説明を参照されたい。
ed Drain)構造、すなわち低濃度ドレイン構造の半導体
装置の製造工程に適用することもできる。図３（Ａ）〜
（Ｆ）に、本発明に従うＬＤＤ構造のＰＭＯＳトランジ
スタの製造工程を示す。本製造工程において、図１に示
した製造工程と共通の工程に関する詳細については、先
の説明を参照されたい。
【００２１】図３（Ａ）に示す製造工程において、フィ
ールド酸化膜３１を形成した後のｎ型シリコン基板３０
上に、ゲート絶縁膜３２を介してゲート電極３３が形成
される。同図（Ｂ）において、低濃度のソース及びドレ
イン領域を形成するために、不純物４１を打ち込み、ｎ
型シリコン基板３０内にp-の領域４２を形成する。注入
される不純物４１は、代表的にはホウ素(B)である。上
記イオン打ち込みは、5〜30keVの注入エネルギーで、1
×1012/cm2〜1×1015/cm2のドーズ量で施されることが
好ましい。
ールド酸化膜３１を形成した後のｎ型シリコン基板３０
上に、ゲート絶縁膜３２を介してゲート電極３３が形成
される。同図（Ｂ）において、低濃度のソース及びドレ
イン領域を形成するために、不純物４１を打ち込み、ｎ
型シリコン基板３０内にp-の領域４２を形成する。注入
される不純物４１は、代表的にはホウ素(B)である。上
記イオン打ち込みは、5〜30keVの注入エネルギーで、1
×1012/cm2〜1×1015/cm2のドーズ量で施されることが
好ましい。
【００２２】図３（Ｃ）に示す工程で、側壁スペーサ３
７を形成するための絶縁膜３４がシリコン基板３０上に
堆積される。先の実施形態と同様に、側壁スペーサ３７
を形成するのに先立って、図３（Ｄ）に示す工程で、不
純物３５を打ち込み、ｎ型シリコン基板３０内にp+の領
域３６を形成する。すなわち、注入される不純物３５
は、絶縁膜３４を通ってシリコン基板３０に到達され
る。不純物３５は、先に注入した不純物４１と同じもの
が用いられる。このとき、後に側壁スペーサ３７として
残される絶縁膜３４の領域の直下には、該絶縁膜の領域
に遮られて、不純物３５が到達することはない。従っ
て、シリコン基板３０内に、p+及びp-の領域、すなわち
不純物濃度の異なる２つの領域３６及び４２が形成され
ることとなる。不純物３５の打ち込みは、25〜75keVの
注入エネルギーで、1×10 15/cm2〜1×1016/cm2のドーズ
量で施されることが好ましい。
７を形成するための絶縁膜３４がシリコン基板３０上に
堆積される。先の実施形態と同様に、側壁スペーサ３７
を形成するのに先立って、図３（Ｄ）に示す工程で、不
純物３５を打ち込み、ｎ型シリコン基板３０内にp+の領
域３６を形成する。すなわち、注入される不純物３５
は、絶縁膜３４を通ってシリコン基板３０に到達され
る。不純物３５は、先に注入した不純物４１と同じもの
が用いられる。このとき、後に側壁スペーサ３７として
残される絶縁膜３４の領域の直下には、該絶縁膜の領域
に遮られて、不純物３５が到達することはない。従っ
て、シリコン基板３０内に、p+及びp-の領域、すなわち
不純物濃度の異なる２つの領域３６及び４２が形成され
ることとなる。不純物３５の打ち込みは、25〜75keVの
注入エネルギーで、1×10 15/cm2〜1×1016/cm2のドーズ
量で施されることが好ましい。
【００２３】ソース／ドレイン領域形成のためのイオン
注入が完了した後、図３（Ｅ）に示す工程で、上記絶縁
膜３４がエッチングされ、側壁スペーサ３７が形成され
る。一般的には、異方性ドライエッチングにより絶縁膜
３４を全面に渡って均一にエッチングし、側壁スペーサ
３７を残存する。図３（Ｆ）に示す工程において、熱処
理により、領域３６及び４２の活性化及び拡散が行わ
れ、これによってソース／ドレイン領域４０及び４３が
形成される。上記熱処理によって、目的とする接合深さ
のソース／ドレイン領域４０が得られる。図３（Ｆ）に
続く従来からの典型的な工程で、硅りん酸ガラス(PSG)
などの層間絶縁膜を基板３０上に形成し、ソース／ドレ
イン領域への接続孔を加工する。そして、ここに配線と
なるアルミニウム(Al)等の金属層をＰＶＤ法により堆積
し、一連のプロセスが完了する。
注入が完了した後、図３（Ｅ）に示す工程で、上記絶縁
膜３４がエッチングされ、側壁スペーサ３７が形成され
る。一般的には、異方性ドライエッチングにより絶縁膜
３４を全面に渡って均一にエッチングし、側壁スペーサ
３７を残存する。図３（Ｆ）に示す工程において、熱処
理により、領域３６及び４２の活性化及び拡散が行わ
れ、これによってソース／ドレイン領域４０及び４３が
形成される。上記熱処理によって、目的とする接合深さ
のソース／ドレイン領域４０が得られる。図３（Ｆ）に
続く従来からの典型的な工程で、硅りん酸ガラス(PSG)
などの層間絶縁膜を基板３０上に形成し、ソース／ドレ
イン領域への接続孔を加工する。そして、ここに配線と
なるアルミニウム(Al)等の金属層をＰＶＤ法により堆積
し、一連のプロセスが完了する。
【００２４】以上、本発明の実施形態を図面に沿って説
明した。本発明の適用範囲が、上記実施形態において示
した事項に限定されないことは明らかである。本発明に
係る製造方法を、ソース／ドレイン領域の接合深さを浅
くするための他の方法と共に用いても良い。
明した。本発明の適用範囲が、上記実施形態において示
した事項に限定されないことは明らかである。本発明に
係る製造方法を、ソース／ドレイン領域の接合深さを浅
くするための他の方法と共に用いても良い。
【００２５】
【発明の効果】以上の如く本発明によれば、その生産性
を低下させることなく、ＭＯＳトランジスタのような絶
縁ゲート型の半導体装置におけるソース／ドレイン領域
をより浅くすることが可能となる。
を低下させることなく、ＭＯＳトランジスタのような絶
縁ゲート型の半導体装置におけるソース／ドレイン領域
をより浅くすることが可能となる。
【００２６】本発明による絶縁ゲート型半導体装置の製
造方法は、注入イオンとしてBF+イオンを用いる必要も
なく、また注入領域をアモルファス化する必要もないの
で、上記これらの使用に起因する種々の問題を回避する
ことができる。
造方法は、注入イオンとしてBF+イオンを用いる必要も
なく、また注入領域をアモルファス化する必要もないの
で、上記これらの使用に起因する種々の問題を回避する
ことができる。
【図１】本発明に従うＰＭＯＳトランジスタの製造工程
を示す工程図である。
を示す工程図である。
【図２】本発明の製造工程に従った、ソース／ドレイン
領域の接合深さとイオン注入エネルギーとの関係を示す
シミュレーション結果である。
領域の接合深さとイオン注入エネルギーとの関係を示す
シミュレーション結果である。
【図３】本発明に従うＬＤＤ構造のＰＭＯＳトランジス
タの製造工程を示す工程図である。
タの製造工程を示す工程図である。
【図４】B+イオン注入における注入エネルギーと注入時
間との関係を示すグラフである。
間との関係を示すグラフである。
１０ シリコン基板 １１ フィールド酸化膜 １２ ゲート絶縁膜 １３ ゲート電極 １４ 絶縁膜 １５ 不純物 １６ 領域 １７ 側壁スペーサ １９ ゲート絶縁膜 ２０ ソース／ドレイン領域
───────────────────────────────────────────────────── フロントページの続き (72)発明者 窪田 勉 茨城県稲敷郡美浦村木原2350 日本テキサ ス・インスツルメンツ株式会社内 Ｆターム(参考） 5F040 DA13 DC01 EC07 EF02 EK01 FA05 FA07 FA16 FA18 FB02 FB04 FC16 FC21
Claims (8)
- 【請求項１】 半導体基板の活性領域上にゲート絶縁膜
を介してゲート電極を形成する工程と、 上記半導体基板上に絶縁層を形成する工程と、 上記絶縁層を介して上記半導体基板の所定の領域に不純
物を注入する工程と、 上記絶縁層をエッチングして上記ゲート電極の側壁に側
壁スペーサを形成する工程と、 熱処理により上記注入した不純物を拡散してソース及び
ドレイン領域を形成する工程と、を有する絶縁ゲート型
半導体装置の製造方法。 - 【請求項２】 上記絶縁層の厚さが800〜1800オングス
トロームの範囲にある請求項１に記載の絶縁ゲート型半
導体装置の製造方法。 - 【請求項３】 上記絶縁層が酸化シリコン膜である請求
項２に記載の絶縁ゲート型半導体装置の製造方法。 - 【請求項４】 上記絶縁層が窒化シリコン膜である請求
項２に記載の絶縁ゲート型半導体装置の製造方法。 - 【請求項５】 上記不純物の注入のための注入エネルギ
ーが25keV以上である請求項２、３又は４に記載の絶縁
ゲート型半導体装置の製造方法。 - 【請求項６】 上記不純物を注入した領域の不純物濃度
が1×1018/cm3〜1×1020/cm3である請求項２、３、４又
は５に記載の絶縁ゲート型半導体装置の製造方法。 - 【請求項７】 上記不純物がホウ素である請求項６に記
載の絶縁ゲート型半導体装置の製造方法。 - 【請求項８】 上記ゲート電極を形成する工程の後に、
低濃度のソース及びドレイン領域を形成するために上記
半導体基板の所定の領域に不純物を注入する工程を更に
有する請求項１、２、３、４、５、６又は７に記載の絶
縁ゲート型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33426099A JP2001156289A (ja) | 1999-11-25 | 1999-11-25 | 絶縁ゲート型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33426099A JP2001156289A (ja) | 1999-11-25 | 1999-11-25 | 絶縁ゲート型半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001156289A true JP2001156289A (ja) | 2001-06-08 |
Family
ID=18275362
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33426099A Pending JP2001156289A (ja) | 1999-11-25 | 1999-11-25 | 絶縁ゲート型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001156289A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6734070B1 (en) | 2003-03-17 | 2004-05-11 | Oki Electric Industry Co., Ltd. | Method of fabricating a semiconductor device with field-effect transistors having shallow source and drain junctions |
| JP2006295174A (ja) * | 2005-04-11 | 2006-10-26 | Hynix Semiconductor Inc | 半導体素子のソース／ドレイン領域形成方法 |
-
1999
- 1999-11-25 JP JP33426099A patent/JP2001156289A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6734070B1 (en) | 2003-03-17 | 2004-05-11 | Oki Electric Industry Co., Ltd. | Method of fabricating a semiconductor device with field-effect transistors having shallow source and drain junctions |
| JP2006295174A (ja) * | 2005-04-11 | 2006-10-26 | Hynix Semiconductor Inc | 半導体素子のソース／ドレイン領域形成方法 |
| JP4495690B2 (ja) * | 2005-04-11 | 2010-07-07 | 株式会社ハイニックスセミコンダクター | 半導体素子のソース／ドレイン領域形成方法 |
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Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080708 |
|
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