KR100422326B1 - 반도체 소자의 제조방법 - Google Patents

Abstract

본 발명은 LDD(Lightly Doped Drain) 영역의 불순물들이 채널 영역으로 확산하는 것을 방지하고 아울러 소스/드레인 영역의 접합 깊이를 줄임으로써 전기적 특성을 향상시키도록 한 반도체 소자의 제조방법에 관한 것으로서, 본 발명의 반도체 소자의 제조방법은 반도체 기판의 액티브 영역의 소정 부위 상에 게이트 절연막 및 게이트 전극 형성 물질을 순차적으로 적층한 후 선택적으로 패터닝하여 게이트 절연막 및 게이트 전극을 형성하는 단계와, 상기 게이트 전극을 포함한 기판 전면 상에 게르마늄 이온을 주입하는 단계와, 상기 게이트 전극을 포함한 기판 전면 상에 절연막을 증착한 다음 이방성 식각을 통해 상기 게이트 전극 좌우 측벽에 스페이서를 형성하는 단계와, 상기 기판 전면 상에 LDD 이온을 주입하는 단계와, 상기 기판 전면에 소스/드레인 이온을 주입하는 단계와, 상기 기판을 열처리하여 기판 내에 LDD 영역 및 소스/드레인 영역을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.

Description

반도체 소자의 제조방법{Fabricating method of semiconductor device}

본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 LDD(Lightly Doped Drain) 영역의 불순물들이 채널 영역으로 확산하는 것을 방지하고 아울러 소스/드레인 영역의 접합 깊이를 줄임으로써 전기적 특성을 향상시키도록 한 반도체 소자의 제조방법에 관한 것이다.

일반적으로, 반도체 소자의 고집적화가 진행됨에 따라 반도체 소자의 사이즈가 축소되고 반도체 소자의 채널 길이 또한 축소된다. 그러나, 반도체 소자의 채널 길이가 축소되면서 반도체 소자의 원하지 않는 전기적 특성, 예를 들어 숏채널 효과(short channel effect) 등이 나타난다.

이에 따라 상기 숏채널 효과를 방지하기 위한 방법이 많이 연구되고 있는데 그 방법 중의 하나가 게르마늄(Ge) 이온을 주입하는 방법이다. 종래의 게르마늄 이온을 주입하는 반도체 소자의 제조방법을 설명하면 다음과 같다.

도 1 내지 5는 종래 기술에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도이다. 먼저, 도 1에 도시한 바와 같이 제 1 도전형인 n형 단결정 실리콘 기판(101)의 액티브 영역을 아이솔레이션(isolation)하기 위해 통상적인 샐로우 트랜치 아이솔레이션(Shallow Trench Isolation; STI) 공정을 이용하여 기판(101)의 필드 영역에 아이솔레이션층(102)을 형성한다. 이어서, 상기 아이솔레이션층(102)의 형성이 완료되고 나면, 열산화공정을 이용하여 기판의 액티브 영역 상에 게이트 산화막(103)을 지정된 두께로 성장시킨다.

상기 게이트 산화막(103)의 성장이 완료되고 나면, 저압 화학기상증착(Low Pressure Chemical Vapor Deposition; LPCVD) 공정을 이용하여 약 620℃의 온도에서 1500∼3000Å 두께의 다결정 실리콘층(104)을 게이트 산화막(103) 상에 적층한다.

도 2에 도시된 바와 같이, 통상적인 포토리소그래피(photo lithography) 공정을 이용하여 게이트 전극을 위한 부분의 다결정 실리콘층 상에 상기 게이트 전극의 패턴에 해당하는 감광막(도시하지 않음)의 패턴을 형성한다. 그런 다음, 상기 감광막의 패턴을 식각 마스크층으로서 이용하여 반응성 이온식각(Reactive Ion Etching) 공정으로 상기 감광막의 패턴 아래에만 다결정 실리콘층의 패턴(104) 및 게이트 산화막의 패턴(103)을 남기고, 나머지 부분의 다결정 실리콘층 및 게이트 산화막을 완전히 제거하여 기판의 액티브 영역을 노출시킨 후 상기 감광막의 패턴을 제거한다. 이어, 소스/드레인 영역을 비정질화시켜 소스/드레인 영역의 불순물의 채널층으로의 확산을 방지하기 위한 목적으로 상기 기판 전면에 게르마늄 이온(105)을 주입한다.

상기 게르마늄 이온을 주입한 상태에서 도 3에 도시한 바와 같이, 기판(101) 전면 상에 붕소(B)또는 불화붕소(BF₂)를 주입하여 LDD(Lightly Doped Drain) 이온(106)을 주입한다. 여기서, 상기 게르마늄 및 LDD 이온의 주입시에 이온 주입 에너지를 달리한다. 즉, LDD 이온을 주입시보다 게르마늄 이온 주입시 에너지를 좀 더 약하게 하는데 그 이유는 게르마늄 이온 주입 후 생성된 결함(defect)의 생성위치를 LDD 이온의 투사범위(Projected range; Rp) 보다 작게하여 이후 기판의 열처리 공정 수행시 LDD 이온의 확산이 기판 내부로의 확산보다는 기판 표면 쪽으로의 확산을 유도하여 접합 깊이를 작게 하고자 하는 것이다. 여기서, 상기 게르마늄 이온 주입 영역(105)과 LDD 이온 주입 영역(106)은 동일하다.

상기와 같이 게르마늄 이온과 LDD 이온이 기판 내에 주입된 상태에서 도 4에 도시한 바와 같이, 상기 게이트 전극의 패턴을 포함한 기판의 전면 상에 스페이서를 위한 절연막, 예를 들어 산화막을 적층하고 후 이를 이방식 식각 특성을 갖는 에치백 공정으로 처리함으로써 상기 게이트 전극(104)의 패턴 측면에 스페이서(107)를 형성한다.

마지막으로, 도 5에 도시한 바와 같이 상기 게이트 전극의 패턴(104)과 스페이서(107) 및 아이솔레이션층(102)을 마스크로 이용하여 상기 액티브 영역의 노출된 부분에 예를 들어 붕소(B)이온을 고농도로 이온 주입한다. 이후, 상기 기판을 열처리함으로써 상기 액티브 영역에 소스/드레인 영역(107) 및 LDD 영역(106)이 형성된다.

상기와 같은 종래 기술에 따르면 게르마늄 이온을 LDD 영역 내에 주입시켜 열처리 공정시 LDD 이온의 채널층으로의 확산을 어느 정도 방지할 수 있는 장점이 있으나, 게르마늄 이온 영역과 LDD 영역이 상충되는 위치를 차지하기 때문에 이후의 열처리 공정시 LDD 이온이 LDD 영역을 벗어나 채널층으로 확산되는 것(도 5의 화살표 방향)을 완전히 막지는 못한다.

본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로서, 게르마늄 이온을 기판 내부에 주입하되 LDD(Lightly Doped Drain) 영역의 불순물들이 채널 영역으로 확산하는 것을 방지하고 아울러 소스/드레인 영역의 접합 깊이를 줄임으로써 전기적 특성을 향상시키도록 한 반도체 소자의 제조방법을 제공하는 것을 목적으로 한다.

도 1 내지 5는 종래 기술에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도.

도 6 내지 11은 종래 기술에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도.

<도면의 주요 부분에 대한 부호의 설명>

201 : 반도체 기판 202 : 아이솔레이션층

203 : 게이트 산화막 204 : 게이트 전극

205 : 게르마늄 이온 영역 206 : 스페이서

207 : LDD 영역 208 : 소스/드레인 영역

상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은 반도체 기판의 액티브 영역의 소정 부위 상에 게이트 절연막 및 게이트 전극 형성 물질을 순차적으로 적층한 후 선택적으로 패터닝하여 게이트 절연막 및 게이트 전극을 형성하는 단계와, 상기 게이트 전극을 포함한 기판 전면 상에 게르마늄 이온을 주입하는 단계와, 상기 게이트 전극을 포함한 기판 전면 상에 절연막을 증착한 다음 이방성 식각을 통해 상기 게이트 전극 좌우 측벽에 스페이서를 형성하는 단계와, 상기 기판 전면 상에 LDD 이온을 주입하는 단계와, 상기 기판 전면에 소스/드레인 이온을 주입하는 단계와, 상기 기판을 열처리하여 기판 내에 LDD 영역 및 소스/드레인 영역을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.

이하 도면을 참조하여 본 발명의 반도체 소자의 제조방법을 상세히 설명하기로 한다. 도 6 내지 10은 본 발명의 반도체 소자의 제조방법을 설명하기 위한 공정 단면도이다.

먼저, 도 6에 도시한 바와 같이 단결정 실리콘 기판과 같은 반도체 기판(201)의 액티브 영역을 아이솔레이션 하기 위해 아이솔레이션 공정, 예를 들어 STI(Shallow Trench Isolation) 공정을 이용하여 반도체 기판의 필드 영역에 아이솔레이션층(202)을 형성한다. 여기서, 상기 반도체 기판으로는 제 1 도전형 단결정 실리콘 기판이 사용될 수 있고, 제 1 도전형은 n형 또는 p형이 될 수 있다. 본 발명은 설명의 편의상 제 1 도전형이 n형인 경우를 기준으로 설명하기로 한다.

상기 아이솔레이션층(202)의 형성이 완료되고 나면, 상기 반도체 기판의 액티브 영역 상에 게이트 절연막, 예를 들어 게이트 산화막(203)을 열산화공정으로성장시킨다. 이어서, 상기 게이트 절연막 상에 게이트 전극을 위한 도전층(204)을 적층한다. 상기 도전층으로는 고농도의 다결정 실리콘층만으로 구성되거나 그 위의 실리사이드층과 함께 구성될 수 있다.

도 7을 참조하면, 상기 게이트 전극을 위한 도전층(204)이 적층되고 나면, 통상의 사진식각 공정을 이용하여 상기 게이트 전극이 형성될 영역의 상기 도전층 상에 게이트 전극의 패턴에 해당되는 식각 마스크용 감광막(도시하지 않음)의 패턴을 형성한다. 이후, 상기 감광막의 패턴 아래의 상기 도전층 및 그 알의 게이트 절연막을 남기고 나머지 영역의 상기 도전층 및 게이트 절연막을 그 아래의 반도체 기판의 액티브 영역이 노출될 때까지 식각한다. 따라서, 게이트 전극(204) 및 게이트 절연막의 패턴(203)이 상기 액티브 영역의 일부분 상에 형성된다.

도 8에 도시한 바와 같이, 상기 게이트 전극의 패턴(204)이 형성되고 나면 게이트 전극의 패턴(204)을 마스크로 이용하여 할로 이온 예를 들어, 게르마늄(Ge) 이온을 기판 전면에 주입하여 반도체 기판의 노출된 액티브 영역을 단결정 실리콘층에서 비정질층으로 변형시킨다. 여기서, 상기 게르마늄 이온 주입은 향후 형성될 소스/드레인 영역 내의 불순물이 채널 영역으로 확산하는 것을 방지하여 줌으로써 모스(MOS) 트랜지스터의 문턱전압(V_T)의 변화를 방지하기 위함이다. 또한, 상기 게르마늄 이온 주입은 상기 액티브 영역을 단결정 실리콘층에서 비정질층으로 변형시킴으로써 향후 형성될 LDD 영역의 접합 깊이를 감소시킬 수 있다. 물론, 상기 게르마늄(Ge) 대신에 실리콘(Si), 인(P) 또는 인듐(In) 이온이 사용될 수 있다.

상기 게르마늄 이온이 주입된 영역(205) 주변 즉, 채널층 근방에는 상기 게르마늄 이온의 삽입의 영향으로 인해 결함(point defect 또는 interstitial defect)이 형성된다. 상기 결함 부위는 이후의 열처리 공정시 LDD 이온의 확산에 의해 메어지게 된다.

도 9를 참조하면, 상기 게이트 전극의 패턴(204)을 포함한 기판(201)의 전면 상에 스페이서를 위한 절연막, 예를 들어 산화막을 적층하고 후 이를 이방식 식각 특성을 갖는 에치백 공정으로 처리함으로써 상기 게이트 전극의 패턴 측면에 스페이서(206)를 형성한다. 이어서, 도 10에 도시한 바와 같이, LDD(Lightly Doped Drain) 영역(207)을 형성하기 위해 상기 게이트 전극의 패턴을 마스크로 이용하여 제 2 도전형인 p형 불순물, 예를 들어 붕소(B) 또는 불화붕소(BF₂)를 소정의 조건으로 반도체 기판의 노출된 액티브 영역에 이온 주입한다. 여기서, 반도체 기판의 표면 근처의 액티브 영역이 상기 게르마늄 이온 주입에 의해 단결정 실리콘층에서 비정질층으로 이미 변형되어 있으므로 LDD 영역의 이온 주입 깊이가 조절될 수 있다. 또한, 상기 LDD 이온이 주입되는 영역(207)은 게르마늄 이온이 주입된 영역(206)과 동일하다.

이후, 상기와 같이 LDD 이온이 주입된 상태에서 고농도의 소스/드레인 영역을 형성하기 위해 게이트 전극 및 스페이서를 마스크로 이용하여 반도체 기판의 액티브 영역에 예를 들어 붕소(B) 또는 불화붕소(BF₂)를 소정의 조건으로 이온 주입한다. 여기서, 상기 반도체 기판의 표면 근처의 액티브 영역이 상기 게르마늄 이온주입에 의해 비정질층으로 변형되어 있으므로 소스/드레인 영역(208)의 이온주입 깊이가 얕게 조절될 수 있다.

그런 다음, 상기 이온 주입된 게르마늄 이온 및 LDD 이온과 상기 소스/드레인 이온을 900∼1100℃의 온도에서 5∼60초의 시간동안 열처리 공정으로 활성화하여 확산시킨다. 이 때, 상기 LDD 이온은 열처리 과정에서 상술한 바와 같이 게르마늄 이온의 주입에 의해 발생된 채널층 근방의 결함 사이로 확산하게 되어 스페이서 하부에 상응하는 부위에 LDD 영역을 도 11에 도시한 바와 같이 형성하게 된다. 이와 같은 LDD 영역은 종래의 방법에 의한 LDD 영역이 상기 스페이서 하부를 넘어 채널 영역을 침투하는 것에 비해 양호한 결과를 얻을 수 있게 된다.

상술한 바와 같은 본 발명의 반도체 소자의 제조방법은 다음과 같은 효과가 있다.

LDD 이온 주입 영역을 게르마늄 이온 주입 영역보다 작게하고 이후의 열처리 공정에 의해 LDD 이온을 확산시키는 방법을 통해 LDD 영역을 형성함으로써 LDD 이온이 채널 영역으로 침투하는 것을 방지하여 숏채널 효과의 개선할 수 있다.

Claims (2)

1. 반도체 기판의 액티브 영역의 소정 부위 상에 게이트 절연막 및 게이트 전극 형성 물질을 순차적으로 적층한 후 선택적으로 패터닝하여 게이트 절연막 및 게이트 전극을 형성하는 단계;

   상기 게이트 전극을 포함한 기판 전면 상에 게르마늄 이온을 주입하는 단계;

   상기 게이트 전극을 포함한 기판 전면 상에 절연막을 증착한 다음 이방성 식각을 통해 상기 게이트 전극 좌우 측벽에 스페이서를 형성하는 단계;

   상기 기판 전면 상에 LDD 이온을 주입하는 단계;

   상기 기판 전면에 소스/드레인 이온을 주입하는 단계;

   상기 기판을 열처리하여 기판 내에 LDD 영역 및 소스/드레인 영역을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
2. 제 1 항에 있어서, 상기 게르마늄 이온 대신 실리콘(Si), 인(P) 또는 인듐(In) 이온 중 어느 하나를 주입하는 것을 특징으로 하는 반도체 소자의 제조방법.