KR0137549B1 - 모스 트랜지스터 접합 형성 방법 - Google Patents

모스 트랜지스터 접합 형성 방법

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Abstract

본 발명은 모스 트랜지스터 접합 형성 방법에 있어서; 게이트 절연막 및 게이트 전도막이 패터닝된 반도체 기판에 저농도의 불순물을 이온주입하여 저농도 불순물 접합 영역을 형성하는 단계; 상기 패터닝된 게이트 절연막 및 게이트 전도막 표면을 따라 일정두께의 절연막을 형성하는 단계; 예정된 고농도 불순물 접합 영역의 반도체 기판을 식각하고, 상기 식각된 반도체 기판에 반도체 기판과 동일한 물질이며 고농도 불순물이 주입된 물질막을 형성하는 단계를 포함하는 것을 특징으로 한다.

Description

모스 트랜지스터 접합 형성 방법
제1a도 내지 제1c도는 본 발명에 따른 NMOS트랜지스터 제조 공정도,
제2a도 내지 제2f도는 본 발명의 다른 실시에에 따른 트랜지스터 제조 공정도.
*도면의 주요부분에 대한 부호의 설명*
101:실리콘 기판102:필드산화막
103:게이트 산화막104:게이트 폴리실리콘막
106:버퍼(buffer)용 산화막107:감광막 패턴
108:N+실리콘막
본 발명은 반도체 제조 공정중 모스(MOS) 트랜지스터의 접합 형성 방법에 관한 것이다.
종래에는 이온주입 공정을 통하여 게이트의 측벽에 소오스/드레인 접합을 형성하였는데, 이때 이온주입된 도펀트(Dopant)를 활성화 시키기 위해서는 고온의 열처리 공정을 이온주입공정 이후에 가해주어야 했으며 이로인한 도펀트들의 확산으로 인하여 원하는 얕은 접합(shallow juction)을 형성하기가 용이하지 않으며 또 도핑 프로파일(profile)도 균일하지 않다.
그리고, 얕은 접합을 형성할 수 있을지라도 접합깊이 감소에 의한 저항증가와 소자의 고집적화에 따른 디자인률 감소로 소오스 및 드레인 사이에 형성되는 채널의 숏채널 효과로 트랜지스터의 성능을 저하시키는 문제점이 있었다.
따라서, 본 발명은 얕은 접합을 형성함과 동시에 숏채널 효과 및 접합의 저항을 낮추는 트랜지스터 접합 형성 방법을 제공함을 그 목적으로 한다.
상기 목적을 달성하기 위하여 본 발명은 모스 트랜지스터 접합 형성 방법에 있어서; 게이트 절연막 및 게이트 전도막이 패터닝된 반도체 기판에 저농도의 불순물을 이온주입하여 저농도 불순물 접합 영역을 형성하는 단계; 상기 패터닝된 게이트 절연막 및 게이트 전도막 표면을 따라 일정두께의 절연막을 형성하는 단계; 예정된 고농도 불순물 접합 영역의 반도체 기판을 식각하고, 상기 식각된 반도체 기판에 반도체 기판과 동일한 물질이며 고농도 불순물이 주입된 물질막을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
먼저, 도면 제1a도 내지 제1c도는 본 발명에 따른 NMOS트랜지스터 제조 공정도로서, 제1a도는 실리콘 기판(101)상에 소자간의 격리를 위한 필드산화막(102)을 형성하고, 게이트 산화막(103) 및 게이트 폴리실리콘막(104)을 디파인한 상태이다.
이어서, 제1b도와 같이 저농도 불순물을 이온주입하여 저농도 이온주입영역(N-,P1)을 형성한 상태에서 버퍼(buffer)용 제1산화막(106)을 전체구조 상부에 형성하고, 종래에 NMOS 지역에 고농도 이온 주입영역 형성시 사용하였던 마스크를 사용하여 감광막 패턴(107)을 형성한다.
이때, 버퍼(buffer)용 제1산화막(106)은 게이트와 이후에 형성되는 접합간의 접속(short) 현상을 억제하기 위할뿐 아니라 이후에 형성되는 N형 불순물(N+)이 주입된 실리콘막(108)의 식각 타겟을 잡기 위한 것이다.
그리고, 상기 감광막 패턴(107)을 식각장벽으로 하여 상기 버퍼용 산화막(106)을 식각하고, 계속해서 노출된 실리콘 기판(101)을 소정 깊이 식각하여 예정된 소오스/드레인 접합 형성 영역이 식각되도록 한다.
이어서, 제1c도에 도시된 바와 같이 전체구조 상부에 N+실리콘막(198)을 화학기상증착방법으로 형성한 후, 다시 원하는 타겟(taget)의 전면성(blanket) 식각으로 상기 N+실리콘막(108)을 식각하여 앞서 식각되었던 기판 부위를 완전히 메우면서 실리콘 기판 표면 위로 일정부위가 남도록 한다. 이때, 전면성 식각의 타겟의 게이트 및 필드산화막 상부의 N+실리콘막이 완전히 제거되도록 하여야 이후의 공정을 진행 할 수 있다.
다음 도면 제2a도 내지 제2f도는 본 발명에 다른 실시예에 따른 트랜지스터 제조 공정도로서, NMOS와 PMOS로 이루어지는 상보형 모스 트랜지스터(CMOS)를 예로 든 것이다.
먼저, 제2a도에 도시된 바와 같이 각각의 NMOS 및 PMOS가 형성될 지역의 실리콘기판(201)에 웰(202)을 형성한후 소자분리 마스크를 써서 필드산화막(203)을 성장시킨 다음, 게이트 산화막(204) 및 게이트 폴리실리콘막(205)을 패터닝한다.
그리고, NMOS 및 PMOS가 형성될 각각의 지역에 웹과 타입(type)이 다른 저농도의 불순물을 이온주입하여 저농도 이온주입영역(N-,P-)을 형성한 상태에서 버퍼(buffer)용 제1산화막(206)을 전체구조 상부에 형성하고, 종래에 NMOS 지역에 고농도 이온주입영역 형성시 사용하였던 마스크를 사용하여 감광막 패턴(207)을 형성한다.
그리고, 상기 감광막 패턴(207)을 식각장벽으로 하여 상기 버퍼용 산화막(206)을 식각하고, 계속해서 노출된 P-웰 지역의 실리콘 기판(201)을 소정깊이 식각하여 예정된 NMOS 지역의 소오스/드레인 접합 형성영역이 식각되도록 한다. 이때 버퍼(buffer)용 제1산화막(206)은 게이트와 이후에 형성되는 접합간의 접속(short) 현상을 억제하기 위할뿐 아니라 이후에 형성되는 N형 불순물(N+)이 주입된 실리콘막(208)의 식각 타겟을 잡기 위한 것이다.
다음, 제2b도와 같이 감광막(207)을 제거한 후 화학기상증착으로 고농도의 N형 불순물(N+)이 주입된 실리콘막(208) 및 버퍼용 제2산화막(209)을 전체구조 상부에 차례로 형성한다. 이때의 버퍼용 제2산화막(209)은 후에 NMOS 지역의 n+실리콘과 P+실리콘의 식각 경계를 주기 위해서이다.
그리고, 제2c도와 같이 NMOS 지역에만 감광막 패턴(210)을 형성하여 PMOS 지역의 버퍼용 제2산화막(209) 및 N+실리콘막(208)을 제거한다.
계속해서, 제2d도와 같이 종래에 PMOS 지역에 고농도 이온주입 영역 형성시 사용하였던 마스크를 사용하여 감광막 패턴(211)을 형성하고, 상기 감광막 패턴(207)을 식각장벽으로 하여 상기 버퍼용 제1산화막(206)을 식각한 후 계속해서 노출된 P-웰 지역의 실리콘 기판(201)을 소정깊이 식각하여 예정된 PMOS 지역의 소오스/드레인 접합 형성영역이 식각되도록 한다.
이어서, 제2e도와 같이 감광막(211)을 제거하고 P+실리콘막(212)을 전면증착한 후, NMOS 지역에만 감광막 패턴(213)을 형성하여 NMOS 지역의 P+실리콘막(212) 및 버퍼용 제2산화막(209)을 식각한다.
이어서, 제2f도와 같이 감광막(213)을 제거하고 원하는 타겟(taget)의 전면성(blanket) 식각으로 상기 N+실리콘막(208)과 P+실리콘막(212)을 식각하여 앞서 P-웰 지역 및 N-웰 지역이 식각되었던 부위를 완전히 메우면서 실리콘 기판 표면 위로 일정부위가 남도록 한다. 이때, 전면성 식각의 타겟은 게이트 및 필드산화막 상부의 N+실리콘막(208)과 P+실리콘막(212)이 완전히 제거되도록 하여야 이후의 공정을 진행 할 수 있다.
이상, 상기 설명한 바와 같이 본 발명은 MOSFET를 형성함에 있어, 소오스/드레인 접합을 종래의 이온주입방법이 아닌 실리콘 기판을 식각하고 그곳에 고농도의 불순물이 주입된 실리콘막을 화학기상증착법으로 증착하여 형성 함으로써, 접합의 깊이를 실리콘 기판 식각 두께 조절에 의해 조절할 수 있을 뿐 아니라 접합의 도핑 프로파일을 균일하게 조절한다.
또한, 접합 깊이가 낮아질지라도 실리콘 기판 위로 화학기상증착법에 의한 접합을 형성할 수 있어 숏채널 효과를 개선함과 동시에 소오스/드레인 저항값도 낮추는 효과가 있다.

Claims (4)

  1. 모스 트랜지스터 접합 형성 방법에 있어서;
    게이트 절연막 및 게이트 전도막이 패터닝된 반도체 기판에 저농도의 불순물을 이온주입하여 저농도 불순물 접합 영역을 형성하는 단계;
    상기 패터닝된 게이트 절연막 및 게이트 전도막 표면을 따라 일정 두께의 절연막을 형성하는 단계;
    예정된 고농도 불순물 접합 영역의 반도체 기판을 식각하고, 상기 식각된 반도체 기판에 반도체 기판과 동일한 물질이며 고농도 불순물이 주입된 물질막을 형성하는 단계를 포함하는 것을 특징으로 하는 모스 트랜지스터 접합 형성 방법.
  2. 제1항에 있어서;
    상기 패터닝된 게이트 절연막 및 게이트 전도막 표면을 따라 일정두께의 절연막을 형성하는 단계는;
    전체구조 상부에 절연막을 형성하는 단계,
    통상적인 고농도 불순물 이온주입시 사용하였던 마스크를 사용하여 감광막 패턴을 형성하는 단계,
    상기 감광막 패턴을 식각장벽으로 상기 버퍼용 절연막을 식각하여 예정된 고농도 불순물 접합 영역의 반도체 기판을 노출시키는 단계를 포함하는 것을 특징으로 하는 모스 트랜지스터 접합 형성 방법.
  3. 제1항에 있어서;
    상기 식각된 고농도 불순물 접합 영역의 반도체 기판에 형성되는 물질막은 화학기상증착 방법으로 형성되는 것을 특징으로 하는 모스 트랜지스터 접합 형성 방법.
  4. 제3항에 있어서;
    상기 식각된 고농도 불순물 접합 영역의 반도체 기판에 물질막을 형성하는 단계는;
    전체구조 상부에 상기 물질막을 증착하는 단계,
    원하는 타겟의 전면성 식각으로 상기 물질막을 식각하여 앞서 식각되었던 기판 부위를 완전히 메우면서 실리콘 기판 표면 위로 일정부위가 남도록 물질막을 형성하는 단계를 포함하는 것을 특징으로 하는 모스 트랜지스터 형성 방법.
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