KR100594218B1 - 수직채널형 ｍｏｓ 트랜지스터의 채널형성 방법 - Google Patents
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Abstract
본 발명은 수직채널형 MOS 트랜지스터의 채널형성 방법에 관한 것이다. 본 발명은, 게이트 전극과 소스 영역 또는 게이트 전극과 드레인 영역 사이에 존재하는 절연막 상에 실리콘 반도체에 대해 도우너 또는 억셉터로 작용하는 원소를 선택적으로 이온주입하는 단계, 반도체 기판 상의 소정영역에 형성된 채널 영역에 도우너 또는 억셉터로 작용하는 원소를 이온주입하여 채널 형성부를 도핑하는 단계 및 상기의 과정을 거쳐 형성된 물질층을 어닐링하여 상기 절연막의 주입원소들이 채널 영역 내로 확산하여 소스 또는 드레인 확장영역을 형성하는 단계를 포함하는 수직채널형 MOS 트랜지스터의 채널형성 방법을 제공한다. 본 발명에 따르면 수직채널형 MOS 트랜지스터의 채널 영역에 도우너 또는 억셉터를 선택적으로 공급하여 소스 및 드레인 확장층과 채널 형성 부위의 도핑을 가능하게 하므로 반도체 기판 상의 동일층에 n 채널 MOS 트랜지스터 및 p 채널 MOS 트랜지스터를 형성이 가능하게 된다
Description
도 1은 종래의 수직채널형 MOS 트랜지스터의 구조를 도시한 것이다.
도 2a 내지 2f는 본 발명의 실시예에 따른 수직채널형 MOS 트랜지스터의 채널형성과정을 도시한 것이다.
도 3a 내지 3b는 본 발명의 실시예에 따른 채널 형성부를 형성하는 방법을 도시한 것이다.
도 4a 내지 4e는 본 발명의 실시예에 따른 게이트 전극을 형성하는 과정을 도시한 것이다.
본 발명은 반도체 장치의 형성방법에 관한 것으로 더욱 상세하게는 수직채널을 가진 MOS(metal oxide semiconductor) 트랜지스터의 채널 형성 방법에 관한 것이다.
반도체 집적회로에 있어서 단위 면적당 디바이스의 개수를 늘리기 위하여 디바이스 밀도를 높여야 하는데, 디바이스 밀도는 개개의 디바이스의 사이즈를 줄이 고 디바이스 간격을 좁힘으로써 가능하다. 그러나 이러한 방법은 필연적으로 디자인 룰의 감소를 가져오게 되어 공정상 어려움을 낳게 한다.
MOS 트랜지스터의 제조공정에서도 단위면적당 디바이스 개수를 늘리기 위한 방편으로 통상의 평면형 트랜지스터(planar transistor)를 3차원적인 입체적인 구조로 바꿈으로써 트랜지스터의 밀도를 높이고자 하는 연구가 진행되고 있다.
일례로, 미국특허 제 6027975호는 평면형 구조를 가진 트랜지스터를 대신하여 수직채널을 가진 MOS 트랜지스터의 제조방법을 개시하고 있다.
도 1은 수직채널형 MOS 트랜지스터의 구조를 도시하고 있는데, 반도체 기판(100)상에 소스 또는 드레인 영역(101)이 형성되어 있고, 이 영역은 채널 영역(104)을 통해 그 상부의 드레인 또는 소스(106)와 연결되고 채널 영역의 좌우에는 게이트 전극(103)이 형성되어 있다. 채널 영역은 상부에 소스(또는 드레인) 영역과 연결되는 소스(또는 드레인) 확장영역(source or drain extensions, 110), 하부에 드레인(또는 소스) 영역과 연결되는 드레인(또는 소스) 확장영역(108) 및 상기 확장영역의 사이에 게이트 전압 인가시 전자 또는 정공의 이동통로가 되는 채널 형성부(109)로 구성된다. 드레인 또는 소스(101,106)와 게이트 전극(103) 사이는 각각 절연막(102,105)에 의해 절연된다. 상기 구조는 소스와 드레인이 반도체 기판의 수직평면 상에 형성되어 있어 소스와 드레인이 반도체 기판과 동일 평면상에 형성되는 종래의 평면형 트랜지스터와는 그 구조를 달리한다.
채널 영역(104)은 실리콘, 실리콘-게르마늄(Si-Ge) 등의 단결정 반도체 물질로 매립되고, 채널 영역 내에 소스 및 드레인 확장영역과 채널 형성부를 형성하기 위하여 도핑되는데, n 채널 MOS 트랜지스터의 경우 소스 및 드레인 확장영역은 n 형으로 채널 형성부는 p 형으로 도핑되고 p 채널 MOS 트랜지스터의 경우는 그 반대로 도핑된다. 이러한 도핑방법으로는 단결정형성시 인시튜(in-situ)로 도핑하는 방법, 단결정 형성후 이온 주입(ion implantation) 또는 확산(diffusion)에 의한 방법 등이 있을 수 있다.
그러나 앞서 살펴본 바와 같이 하나의 채널 영역 내에서 소스 및 드레인 확장영역과 채널 형성부가 서로 반대의 타입으로 도핑되므로 도핑에 어려움이 있다. 이러한 문제를 해결하는 일례로서, 절연막을 PSG(Phosphosilicate glass)나 BSG(borosilicate glass)로 증착한 뒤 열처리를 통해 채널 영역 내로 P나 B원자가 확산해 들어가 소스 및 드레인 확장영역을 도핑하고, 채널 형성부는 단결정 성장시 인시튜(in-situ)로 형성하는 방법이 제시된 바 있다.(J.M. Hergenrother et al., "The vertical replacement-gate(VRG) MOSFET: A 50-nm vertiacal MOSFET with lithography-independent gate length", IEDM Tech. Digest, 1999 p.75 )
이 방법에 의하면 소스 및 드레인 확장 영역 형성을 위하여 n 채널 MOS 트랜지스터의 경우 절연막으로 PSG를 증착하게 되고 p 채널 MOS 트랜지스터의 경우 BSG를 증착하게 되는데, 절연막이 반도체 기판 상의 전영역에 걸쳐 증착되므로 기판 상의 동일층에서는 p 채널 MOS 트랜지스터나 n 채널 MOS 트랜지스터 중 어느 한 타입의 트랜지스터 밖에 형성시키지 못하는 문제점이 발생한다. 따라서 반도체 기판의 동일층에 상보형 MOS 트랜지스터를 형성하기 위해서는 p 채널 및 n 채널을 반도체 기판상의 동일층에 형성시킬 수 있는 방법이 필요하다.
본 발명이 이루고자 하는 기술적 과제는 반도체 기판 상의 동일층에 수직채널 MOS 트랜지스터의 n 채널 및 p 채널을 형성하는 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위해 본 발명은, 반도체 기판 상에 소스 또는 드레인 영역을 형성하는 단계, 상기 반도체 기판 상에 제 1 절연층, 희생층 및 제 2절연층으로 구성되고 상기 희생층이 상기 절연층들의 중간에 개재되도록 절연막을 형성하는 단계, 상기 절연막 형성단계 중 소정의 시점에서 제 1절연층 및 제 2절연층에, n 채널 MOS 트랜지스터의 경우 실리콘 반도체에 대해 도우너로 작용하는 원소를 이온주입하고 p 채널 MOS 트랜지스터의 경우 억셉터로 작용하는 원소를 이온주입하는 단계, 상기 절연막을 식각하여 트렌치를 형성한 뒤 상기 트렌치 내에 실리콘 단결정을 에피텍셜 성장시켜 채널 영역을 형성하는 단계, n 채널 MOS 트랜지스터의 경우 실리콘 반도체에 대해 억셉터로 작용하는 원소, p 채널 MOS 트랜지스터의 경우 도우너로 작용하는 원소를 채널 영역 내로 이온주입하여 채널 형성부를 도핑하는 단계, 상기 단계들을 거쳐 형성된 물질층을 어닐링하여 상기 제 1 절연층 및 제 2절연층의 주입원소들이 채널 영역 내로 확산하여 소스 또는 드레인 확장영역을 형성하는 단계를 포함하는 수직채널형 MOS 트랜지스터의 채널형성 방법을 제공한다.
이하 첨부한 도면을 참조하여 바람직한 실시예를 설명함으로써 본 발명을 상술한다.
<실시예>
도 2a 내지 2f에 본 발명의 수직채널형 MOS 트랜지스터의 채널형성 과정을 도시하였다. 먼저 도 2a와 같이 반도체 기판(200) 상에 이온을 주입하여 소스 또는 드레인 영역(201)을 형성한다. n 채널 MOS 트랜지스터의 경우 인(P), 비소(As), 안티몬(Sb) 등의 5족 원소를 주입하고, p 채널 MOS 트랜지스터의 경우 붕소(B), 알루미늄(Al), 갈륨(Ga) 등의 3족 원소를 주입하여 소스 또는 드레인 영역을 형성한다.
상기 과정을 거친 뒤 도 2b와 같이 기판 상에 제 1절연층(202)을 형성하고 상기 절연층 내로 이온주입을 한다. 절연층으로는 일반적으로 산화물이 쓰이며, 글래스 형태인 실리케이트 글래스(silicate glass) 등을 사용할 수도 있다. 다만 실리케이트 글래스는 알칼리 금속이나 알칼리토류 금속이 첨가된 경우에는 도전성을 띠므로 부적합하며, 후속되는 공정에서 글래스 성분이 채널영역으로 확산되어 채널의 전기적 특성을 변화시킬 수 있는 원소를 포함해서는 안된다. 예를 들어 인(P) 등의 5족 원소나 붕소(B) 등의 3족 원소는 확산에 의해 채널 영역의 도우너나 억셉터의 역할을 하게 되므로 글래스 내에 함유되어서는 안된다. 따라서 USG(undoped silicate glass)가 적당하다.
상기 절연층에 주입되는 원소(204)는 인 등의 5족 원소나 붕소 등의 3족 원소이다. 주입된 원소는 추후 어닐링 시 채널 영역으로 확산하여 채널 내의 실리콘 단결정에 대하여 도우너 또는 억셉터로서 기능하여 채널 영역 하부에 소스 혹은 드레인 확장영역을 형성하게 된다. 이온주입시 포토레지스트 패턴(203)을 형성하여 동일 평면 상의 절연막에 다른 원소들을 선택적으로 주입할 수가 있는데, n 채널 MOS 트랜지스터를 형성할 부위에는 5족 원소를, p 채널 MOS 트랜지스터를 형성할 부위에는 3족 원소를 주입한다.
이온주입 후 포토레지스트 패턴을 제거하고, 절연층 상에 도 2c와 같이 희생층(205)을 형성하고 상기 희생층(205) 상에는 앞에서 설명한 절연층의 형성과정을 반복하여 제 2절연층(206)을 형성한다. 희생층(205)은 추후 등방성 식각되어 제거되고 게이트 전극이 형성될 부분이다. 따라서 절연층에 비해 소정의 식각 가스나 식각액에 대해 선택적으로 식각비가 높은 물질로 증착된다. 제 2절연층(206)은 채널 영역 상부의 소스나 드레인 확장영역을 형성할 불순물 원소를 공급하는 기능을 한다.
상기의 과정을 거친 뒤 도 2d와 같이 기판 상에 증착된 물질층을 식각하여 트렌치(207)를 형성하고, 도 2e와 같이 트렌치 내부에 실리콘을 에피텍셜 성장시켜 채널영역(208)을 형성한다.
상기 채널 영역에 채널 형성부를 형성하기 위해 도 2e와 같이 도핑원소(209)의 이온주입에 의해 도핑을 한다. 도 3a 내지 3b에 이 도핑과정을 상세히 도시하였다. 기판 상에 n 채널이 형성될 부위와 p 채널이 형성될 부위에 선택적으로 도핑원소를 주입하기 위해서 포토레지스트 패턴(302)으로 채널 영역을 노출 또는 차폐시킴으로써 기판 상의 동일층에 p 채널 MOS 트랜지스터와 n 채널 MOS 트랜지스터의 채널 영역을 형성할 수 있다. 이 때 절연층에는 추가적인 이온주입이 일어나서는 안되므로 하드마스크(hard mask, 301)를 증착하여 절연층 내로 이온이 주입되는 것 을 방지한다. 이를 도면을 참조하여 설명하면, 인 등의 5족 원소(303)가 주입되는 경우(도 3a) p 채널 MOS 트랜지스터가 형성될 부분은 노출시키고 n 채널 MOS 트랜지스터가 형성될 채널 영역은 차폐하고, 보론 등의 3족 원소(304)가 주입되는 경우(도 3b) n 채널 MOS 트랜지스터가 형성될 부분은 노출시키고 p 채널 MOS 트랜지스터가 형성될 부분은 포토레지스트 패턴으로 차폐하고 이온주입을 하여 채널 영역을 n 형 또는 p 형으로 도핑할 수 있다. 상기 과정에 부가하여 주입된 원소를 채널영역 내에 확산하기 위해 별도의 어닐링을 할 수도 있다.
채널 형성부를 형성한 후에는 상기 포토레지스트 패턴(302)을 제거하고, 채널영역 내에 소스 및 드레인 확장영역을 형성하기 위해 상기의 과정을 거친 물질층을 어닐링을 한다. 어닐링 결과 도 2f와 같이 절연층 내에 주입된 인이나 보론 등의 원소들이 실리콘 단결정 내로 확산하여 채널 영역의 하부 및 상부에 소스 및 드레인 확장영역(210, 211)을 형성하게 된다. 어닐링 단계는 채널 형성부를 형성한 직후 뿐만 아니라 그 이후의 단계에서도 행해질 수 있다. 예컨대, 게이트 전극의 산화막 형성공정에서 함께 수행될 수 있다.
도 4a 내지 4e에 상기의 채널형성 과정을 거친 반도체 기판에 게이트 전극을 형성하여 수직채널형 MOS 트랜지스터를 완성하는 과정을 나타내었다. 이하의 과정은 n채널 MOS 트랜지스터 및 p채널 MOS 트랜지스터의 형성에 동일하게 적용된다. 먼저, CMP(chemical mechanical polishing) 등의 공정을 수행하여 기판면을 평탄화한 뒤 도 4a와 같이 소스층(또는 드레인층, 401)을 증착하고 상기 소스층(또는 드레인층) 및 제 2절연층(206)을 패터닝한다. 상기 과정을 거친 기판 상에 스페이서 층(402)을 형성하고 이를 도 4b와 같이 패터닝한다. 이어서 상기 희생층(205)을 등방성 식각하여 제거하고 도 4c와 같이 상기의 식각으로 인하여 노출된 채널 영역의 표면을 열산화법 등으로 산화시켜 게이트 산화막(403)을 형성한다. 상기의 과정을 거친 반도체 기판의 표면상에 도 4d와 같이 게이트 전극층(404)을 형성한다. 상기 게이트 전극층은 통상의 화학기상증착법(chemical vapor deposition)이나 전기도금법(electro-plating) 등으로 형성될 수 있다. 상기 게이트 전극층을 도 4e와 같이 패터닝하여 게이트 전극(405)을 형성한다.
본 발명에 의하면 수직채널형 MOS 트랜지스터의 채널 영역에 도우너 또는 억셉터를 선택적으로 공급하여 소스 및 드레인 확장층과 채널 형성 부위의 도핑을 가능하게 하므로 반도체 기판 상의 동일층에 n 채널 MOS 트랜지스터 및 p 채널 MOS 트랜지스터를 형성 가능하게 된다
Claims (3)
- 반도체 기판 상에 소스 또는 드레인 영역을 형성하는 단계;상기 반도체 기판 상에 제 1 절연층, 희생층 및 제 2절연층으로 구성되고 상기 희생층이 상기 절연층들의 중간에 개재되도록 절연막을 형성하는 단계;상기 제 1절연층 및 제 2절연층에, n 채널 MOS 트랜지스터의 경우 실리콘 반도체에 대해 도우너로 작용하는 원소를 주입하고 p 채널 MOS 트랜지스터의 경우 억셉터로 작용하는 원소를 이온주입하는 단계;상기 절연막을 식각하여 트렌치를 형성한 뒤 상기 트렌치 내에 실리콘 단결정을 에피텍셜 성장시켜 채널 영역을 형성하는 단계;n 채널 MOS 트랜지스터의 경우 실리콘 반도체에 대해 억셉터로 작용하는 원소, p 채널 MOS 트랜지스터의 경우 도우너로 작용하는 원소를 채널 영역 내로 이온주입하여 채널 형성부를 도핑하는 단계; 및상기 단계들을 거쳐 형성된 물질층을 어닐링하여 상기 제 1 절연층 및 제 2절연층의 주입원소들이 채널 영역 내로 확산하여 소스 또는 드레인 확장영역을 형성하는 단계를 포함하는 수직채널형 MOS 트랜지스터의 채널형성 방법.
- 제1항에 있어서, 채널 형성부를 도핑하는 단계는 하드 마스크로 상기 절연층을 차폐하고, 포토레지스트로 채널 영역을 노출 또는 차폐시킴으로써 주입되는 원소에 대하여 선택적으로 채널 영역을 도핑하는 것에 의해 이루어지는 것을 특징으로 하는 수직채널형 MOS 트랜지스터의 채널형성 방법.
- 제1항에 있어서, 상기 제 1절연층 및 제 2절연층은 실리케이트 글래스인 것을 특징으로 하는 수직채널형 MOS 트랜지스터의 채널형성 방법.
Priority Applications (1)
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|---|---|---|---|
| KR1020000029304A KR100594218B1 (ko) | 2000-05-30 | 2000-05-30 | 수직채널형 ｍｏｓ 트랜지스터의 채널형성 방법 |
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|---|---|---|---|
| KR1020000029304A KR100594218B1 (ko) | 2000-05-30 | 2000-05-30 | 수직채널형 ｍｏｓ 트랜지스터의 채널형성 방법 |
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Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR940004852A (ko) * | 1992-08-11 | 1994-03-16 | 문정환 | 모스트랜지스터 구조 및 제조방법 |
| US5324673A (en) * | 1992-11-19 | 1994-06-28 | Motorola, Inc. | Method of formation of vertical transistor |
| US5612563A (en) * | 1992-03-02 | 1997-03-18 | Motorola Inc. | Vertically stacked vertical transistors used to form vertical logic gate structures |
| KR20000017583A (ko) * | 1998-08-28 | 2000-03-25 | 루센트 테크놀러지스 인크 | 수직 트랜지스터 제조 방법 |
-
2000
- 2000-05-30 KR KR1020000029304A patent/KR100594218B1/ko not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| Publication number | Publication date |
|---|---|
| KR20010108660A (ko) | 2001-12-08 |
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