KR100231133B1 - 반도체장치 및 그의 제조방법 - Google Patents

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Abstract

본 발명은 반도체장치 및 그의 제조방법에 관한 것으로서 반도체 기판과, 상기반도체기판 상에 형성된 매립절연층 상에 이격되게 형성된 다수 개의 제1도전형의 공핍영역과, 상기 다수 개의 공핍영역 상에 형성된 게이트 산화막과, 상기 게이트산화막 상에 형성된 게이트와, 상기 게이트 양측의 공핍영역내에 형성되어 채널을 한정하는 제2도전형의 불순물이 고농도로 도핑된 불순물영역과, 상기 공핍영역의 채널 하부에 제1도전형의 불순물이 고농도로 도핑된 카운터도핑층을 포함한다. 따라서, 카운터도핑층에 의해 채널이 일정한 두께를 가지므로 드레쉬홀드 전압이 일정하여 소자 특성이 저하되는 것을 방지한다.

Description

반도체장치 및 그의 제조방법
본 발명은 반도체장치 및 그의 제조방법에 관한 것으로서, 특히, 매립절연층을 사용하여 인접하는 소자들 사이를 전기적으로 분리시키는 반도체장치 및 그의 제조 방법에 관한 것이다.
반도체장치가 고집적화됨에 따라 인접하는 소자들 사이의 이격 거리가 작아지게 된다. 인접하는 소자들 사이의 이격 거리가 작아짐에 따라 원하지 않는 전기적 결합이 발생된다. 이러한 원하지 않는 전기적 결합으로, 예를 들면, CMOS(Complementary Metal Semiconductor)에서 NMOS와PMOS 사이에 기생 바이폴라 트랜지스터가 형성되므로 발생되는 래치 업(latch up) 현상 등이 있다.
이러한 문제점을 해결하기 위해 반도체기판 상에 절연층이 형성되고 이 절연층상에 디플리션영역(depletion layer)으로 사용되는 단결정실리콘층이 얇게 형성된 SOI(Silicon On Insulator) 구조를 갖는 반도체장치가 개발되었다. SOI 구조를 갖는 반도체장치는 SIMOX(Seperation by Implanted Oxygen) 기판 또는 BESOI(Bonded and Etchback SOI) 기판 등을 사용하여 형성된다. 상기에서, SIMOX 기판은 반도체 기판 내에 산소(O2) 또는 질소(N)를 이온주입하여 매립 절연층을 형성하므로써 만든다. 또한, BESOI 기판은 SiO2층 또는 Si3N4층 등의 절연층이 형성된 2개의 반도체 기판을 녹여 붙인 후 1개의 반도체기판을 소정 두께가 되도록 식각하여 만든다.
상기에서, SOI 구조를 갖는 반도체장치는 절연층에 의해 반도체기판과 단결정 실리콘층을 절연시키는 것에 의해 PN접합을 방지하므로써 기생 바이폴라 트랜지스터의 형성과 같은 원하지 않는 전기적 결합을 방지한다.
도1은 종래 기술에 따른 반도체장치의 단면도이다.
종래 기술에 따른 반도체장치는 반도체기판(11) 상에 매립절연층(13)이 형성되고, 매립절연층(13) 상에 P형의 불순물이 도핑된 공핍영역(15)이 300 ∼ 1500Å 정도 두께로 형성된다. 상기에서, 매립절연층(13) 및 공핍영역(15)은 SOI 구조를 이루는 것으로 SIMOX 방법 또는 BE(Bonded and Etchback) 방법 등으로 형성된다. 매립절연층(13) 및 공핍영역(15)이 SIMOX 방법으로 형성되는 경우에는 반도체기판(11)은 공핍영역(15)과 동일한 P형이 사용되고, BE 방법으로 형성된 경우에는 공핍영역(15)과 무관하게 P형 또는 N형의 반도체기판(11)이 사용된다.
공핍영역(15) 내에 소자의 활성영역을 한정하는 필드산화막(17)이 형성된다. 상기에서, 필드산화막(17)은 매립절연층(13)과 접촉되도록 형성되어 공핍영역(15)으로 이루어진 소자의 활성영역이 인접하는 활성영역과 전기적으로 완전히 절연되도록 한다. 공핍영역(15) 상에 게이트산화막(19)이 형성되고, 이 게이트산화막(19)상에 게이트(21)이 형성된다.
그리고, 공핍영역(15) 내의 게이트(21) 양측에 아세닉(As), 안티몬(Sb) 또는 인(P) 등의 N형의 불순물을 고농도로 도핑되어 소오스 및 드레인영역으로 이용되는 불순물영역(23)이 형성된다. 이 때, 공핍영역(15)의 불순물영역(23) 사이는 채널이 된다.
상술한 구조의 반도체장치는 매립절연층(13) 상의 공핍영역(15)이 300 ∼1500Å 정도 두께로 형성되므로 게이트(21)에 0V가 인가될 때 게이트(21) 하부의 공핍영역(15)으로 이루어진 채널이 완전히 공핍되며, 이에 의해, 드레쉬홀드 전압(threshold voltage)이 정해진다.
도2(a) 내지 (c)는 종래 기술에 따른 반도체장치의 제조공정도이다.
도2(a)를 참조하면, 반도체기판(11) 상의 매립절연층(13) 상에 300 ∼ 1500Å정도 두께로 형성된 P형의 공핍영역을 한정하는 필드산화막(17)을 형성한다.
상기에서, 필드산화막(17)은 매립절연층(13)과 접촉되도록 형성한다. 반도체기판(11) 상에 매립절연층(13) 및 공핍영역(15)은 SIMOX 방법 또는 BE 방법으로 형성된다. 매립절연층(13) 및 공핍영역(15)이 SIMOX 방법으로 형성될 때에는 공핍영역(15)과 동일한 P형의 반도체기판(11)이 사용되고, BE 방법으로 형성될 때에는 P형 또는 N형의 반도체기판(11)이 사용된다.
도2(b)를 참조하면, 공핍영역(15) 표면에 열산화에 의해 게이트산화막(19)을 형성한다. 그리고, 필드산화막(17) 및 게이트산화막(19) 상에 불순물이 도핑된 비정질실리콘 또는 다결정실리콘을 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 증착한다. 그리고, 비정질실리콘 또는 다결정실리콘을 공핍영역(15) 상의 소정 부분에만 잔류하도록 포토리쏘그래픽(photolithography) 방법으로 패터닝하여 게이트(21)를 형성한다.
도2(c)를 참조하면, 게이트(21)를 마스크로 사용하여 공핍영역(15)에 아세닉(As) 또는 인(P) 등의 N형의 불순물을 고농도로 이온 주입하여 소오스 및 드레인영역으로 이용되는 불순물영역(23)을 형성한다. 이 때, 공핍영역(15)의 불순물영역(23) 사이는 채널이 된다.
그러나, 상술한 종래의 반도체장치는 반도체기판상에 매립절연층 및 공핍영역을 BE 방법으로 형성하면 에치 백시 공핍영역이 균일한 두께로 형성되지 않고 두께변화가 발생되어 채널의 드레쉬홀드 전압이 일정하지 않게된다. 이러한 공핍영역이 두께변화는 공핍영역의 두께가 얇을수록 크게되므로 채널의 드레쉬홀드 전압의 변화도 크게된다.
따라서, 본 발명의 목적은 공핍영역의 두께가 변화되어도 채널의 드레쉬홀드 전압이 일정하여 소자 특성이 저하되는 것을 방지할 수 있는 반도체장치를 제공함에 있다.
본 발명의 다른 목적은 일정한 채널의 드레쉬홀드 전압을 갖는 반도체장치의 제조방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체장치는 반도체기판과, 상기 반도체기판 상에 형성된 매립절연층과, 상기 매립절연층 상에 이격되게 형성된 다수 개의 제1도전형의 공핍영역과, 상기 다수 개의 공핍영역 상에 형성된 게이트산화막과, 상기 게이트산화막 상에 형성된 게이트와, 상기 게이트 양측의 공핍영역 내에 형성되며 채널을 한정하는 제2도전형의 불순물이 고농도로 도핑된 불순물영역과, 상기 공핍영역의 채널하부에 제1도전형의 불순물이 고농도록 도핑된 카운터도핑층을 포함한다.
상기 다른 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체장치의 제조방법은 반도체기판 상의 매립절연층 상에 형성된 제1도전형 공핍영역의 소정부분에 필드산화막을 형성하는 공정과, 상기 공핍영역의 하부에 제1도전형의 불순물이 고농도로 도핑된 카운터도핑층을 상기 매립전열층과 중첩되게 형성하는 공정과, 상기 공핍영역의 표면에 게이트산화막을 형성하고 상기 게이트산화막 상에 게이트를 형성하는 공정과, 상기 게이트를 마스크로 사용하여 상기 공핍영역 내에 제2도전형의 불순물이 고농도로 도핑된 불순물영역을 형성하는 공정을 구비한다.
또한, 상기 다른 목적을 달성하기 위한 본 발명의 다른 실시예에 따른 반도체장치의 제조방법은 반도체기판 상의 매립절연층 상에 형성된 제1도전형의 공핍영역의 소정 부분에 필드산화막을 형성하는 공정과, 상기 공핍영역의 표면에 게이트산화막을 형성하고 상기 게이트산화막 상에 게이트를 형성하는 공정과, 상기 게이트를 마스크로 사용하여 상기 공핍영역 내의 게이트 양측에 제2도전형의 불순물이 고농도로 도핑된 불순물영역을 형성하고 게이트 하부에 제1도전형의 불순물이 고농도로 도핑된 카운터도핑층을 상기 매립절연층과 중첩되게 형성하는 공정을 구비 한다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
제1도는 종래 기술에 따른 반도체장치의 단면도
제2a도 내지 c도는 종래의 기술에 따른 반도체장치의 제조공정도
제3도는 본 발명에 따른 반도체장치의 단면도
제4a도 내지 d도는 본 발명의 일 실시예에 따른 반도체장치의 제조 공정도
제5a도 내지 b도는 본 발명의 다른 실시예에 따른 반도체장치의 제조 공정도
* 도면의 주요부분에 대한 부호의 설명
31 : 반도체기판 33 : 매립절연층
35 : 공핍영역 37 : 필드산화막
39 : 카운터도핑층 41 : 게이트산화막
43 : 게이트 45 : 불순물영역
도3도는 본 발명에 따른 반도체장치의 단면도이다.
본 발명에 따른 반도체장치는 반도체기판(31) 상에 매립절연층(33)이 형성되고, 매립절연층(33) 상에 P형의 불순물이 도핑된 공핍영역(35)이 300 ∼ 1500Å 정도 두께로 형성된다. 상기에서, 매립절연층(33) 및 공핍영역(35)은 SOI 구조를 이루는 것으로 SIMOX방법 또는 BE방법등으로 형성된다. 상기에서 매립절연층(33)및 공핍영역(35)이 SIMOX 방법으로 형성되는 경우에는 반도체기판(31)은 공핍영역(35)과 동일한 P형이 사용되고, BE 방법으로 형성된 경우에는 공핍영역(35)과 무관하게 P형 또는 N형의 반도체기판(31)이 사용된다. 또한, 공핍영역(35)이 P형의 불순물이 도핑된 것으로 설명하였으나 N형의 불순물이 도핑될 수도 있다.
공핍영역(35) 내에 소자의 활성영역을 한정하는 필드산화막(37)이 형성된다. 상기에서, 필드산화막(37)은 매립절연층(33)과 접촉되도록 형성되어 공핍영역(35)으로 이루어진 소자의 활성영역이 인접하는 활성영역과 전기적으로 완전히 절연되도록 한다. 공핍영역(35) 상에 게이트산화막(41)이 형성되고, 이 게이트산화막(41)상에 게이트(43)이 형성된다.
그리고, 공핍영역(35) 내의 게이트(43) 양측에 아세닉(As), 안티몬(Sb) 또는 인(P) 등의 N형의 불순물을 고농도로 도핑되어 소오스 및 드레인영역으로 이용되는 불순물영역(45)이 형성된다. 공핍영역(35)의 불순물영역(45)사이는 채널이 된다. 그리고, 공핍영역(35)의 채널 하부에 보론(b) 또는 BF2등의 P형 불순물이 1×1016∼ 1×1019/㎤ 정도의 고농도로 도핑된 카운터도핑층(39)이 형성된다. 카운터도핑층(39)은 매립절연층(33)과 접촉되게 형성되며 공핍영역(35)의 표면으로부터 동일한 깊이에 위치되므로 채널 두께가 일정하게 된다.
상술한 구조의 반도체장치는 카운터도핑층(39)에 의해 공핍영역(35)에 형성되는 채널의 두께가 일정하게 형성되므로 공핍영역(35)의 두께 차이가 발생되어도 드레쉬홀드 전압을 일정하게 할 수 있다.
도2(a) 내지(D)는 본 발명의 일 실시예에 따른 반도체장치의 제조 공정도이다.
도4(a)를 참조한면, 반도체기판(31)상의 매립절연층(33) 상에 300 ∼1500Å정도 두께로 형성된 P형의 공핍영역(35)의 소정 부분에 LOCOS 등의 방법에 의해 소자들의 활성영역을 한정하는 필드산화막(37)을 형성된다. 상기에서, 필드산화막(37)을 공핍영역(35) 사이를 전기적으로 절연시키도록 매립절연층(33)과 접촉되도록 형성한다. 반도체기판(31) 상에 매립절연층(33) 및 공핍영역(35)은 SIMOX 방법 또는 BE 방법으로 형성한다. 매립절연층(33) 및 공핍영역(35)이 SIMOX 방법으로 형성될 때에는 공핍영역(35)과 동일한 P형의 반도체기판(31)이 사용되고, BE 방법으로 형성될 때에는 P형 또는 N형의 반도체기판(31)이 사용된다.
도4(b)를 참조하면, 공핍영역(35)의 하부에 카운터도핑층(countern doping layer : 39)을 형성한다. 상기에서 보론(b) 또는 BF2등의 P형 불순물을 주입 프로파일(implant profile)의 투입영역(projected range : Rp)이 매립절연층(33)에 위치하도록 5×1011∼ 5×1012/ ㎠ 정도의 도우즈와 20 ∼ 80 KeV 정도의 에너지로 이온주입한 후 주입된 불순물을 열처리에 의해 확산시켜 프로 파일 끝부분(profile tail)이 공핍영역(35)의 하부와 중첩되는 카운터도핑층(39)을 형성한다.
도4(c)를 참조하면, 공핍영역(35) 표면에 열산화에 의해 게이트산화막(41)을 형성한다. 그리고, 필드산화막(37) 및 게이트산화막(41) 상에 불순물이 도핑된 비정질실리콘 또는 다결정성실린콘을 CVD방법으로 1500~3000Å정도 두께로 증착하고 공핍영역(35) 상의 소정 부분에만 잔류하도록 포토리쏘그래피 방법으로 패터닝하여 게이트(43)를 형성한다.
도4(D)를 참조하면, 게이트(43)를 마스크로 사용하여 공핍영역(35)에 아세닉(As) 또는 인(P) 등의 N형의 불순물을 5×1011∼ 5×1012/ ㎠ 정도의 도우즈와 20 ∼ 50 KeV 정도의 에너지로 이온 주입하여 소오스 및 드레인영역으로 이용되는 붉순물영역(45)을 형성한다. 이 때, 불순물영역(45) 사이의 공핍영역(35)은 채널이 된다.
도5(a) 내지 (b)는 본 발명의 다른 실시예에 반도체장치의 제조 공정도이다.
도5(a)를 참조하면, 도4(a) 공정 후 공핍영역(35) 표면에 열산화에 의해 게이트산화막(41)을 형성한다. 그리고, 필드산화막(37) 및 게이트산화막(41) 상에 불순물이 도핑된 비정질실리콘 또는 다결정실리콘을 CVD 방법으로 1500 ∼ 3000Å 정도 두께로 증착하고 공핍영역(35) 상의 소정 부분에만 잔류하도록 포토리쏘그래피 방법으로 패터닝하여 게이트(43)를 형성한다.
도5(b)를 참조하면, 게이트(43)를 마스크로 사용하여 공핍영역(35)에 아세닉(As) 또는 인(P) 등의 N형의 불순물을 5×1011∼ 5×1012/ ㎠ 정도의 도우즈와 20 ∼ 50KeV 정도의 에너지로 이온 주입하여 소오스 및 드레인영역으로 이용되는 불순물영역(45)을 형성한다. 이 때, 불순물영역(45) 사이의 공핍영역(35)은 채널이 된다.
계속해서, 보론(b) 또는 BF2등의 P형 불순물을 5×1011∼ 5×1012/ ㎠ 정도의 도우즈와 100 ∼ 300 KeV 정도의 에너지로 이온 주입한 후 주입된 불순물을 열처리에 의해 확산시켜 채널 하부에 카운터도핑층(39)을 형성한다. 상기에서 불순물 이온을 100~300KeV정도의 높은 에너지로 주입하므로 주입 프로파일의 투입영역(Rp)이 게이트(43)가 형성된 부분의 하부에는 매립절연층(33)의 공핍영역(35) 부근에 위치하고, 게이트(43)가 형성되지 않은 부분의 하부에는 매립절연층(33)의 반도체기판(31) 부근에 위치하게 된다. 그러므로, 주입된 불순물을 확산시키기 위해 열처리하면 게이트(43)에 의해 매립절연층(33)의 공핍영역(35) 부근에 주입된 불순물이 공핍영역(35)으로 확산되는 반면에 게이트(43)가 형성되지 않아 매립절연충(33)의 반도체기판(31) 부근에 주입된 불순물은 공핍영역(35)으로 확산되지 않는다. 따라서, 카운터도핑층(39)은 게이트(43) 하부에서 확산 프로파일 끝부분(profile tail)이 공핍영역(35)의 하부와 중첩되게 형성된다.
상기에서, 불순물영역(45)을 형성하고 카운터도핑층(39)을 형성하였으나, 카운터도핑층(39)을 형성하고 불순물영역(45)을 형성할 수도 있다.
따라서, 본 발명은 카운터도핑층에 의해 채널이 일정한 두께를 가지므로 드레쉬 홀드 전압이 일정하여 소자 특성이 저하되는 것을 방지하는 잇점이 있다.

Claims (9)

  1. 반도체기판과, 상기 반도체기판 상에 형성된 매립절연층과, 상기 매립절연층 상에 이격되게 형성된 다수 개의 제1도전형의 공핍영역과, 상기 매립절연층 상의 상기 다수 개의 공핍영역 사이에 형성된 필드산화막과, 상기 다수 개의 공핍영역 상에 형성된 게이트 산화막과, 상기 게이트산화막 상에 형성된 게이트와, 상기 게이트 양측의 공핍영역 내에 형성되며 채널을 한정하는 제2도전형의 불순물이 고농도로 도핑된 불순물영역과, 상기 공핍영역의 채널 하부에 제1 도전형의 불순물이 고농도로 도핑된 카운티 도핑층을 포함하는 반도체장치.
  2. 청구항 1에 있어서, 상기 카운터도핑층은 다수 개의 공핍영역에 표면으로부터 동일한 깊이에 형성된 반도체장치.
  3. 청구항 1에 있어서, 상기 카운터도핑층은 제1 도전형의 불순물이 1×1016∼ 1×1019/ ㎤로 도핑된 반도체장치.
  4. 반도체기판과, 상기 반도체기판 상에 형성된 매립절연층과, 상기 매립절연층 상에 이격되게 형성된 다수 개의 제1도전형의 공핍영역과, 상기 매립절연층 상의 상기 다수 개의 공핍영역 사이에 형성된 필드산화막과, 상기 다수 개의 공핍영역 상에 형성된 게이트산화막과, 상기 다수개의 공핍영역상에 형성된 게이트산화막과, 상기 게이트산화막 상에 형성된 게이트와, 상기 게이트 양측의 공핍영역 내에 형성되며 채널을 한정하는 제2 도전형의 불순물이 고농도로 도핑된 불순물영역과, 상기 공핍영역의 채널 하부에 상기 다수개의 공핍영역에 표면으로부터 동일한 깊이에 형성된 제1 도전형의 불순물이 고농도로 도핑된 카운터도핑층을 포함하는 반도체장치
  5. 반도체기판 상의 매립절연층 상에 형성된 제1도전형의 공핍영역의 소정 부분에 필드산화막을 형성하는 공정과, 상기 공핍영역의 하부에 제1도전형의 불순물이 고농도로 도핑된 카운터도핑층의 상기 매립절연층과 중첩되게 형성하는 공정과, 상기 공핍영역의 표면에 게이트산화막을 형성하고 상기 게이트산화막 상에 게이트를 형성하는 공정과, 상기 게이트를 마스크로 사용하여 상기 공핍영역 내에 제2 도전형의 불순물이 고농도로 도핑된 불순물영역을 형성하는 공정을 구비하는 반도체장치의 제조방법.
  6. 청구항 5에 있어서, 상기 카운터도핑층을 제1 도전형의 불순물을 주입 프로파일의 투입영역이 상기 매립절연층에 위치하도록 이온주입하여 형성하는 반도체장치의 제조방법.
  7. 청구항 5에 있어서, 상기 제1 도전형의 불순물을 5×1011∼ 5×1012/㎠의 도우즈와 20 ∼ 80KeV의 에너지로 이온 주입하는 반도체장치의 제조 방법.
  8. 반도체기판 상의 매립절연층 상에 형성된 제1 도전형의 공핍영역의 소정 부분에 필드산화막을 형성하는 공정과, 상기 공핍영역의 표면에 게이트산화막을 형성하고 상기 게이트산화막 상에 게이트를 형성하는 공정과 상기 게이트를 마스크로 사용하여 상기 공핍영역 내의 게이트 양측에 제2 도전형의 불순물이 고농도로 도핑된 불순물 영역을 형성하고 게이트 하부에 제1 도전형의 불순물이 고농도로 도핑된 카운터도핑층을 상기 매립절연층과 중첩되게 형성하고는 공정을 구비하는 반도체장치의 제조방법.
  9. 청구항 8에 있어서, 상기 제1 도전형의 불순물을 5×1011∼ 5×1012/ ㎠의 도우즈와 100 ∼ 300KeV의 에너지로 이온 주입하여 상기 카운터도핑층을 형성하는 반도체장치의 제조방법.
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