KR0170061B1 - Mos트랜지스터를 가지는 반도체장치 및 그 제조방법 - Google Patents

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도모히로 야마시다
사토시 시미즈
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기다오까 다까시
미쓰비시 뎅끼 가부시끼가이샤
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Abstract

핫캐리어 내성을 향상할 수 있는 MOS트랜지스터 및 그 제조방법이 개시된다.
이 MOS트랜지스터에서는, 사이드 월 산화막(9)에 질소가 도입되어 있는 동시에, 그 사이드 월 산화막(9)내의 반도체기판(1)의 주표면에 수직한 방향의 단면에서의 질소의 농도분포가 반도체기판(1)과 사이드 월 산화막(9)와의 계면에 피크를 가지도록 구성되어 있다.
이것으로 사이드 월 산화막(9)와 반도체기판(1)의 주표면과의 계면에서의 계면준위가 억제되며, 그 결과 핫캐리어가 계면준위에 포획되는 확률이 감소된다.
그것에 의해 핫캐리어 내성이 향상된다.

Description

MOS트랜지스터를 가지는 반도체장치 및 그 제조방법
제1도는 본 발명의 제1실시예에 의한 반도체장치를 표시한 단면도.
제2도는 제1도의 I-I에 있어서의 질소의 농도분포를 표시한 그래프.
제3도~제7도는 제1도에 표시한 제1실시예의 반도체장치의 제조프로세스를 설명하기 위한 단면도.
제8도는 제7도에 표시한 I-I에서의 질소의 농도분포를 표시한 그래프.
제9도는 제7도에 표시한 공정의 II-II에서의 질소의 농도분포를 표시한 그래프.
제10도는 제7도에 표시한 공정의 III-III에서의 질소의 농도분포를 표시한 그래프.
제11도 및 제12도는 제1도에 표시한 제1실시예의 반도체장치의 제조프로세스를 설명하기 위한 단면도.
제13도는 본 발명의 제2실시예에 의한 반도체장치의 제조프로세스를 설명하기 위한 단면도.
제14도는 제13도에 표시한 공정의 I-I에 있어서의 질소의 농도 분포를 표시한 그래프.
제15도는 본 발명의 제3실시예에 의한 반도체장치를 표시한 단면도.
제16도는 제15도에 표시한 반도체장치의 I-I에서의 질소의 농도분포를 표시한 그래프.
제17도는 제15도에 표시한 반도체장치의 IV-IV에 있어서의 질소의 농도분포를 표시한 그래프.
제18도, 제19도, 제22도, 제26도 및 제27은 제15도에 표시한 제3실시예의 반도체장치의 제조프로세스를 설명하기 위한 단면도.
제20도는 제19도에 표시한 공정의 V-V에서의 질소의 농도분포를 표시한 그래프.
제21도는 제19도에 표시한 공정의 II-II, III-III에서의 질소 농도 분포를 표시한 그래프.
제23도는 제22도에 표시한 공정의 I-I에서의 질소 농도분포를 표시한 그래프.
제24도는 제22도에 표시한 공정의 II-II에서의 질소 농도분포를 표시한 그래프.
제25도는 제22도에 표시한 공정의 III-III에서의 질소 농도분포를 표시한 그래프.
제28도는 본 발명의 제4실시예에 의한 반도체장치의 제조프로세스를 설명하기 위한 단면도.
제29도는 제28도에 표시한 공저의 I-I에서의 질소의 농도분포를 표시한 그래프.
제30도는 본 발명의 제5실시예로 인한 반도체장치를 표시한 단면도.
제31도는 제30도에 표시한 반도체장치의 I-I에서의 질소 농도 분포를 표시한 그래프.
제32도, 제33도 및 제37도~제39도는 제30도에 표시한 제5실시예의 반도체장치의 제조프로세스를 설명하기 위한 단면도.
제34도는 제33도에 표시한 공정의 I-I에 있어서의 질소 농도분포를 표시한 그래프.
제35도는 제33도에 표시한 공정의 II-II에서의 질소의 농도분포를 표시한 그래프.
제36도는 제33도에 표시한 공정의 III-III에서의 질소 농도분포를 표시한 그래프.
제40도는 본 발명의 제6실시예에 의한 반도체장치의 제조프로세스를 설명하기 위한 단면도.
제41도는 제40도에 표시한 공정의 I-I에서의 질소 농도분포를 표시한 그래프.
제42도는 본 발명의 제7실시예에 의한 반도체장치를 표시한 단면도.
제43도는 제42도에 표시한 반도체장치의 I-I에서의 질소 농도분포를 표시한 그래프.
제44도는 제42도에 표시한 반도체장치의 II-II에서의 질소의 농도분포를 표시한 그래프.
제45도는 제42도에 표시한 제7실시예의 반도체장치의 II-II에서의 질소농도분포를 표시한 그래프.
제46도는 제42도에 표시한 제7실시예의 반도체장치의 제조프로세스를 설명하기 위한 단면도.
제47도는 제46도에 표시한 공정의 I-I선에 따르는 질소의 농도분포를 표시한 그래프.
제48도는 제46도에 표시한 공정의 II-II에 따른 단면에서의 질소 농도분포를 표시한 그래프.
제49도는 제46도에 표시한 공정의 III-III에 따른 단면에서의 질소 농도분포를 표시한 그래프.
제50도는 본 발명의 제8실시예에 의한 반도체장치의 제조프로세스를 설명하기 위한 단면도.
제51도는 제50도에 표시한 공정의 I-I에 따른 단면에서의 질소 농도분포를 표시한 그래프.
제52도는 본 발명의 제9실시예에 의한 반도체장치를 표시한 단면도.
제53도~제60도는 제52도에 표시한 제9실시예의 반도체장치의 제조프로세스를 설명하기 위한 단면도.
제61도는 본 발명의 제10실시예에 의한 반도체장치의 제조프로세스를 설명하기 위한 단면도.
제62도는 본 발명의 제11실시예에 의한 반도체장치를 표시한 단면도.
제63도~제65도는 제62도에 표시한 제11실시예의 반도체장치의 제조프로세스를 설명하기 위한 단면도.
제66도는 본 발명의 제12실시예에 의한 반도체장치의 제조프로세스를 설명하기 위한 단면도.
제67도는 종전의 N채널형 MOS트랜지스터를 표시한 단면도.
제68도는 종전의 다른 N채널형 MOS트랜지스터를 표시한 단면도.
* 도면의 주요부분에 대한 부호의 설명
내용없음
이 발명은, 반도체장치 및 그 제조방법에 관련하여, 보다 특정적으로는, MOS트랜지스터가 있는 반도체장치 및 그 제조방법에 관한 것이다.
종전에, 반도체장치에 탑재된 N채널형 MOS트랜지스터로서, 제67도에 표시한 구조가 알려져 있다.
제67도를 참조하여, 이 종전의 반도체장치에서는, P형의 실리콘 기판으로 된 반도체기판(1)의 주표면에, N채널형 MOS트랜지스터 형성영역을 에워 싸도록 소자분리산화막(2)가 형성되어 있다.
이 소자분리산화막(2)는, 인접해서 형성되는 소자와 N채널형 MOS트랜지스터 형성영역을 전기적으로 절연하기 위한 것이다.
소자분리산화막(2)의 밑에는 P형의 불순물영역으로 된 채널 스톱퍼 영역(3)이 설치되어 있다.
또, N채널형 MOS트랜지스터 형성영역의 수표면에는 N채널영역(6)을 끼우도록 한쌍의 소스/드레인영역(4) 및 (5)가 형성되어 있다.
채널영역(6) 상에는 게이트절연막(7)을 통해서 게이트 전극(8)이 형성되어 있다.
한쌍의 소스/드레인영역(4) 및 (5)와 게이트 전극(8)에 의해, N채널형 MOS트랜지스터가 구성된다.
이와같이 구성된 종래의 N채널형 MOS트랜지스터에서는, 미세화함에 따라서 다음과 같은 문제가 생겼다.
즉, N채널형 MOS트랜지스터가 비도통 상태인 때에, 한쌍의 소스/드레인영역(4) 및 (5) 중 드레인으로서 기능하는 한편의 소스/드레인영역(이하, 드레인 영역(4)로 일의적으로 정의하고, 타편의 소스/드레인영역을 일의적으로 소스 영역(5)로 정의한다.)의 채널 영역(6)에 접하는 끝부에 생기는 고전계에 의해 핫캐리어가 발생한다.
이 발생된 핫캐리어가 게이트절연막(7)에 주입된다.
이 게이트절연막(7)에 주입된 포획된 핫캐리어에 의해, 트랜지스터의 한계치 전압의 변화나 드레인 전류의 저하 등의 트랜지스터의 특성의 경시열화, 소위 핫캐리어 열화를 생기게 하는 문제가 있었다.
여기서, 핫캐리어 열화에 대해서 상세히 설명한다.
핫캐리어 열화는, 채널 핫 에렉트론(CHE)주입 또는 드레인 아발랑슈 핫캐리어(DAHC)주입에 의해, 한계치 전압의 변화나 드레인 전류의 저하 등 트랜지스터 특성이 열화하는 현상이다.
채널 핫 에렉트론 주입이라 함은 이하와 같은 현상을 말한다.
즉, 채널 영역(6)내의 전자가 채널에 따른 방향의 전계에서 에너지를 받아 구하고 핫으로 된다.
그리고, 반도체기판과 게이트절연막(7)과의 계면 에너지 장벽의 높이 보다 큰 에너지를 갖게 된 핫 에렉트론이 에너지 장벽을 넘어서 게이트절연막(7) 중에 주입된다.
이 현상을 채널 핫 에렉트론 주입이라 한다.
또, 드레인 아발랑슈 핫캐리어 주입이라 함은 이하와 같은 형상을 말한다. 즉, 드레인 영역(4) 근방의 큰 전계에 의해 높은 에너지를 얻은 채널 영역(6)내의 전자가 광자와의 전리 충돌 또는 아발랑슈 현상에 의해 전자-정공쌍을 생성한다.
이 전자 또는 정공 또는 양자가 핫으로 되어 게이트절연막(7)에 주입된다. 이 현상을 드레인 아발랑슈 핫캐리어 주입이라 칭한다.
이와 같은 채널 핫 일렉트론 주입 또는 드레인 아발랑슈 핫캐리어 주입에 의해, 전자 또는 정공이, 드레인 영역(4) 근방의 반도체기판(1)과 게이트절연막(7)과의 계면 및 그 근방의 게이트절연막(7)중의 계면준위(또는 트랩)에 포획된다.
또, 채널 핫 일렉트론 주입 또는 드레인 아발랑슈 핫캐리어 주입에 의해 전자 또는 정공이 계면준위를 발생시킨다.
이와같은 전자 및 정공의 계면준위 및 트랩에의 포획 또는 계면준위의 발생한 결과, 한계치 전압이 변화하거나 드레인 전류가 저하하는 등 트랜지스터 특성이 열화한다.
이 현상이 핫캐리어 열화다.
이와같은 문제를 완화하는 하나의 방책으로서, 제68도에 표시하는, 소위 LDD(Lightly Doped Drain)구조를 갖는 MOS트랜지스터가 알려져 있다. 제68도를 참조하여, 이 LDD구조를 가지고 있는 MOS트랜지스터에서는, 소스/드레인영역이, 채널영역(6)에 끝부에 접한 저농도 확산 영역(4a) 및 (5a)와, 채널 영역(6)에 대해서 외측에 위치하는 동시에 저농도 확산 영역(4a,5a)와 일체적으로 형성되는 고농도 확산영역(4b) 및 (5b)로 구성된다. 또, 게이트 전극(8)의 측면과 게이트절연막(7)의 측면과 반도체기판(1)의 주표면에 접촉하도록 사이드 월 산화막(9)가 형성되어 있다.
한쌍의 소스/드레인영역(4) 및 (5)와 게이트 전극(7)과 사이드 월 산화막(9)에 의해 N채널형 MOS트랜지스터가 구성되어 있다.
이와같이 구성된 N채널형 MOS트랜지스터는 다음과 같이 해서 제조되어 있다.
우선, 반도체기판(1)의 주표면상에 게이트절연막(7) 및 게이트 전극(8)을 형성한다.
게이트 전극(8)을 마스크의 일부로서, 반도체기판(1)의 주표면에 N형의 불순물을 주입하므로서 한쌍의 저농도 확산 영역(4a) 및 (5a)를 형성한다. 다음에, 게이트 전극(8)의 표면상 및 한쌍의 저농도 확산 영역(4a) 및 (5a)상에 CVD법에 의해 산화막(도시하지 않음)을 형성한 후 이 산화막을 이방성 에칭한다.
이것에 의해, 게이트 전극(8)의 측면과 게이트절연막(7)의 측면과 한쌍의 저농도 확산 영역(4a,5a)에 접한 사이드 월 산화막(9)를 형성한다.
게이트 전극(8) 및 사이드 월 산화막(9)를 마스크의 일부로서, 반도체기판(1)의 주표면에 N형의 불순물을 주입하므로서, 고농도 확산 영역(4b) 및 (5b)를 형성한다.
이와같이, 사이드 월 산화막(9)는, 한쌍의 소스/드레인영역(4) 및 (5)의 고농도 확산 영역(4b) 및 (5b)를 자기 정합적으로 형성하기 위한 마스크로서 기능한다.
이와 같이 구성된 N채널형 MOS트랜지스터에서는, 드레인 영역(4)의 채널영역(6)을 접하는 끝부가 저농도 영역(4a)이기 때문에, 드레인 영역(4a)의 끝부의 전계가 완화된다.
이것에 의해 게이트절연막(7)에의 핫캐리어의 주입이 억제되는 결과 신뢰성이 향상한다는 이점이 있다.
그러나, 미세화를 더욱더 발전시켜 나가면, LDD구조를 형성하기 위해서 설치되어 있는 사이드 월 산화막(9)중에 핫캐리어가 주입되고 만다.
이 사이드 월 산화막(9) 중에 포획된 핫캐리어에 의해 사이드 월 산화막(9)와 반도체기판(1)의 계면에서 계면준위가 발생한다는 불편이 생긴다.
이 때문에, 이동도가 저하하고, 그 결과 드레인 전류가 감소하고 마는 문제가 있었다.
이 발명의 하나의 목적은, 핫캐리어 내성이 향상한 반도체장치를 제공하는 일이다.
이 발명의 또 하나의 목적은, 미세화 됐을 경우에도 사이드 월 산화막과 반도체기판과의 계면에서의 계면발생을 억제하는 것이 가능한 반도체장치를 제공하는 일이다.
이 발명의 또 하나의 목적은, 핫캐리어가 계면 준위에 포획되는 확률을 감소시키는 것이 가능한 반도체장치를 제공하는 일이다.
이 발명의 또 하나의 목적은 핫캐리어 내성이 향상된 반도체장치를 용이하게 제조할 수 있는 반도체 제조방법을 제공하는 것이다.
이 발명의 한 국면에 의한 MOS트랜지스터는, 한쌍의 소스/드레인영역과, 게이트 전극과, 사이드 월 산화막을 구비하고 있다.
소스/드레인영역은, 반도체기판의 주표면상에 채널 영역을 끼우도록 형성되어 있다.
게이트 전극은, 한쌍의 소스/드레인 영역의 사이에 위치하는 반도체기판의 주표면상에 게이트절연막을 통해서 형성되어 있다.
사이드 월 산화막은, 게이트 전극의 측면과 게이트절연막의 측면과 반도체 기판의 주표면에 접하여 형성되어 있는 동시에, 질소가 도입되어 있다.
그리고 그 사이드 월 산화막의, 반도체기판의 주표면에 수직한 방향의 단면에서의 질소의 농도분포는 반도체기판의 주표면과의 계면에 제1의 피크를 가지고 있다.
이것으로, 미세화된 경우에도 사이드 월 산화막에 도입된 질소에 의해 사이드 월과 반도체기판과의 계면에서의 계면준위가 억제된다.
그 결과, 발생되는 핫캐리어가 계면준위에 포획되는 확률이 감소된다.
이 발명의 다른 국면에 의한 MOS트랜지스터는, 한쌍의 소스/드레인영역과, 게이트 전극과, 사이드 월을 구비하고 있다.
사이드 월은, 산화막과 폴리실리콘막을 구비하고 있다.
그 산화막은, 종단면의 L자형으로 형성되어 있어, 게이트 전극의 측면 및 게이트절연막의 측면에 접하는 수직부와 반도체기판의 주표면에 접하는 저부를 가지고 있다.
폴리실리콘막은, 산화막의 수직부와 저부에 접하여 형성되는 동시에 질소가 도입되어 있다.
이것으로, 이 MOS트랜지스터에서는, 폴리실리콘막에 도입된 질소에 의해, 미세화 됐을 경우에도 사이드 월과 반도체기판과의 계면에서의 계면준위의 발생이 억제된다.
이것으로, 핫캐리어가 계면준위에 포획되는 확률이 감소된다.
이 발명의 또 다른 국면에 의한 MOS트랜지스터는, 한쌍의 소스/드레인영역과, 게이트 전극과 사이드 월 산화막과를 구비하고 있다.
게이트 전극에는 질소가 도입되어 있다.
사이드 월 산화막은, 게이트 전극의 측면과 게이트 절연막의 측면과 반도체 기판의 주표면에 접하여 형성되어 있는 동시에 질소가 도입되어 있다.
이것으로, 게이트 전극에 도입된 질소에 의해 게이트 전극에 저저항화를 위해서 도입된 불순물의 확산이 억제된다.
또 사이드 월에 도입된 질소에 의해, 미세화 됐을 경우에도 사이드 월과 반도체기판과의 계면에서의 계면준위가 억제되며, 그 결과 핫캐리어가 계면준위에 포획되는 확률이 감소된다.
이 발명의 또 다른 국면에 의한 반도체장치는 N채널형 MOS트랜지스터와, P채널형 MOS트랜지스터를 구비하고 있다.
N채널형 MOS트랜지스터는, 한쌍의 제1의 소스/드레인영역과, 제1의 게이트 전극과, 제1의 사이드 월 산화막을 포함하고 있다.
제1의 사이드 월 산화막에는 질소가 도입되어 있다.
또, P채널형 MOS트랜지스터는, 한쌍의 제2의 소스/드레인영역과, 제2의 게이트 전극과, 제2의 사이드 월 산화막을 포함하고 있다.
제2의 사이드 월 산하막에는 질소가 도입되어 있다.
이것에 의해, 제1 및 제2의 사이드 월 산화막에 도입된 질소에 의해 사이드 월과 반도체 기판의 계면에서의 계면준위가 억제된다.
그 결과, 핫캐리어가 계면준위에 포획되는 확률이 감소된다.
또, 상술한 반도체장치를, 제1 및 제2의 게이트 전극상과 제1 및 제2의 소스/드레인영역상에 금속 실리사이드 층이 형성된 구조에 적용하면, 제1 및 제2의 사이드 월 산화막에 도입된 질소에 의해, 금속 실리사이드 층이 제1 및 제2의 사이드 월에의 가로 방향의 성장이 억제된다.
이것에 의해, 게이트전극과 소스/드레인영역이 금속 실리사이드 층에 의해 단락되는 것이 방지된다.
이 발명의 또 다른 국면에 의한 MOS트랜지스터의 제조방법에서는, 반도체기판의 주표면상에 게이트절연막 및 게이트전극을 형성한다.
그 게이트 전극의 표면상 및 반도체기판의 노출면상에 CVD법에 의해 산화막을 형성한다.
산화막의 표면상에서 질소 이온을 산화막에 주입한다.
질소가 주입된 산화막을 에칭하므로서 게이트 전극의 측면과 게이트절연막의 측면과 반도체기판의 주표면에 접한 사이드 월 산화막을 형성한다. 이것에 의해, 용이하게 질소가 도입된 사이드 월 산화막이 형성된다. 이 발명의 다른 국면에 의한 MOS트랜지스터의 제조방법에서는, 반도체기판의 주표면상에 게이트절연막 및 게이트 전극을 형성한다.
게이트 전극의 표면상 및 반도체기판의 노출면상에 CVD법을 사용하여 산화막을 형성한다.
산화막의 표면상에 폴리실리콘층을 형성한다.
폴리실리콘층의 표면상에서 질소 이온을 주입한다.
폴리실리콘층에 주입된 질소를 산화막에 확산시킨다.
폴리실리콘층을 제거한 후 질소가 주입된 산화막을 에칭하여 게이트 전극의 측면과 게이트 절연막의 측면과 반도체기판의 주표면에 접한 사이드 월 산화막을 형성한다.
이것에 의해, 용이하게 질소가 도입된 사이드 월 산화막이 형성된다.
이 발명의 또 다른 국면에 의한 MOS트랜지스터의 제조방법에서는, 반도체기판의 주표면상에 게이트절연막 및 게이트 전극을 형성한다. 그리고 그 게이트 전극의 표면상 및 반도체 기판의 노출면상에 CVD법에 의해 산화막을 형성한다.
그 산화막의 표면상에 폴리실리콘층을 형성한다.
그 폴리실리콘층의 표면상에서 질소 이온을 폴리실리콘층에 주입한다. 그 질소가 주입된 폴리실리콘층을 에칭하는 동시에 산화막을 에칭하므로서, 그 종단면이 대략 L자 모양을 한 산화막과 그 산화막의 수직부와 저부에 접하는 동시에 질소가 도입된 폴리실리콘층을 포함하는 사이드 월을 형성한다.
이것으로, 질소가 도입된 사이드 월이 용이하게 형성된다.
이 발명의 다른 국면에 의한 MOS트랜지스터의 제조방법에서는, 반도체기판의 주표면상에 게이트절연막 및 게이트 전극을 형성한다.
그리고 그 게이트 전극의 표면상 및 반도체기판의 노출면상에 CVD법에 의해 산화막을 형성한다.
그 산화막의 표면상에서 질소 이온을 산화막 중 최소한 게이트 전극의 측면 및 게이트 산화막의 측면에 접하는 내부 영역과, 게이트 전극과, 반도체기판의 노즐면과를 주입한다.
그리고 산화막을 에칭하여 게이트 전극의 측면과의 게이트절연막의 측면과 반도체기판의 주표면에 접한 질소가 도입된 사이드 월 산화막을 형성한다. 이것에 의해, 질소가 도입된 사이드 월 산화막이 용이하게 형성된다.
이 발명의 다른 국면에 의한 MOS트랜지스터의 제조방법에서는, 반도체기판의 주표면상에 게이트절연막 및 게이트 전극을 형성한다.
그 게이트 전극을 마스크의 일부로서, 반도체기판의 주표면에, N형의 불순물을 주입하므로서 한쌍의 소스/드레인영역의 저농도 확산 영역을 형성한다.
게이트 전극의 표면상 및 한쌍의 소스/드레인 영역의 저농도 확산 영역상에 CVD법에 의해 산화막을 형성한다.
그 산화막의 표면상에서 질소 이온을 주입한다.
그 질소가 주입된 산화막을 에칭하므로서, 게이트 전극의 측면과 게이트절연막의 측면과 한쌍의 소스/드레인영역의 저농도 확산 영역에 접한 게이트 산화막을 형성한다.
게이트 전극 및 사이드 월 산화막을 마스크의 일부로서, 반도체기판의 주표면에 N형의 불순물을 주입하므로서, 한쌍의 소스/드레인영역의 고농도 확산 영역을 형성한다.
이와 같이 이 N채널형 MOS트랜지스터의 제조방법에서는, CVD법에 의해 산화막을 형성하고 그 산화막에 질소 이온을 주입한 후 그 산화막을 에칭하므로서 사이드 월 산화막이 형성되므로 질소가 도입된 사이드 월 산화막을 갖는 N채널형 MOS트랜지스터가 용이하게 제조된다.
이 발명의 다른 국면에 의한 N채널형 MOS트랜지스터의 제조방법에서는, 반도체기판의 주표면상에 게이트절연막 및 게이트 전극을 형성한다.
그 게이트 전극을 마스크의 일부로서, 반도체기판의 주표면에 N형의 불순물을 주입하므로서 한쌍의 소스/드레인영역의 저농도 확산 영역을 형성한다.
게이트 전극의 표면상 및 한쌍의 소스/드레인영역의 저농도 확산영역상에 CVD법에 의해 산화막을 형성한다.
산화막의 표면상에 폴리실리콘층을 형성한다.
그 폴리실리콘층의 표면상으로부터 질소 이온을 주입한다.
그 폴리실리콘층에 주입된 질소를 산화막에 확산시킨다.
폴리실리콘층을 제거한 후 질소가 주입된 산화막을 에칭하므로서 게이트전극의 측면과 게이트절연막의 측면과 한쌍의 소스/드레인영역의 저농도 확산 영역에 접한 사이드 월 산화막을 형성한다.
게이트전극 및 사이드 월 산화막을 마스크의 일부로서, 반도체기판의 주표면에 N형의 불순물을 주입하므로서 한쌍의 소스/드레인 영역의 고농도 확산 영역을 형성한다.
이와같이 이 N채널형 MOS트랜지스터의 제조방법에서는, 산화막상에 형성한 폴리실리콘 중에 질소 이온을 주입한 후, 그 폴리실리콘층내의 질소를 산화막에 확산시켜, 그 후 산화막을 에칭하여 사이드 월 산화막을 형성하므로, 용이하게 사이드 월 산화막에 질소가 도입된다.
이 발명의 또 다른 국면에 의한 N채널형 MOS트랜지스터의 제조방법에서는, 반도체기판의 주표면상에 게이트절연막 및 게이트전극을 형성한다. 게이트전극을 마스크의 일부로서, 반도체기판의 주표면에 N형의 불순물을 주입하므로서 한쌍의 소스/드레인영역의 저농도 확산영역을 형성한다. 게이트전극의 표면상 및 한쌍의 소스/드레인영역의 한쌍의 소스/드레인영역의 저농도 확산영역상에 CVD법에 의해 산화막을 형성한다.
그 산화막의 표면상에 폴리실리콘층을 형성한다.
그 폴리실리콘층의 표면상에서 질소 이온을 폴리실리콘층에 주입한다. 질소가 주입된 폴리실리콘층을 에칭하는 동시에 상기 산화막을 에칭하므로서, 그 종단면이 대략 L자상을 이른 산화막과, 그 산화막의 수직부와 저부에 접하는 동시 질소가 도입된 폴리실리콘층을 포함하는 사이드 월을 형성한다.
게이트전극 및 사이드 월은 마스크의 일부로서, 반도체기판의 주표면에 N형의 불순물을 주입하므로 한쌍의 소스/드레인영역의 고농도 확산영역을 형성한다.
이것으로, 질소가 도입된 사이드 월 산화막을 가지는 N채널형 MOS트랜지스터가 용이하게 제조된다.
이 발명의 다른 국면에 의한 N채널형 MOS트랜지스터의 제조방법에서는, 반도체기판의 주표면상에 게이트절연막 및 게이트 전극을 형성한다. 그 게이트 전극을 마스크의 일부로서, 반도체기판의 주표면에, N형의 불순물을 주입하므로서 한쌍의 소스/드레인영역의 저농도확산 영역을 형성한다. 게이트전극의 표면상 및 한쌍의 소스/드레인영역의 저농도 확산 영역상에 CVD법에 의해 산화막을 형성한다.
그 산화막의 표면상에서 질소 이온을 산화막 중 적어도 게이트전극의 측면 및 게이트산화막의 측면에 접하는 내부영역과, 게이트전극과, 한쌍의 소스/드레인영역의 저농도 확산영역에 주입한다.
산화막을 에칭하므로서 게이트전극의 측면과 게이트절연막의 측면과 한쌍의 소스/드레인영역의 저농도 확산영역에 접한 질소가 도입된 사이드 월 산화막을 형성한다.
게이트전극 및 사이드 월 산화막을 마스크의 일부로서, 반도체기판의 주표면에 N형의 불순물을 주입하므로서 한쌍의 소스/드레인영역의 고농도 확산영역을 형성한다.
이것에 의해, 질소가 도입된 사이드 월 산화막을 가지는 N채널형 MOS트랜지스터가 용이하게 제조된다.
이 발명의 또 다른 국면에 의한 반도체장치의 제조방법에서는, 반도체기판의 N채널형 MOS트랜지스터 형성영역상에 제1의 게이트절연막 및 제1의 게이트전극을 형성하는 동시에, 반도체기판의 P채널형 MOS트랜지스터 형성영역상에 제2의 게이트절연막 및 제2의 게이트전극을 형성한다.
제1 및 제2의 게이트전극의 표면상 및 반도체기판의 노출면상에 CVD법에 의해 산화막을 형성한다.
반도체기판의 P채널형 MOS트랜지스터 형성영역상에 위치하는 산화막의 표면을 레지스트로 덮고, 반도체기판의 N채널형 MOS트랜지스터 형성영역상에 위치하는 산화막의 표면상에서 산소 이온을 주입한다.
그 산화막을 에칭하므로서 제1의 게이트전극의 측면과 제1의 게이트절연막의 측면과 반도체기판의 주표면에 접한 사이드 월 산화막을 형성한다.
이것에 의해, N채널형 MOS트랜지스터의 사이드 월에 용이하게 질소가 주입된다.
이 발명의 다른 국면에 의한 반도체장치의 제조방법에서는, 반도체기판의 주표면에 N채널형 MOS트랜지스터를 구성하는 제1의 게이트절연막 및 제1의 게이트전극을 형성하는 동시에, P채널형 MOS트랜지스터를 구성하기 위한 제2의 게이트절연막 및 제2의 게이트전극을 형성한다.
제1 및 제2의 게이트전극의 표면상 및 반도체기판의 노출면상에 CVD법을 사용하여 산화막을 형성한다.
그 산화막의 표면상에서 질소 이온을 주입한다.
그 질소가 주입된 산화막을 에칭하므로서, 제1의 게이트전극의 측면과 제1의 게이트절연막의 측면과 반도체기판의 주표면에 접한 제1의 사이드 월 산화막을 형성하는 동시에, 제2의 게이트전극의 측면과 제2의 게이트절연막의 측면과 반도체기판의 주표면에 접한 제2의 사이드 월 산화막을 형성한다.
이것에 의해, N채널형 MOS트랜지스터의 제1의 사이드 월 산화막과 P채널형 MOS트랜지스터의 제2의 사이드 월 산화막에 용이하게 질소가 도입된다.
이 발명의 또 다른 국면에 의한 반도체장치의 제조방법에서는, 반도체기판의 N채널형 MOS트랜지스터 형성영역상에 제1의 게이트절연막 및 제1의 게이트전극을 형성하는 동시에, 반도체기판의 P채널형 MOS트랜지스터 형성영역상에 제2의 게이트절연막 및 제2의 게이트전극을 형성한다. 반도체기판의 P채널형 MOS트랜지스터 형성영역을 제1의 레지스트로 덮은 후, 제1의 게이트전극을 마스크의 일부로서, 반도체기판의 N채널형 MOS트랜지스터 형성영역에, N형의 불순물을 주입하여 한쌍의 제1의 소스/드레인 영역의 저농도 확산 영역을 형성한다.
제1 및 제2의 게이트전극의 표면상 및 반도체기판의 노출면상에 CVD법에 의해 산화막을 형성한다.
반도체기판의 P채널형 MOS트랜지스터 형성영역상에 위치하는 산화막의 표면을 제2의 레지스트로 덮은 후, 반도체기판의 N채널형 MOS트랜지스터 형성영역상에 위치하는 산화막의 표면상에서 질소 이온을 반도체기판의 N채널형 MOS트랜지스터 형성영역상에 위치하는 산화막에 주입한다.
N채널형 MOS트랜지스터 형성영역상에 위치하는 산화막을 에칭하므로서 제1의 게이트전극의 측면과 제1의 게이트절연막의 측면과 제1의 소스/드레인영역의 저농도 확산영역에 접한 제1의 사이드 월 산화막을 형성하는 동시에, P채널형 MOS트랜지스터 형성영역상에 위치하는 산화막을 에칭하므로서 제2의 게이트전극의 측면과 제2의 게이트절연막의 측면과 반도체기판의 노출면과를 접한 제2의 사이드 월 산화막을 형성한다.
P채널형 MOS트랜지스터 형성영역을 제3의 레지스트로 덮은 후, 제1의 게이트전극 및 제1의 사이드 월 산화막을 마스크의 일부로서, 반도체기판의 주표면에 N형의 불순물을 주입하여 한쌍의 제1의 소스/드레인영역의 고농도 확산영역을 형성한다.
N채널형 MOS트랜지스터 형성영역을 제4의 레지스트로 덮은 후, 제2의 게이트전극 및 제2의 사이드 월 산화막을 마스크의 일부로서, 반도체 기판의 주표면에 P형의 불순물을 도입하여 한쌍의 제2의 소스/드레인 영역을 형성한다.
이 반도체장치의 제조방법에 의하면, N채널형 MOS트랜지스터의 사이드 월에 용이하게 질소가 도입된다.
이 발명의 다른 국면에 의한 반도체장치의 제조방법에서는, N채널형 MOS트랜지스터 형성영역상에 제1의 게이트절연막 및 제1의 게이트전극을 형성하는 동시에, P채널형 MOS트랜지스터 형성영역상에 제2의 게이트절연막 및 제2의 게이트전극을 형성한다.
P채널형 MOS트랜지스터 형성영역을 제1의 레지스트로 덮은 후, 제1의 게이트전극을 마스크의 일부로서, N채널형 MOS트랜지스터 형성영역에 N형의 불순물을 주입하여 한쌍의 제1의 소스/드레인영역의 저농도 확산 영역을 형성한다.
제1 및 제2의 게이트 전극의 표면상 및 반도체기판의 노출면상에 CVD법에 의해 산화막을 형성한다.
산화막의 표면상에서 질소 이온을 산화막에 주입한다.
그 질소가 주입된 산화막을 에칭하므로서, 제1의 게이트전극의 측면에 접한 제1의 사이드 월 산화막과, 제2의 게이트전극의 측면과 제2의 게이트절연막의 측면과 반도체기판의 주표면에 접한 제2 사이드 월 산화막을 형성한다.
P채널형 MOS트랜지스터 형성영역을 제2의 레지스트로 덮은 후, 제1의 게이트전극 및 제1의 사이드 월 산화막을 마스크의 일부로서, 반도체기판의 주표면에, N형의 불순물을 주입하여 한쌍의 제1의 소스/드레인영역의 고농도 확산영역을 형성한다.
N채널형 MOS트랜지스터 형성영역을 제3의 레지스트로 덮은 후, 제2의 게이트전극 및 제2의 사이드 월 산화막을 마스크의 일부로서, 반도체기판의 주표면에, P형의 불순물을 주입하여 P채널형 MOS트랜지스터를 구성하기 위한 한쌍의 제2의 소스/드레인영역을 형성한다.
이것에 의해, N채널형 MOS트랜지스터 제1의 사이드 월 산화막과 P채널형 MOS트랜지스터 제2의 사이드 월 산화막에 용이하게 질소가 도입된다.
또한, 상술한 N채널형 MOS트랜지스터 제1의 게이트전극의 표면, P채널형 MOS트랜지스터 제2의 게이트전극의 표면, N채널형 MOS트랜지스터 제1의 소스/드레인영역의 표면, 및 P채널형 MOS트랜지스터의 제2의 소스/드레인영역의 표면에 금속 실리사이드 층을 형성하도록 하면, 상술한 제1 및 제2의 사이드 월 산화막에 도입된 질소에 의해, 금속 실리사이드 층이 제1 및 제2의 사이드 월 산화막의 표면에 성장하는 것이 억제된다.
[실시예]
이하, 본 발명의 실시예를 도면에 근거해서 설명한다.
우선 제1실시예를 제1도~제12도를 참조하여 설명한다.
제1도를 참조하여, 제1실시예의 반도체장치에서는, P형의 실리콘기판으로 된 반도체기판의 주표면상에 N채널형 MOS트랜지스터 형성영역을 에워싸도록 소자분리 산화막(2)가 형성되어있다.
소자분리 산화막(2) 밑에는 P+형의 불순물영역으로 된 채널스톱퍼영역(3)이 형성되어 있다.
소자분리 산화막(2)에 의해 에워싸여진 반도체기판(1)의 주표면상에는, 채널영역(6)을 끼우도록 한쌍의 소스/드레인영역(4) 및 (5)가 형성되어 있다.
소스/드레인영역(4)는, 채널영역(6)에 그 끝부가 접하는 저농도 확산영역(4a)와 그 저농도 확산영역(4a)와 일체적으로 구성되는 고농도 확산영역(4b)로 되어 있다.
또, 소스/드레인영역(5)는 채널영역(6)에 그 끝부가 접하는 저농도 확산 영역(5a)와, 그 저농도 확산영역(5a)와 일체적으로 구성되는 고농도 확산영역(5b)로 되어 있다.
채널영역(6)상에는 게이트절연막(7)을 통해서 게이트전극(8)이 형성되어 있다.
게이트절연막(7)의 측면 및 게이트전극(8)의 측면에는 사이드 월 산화막(9)가 형성되어 있다.
전면을 덮도록 층간절연막(10)이 형성되어 있으며, 그 층간절연막(10)의 고농도 확산영역(4b) 및 (5b)상에 위치하는 영역에는 각각 콘택트홀(10a) 및 (10b)가 형성되어 있다.
콘택트홀(10a)내에서 고농도 확산영역(4b)에 전기적으로 접속하도록 배선층(11)이 형성되어 있고, 콘택트홀(10b)내에서 고농도 확산영역(5b)에 전기적으로 접속하도록 배선층(12)가 형성되어 있다.
여기서, 이 제1실시예에서는, 사이드 월 산화막(9)에 질소가 도입되어 있다. 사이드 월 산화막(9)의 I-I에 따른 단면에서의 질소의 농도분포는, 제2도에 표시하는 것과 같이, 반도체기판(1)과 사이드 월 산화막(9)의 계면에 농도의 피크가 있다.
또, 사이드 월 산화막(9)의 상부 근방에는 질소의 농도피크가 있다.
사이드 월 산화막(9)와 반도체기판(1)의 주표면의 계면에 위치하는 피크의 질소농도는 1×1019/㎠~1×1021/㎠의 범위에 설정하는 것이 바람직하다. 그 이유는, 1×1019/㎤보다도 피크의 질소 농도를 낮게 하면은, 사이드 월 산화막(9)과 반도체기판(1)의 주표면과의 계면에서의 계면준위를 넘어 억제할 수가 없으며, 그 결과 핫캐리어 열화가 일어나기 쉽게 된다.
또, 1×1021/㎠보다도 질소의 농도피크가 높아지면은, 전자의 이동도가 열화하든가 또는, 소스/드레인영역(4) 및 (5)의 불순물의 활성화 율이 저하하여 소스/드레인영역(4) 및 (5)의 저항이 상승한다.
그 결과, 트랜지스터 특성이 열화한다.
상기와 같은 이유에서, 질소의 피크농도는, 1×1019/㎠~1×1021/㎠의 범위내에 설정하는 것이 바람직하다.
또한, 한쌍의 소스/드레인영역(4) 및 (5)와, 게이트전극(8)과, 사이드 월 산화막(9)에 의해 N채널형 MOS트랜지스터가 구성되어 있다.
또, 배선층(11) 및 (12)는 알루미늄이나 폴리실리콘 등에 의해 형성되어 있다. 다음에, 제3도~제12도를 참조하여, 제1도에 표시한 제1실시예의 반도체장치의 제조프로세스에 대해서 설명한다.
우선, 제3도에 표시하는 것과 같이, 반도체기판(1)의 주표면의 N채널형 MOS트랜지스터 형성영역을 에워싸도록, 통상의 기술을 사용하여 소자분리 산화막(2)을 형성한다.
소자분리 산화막(2)의 밑에는 불순물을 이온 주입하므로서, P+형 불순물영역으로 된 채널스톱퍼층(3)을 형성한다.
그후, 반도체기판(1)의 주표면을 덮도록 100Å정도의 두께가 있는 산화막(107)을 형성한다.
다음에, 제4도에 표시하는 것과 같이, 산화막(107)의 상부 표면상에 폴리실리콘층(108)을 1000Å정도의 두께를 형성한다.
이 폴리실리콘층(108)상에 포토리지스트로 된 레지스트 패턴(13)을 형성한다.
레지스트패턴(13)을 마스크로서 폴리실리콘층(108) 및 산화막(107)을 이방성 에칭하므로서, 제5도에 표시되는 게이트절연막(7) 및 게이트전극(8)을 형성한다.
그후 레지스트패턴(13)을 제거한다.
그리고, 게이트전극(8)을 마스크의 일부로서, 반도체기판(1)의 주표면에 N형의 불순물, 예를 들면 비소를 50KeV, 5×1013/㎠의 조건하에서 이온 주입한다.
이것에 의해, 한쌍의 저농도 확산영역(104a) 및 (105a)를 형성한다.
다음에, 제6도에 표시하는 것과 같이, 게이트전극(8)의 표면상 및 한쌍의 저농도 확산영역(104a) 및 (105a)상에 CVD법에 의해 1000Å정도의 두께를 가지는 산화막(109)을 형성한다.
그후, 제7도에 표시하는 것과 같이, 산화막(109)의 표면상에서 산화막(109)의 내부의 거의 중앙에 비정 중심이 오도록 질소 이온(N+)를 30KeV, 4×1015/㎠의 조건하에서 산화막(109)에 이온 주입한다.
이때의 산화막(109)내의 질소의 농도분포가 제8도~제10도에 표시한다. 제8도에 표시하는 피크가 결과로서 제2도에 표시한 사이드 월 산화막(9)의 표면측에 위치하는 피크가 된다.
제7도에 표시한 공정 후, 질소가 주입된 산화막(109)을 이방성 티브 이온 에칭에 의해 에칭하므로서, 제11도에 표시되는, 게이트리액전극(8)의 측면과 게이트절연막(7)의 측면과 한쌍의 저농도 확산영역(104a) 및 (105a)에 접한 사이드 월 산화막(9)가 형성된다.
그 뒤, 제12도에 표시하는 것과 같이, 게이트전극(8) 및 사이드 월 산화막(9)을 마스크의 일부로서, 반도체기판(1)의 주표면에, N형의 불순물, 예를 들면 비소(As)를 50KeV, 4×1015/㎠의 조건하에서 이온 주입하므로서 고농도 확산영역(104b) 및 (105b)를 형성한다.
그리고, 850℃, 20분 정도의 열처리를 감하므로서, 비소 이온을 전기적으로 활성화하므로서, 채널영역(6)에 끝부가 접한 저농도 확산영역(4a) 및 (5a)와, 채널영역(6)에 대해서 외측에 위치하며, 저농도 확산영역(4a) 및 (5a)와 일체적으로 구성된 고농도 확산영역(4b) 및 (5b)로 된 한쌍의 소스/드레인영역(4) 및 (5)가 형성된다.
이때의 열처리에 의해, 사이드 월 산화막(9)내의 질소가 확산하며, 그 결과 사이드 월 산화막(9)와 반도체기판(1)의 주표면과의 계면에 질소가 편석(偏析)한다.
이것에 의해, 제2도에 표시하는 것과 같이, 사이드 월 산화막(9)와 반도체기판(1)의 주표면과의 계면에 피크를 가지는 질소의 농도분포가 구하여진다.
이렇게해서, 한쌍의 소스/드레인영역(4) 및 (5), 게이트절연막(7), 게이트전극(8) 및 질소가 주입된 사이드 월 산화막(9)을 가진 N채널형 MOS트랜지스터가 형성된다.
그후, 제1도에 한 것과 같이, 반도체기판(1)의 주표면 전면에 층간절연막(10)을 형성한 후 그 층간절연막(10)에 콘택트홀(10a) 및 (10b)를 형성한다.
콘택트홀(10a)내에서 소스/드레인영역(4)에 전기적으로 접속되는 동시에 층간절연막(10)의 표면에 따르도록 배선층(11)을 형성한다.
또, 콘택트홀(10b)을 통해서 소스/드레인영역(5)에 전기적으로 접속하는 동시에 층간절연막(10)의 표면상에 따르도록 배선층(12)을 형성한다.
이와같이 구성된 N채널형 MOS트랜지스터를 가지는 반도체장치에서는 사이드 월 산화막과 반도체기판(1)의 주표면과의 계면에 질소의 농도피크가 오도록 했기 때문에, N채널형 MOS트랜지스터가 비도통 상태인 때에, 드레인영역(4)근방에 반도체기판(1)과 게이트 절연막(7)과의 계면근방에 위치하는 게이트절연막(7)중에 계면준위가 발생하는 것을 억제할 수가 있다.
그 결과, 고전계에 의해 발생한 핫캐리어가 게이트절연막(7)중에 포획되는 것을 억제할 수가 있고, 그것으로 핫캐리어 내성을 향상시킬 수가 있다.
더욱이, 이 제1실시예에서는, 사이드 월 산화막(9)내에의 질소의 주입을 이온 주입에 의해 행하고 있어서, 예를들면 질소분위기중(N2O나 NH3등의 질소를 포함하는 분위기 중)에서 아닐 처리를 하여 주입하는 방법에 대해서, 사이드 월 산화막(9)중의 질소 도핑의 깊이나 농도의 최적화를 용이하게 행할 수가 있다.
또한, 이온 주입법에서는, 질소의 도핑영역의 선택성이 높아, 여분인 열처리도 불필요하다는 이점을 가지고 있다.
다음에, 제13도 및 제14도를 참조하여, 제2실시예에 대해서 설명한다.
이 제2실시예에서는, 사이드 월 산화막(9)에의 질소의 주입방법이 제1실시예와 틀리다.
즉, 이 제2실시예에서는, 제13도에 표시하는 것과 같이 산화막(109)에 회전경사 이온 주입에 의해 질소를 주입한다.
기타의 점은 제1실시예와 마찬가지다.
이하, 제2실시예의 반도체장치의 제조프로세스에 대해 상세하게 설명한다. 우선, 제3도~제6도에 표시한 제1실시예의 제조프로세스와 같은 프로세스를 사용하여, 산화막(109)까지를 형성한다.
그후, 제13도에 표시하는 것과같이, 산화막(109)의 표면상에서 산화막(109)의 내부의 거의 중앙에 비정중심이 오도록, 질소 이온(N+)을 40KeV, 5.6×1015/cm2의 조건하에서 산화막(109)에 45°회전경사 이온주입을 행한다.
이때의 산화막(109)내의 I-I단면에서의 질소의 농도분포가 제14도에 표시된다.
이 제2실시예의 제13도에 표시되는 공정은, 제1실시예의 제7도에 표시되는 제1실시예의 공정에서의 II-II 단면 및 III-III 단면에 대응하는 제13도에 표시한 공정의 질소의 농도분포는 제9도 및 제10도에 나타낸 제1실시예의 질소의 농도분포와 같다.
제14도에 나타낸 제2실시예의 질소의 농도분포와 제8도에 나타낸 제1실시예의 질소의 농도분포를 비교하면, 제2실시예에서는 제1실시예에 대해서 산화막(109)과 반도체기판(1)의 주표면과의 계면근방, 결국 게이트절연막(7)의 단부근방에서 질소의 농도가 높아져 있는 것을 알 수 있다. 그후의 프로세스에서는, 제11도 및 제12도에 나타낸 제1실시예의 제조 프로세스와 마찬가지로, 질소가 주입된 산화막(109)을 이방성 리액티브이온 에칭에 따라 에칭하면 게이트전극(8)의 측면과 게이트절연막의 측면과 1쌍의 저농도 확산영역(104a 및 105a)에 접한 싸이드볼 산화막(9)을 형성한다.
그리고, 게이트전극(8) 및 싸이드볼 산화막(9)을 마스크의 일부로서, N형 불순물을 이온주입하는 것에 따라서, 고농도 확산영역(104b 및 105b)을 형성한다.
그후, 열처리를 가하는 것에 의해, 채널영역(6)에 그 단부가 접한 저농도 확산영역(4a 및 5a)과, 채널영역(6)에 대해서 외측에 위치하는 동시에 저농도 확산영역(4a 및 5a)과 일체적으로 구성된 고농도 확산영역(4b 및 5b)으로 되는 1쌍의 소스/드레인영역(4 및 5)을 형성한다.
또한 그 열처리에 따라서, 싸이드볼 산화막(9)내의 질소를 확산시켜서 싸이드볼 산화막(9)과 반도체기판(1) 주표면의 계면에 질소의 농도피크가 오도록 한다.
그후, 층간절연막(10)과 배선층(11 및 12)을 형성하는 것에 따라서, 제2실시예의 반도체장치가 완성된다.
이와같이 구성된 제2실시예의 반도체장치에서는, 상기 제1실시예와 같은 효과를 내는 외에 다음과 같은 효과도 얻을 수 있다.
즉, 산화막(109)에 회전경사 이온주입에 따라서 질소를 주입하면, 게이트절연막(7)의 단부근방에 위치하는 산화막(109)내의 질소의 농도를 높게 할 수 있다.
그 결과, 그후의 열처리에 따라서 가능한 싸이드볼 산화막(9)과 반도체기판(1) 주표면의 계면 질소의 농도피크가 제1실시예의 농도피크보다도 높아진다.
이에 따라, 제1실시예에 비해서 핫캐리어 내성을 보다 향상시킬 수 있다. 다음으로, 제15도~제27도를 참조해서, 제3실시예에 대해서 설명한다. 이 제3실시예에서는, 싸이드볼 산화막(9)에 질소를 주입하는 방법이 제1실시예와 다르다.
그 결과, 싸이드 볼 산화막(9)내의 질소의 농도분포도 제1실시예와 다르다.
그 외의 점에 대해서는 제1실시예와 같다.
제15도에 나타낸 I-I단면에서 질소의 농도분포는, 제16도에 나타낸 것 처럼, 반도체기판(1)의 주표면과 싸이드볼 산화막(9)의 계면에 피크를 구비하는 동시에, 싸이드볼 산화막(9) 상부 표면근방에서도 농도피크를 구비한다.
또한, 제15도에 나타낸 IV-IV단면에서 질소의 농도분포는, 제17도에 나타낸 것 처럼, 게이트전극(8)의 측면과 싸이드볼 산화막(9) 측면의 계면에 피크를 구비하는 동시에, 싸이드볼 산화막(9)의 층간절연막(10)측의 측표면에 농도피크를 구비한다.
또한, 사이드 월 산화막(9)과 반도체기판(1)의 주표면의 계면에 위치하는 질소의 농도피크는, 제1실시예와 마찬가지로, 1×1019/㎠~1×1021/㎠의 범위내에 설정하는 것이 바람직하다.
다음에 제18도~제27도를 참조하여, 제3실시예의 반도체장치의 제조프로세스에 관해서 설명한다.
우선, 제3도~제5도에 표시한 제1실시예의 제조프로세스와 같은 프로세스를 사용하여, 게이트전극(8)과 한쌍의 저농도 확산영역(104a) 및 (105a)를 형성한다.
그후, 제18도에 표시하는 것과 같이, 게이트전극(8)의 표면상 및 한쌍의 저농도 확산영역(104a) 및 (105a)상에 CVD법을 사용하여 800Å정도의 두께를 가지는 산화막(109)을 형성한다.
이 산화막(109)의 표면전면에 CVD법을 사용하여 1000Å정도의 두께를 가지는 폴리?리콘층(14)을 형성한다.
그후, 제19도에 표시하는 것과 같이, 폴리실리콘층(14)의 표면상에서 폴리실리콘층(14)의 내부의 거의 중앙에 비정중심이 오도록 질소 이온(N+)을 30KeV, 4×1015/㎠의 조건하에서 주입한다.
이때의 폴리실리콘층(14)내의 질소의 농도분포는, 제20도 및 제21도에 표시한다.
구체적으로는, 제19도에 표시하는 V-V단면에서의 질소의 농도분포가 제20도에 표시되며, 제19도에 표시하는 II-II 및 III-III단면에서의 질소의 농도분포가 제21도에 표시된다.
이후, 850℃로 20분 정도의 열처리를 가하므로서, 폴리실리콘층(14)에 주입된 질소이온을 산화막(109)에 확산시킨다.
그후, 폴리실리콘층(14)을 전면 에칭하여 제거하므로서, 제22도에 표시하는 형상이 얻어진다.
이때의 산화막(109)내의 질소는 농도분포가 제23도~제25도에 표시된다. 구체적으로는, 제22도에 표시하는 I-I단면에서의 질소의 농도분포가 제23도에 표시되며, 제22도에 표시하는 II-II단면에 있어서의 질소의 농도분포가 제24도에 표시되며, 제22도에 표시하는 III-III단면에서의 질소 농도분포가 제25도에 표시된다.
제23도~제25도를 참조하여, 산화막(109)과 반도체기판(1)의 주표면과의 계면, 산화막(109)과 게이트전극(8)과의 계면 및 산화막(109)과 폴리실리콘층(14)과의 계면에 각각 질소의 농도피크가 생기고 있다.
그 결과, 제26도에 표시되는 것과 같이 사이드 월 산화막(9)을 형성했을 경우에, 사이드 월 산화막(9)과 반도체기판(1)의 주표면과의 계면에 피크를 갖는 동시에, 사이드 월 산화막(9)의 상부 표면에 더욱이 질소의 농도피크를 갖는다.
제26도에 표시하는 사이드 월 산화막(9)을 형성한 후, 제27도에 표시하는 것과 같이, 게이트 전극(8) 및 사이드 월 산화막(9)을 마스크의 일부로서, 반도체기판의 주표면에, N형의 불순물(예를들면 비소)을 50KeV, 4×1015/㎠의 조건하에서 주입한다.
이것에 의해, 고농도 확산영역(104b) 및 (105b)를 형성한다.
그리고, 850℃, 20분 정도의 열처리를 가하므로서, 불순물을 전기적으로 활성화 시키므로서, 저농도 확산영역(4a) 및 (5a)와 고농도 확산영역(4b) 및 (5b)로 된 한쌍의 소스/드레인영역(4) 및 (5)가 형성된다.
그후, 제15도에 표시한 것과 같이, 반도체 기판(1)의 주표면 전면에 층간절연막(10)을 형성한 후, 그 층간절연막(10)에 콘택트홀(10a) 및 (10b)를 형성한다.
콘택트홀(10a)을 통해서 소스/드레인영역(4)에 전기적으로 접속되도록 배선층(11)을 형성하는 동시에, 이 콘택트홀(10b)을 통해서 소스/드레인영역(5)에 전기적으로 접속하도록 배선층(12)을 형성한다.
이렇게 해서, 제3실시예의 반도체장치가 얻어진다.
다음에, 제28도 및 제29도를 참조하여 제4실시예에 대해 설명한다.
이 제4실시예에서는, 사이드 월 산화막(9)에 질소를 주입하는 방법이 상술한 제3실시예와 다르다.
구체적으로는, 이 제4실시예에서는, 제28도에 표시하듯이 폴리실리콘층(14)에 질소를 이온 주입할 때에 회전경사 이온 주입법을 사용한다.
이하, 보다 상세하게 제 4실시예의 반도체 장치의 제조방법에 대해서 설명한다.
우선, 제3도~제5도에 표시한 제1실시예의 제조프로세스와 같은 프로세스를 사용하며, 게이트 전극(8)과 한쌍의 저농도 확산영역(104a) 및 (105a)를 형성한다.
다음에, 제18도에 표시한 제3실시예의 제조프로세스와 같은 프로세스를 사용하여, 게이트전극(8)의 표면상 및 한쌍의 저농도 확산영역(104a) 및 (105a)상에 CVD법에 의해 200Å정도의 두께를 한 산화막(109)을 형성한다. 산화막(109)의 표면전면에 CVD법을 사용하여 1000Å정도의 두께를 한 폴리실리콘층(14)을 형성한다.
그후, 제28도에 표시하는 것과 같이, 폴리실리콘층(14)의 표면상에서 폴리실리콘층(14)의 내부의 거의 중앙에 비정중심이 오도록 질소 이온(N+)를 40KeV, 5.6×1015/㎠의 조건하에서 폴리실리콘층(14)에 45°회전경사 이온주입을 행한다.
이 공정에 있어서의 I-I단면에서의 질소의 농도분포가 제29도에 표시된다.
또한, 제28도에 표시하는 II-II 및 III-III 단면에서의 질소의 농도분포는 제21도에 표시한 제3실시예의 농도분포와 마찬가지다.
여기서, 제29도에 표시한 제4실시예의 질소 농도분포와 제 20도에 표시한 제3실시예의 질소 농도분포를 비교하면은, 제4실시예에서는 제3실시예에 대해서 폴리실리콘층(14)과 산화막(109)과의 계면근방에서의 질소의 농도가 높게 되어 있는 것을 안다.
그후는 제3실시예와 같은 프로세스를 사용하여 제4실시예의 반도체장치가 완성된다.
이렇게 해서 형성된 제4실시예의 반도체장치는 상술한 제3실시예와 같은 효과를 나타내는 외에 이하와 같은 효과도 얻어진다.
즉, 폴리실리콘층(14)에 질소 이온을 회전경사 이온 주입법을 사용하여 주입하므로서, 게이트절연막(7)의 끝부에 가까운 산화막(109)내의 질소의 농도가 제3실시예에 비하여 높아진다.
이것에 의해, 사이드 월 산화막(9)과 반도체기판(1)의 주표면과의 계면에서의 질소의 농도피크도 제3실시예 보다도 높아진다.
그 결과, 제 3실시예에 비하여 핫캐리어 내성을 향상 시킬 수가 있다.
다음에, 제30~제39도를 참조하여, 제5실시예에 대해서 설명한다.
이 제5실시예에서는, 상술한 제1실시예에 대해서 사이드 월(9)의 구조가 다르다.
기타점에 대해서는 제1실시예와 마찬가지다.
제30도를 참조하여 이 제5의 실시예에서는, 사이드 월(9)과 산화막(9a)과 폴리실리콘막(9b)로 구성되어 있다.
산화막(9a)은 게이트전극(8)의 측면 및 게이트절연막(7)의 측면에 접하는 수직부와 반도체기판(1)의 주표면에 접하는 저부를 가지며, 그 종단면이 대략 L자상을 하고 있다.
또, 폴리실리콘막(9b)는 산화막(9a)의 수직부 및 저부에 접하여 형성되는 동시에 그중에 질소가 도입되어 있다.
제30도에 표시한 I-I단면에서의 질소의 농도분포는 제31도에 표시하는 것과 같이, 폴리실리콘막(9b)과 산화막(9a)과의 계면에 피크를 갖는 동시에, 폴리실리콘막(9b)의 표면근방에 또한 농도피크를 갖는다.
또, 산화막(9a)과 반도체기판(1)의 주표면과의 계면에도 피크를 가지고 있다.
또한, 폴리실리콘막(9b)과 산화막(9a)과의 계면에 위치하는 피크의 질소 농도와, 산화막(9a)과 반도체기판(1)의 주표면과의 계면에 위치하는 피크의 질소 농도는 제1실시예와 마찬가지로 1×1019/㎠~1×1021/㎠의 범위내에 설정하는 것이 바람직하다.
다음에, 제32도~제39도를 참조하여 제5실시예의 반도체장치의 제조방법에 대해서 설명한다.
우선, 제3도~제5도에 표시한 제1실시예의 제조프로세스와 마찬가지인 프로세스를 사용하여 게이트전극(8)과 한쌍의 저농도 확산영역(104a) 및 (105a)를 형성한다.
그후, 제32도에 표시하는 것과 같이, 게이트전극(8)의 표면상 및 한쌍의 저농도 확산영역(104a) 및 (105a)상에 CVD법을 사용하여 200Å정도의 두께를 갖는 산화막(109a)을 형성한다.
이 산화막(109a)의 표면전면에 CVD법을 사용하여 1000Å정도의 두께를 갖는 폴리실리콘층(109b)을 형성한다.
그리고나서, 제33도에 표시한 것과 같이, 폴리실리콘층(109b)의 표면상에서 폴리실리콘층(109b)의 내부 중앙에 비정중심이 오도록 질소 이온(N+)을 30KeV, 4×1015/㎠의 조건하에서 이온주입한다.
이때의 폴리실리콘층(109b) 및 산화막(109a)내의 질소의 농도분포가 제34도~제36도에 표시된다.
구체적으로, 제33도에 표시하는 I-I 단면, II-II단면, 및 III-III단면에서의 질소의 농도분포가 각각 제34도, 제35도 및 제36도에 표시된다.
제34도에 표시하는 피크가 결과로서 제31도에 표시한 폴리실리콘막(9b)의 표면측에 위치하는 피크로 되어 있다.
제33도에 표시한 공정후, 폴리실리콘층(109b)을 이방성 리액티브 이온에칭에 의해 에칭하므로서, 제37도에 표시되는 것과 같은 산화막(109a)의 저부 및 측면에 접하는 폴리실리콘막(9b)을 형성한다.
더욱이, 제38도에 표시하는 것과 같이, 질소가 주입된 산화막(109a)을 이방성 리액티브 이온에칭에 의해 에칭하므로서, 게이트전극(8)의 측면과 게이트절연막(7)의 측면에 접한 수직부와 한쌍의 저농도 확산영역(104a) 및 (105a)에 접한 저부를 갖는 산화막(9a)을 형성한다.
이것에 의해, 산화막(9a)와 폴리실리콘막(9b)로 된 사이드 월(9)가 형성된다. 그후, 제39도에 표시하는 것과 같이, 게이트전극(8) 및 사이드 월(9)을 마스크의 일부로서 반도체기판(1)의 주표면에 N형의 불순물(예를들면 비소)을 50KeV, 4×1015/㎠의 조건하에서 이온주입한다.
이것에 의해, 고농도 확산영역(104b) 및 (105b)를 형성한다.
그리고, 850℃로 20분 정도의 열처리를 가하므로서, 불순물을 전기적으로 활성화시키므로서, 저농도 확산영역(4a) 및 (5a)와 고농도 확산영역(4b) 및 (5b)로 된 한쌍의 소스/드레인영역(4) 및 (5)가 형성된다.
이때의 열처리에 의해, 사이드 월(9)내의 질소가 확산하며, 그 결과 폴리실리콘(9b)와 산화막(9a)과의 계면 및 산화막(9a)와 반도체기판(1)의 주표면과의 계면에 질소가 편석한다.
이것에 의해, 제31도에 표시하는 질소의 농도분포가 구하여진다.
그리고나서, 제30도에 표시하는 것과 같이, 반도체기판(1)의 주표면 전면에 층간절연막(10)을 형성한다.
그 층간 절연막(10)에 콘택트홀(10a) 및 (10b)를 형성한다.
콘택트홀(10a)을 통해서 소스/드레인영역(4)에 전기적으로 접속하도록 배선층(11)을 형성하는 동시에, 콘택트홀(10b)을 통해서 소스/드레인영역(5)에 전기적으로 접속하도록 배선층(12)을 형성한다.
이렇게 해서 제5실시예의 반도체장치가 완성된다.
이 제5실시예의 반도체장치에서는, 상술한 제1실시예의 효과에 가하여, 더욱더 이하와 같은 효과를 구할 수가 있다.
즉, 산화막(9a)와 폴리실리콘막(9b)에 의해 사이드 월(9)을 구성하므로서, 층간절연막(10)의 콘택트홀(10a) 및 (10b)를 형성할 때에 예를들면 마스크 어긋남이 생겼다해도 폴리실리콘막(9b)가 에칭되는 일이 없다.
그 결과, 배선층(11) 및 (12)와 게이트 전극(8)이 사이드 월(9)에 의해 확실하게 전기적으로 절연할 수 있다는 이점이 있다.
다음에, 제40도 및 제41도를 참조하여, 제6실시예에 대해 설명한다.
이 제6실시예에서는, 폴리실리콘(109b)에 질소 이온을 회전경사 이온주입법을 사용하여 주입하는 점만이 제5실시예와 틀리다.
이하, 제6실시예의 제조프로세스에 대해서 설명한다.
우선, 제3도~제5도에 표시한 제1실시예와 같은 프로세스를 사용하여, 게이트전극(8)과 한쌍의 저농도 확산영역(104a) 및 (105b)를 형성한다.
그리고, 제32도에 표시한 제5실시예와 같은 제조프로세스를 사용하여, 게이트전극(8)의 표면상 및 한쌍의 저농도 확산영역(104a) 및 (1-5a)상에 CVD법을 사용하여 200Å정도의 두께를 갖는 산화막(109a)을 형성한다.
그리고 그 산화막(109a)의 표면전면에 CVD법을 사용하여 1000Å정도의 두께를 갖는 폴리실리콘층(109b)을 형성한다.
그리고나서, 제40도에 표시하는 것과 같이, 폴리실리콘층(109b)의 표면상에서 폴리실리콘층(109b)의 내부 중앙에 비정중심이 오도록 질소 이온(N+)을 40KeV, 5.6×1015/㎠의 조건하에서 45°회전경사 이온 주입을 행한다.
이때의 폴리실리콘층(109b)내의 I-I 단면에서의 질소의 농도분포가 제41도에 표시된다.
또한, 제40도에 표시하는 II-II단면 및 III-III단면에서의 질소의 농도분포는 제35도 및 제36도에 표시한 제5실시예의 질소의 농도분포와 같은 농도분포가 된다.
여기서, 제41도와 제34도와를 비교하면은, 제6실시예에서는 제5실시예에 대해서, I-I단면에서의 폴리실리콘층(109b)과 산화막(109a)과의 계면근방에서의 질소의 농도가 높아지고 있다.
제40도에 표시한 공정후, 상술한 제5실시예와 같은 공정을 거쳐 제6실시예의 반도체장치가 완성된다.
이 제6실시예에서는 상술한 제5실시예와 같은 효과를 나타내는 외에, 이하와 같은 효과도 나타낸다.
즉, 폴리실리콘층(109b)에 회전경사 이온 주입법을 사용하여 질소 주입하므로서, 제5실시예에 비교하여 게이트절연막(7)의 끝부에 가까운 산화막(9a)의 질소의 농도를 높게할 수가 있다.
그것에 의해, 사이드 월(9)과 반도체기판(1)의 주표면과의 계면에서의 질소의 농도피크도 제5실시예에 비하여 높게할 수가 있고, 그 결과 핫캐리어 내성을 보다 향상시킬 수가 있다.
다음에, 제42도~제49도를 참조하여, 제7실시예에 대해서 설명한다.
이 제7실시예에서는 사이드 월 산화막(9)외에, 한쌍의 소스/드레인영역(4) 및 (5)와 게이트절연막(7)과 게이트전극(8)에도 질소를 도입하고 있다.
기타점에 대해서는 제1 실시예와 마찬가지다.
제42도에 표시하는 I-I단면, II-II단면 및 III-III 단면에서의 질소의 농도 분포가 각각 제43도, 제44도 및 제45도에 표시된다.
제44도를 참조하여, II-II단면에 있어서의 질소의 농도분포는, 반도체기판(1)의 주표면 근방에 피크를 가지며, 반도체기판(1)의 주표면에서 깊어지는데 따라 서서히 질소농도가 작아지고 있다.
또, III-III 단면에서의 질소의 농도분포는 게이트절연막(7)에 피크를 가지고 있는 동시에 게이트전극(8)의 상부표면 근방에 피크를 가진다.
또, I-I단면에서의 질소의 농도분포는, 제43도에 표시하는 것과 같이, 반도체기판(1)과 사이드 월 산화막(9)과의 계면에 피크를 가지는 동시에, 그 피크 보다 상방 위치에도 피크를 가진다.
다음에, 제46도를 참조하여 제7실시예의 반도체장치의 제조프로세스에 대해서 설명한다.
우선, 제3도~제6도에 표시한 제1실시예의 제조프로세스와 같은 프로세스를 사용하여, 게이트전극(8)과 한쌍의 저농도 확산영역(104a) 및 (105a)를 형성한다.
게이트전극(8)의 표면상 및 한쌍의 저농도 확산영역(104a) 및 (105a)상에 CVD법을 사용하여 1000Å정도의 두께를 가지는 산화막(109)을 형성한다. 그후, 제46도에 표시하는 것과 같이, 산화막(109)의 표면상에서, 산화막(109)과 게이트전극(8)과 한쌍의 저농도 확산영역(104a) 및 (105a)와의 내부에 비정중심이 오도록 질소 이온(N+)을 100KeV, 4×1015/㎠의 조건으로 이온 주입한다.
제46도에 표시한 공정에서의 I-I단면, II-II단면, 및 III-III 단면에서의 질소의 농도분포가 각각 제47도, 제48도 및 제49도에 표시된다.
제47도에 표시하는 피크가 결과로서 제43도에 표시한 사이드 월 산화막(9)측에 위치하는 피크가 되며, 제49도에 표시하는 피크결과로서 제45도에 표시한 게이트전극(8)의 표면측에 위치하는 피크가 된다.
또한, 질소의 주입 조건으로서는, 질소의 투영비정 Rp의 표준편자 ΔRp라 하면 게이트전극(8)과 절연막(7)과의 계면에서 5×ΔRp만큼 떨어진 위치 보다 위의 위치에서, 또한 저농도 확산영역(104a) 및 (105a)를 형성하기 위한 비소의 투영비정 보다 위의 위치가 되도록, 질소의 투영비정 Rp를 설정한다.
이렇게 설정하므로써, 질소 주입에 의해 게이트절연막(7)에 대미지를 주는 것을 방지할 수가 있다.
또, 상기와 같이 Rp를 설정하므로서, 질소 주입에 의해 발생하는 결함이 저농도 확산영역(104a) 및 (105a)와 반도체기판(1)과의 접합면에 발생하기 때문에, MOS 트랜지스터의 동작시에 접합리크전류가 발생하는 것을 유효하게 방지할 수가 있다.
제46도에 표시한 공정후, 제11도 및 제12도에 표시한 제1실시예의 제조프로세스와 같은 프로세스를 사용하여, 산화막(109)을 이방성의 리액티브 온 에칭에 의해 에칭하므로서 사이드 월 산화막(9)을 형성한다.
또, 게이트전극(8) 및 사이드 월 산화막(9)을 마스크의 일부로서, 반도체기판(1)의 주표면에 비소를 50KeV, 4×1015/㎠의 조건하에서 이온주입하므로서 고농도 확산영역(104b) 및 (105b)를 형성한다.
그리고 850℃로 20분정도의 열처리를 가하므로서, 비소 이온을 전기적으로 활성화하므로서, 저농도 확산영역(4a) 및 (5a)와, 고농도 확산영역(4b) 및 (5b)로 된 한쌍의 소스/드레인영역(4) 및 (5)가 형성된다.
이때의 열처리에 의해, 사이드 월 산화막(9)내의 질소를 확산하여 사이드 월 산화막(9)과 반도체기판(1)의 주표면과의 계면에 질소가 편석한다. 이것에 의해, 제43도에 표시하는 것과 같이 사이드 월 산화막(9)과 반도체기판(1)의 주표면과의 계면에 피크를 가진 질소의 농도분포가 된다.
또, 이 열처리에 의해, 게이트 전극(8)내의 질소가 게이트절연막(7)에 향해서 확산하고, 게이트 절연막(7)에 질소가 편석한다.
그 결과, 제45도에 표시한 것과 같은, 게이트절연막(7)에 피크를 가지는 질소의 농도분포가 된다.
제46도에 표시한 공정후, 제42도에 표시한 것과 같이, 반도체기판(1)의 주표면 전면에 층간절연막(10)을 형성한다.
이 층간절연막(10)에 콘택트홀(10a) 및 (10b)를 형성한다.
이 콘택트홀(10a)을 통해서 소스/드레인영역(4)에 전기적으로 접속하도록 배선층(11)을 형성하는 동시에, 콘택트홀(10b)을 통해서 소스/드레인영역(5)을 전기적으로 접속하도록 배선층(12)을 형성한다.
이것에 의해, 제7실시예의 반도체장치가 완성된다.
이와같이 구성된 제7실시예의 반도체장치에 의해서도, 상술한 제1실시예와 같은 효과를 나타내는 외 더욱 이하와 같은 효과도 나타낸다.
즉, 게이트절연막(7)에도 질소가 석출하고 있어서, 게이트절연막중의 계면준위의 발생을 보다 좋게 억제할 수가 있고, 그 결과 핫캐리어 내성을 보다 향상시킬 수가 있다.
또, 한쌍의 소스/드레인영역(4) 및 (5)에도 질소가 도입되어 있어서, 비소의 확산을 억제할 수가 있다.
그것에 의해 비소의 채널영역(6)방향에의 확산을 억제할 수가 있다.
그 결과, 실효적인 게이트 길이를 길게할 수가 있고, 그것에 의해 쇼트채널효과에 의해 펀치스루현상이 일어나기 어려운 N채널형 MOS 트랜지스터를 얻을수가 있다.
이때, 질소의 확산 메커니즘이 N형 불순물(비소)와 같은 공공확산(空孔擴散)이며, 또한 N형 불순물에 비하여 질소의 확산계수가 큰것에 기인한다.
따라서, 질소와 N형 불순물과를 상호확산 시키므로서, 확산경로이며 공공을 질소가 앞에 점유하는 결과, N형 불순물의 확산이 억제된다.
다음에 제50도 및 제51도를 참조하여 제8실시예에 대해서 설명한다.
이 제8실시예에서는, 상술한 제7실시예의 산화막(109)에의 질소 주입을 회전경사 이온주입법을 사용하여 행한다.
기타의 점온 제7실시예와 마찬가지다.
제8도의 실시예에 있어서의 회전경사 이온주입은 이하와 같이해서 행한다.
즉, 제50도에 표시하는 것과 같이, 산화막(109)의 표면상에서 산화막(109)과 게이트전극(8)과 한쌍의 저농도 확산영역(104a) 및 (105a)과의 내부에 제7실시예와 같은 주입 조건을 고려하여, 질소 이온(N+)을 140KeV, 5.6×1015/㎠의 조건으로 45°회전경사 이온주입을 행한다.
이때의 제50도에 표시되는 I-I단면에서의 질소의 농도분포가 제51도에 표시된다.
또한, 제50도에 표시하는 II-II단면 및 III-III단면에서의 질소의 농도분포는, 각각 제44도 및 제45도에 표시한 제7실시예의 경우와 마찬가지다.
여기서, 제8실시예의 제51도와 제7실시예의 제47도와를 비교하면, 제8실시예에서는, 제7실시예에 비하여 산화막(109)과 반도체기판(1)의 주표면과의 계면근방에 있어서의 농도가 높게되어 있는 것을 안다.
제50도에 표시한 질소 주입 프로세스 후는, 상술한 제7실시예와 같은 프로세스를 사용하여, 제8실시예의 반도체장치(도시하지 않음)이 완성된다.
이와같이 구성된 제8실시예에서는, 상술한 제7실시예와 같은 효과를 나타내는데 더해 이하와 같은 효과를 얻을 수가 있다.
즉, 회전경사 이온 주입에 의해 질소를 주입하고 있어서, 사이드 월(9)과 게이트절연막(7)의 끝부에 가까운 부분의 질소의 농도가 제7실시예에 비하여 높아진다.
이것에 의해 사이드 월 산화막(9)과 반도체기판(1)의 주표면과의 계면에서의 질소의 농도피크도 제7실시예에 비하여 높게 되므로, 제7실시예에 비하여 핫캐리어 내성을 보다 향상시킬수가 있다.
다음에, 제52도~제60도를 참조하여 제9실시예에 대해서 설명한다.
우선, 제52도를 참조하여, 제9실시예의 반도체장치에서는 반도체기판(1)의 주표면상에 N채널형 MOS트랜지스터와 P채널형 MOS트랜지스터가 인접하도록 형성되어있다.
보다 자세한 것은, P형의 실리콘기판으로 된 반도체기판(1)의 주표면에 P웰영역(La)과 N웰영역(1b)가 인접하도록 형성되어 있다.
N채널형 MOS트랜지스터 형성영역 및 P채널형 MOS 트랜지스터 형성영역을 각각 에워싸도록 소자분리 산화막(2)이 형성되어 있다.
또, P웰영역(1a)의 주표면에는 제1채널영역(6)을 끼워서 한쌍의 제1소스/드레인영역(4) 및 (5)가 형성되어 있다.
제1의 소스/드레인영역(4)은, 저농도 확산영역(4a)과 고농도 확산영역(4b)로 구성된다.
또, 제1의 소스/드레인영역(5)은, 저농도 확산영역(5a)과 고농도 확산영역(5b)으로 구성된다.
제1의 채널영역(6)상에는 제1의 게이트절연막(7)을 통해서 제1의 게이트전극(8)이 형성되어있다.
제1의 게이트전극(8)의 측표면에는 질소가 도입된 제1의 사이드 월 산화막(9)가 형성되어있다.
이 제1의 사이드 월 산화막(9)의 I-I 단면에 따라서 질소의 농도분포는, 제2도에 표시한 제1실시예의 질소의 농도분포와 같다.
또한, 한쌍의 소스/드레인영역(4) 및 (5)와 제1의 게이트전극(8)과 제1의 사이드 월 산화막(9)에 의해 N채널형 MOS 트랜지스터가 구성되어 있다.
제1의 사이드 월 산화막(9)과 반도체기판(1)의 주표면과의 계면에 위치하는 피크의 질소농도는 1×1019/㎠~1×1021/㎠의 범위내에 설정되는 것이 바람직하다.
1×1019/㎠보다도 낮게 하면은 제1의 사이드 월 산화막(9)과 반도체기판(1)의 주표면과의 계면에서의 계면준위를 그다지 억제할 수 없다.
또, 1×1021/㎠보다 높게하면, 채널전자의 이동도가 열화하든가 또는 소스/드레인영역(4) 및 (5)의 불순물의 활성화율이 저하하여 소스/드레인영역(4) 및 (5)의 저항이 상승하는 등, 트랜지스터 특성의 열화가 생긴다.
이 때문에, 피크의 질소농도는 상술한 범위에 설정하는 것이 바람직하다.
N웰영역(1b)의 주표면에는, 제2의 채널영역(26)을 끼우고 한쌍의 제2소스/드레인영역(24) 및 (25)가 형성되어있다.
제2의 채널영역(26)상에는 제2의 게이트절연막(27)을 통해서 제2의 게이트전극(28)이 형성되어있다.
제2의 게이트전극(28)의 측표면 및 제2의 게이트절연막(27)의 측표면에 접촉하도록 제2의 사이드 월 산화막(29)가 형성되어 있다.
한쌍의 제2의 소스/드레인영역(24) 및 (25)와, 제2의 게이트전극(28)과, 제2의 사이드 월 산화막(29)에 의해 P채널형 MOS 트랜지스터가 구성되어 있다.
소자분리산화막(2), 한쌍의 제1의 소스/드레인영역(4) 및 (5), 제1의 게이트전극(8), 제1의 사이드 월 산화막(9), 한쌍의 제2의 소스/드레인영역(24) 및 (25), 제2의 게이트전극(28), 제2의 사이드 월 산화막(29)를 각각 덮도록 층간절연막(10)이 형성되어 있다.
층간 절연막(10)의 제1의 소스/드레인영역(4) 및 (5)와 제2의 소스/드레인 영역(24) 및 (25)상에 위치하는 영역에는 각각 컨택트홀(10a) 및 (10b)와 (10c) 및 (10d)가 형성되어 있다.
콘택트홀(10a)를 통해서 제1의 소스/드레인영역(4)에 전기적으로 접속하도록 배선층(11)이 형성되어 있고, 콘택트홀(10b)를 통해서 제1의 소스/드레인영역(5)에 전기적으로 접속하도록 배선층(15)가 형성되어 있으며, 제2의 소스/드레인영역(25)에 전기적으로 접속하도록 배선층(16)l이 형성되어 있다. 배선층(11, 12) 및 (16)은 예를들면 알루미늄이나 폴리실리콘 등의 도전체에 의해 형성되어 있다.
다음에 제53도~제60도를 참조하여, 이 제9실시예의 반도체장치의 제조방법에 대해서 설명한다.
우선 제53도에 표시하는 것과 같이 반도체기판(1)의 주표면에 N채널형 MOS 트랜지스터 형성영역을 포함하도록 P 웰 영역(1a)를 형성하는 동시에, P채널형 MOS 트랜지스터 형성영역을 포함하도록 N 웰 영역(1a)를 형성한다.
또, N채널형 MOS 트랜지스터 형성영역 및 P채널형 MOS 트랜지스터 형성영역 각각을 에워싸도록 통상의 기술을 사용하여 소자분리산화막(2)를 형성한다.
그후, 반도체기판(1)의 주표면상에 제1의 게이트절연막(7) 및 제2의 게이트절연막(27)이 되는 100Å정도의 두께를 가지는 산화막(107)를 형성한다. 다음에, 제54도에 표시하는 것과 같이, 산화막(107)의 상면에 전면에 제1의 게이트전극(8) 및 제2의 게이트전극(28)로된 폴리실리콘층(108)를 예를들면 1000Å정도의 두께로 형성한다.
이 폴리실리콘층(108)상의 소정영역에 포토레지스트로된 레지스트패턴(13)을 형성한다.
레지스트패턴(13)을 마스크로서 폴리실리콘층(108) 및 산화막(107)을 이방성 에칭하므로서, 제1의 게이트전극(8), 제2의 게이트전극(28), 제1의 게이트절연막(7) 및 제2의 게이트절연막(27)를 형성한다.
그후 레지스트패턴(13)을 제거한다.
그리고 제55도에 표시하는 것과 같이 P채널형 MOS 트랜지스터 형성영역상을 레지스트(17)로 덮는다.
레지스트(17) 및 제1의 게이트전극(8)를 마스크의 일부로서, P 웰 영역(1a)의 주표면에, N형의 불순물(비소)를 50KeV, 5×1013/㎠의 조건하에서 이온주입한다.
이것에 의해 한쌍의 저농도확산영역(104a) 및 (105a)를 형성한다.
이후 레지스트(17)를 제거한다.
다음에 제56도에 표시하는 것과 같이 전면을 덮도록 1000Å 정도의 두께를 가지는 산화막(109)를 형성한다.
그후, 제57도에 표시하는 것과 같이 P채널형 MOS트랜지스터 형성영역상의 산화막(109)를 레지스트(18)로 덮는다.
레지스트(18)를 마스크로서, 산화막(109)의 내부의 중앙부에 비정중심이 오도록 질소이온(N+)를 30KeV, 4×1015/㎠의 조건하에서 이온 주입한다.
이때의 N채널형 MOS 트랜지스터 형성영역상의 산화막(109)내의 질소의 농도분포는 제8도~제10도에 표시한 제1실시예의 농도분포와 같다.
이후의 레지스트(18)를 제거한다.
그리고 산화막(109)를 이방성 에칭의 리액티브온 에칭에 의해 에칭하므로서 제58도에 표시되는, 질소가 도입된 제1의 사이드 월 산화막(9)와, 질소가 도입되어 있지 않은 제2의 사이드 월 산화막(29)가 형성된다.
다음에 제59도에 표시하는 것과 같이, P채널형 MOS 트랜지스터 형성영역상을 레지스트(19)로 덮는다.
그리고, 레지스트(19) 및 제1의 게이트전극(8) 및 제1의 사이드 월 산화막(9)를 마스크의 일부로서, 반도체기판(1)의 주표면에 N형의 불순물(예를들면 비소)를 50KeV, 4×1015/㎠의 조건하에서 이온 주입한다.
이것으로, 고농도 확산영역(104b) 및 (105b)를 형성한다.
이후, 레지스트(19)를 제거한다.
다음에 제60도에 표시하는 것과 같이 N채널형 MOS 트랜지스터 형성영역을 레지스트(20)으로 덮는다.
레지스트(20) 및 제2의 게이트전극(28) 및 제2의 사이드 월 산화막(29)를 마스크의 일부로서, 반도체기판(1)의 주표면에 P형의 불순물(BF2+)를 20KeV, 4×1015/㎠의 조건하에서 이온 주입한다.
이것으로 제2의 소스/드레인영역(24) 및 (25)를 형성한다.
그리고 850℃로 20분간 열처리를 가하므로서, 비소 이온 및 BF2 이온을 전기적으로 활성화하므로서 저농도 확산영역(4a) 및 (5a)와, 고농도 확산영역(4b) 및 (5b)로된 한쌍의 제1의 소스/드레인 영역(4) 및 (5)가 형성되는 동시에, 제2의 소스/드레인영역(24) 및 (25)가 형성된다.
이때의 열처리로, 제1의 서브 월 산화막(9)내의 질소가 확산하여, 제1의 사이드 월 산화막(9)가 반도체기판(1)의 주표면과의 계면에 질소가 편석한다.
이것에 의해, 제2도에 표시한 제1실시예의 질소농도분포와 마찬가지, 제1의 사이드 월 산화막(9)와, 반도체기판(1) 주표면과의 계면에 피크를 가지는 질소의 농도분포가 된다.
이렇게 해서 한쌍의 소스/드레인영역(4) 및 (5)와, 제1의 게이트절연막(7)과, 제1의 게이트전극(8)과, 질소가 주입된 제1의 사이드 월 산화막(9)를 가진 N채널형 MOS트랜지스터가 구하여지는 동시에, 한쌍의 제2의 소스/드레인영역(24) 및 (25)와, 제2의 게이트절연막(27)과, 제2의 게이트전극(28)과, 제2의 사이드 월 산화막(29)를 갖는 P채널형 MOS트랜지스터가 구하여진다.
그후, 제52도에 표시한 것과 같이 층간절연막(10)을 형성한 후, 그 층간절연막(10)에 콘택트홀(10a~10d)를 형성한다.
콘택트홀(10d)를 통해서 제1의 소스/드레인영역(4)에 전기적으로 접속하는 배선층(11)과, 콘택트홀(10b)을 통해서 제1의 소스/드레인영역(5)에 전기적으로 접속하는 배선층(12)와, 콘택트홀(10c)를 통해서 제2의 소스/드레인영역(24)에 전기적으로 접속하는 배선층(15)와, 콘택트홀(10d)를 통해서 제2의 소스/드레인영역(25)에 전기적으로 접속하는 배선층(16)을 형성한다.
이와같이 해서, 제9실시예의 반도체장치가 완성된다.
이 제9실시예의 반도체장치에서는, 제1의 사이드 월 산화막(9)와 반도체기판(1)의 주표면의 계면에 피크를 가지도록 질소의 농도분포가 있어서, 상술한 제1실시예와 같은 효과를 나타낸다.
다음에 제61도를 참조하여, 제10실시예에 대해서 설명한다.
이 제10실시예에서는, 제1의 사이드 월 산화막(9)에 질소를 주입하는 방법이 상술한 제9실시예와 다를뿐으로, 기타의 점은 제9실시예와 마찬가지다.
구체적으로는, 이 제10실시예에서는, 제61도에 표시하는 것과 같이, 산화막(109)에 질소를 주입할 때에 회전경사이온주입법을 사용한다.
이 제10실시예의 반도체장치의 제조방법에서는, 제53도~제56도에 표시한 제9실시예의 제조프로세스와 같은 프로세스를 거친 후, 제61도에 표시하는 회전경사이온주입을 행한다.
이 이온주입은, 이하와 같이 행한다.
산화막(109)의 표면상에서 산화막(109)의 내부의 중앙에 비정중심이 오도록 질소이온(N+)를 40KeV, 5.6×1015/㎠의 조건하에서 45°회전경사이온주입을 행한다.
이 제61도의 이온주입후의 I-I단면, II-II단면 및 III-III단면에 있어서의 질소의 농도분포는 상술한 제2실시예와 같은 질소의 농도분포를 표시한다.
즉 이 제10실시예의 경사회전이온주입볍을 사용하면, I-I단면에 있어서의 산화막(109)와 반도체기판(1)의 주표면과의 계면근방의 질소농도를 높게할 수가 있다.
제61도에 표시한 공정 후, 제58도~제60도에 표시한 제9실시예와 같은 프로세스를 사용하여, 제10실시예의 반도체장치가 구하여진다.
이와같이 구성된 제10실시예의 반도체장치에서는, 상술한 제9실시예의 효과에 가하여 이하와 같은 효과를 얻을 수가 있다.
즉, 상술한 것과 같이 회전경사이온주입법을 사용하므로서, 제1의 게이트절연막(7)의 끝부에 가까운 산화막(109)의 부분에서의 질소의 농도를 높게할 수가 있다.
그 결과, 그후의 열처리에 의해 제1의 사이드 월 산화막(9)와 반도체기판(1)의 주표면과의 계면에 질소가 편석하여 생기는 농도의 피크도 제9실시예에 비하여 높게 되므로, 제9실시예에 비하여 보다 핫캐리어 내성을 향상할 수가 있다.
다음에 제62도 내지 제65도를 참조하여, 제11실시예에 대해서 설명한다.
제62도를 참조하여, 이 제11실시예에서는 제52도에 표시한 제9실시와 다르며, P채널 MOS트랜지스터를 구성하는 제2의 사이드 월 산화막(29)에도 질소가 도입되어 있다.
또, 이 제11실시예에서는, 제9실시예와 달리, 제1의 소스/드레인 영역(4) 및 (5)의 표면과 제1의 게이트전극(8)의 표면과 제2의 소스/드레인영역(24) 및 (25)의 표면과 제2의 게이트전극(28)의 표면에 각각 고융점금속실리사이드층(31~36)이 형성되어 있다.
이 고융점금속실리사이드층(31~36)은 코발트 실리사이드(COSi₂) 또는 티탄실리사이드(TiSi₂)로 되어있다.
다음에 제63도~제65도를 참조하여, 제11실시예의 반도체장치의 제조방법에 대해서 설명한다.
먼저, 제53도~제56도에 표시한 제9실시예와 같은 제조프로세스를 사용하여, 산화막(109)까지를 형성한다.
그리고나서, 제63도에 표시하는 것과 같이, 산화막(109)의 표면상에서 산화막(109)의 내부의 중앙부에 비정중심이 오도록, 질소이온(N+)를 30KeV, 4×1015/㎠의 조건하에서 주입한다.
이때의 산화막(109)내의 I-I단면, II-II단면 및 III-III단면에서의 질소의 농도분포는, 각각 제8도, 제9도 및 제10도에 표시된 제1실시예(제9실시예)의 농도분포와 같다.
또 V-V단면에서의 질소의 농도분포는 I-I단면에서의 질소의 농도분포와 같다.
이후, 제58도~제60도에 표시한 제9실시예와 같은 프로세스를 사용하여 제2의 소스/드레인영역(24) 및 (25)까지를 형성한다.
제1의 소스/드레인영역(4) 및 (5)와 제2의 소스/드레인영역(24) 및 (25)를 형성하기위한 열처리에 의해, 제1의 사이드 월 산화막(9)와 반도체기판(1)의 주표면의 계면과, 제2의 사이드 월 산화막(29)과 반도체기판(1)의 주표면의 계면으로 질소가 편석하고, 제2도에 표시한 것과 같이, 이들의 계면에 피크를 가진 질소의 농도분포가 된다.
이후 제64도에 표시하는 것과 같이, 반도체기판(1)의 주표면 전면상에 코발트 또는 티탄의 고융점금속을 스패터법에 의해 500Å정도의 두께로 형성한다.
그리고 500℃정도의 조건하에서 램프아닐을 행하므로서, 제1의 소스/드레인영역(4) 및 (5)의 표면, 제1의 게이트전극(8)의 상부표면, 제2의 소스/드레인영역(24) 및 (25)의 표면의 실리콘과, 코발트 실리사이드 또는 티탄실리사이드의 고융점금속실리사이드층을 형성한다.
그리고나서, 미반응의 고융점금속을 선택적으로 에칭에 의해 제거한다.
그리고 다시 750℃정도의 온도조건에서 램프아닐을 행한다.
이것으로 고융점금속실리사이드층(31~36)의 저저항화를 도모한다.
그후, 제62도에 표시한 것과 같이 반도체기판(1)의 주표면 전면에 층간절연막(10)을 형성한다.
그 층간절연막(10)에 콘택트홀(10a~10d)를 형성한다.
콘택트홀(10a)를 통해서 고융점금속실리사이드층(31)에 전기적으로 접속하도록 배선층(11)를 형성하는 동시에 콘택트홀(10b)를 통해서 고융점금속실리사이드층(32)에 전기적으로 접속하도록 배선층(12)를 형성한다.
또 콘택트홀(10c)를 통해서 고융점금속실리사이드층(34)에 전기적으로 접속하도록 배선층(15)를 형성하는 동시에, 탈택트홀(10d)를 통해서 고융점금속실리사이드층(35)에 전기적으로 접속하도록 배선층(16)을 형성한다.
고융점금속실리사이드층(31,32,34) 및 (35)는 배선층(11,12,15) 및 (16)과, 제1의 소스/드레인영역(4,5), 제2의 소스/드레인영역(24) 및 (25)과의 전기적 접속을 저저항으로 행하여지는 것이다.
또, 고융점금속실리사이드층(31,32,34) 및 (35)는 배선층(11,12,15) 및 (16)으로 부터의 확산에 대한 배리어층으로서 기능한다.
이와 같이 구성된 제11실시예의 반도체장치에서는, 상술한 제9실시예와 같은 효과를 나타내는 외, 다음과 같은 이점을 가지고 있다.
즉, 제1의 사이드 월 산화막(9) 및 제2의 사이드 월 산화막(29)의 각각에 질소가 도입되어 있어서, 랜프아닐에 의해 고융점금속과 실리콘과를 반응시켜서 고융점금속실리사이드를 형성할 때에, 제1의 사이드 월 산화막(9) 및 제2의 사이드 월 산화막(29)상을 금속실리사이드층이 가로방향으로 성장하는 것을 억제할 수가 있다.
그 결과, 제1의 사이드 월 산화막(9)위 및 제2의 사이드 월 산화막(29)위에 고융점금속실리사이드층이 형성되는 것을 억제할 수가 있다.
이것으로, 제1의 소스/드레인영역(4) 및 (5)과 제1의 게이트전극(8)를 단락하는 고융점금속실리사이드층과, 제2의 소스/드레인영역(24) 및 (25)와 제2의 게이트전극(28)을 단락하는 고융점금속실리사이드층이 형성되는 것을 방지할 수가 있다.
다음에 제66도를 참조하여, 제12실시예에 대해서 설명한다.
이 제12실시예에서는, 상술한 제11실시예와 산화막(109)에의 이온주입방법이 다를 뿐, 기타점은 제11실시예와 같다.
즉, 이 제12실시예에서는, 제63도에 표시한 제11실시예의 제조공정에 있어서, 제66도에 표시하는 것과 같이 질소이온을 회전경사이온주입법으로 주입한다.
구체적으로, 산화막(109)의 표면상에서 산화막(109)의 내부중앙에 비정중심이 오도록, 질소이온(N+)를 40KeV, 5.6×1015/㎠의 조건에서 45°회전경사이온주입을 한다.
이 제66도에 표시하는 I-I단면 및 V-V단면에서의 질소의 농도분포는 제14도에 표시한 제2실시예의 질소의 농도분포와 같다.
또한, 제66도에 표시하는 II-II단면 및 III-III단면에 상당하는 부분의 질소의 농도분포는 제11실시예와 같다.
이 제12실시예에서는, 상술한 제11실시예에 대해서, I-I단면에서의 폴리실리콘층(14)과 산화막(109)와의 계면근방에서의 질소의 농도를 보다 높게할 수가 있다.
기타의 제조프로세스는 상술한 제11실시예와 같은 프로세스이며, 그와 같은 프로세스를 사용하여 제12실시예의 반도체장치가 완성된다.
이와같이 구성된 제12실시예에서는, 상술한 것과 같이 회전경사이온주입을 사용하므로서, 제1의 게이트절연막(7)의 끝부에 가까운 산화막(109)의 부분의 질소의 농도를 높일 수가 있다.
그것으로, 제1의 사이드 월 산화막(9)와 반도체기판(1)의 주표면과의 계면에서의 질소의 농도피크도 제11실시예에 비하여 높게할 수가 있다.
그 결과, 핫캐리어 내성을 제11실시예에 비하여 보다 향상시킬 수가 있다.
또한, 제1의 게이트절연막(7)의 끝부에 가까운 산화막(109) 부분의 질소농도와, 제2의 게이트절연막(27)의 끝부에 가까운 산화막(109)의 부분의 질소농도를 제11실시예에 비하여 높게할 수가 있어서, 제1의 사이드 월 산화막(9)와 반도체기판(1)의 주표면과의 계면 및 제2의 사이드 월 산화막(29)와 반도체기판(1)의 주표면과의 계면에 있어서의 질소의 농도피크도 제11실시예에 비하여 높게 된다.
이것에 의해, 고융점금속실리사이드층 형성시에, 제1의소스/드레인영역(4) 및 (5), 제2의 소스/드레인영역(24) 및 (25)로부터 제1의 사이드 월 산화막(9) 및 제2의 사이드 월 산화막(29) 표면상의 가로방향의 고융점금속실리사이드층의 성장을 또한 억제할 수가 있다.
또한, 상술한 제1실시예~제12실시예에서는, N채널형 MOS트랜지스터를 구성하는 한쌍의 소스/드레인영역(4) 및 (5)를 비소를 이온주입하므로서 형성했지만, 인(p)를 이온주입하므로서 형성해도 좋다.
또 저농도확산영역(104a) 및 (105a)를 비소, 고농도확산영역(104b) 및 (105b)를 인을 이온주입하므로서 형성해도 좋다.
또 이들의 이온주입방법으로서는 수직으로 이온주입하는 방법과 회전경사이온주입법 어느것을 사용해도 좋다.
또 제9실시예~제12실시예에서는 P채널형 MOS트랜지스터를 구성하는 한쌍의 제2의 소스/드레인영역(24) 및 (25)를 불화붕서이온(BF2+)를 이온주입하므로서 형성했지만, 보론(B)이온을 주입해도 좋다.
또 한쌍의 제2의 소스/드레인영역(24) 및 (25)의 형성을 제2의 사이드 월 산화막(29)의 형성후에 행했지만, 제2의 사이드 월 산화막(29)의 형성전에 행해도 좋다.
또한, 제11실시예 및 제12실시예에서는, 산화막(109)에 질소를 이온주입한 후 열처리하므로서 소망의 질소의 농도분포를 가진 제1의 사이드 월 산화막(9) 및 제2의 사이드 월 산화막(29)를 형성했지만, 본 발명은 이에 한정하지 아니하고, 제3실시예에 표시한 것과 같이, 산화막(109)상에 폴리실리콘층(14)를 형성한 후 그 폴리실리콘층(14)에 질소를 이온주입하며, 그후 열처리하므로서 소망의 질소농도분포를 가지는 제1의 사이드 월 산화막(9) 및 제2의 사이드 월 산화막(29)를 형성해도 좋다.
이 경우, 제1 및 제2의 사이드 월 산화막(9) 및 (29)의 표면에 질소농도분포의 피크가 오기 때문에, 고융점금속실리사이드층 형성시에, 제1 및 제2의 사이드 월 산화막(9) 및 (29)의 표면상에의 가로방향의 고융점금속실리사이드층의 성장을 더욱이 억제할 수가 있다.
또, 제11실시예 및 제12실시예에 있어서, 제1 및 제2의 사이드 월 산화막(9) 및 (29)에 질소를 도입하는 외, 다시 비소이온이나 보론이온이나 인 이온을 주입해도 좋다.
이 경우, 제1 및 제2의 사이드 월 산화막(9) 및 (29)를 형성하기 위한 산화막(109)에 질소를 이온 주입하기전 또는 후에 비소이온이나 보론이온이나 인이온을 이온주입하면은 좋다.
이와같이, 질소의 외에 비소나 보론이나 인을 제1 및 제2의 사이드 월 산화막(9) 및 (29)에 주입하므로서, 고융점금속실리사이드층 형성시에, 제1 및 제2의 사이드 월 산화막(9) 및 (29)표면에의 가로방향의 고융점금속실리사이드층의 성장을 더욱이 억제할 수가 있다.
이상과 같이 이 발명의 한 국면에서는, 사이드 월 산화막의 반도체기판의 주표면에 수직한 방향의 단면에서의 질소의 농도분포를 사이드 월 산화막과 반도체기판의 주표면과의 계면에 피크를 가지도록 구성하므로서, 미세화되어도 사이드 월 산화막과 반도체기판과의 계면에서의 계면준위를 억제할 수가 있다.
이것에 의해, 발생되는 핫캐리어가 계면준위에 포획되는 확률을 감소할 수가 있어, 그 결과 핫캐리어 내성을 향상시킬 수가 있다.
결국, 핫캐리어가 게이트절연막중에 포획되므로서 MOS트랜지스터의 한계치 전압의 변화나 드레인 전류의 저하 등의 트랜지스터 특성의 경시열화, 소위 핫캐리어 열화가 생기는 것을 억제할 수가 있다.
이 발명의 다른 국면에 의한 반도체장치에서는, 사이드 월을 게이트전극의 측면 및 게이트절연막의 측면에 접하는 수직부와 반도체기판의 주표면에 접하는 저부를 갖는 그 종단면이 L자 모양을 한 산화막과, 그 산화막의 수직부와 저부에 접하여 형성되는 질소가 도입된 폴리실리콘을 가진 것으로 했기 때문, 사이드 월에 도입된 질소에 의해 미세화된 경우에도 사이드 월과 반도체기판과의 계면에서의 계면준위를 억제할 수가 있다.
이것에 의해 발생되는 핫캐리어가 계면준위에 포학되는 확률을 감소시킬 수가 있어, 그 결과 핫캐리어 열화를 억제할 수가 있다.
이 발명의 또다른 국면에 의한 반도체장치에 의하면, 사이드 월 산화막에 질소를 도입하는 동시에 게이트전극에도 질소를 도입하므로서, 그 게이트전극에 도입된 질소에 의해 게이트전극에 저저항화를 위해서 도입된 불순물의 확산을 억제할 수가 있다.
또 사이드 월 산화막에 도입된 질소에 의해, 미세화된 경우에도 사이드 월 산화막과 반도체기판과의 계면에서의 계면준위를 억제할 수가 있고, 그 결과 핫캐리어 열화를 억제할 수가 있다.
이 발명의 다른 국면에 의한 반도체장치에서는, N채널형 MOS트랜지스터의 사이드 월 산화막과 P채널 MOS트랜지스터의 사이드 월 산화막과의 각각에 질소를 도입하므로서, N채널형 MOS트랜지스터 사이드 월 산화막에 도입된 질소가 미세화된 경우에도 사이드 월 산화막과 반도체기판과의 계면에서의 계면준위를 억제할 수가 있다.
그것에 의해, 발생되는 핫캐리어가 계면준위에 포확되는 확률을 감소시킬 수가 있어, 그 결과 N채널형 MOS트랜지스터에 있어서의 핫캐리어 내성을 향상시킬 수가 있다.
또 N채널형 MOS트랜지스터 및 P채널형 MOS트랜지스터의 사이드 월 산화막에 도입된 질소에 의해, 금속실리사이드층이 형성되어 있는 경우에, 그 금속실리사이드층의 형성시의 사이드 월 산화막에의 가로방향의 성장을 억제할 수가 있다.
이것에 의해 게이트전극과 소스/드레인영역과의 전기적 단락을 방지할 수가 있다.
이 발명의 또다른 국면에 의한 MOS트랜지스터의 제조방법에 의하면, 게이트전극의 표면상 및 반도체기판의 노출면상 CVD법에 의해 산화막을 형성하는 공정과, 그 산화막의 표면상에 폴리실리콘층을 형성하는 공정과, 폴리실리콘층의 표면상에서 질소이온을 폴리실리콘층에 주입하는 공정과, 폴리실리콘층에 주입된 질소를 산화막에 확산하는 공정과, 폴리실리콘층을 제거하고 질소가 주입된 산화막을 에칭하여 게이트전극의 측면과 게이트절연막의 측면과 반도체기판의 주표면에 점하는 사이드 월 산화막을 형성하는 공정을 설치하므로서, 사이드 월 산화막과 반도체기판과의 계면에 피크를 가지는 농도분포의 질소를 용이하게 사이드 월 산화막에 도입할 수가 있다. 그 결과 핫캐리어 내성이 향상한 MOS트랜지스터를 용이하게 형성할 수가 있다.
이 발명의 또다른 국면에 의한 MOS트랜지스터의 제조방법에 의하면, 게이트전극의 표면상 및 반도체기판의 노출면상의 CVD법에 의해 산화막을 형성하는 공정과, 그 산화막의 표면상에 폴리실리콘층을 형성하는 공정과, 폴리실리콘층의 표면상에서 질소이온을 폴리실리콘층에 주입하는 공정과, 질소가 주입된 폴리실리콘층 및 산화막을 에칭하므로서, L자모양을 한 산화막과, 그 산화막의 수직부와 저부에 접한 질소가 도입된 폴리실리콘과를 가지는 사이드 월을 형성하는 공정과를 설치하므로, 사이드 월과 반도체기판과의 계면에 피크를 갖는 질소를 용이하게 사이드 월에 도입할 수가 있다. 이것으로 핫캐리어 열화를 억제할 수 있는 MOS트랜지스터를 얻을 수가 있다.
이 발명의 다른 국면에 의한 MOS트랜지스터의 제조방법에 의하면, 게이트 전극의 표면상 및 반도체기판의 노출면상에 CVD법에 의해 산화막을 형성하는 공정과, 그 산화막의 표면상에서 질소이온을 산화막의 내부영역과 게이트전극과 반도체기판의 주표면에 주입하는 공정과, 산화막을 에칭하여 게이트전극이 측면과 게이트절연막의 측면과 반도체기판의 주표면에 접하는 질소가 도입된 사이드 월 산화막을 형성하는 공정을 설치하므로서, 사이드 월 산화막과 반도체기판의 계면에 농도피크를 가지는 질소를 용이하게 사이드 월 산화막에 도입할 수가 있는 동시에, 게이트전극에도 질소를 도입할 수가 있다.
이것에 의해 게이트전극에 저저항화를 위해서 도입된 불순물의 확산을 억제할 수가 있다.
이 발명의 또다른 국면에 의한 N채널형 MOS트랜지스터의 제조방법에 의하면, 게이트전극을 마스크의 일부로서 반도체기판의 주표면에 N형의 불순물을 주입하여 한쌍의 소스/드레인영역이 저농도확산영역을 형성하는 공정과, 게이트전극의 표면상 및 한쌍의 소스/드레인영역의 저농도확산영역상에 CVD법에 의해 산화막을 형성하는 공정과, 그 산화막의 표면상에서 질소이온을 산화막에 주입하는 공정과, 질소가 주입된 산화막을 에칭하여 게이트전극의 측면과 게이트절연막의 측면과 한쌍의 소스/드레인영역의 저농도확산영역에 접하는 사이드 월 산화막을 형성하는 공정과, 게이트전극 및 사이드 월 산화막을 마스크의 일부로서, 반도체기판의 주표면에 N형의 불순물을 주입하므로서 한쌍의 소스/드레인영역의 고농도확산영역을 형성하는 공정과를 설치하므로서, 사이드 월 산화막과 반도체기판과의 계면에 농도피크를 갖는 질소를 용이하게 사이드 월 산화막에 도입할 수가 있다.
이것에 의해, 핫캐리어 열화가 억제할 수 있는 MOS트랜지스터를 용이하게 형성할 수가 있다.
이 발명의 다른 국면에 의한 N채널형 MOS트랜지스터의 제조방법에 의하면, 게이트전극을 마스크의 일부로서 반도체기판의 주표면에 N형의 불순물을 주입하므로서 한쌍의 소스/드레인영역의 저농도확산영역을 형성하는 공정과, 게이트전극의 표면상 및 한쌍의 소스/드레인영역의 저농도확산영역상에 CVD법에 의해 산화막을 형성하는 공정과, 그 산화막이 표면상에 폴리실리콘층을 형성하는 공정과, 그 폴리실리콘층의 표면상에서 질소이온을 폴리실리콘층에 주입하는 공정과, 폴리실리콘층에 주입된 질소를 산화막에 확산하는 공정과, 폴리실리콘층을 제거한 후 질소가 주입된 산화막을 에칭하여 사이드 월 산화막을 형성하는 공정과, 게이트전극 및 사이드 월 산화막을 마스크의 일부로서 반도체기판의 주표면에 N형의 불순물을 주입하므로서 고농도확산영역을 형성하는 공정과를 설치하므로서, 사이드 월 산화막과 반도체기판의 계면에 농도피크를 갖는 질소를 용이하게 사이드 월 산화막에 도입할 수가 있다.
그 결과, 핫캐리어 열화를 억제할 수 있는 MOS트랜지스터를 얻을 수가 있다.
이 발명의 또 다른 국면에 의한 N채널형 MOS트랜지스터의 제조방법에 의하면, 게이트전극을 마스크의 일부로서 반도체기판의 주표면에 N형 불순물을 주입하므로서 한쌍의 소스/드레인영역의 저농도확산영역을 형성하는 공정과, 게이트전극이 표면상 및 한쌍의 소스/드레인영역의 저농도확산영역상에 CVD법에 의해 산화막을 형성하는 공정과, 산화막의 표면상에 폴리실리콘층을 형성하는 공정과, 폴리실리콘층의 표면상에서 질소이온을 주입하는 공정과, 질소가 주입된 폴리실리콘층을 포함하는 사이드 월을 형성하는 공정과, 게이트전극 및 사이드 월을 마스크의 일부로서 반도체기판의 주표면에 N형의 불순물을 주입하여 고농도확산영역을 형성하는 공정을 설치하므로서, 사이드 월과 반도체기판과의 계면에 농도피크를 가지는 질소를 용이하게 사이드 월에 도입할 수가 있다.
이 발명의 다른 국면에 의한 N채널형 MOS트랜지스터의 제조방법에 의하면, 게이트전극을 마스크의 일부로서 반도체기판의 주표면에 N형의 불순물을 주입하므로서, 저농도확산영역을 형성하는 공정과, 게이트전극이 표면상 및 저농도확산영역상에 CVD법에 의해 산화막을 형성하는 공정과, 산화막의 표면상에서 질소이온을 산화막의 최소환도 게이트전극의 측면 및 게이트산화막의 측면에 접하는 내부영역과, 게이트전극과, 저농도확산영역과를 주입하는 공정과, 산화막을 에칭하므로서 게이트전극의 측면과 게이트절연막의 측면과 저농도확산영역에 접하는 질소가 도입된 사이드 월 산화막을 형성하는 공정과, 게이트전극 및 사이드 월 산화막을 마스크의 일부로서, 반도체기판의 주표면에 N형의 불순물을 이온주입하므로서 고농도확산영역을 형성하는 공정을 설치하므로서, 사이드 월 산화막과 반도체기판과의 계면에 농도피크를가지는 질소를 용이하게 사이드 월 산화막에 도입할 수가 있다.
또, 게이트전극에도 질소를 도입할 수 있고, 그 결과 게이트전극에 저저항화를 위해서 도입된 불순물이 확산하는 것을 억제할 수가 있다.
이 발명의 또다른 국면에 의한 반도체장치의 제조방법에 의하면, N채널형 MOS트랜지스터의 제1의 게이트전극 및 P채널형 MOS트랜지스터의 제2의 게이트전극이 표면상과, 반도체기판의 노출면상에 CVD법에 의해 산화막을 형성하는 공정과, P채널형 MOS트랜지스터 형성영역상에 위치하는 산화막의 표면을 덮은후 N채널형 MOS트랜지스터 형성영역상에 위치하는 산화막의 표면상에서 질소이온을 주입하는 공정과, 질소가 주입된 N채널형 MOS트랜지스터 형성영역상에 위치하는 산화막을 에칭하므로서 제1의 게이트전극의 측면과 제1의 게이트절연막의 측면과 반도체기판의 주표면에 접하는 N채널형 MOS트랜지스터의 사이드 월 산화막을 형성하는 공정을 설치하므로서, 사이드 월 산화막과 반도체기판과의 계면에 농도피크를 갖는 질소를 용이하게 사이드 월 산화막에 도입할 수가 있다.
그것에 의해 핫캐리어 열화를 억제할 수 있는 N채널형 MOS트랜지스터를 가지는 반도체장치를 얻을 수가 있다.
이 발명의 다른 국면에 의한 반도체장치의 제조방법에 의하면, N채널형 MOS트랜지스터의 제1의 게이트전극의 표면상과 P채널형 MOS트랜지스터의 제2의 게이트전극의 표면상과 반도체기판의 노출면상에 CVD법을 사용하여 산화막을 형성하는 공정과, 그 산화막의 표면상에서 질소이온을 산화막에 주입하는 공정과, 질소가 주입된 산화막을 에칭하므로서 N채널형 MOS트랜지스터의 제1의 사이드 월 산화막과 P채널형 MOS트랜지스터의 제1의 사이드 월 산화막과 P채널형 MOS트랜지스터의 제2의 사이드 월 산화막을 형성하는 공정을 설치하므로써, 사이드 월 산화막과 반도체기판과의 계면에 농도피크를 가지는 질소를 용이하게 사이드 월 산화막에 도입할 수가 있다.
이것으로 핫캐리어 열화가 억제할 수 있는 N채널형 MOS트랜지스터를 가지는 반도체장치를 제조할 수가 있다.
이 발명의 또다른 국면에 의한 반도체장치의 제조방법에 의하면, CVD법에 의해 산화막을 형성하고, N채널형 MOS트랜지스터 형성영역상의 위치하는 산화막에 질소이온을 주입한 후, 이 질소가 주입된 산화막을 에칭하여 N채널형 MOS트랜지스터의 제1의 사이드 월 산화막을 형성하는 동시에 P채널형 MOS트랜지스터의 제2의 사이드 월 산화막을 형성하므로서, N채널형 MOS트랜지스터의 제1의 사이드 월 산화막과 반도체기판과의 계면에 농도피크를 가지는 질소를 용이하게 제1의 사이드 월 산화막에 도입할 수가 있다.
이것에 의해 핫캐리어 열화를 억제할 수 있는 N채널형 MOS트랜지스터를 가지는 반도체장치를 용이하게 형성할 수가 있다.
이 발명의 다른 국면에 의한 반도체장치의 제조방법에 의하면, CVD법에 의해 산화막을 형성하고, 이 산화막에 질소이온 주입한 후 질소가 주입된 산화막을 에칭하여, N채널형 MOS트랜지스터의 제1의 사이드 월 산화막을 형성하는 동시에 P채널형 MOS트랜지스터의 제2의 사이드 월 산화막을 형성하므로서, 제1 및 제2의 사이드 월 산화막과 반도체기판의 계면에 농도피크를 갖는 질소를 용이하게 제2의 사이드 월 산화막에 도입할 수가 있다.
이것으로 핫캐리어 열화가 억제할 수 있는 N채널형 MOS트랜지스터를 가진 반도체장치를 구할 수가 있다.
또한, 상기한 반도체장치의 제조방법에 있어서, 제1 및 제2의 게이트전극이 표면, 제1 및 제2의 소스/드레인영역의 표면에 금속실리사이드층을 형성하는 공정을 구비하도록 하면은, 제1의 사이드 월 산화막에 도입된 질소에 의해 금속실리사이드층의 형성시에 금속실리사이드층이 제1의 사이드 월 산화막의 방향에 성장하는 것을 억제할 수가 있다.
이것에 의해 게이트전극과 소스, 드레인 영역과의 전기적 단락을 방지하는 것이 가능한 반도체장치를 구할 수가 있다.

Claims (39)

  1. 반도체기판의 주표면상에 채널영역을 끼우도록 형성된 한쌍의 소스, 드레인 영역(4,5) 상기 한쌍의 소스/드레인영역간에 위치하는 상기 반도체기판의 주표면 상에 게이트절연막을 통해서 형성된 게이트전극(8), 상기 게이트전극의 측면과 상기 게이트절연막의 측면과 상기 반도체기판의 주표면에 접하여 형성되는 동시에, 질소가 도입되어, 상기 반도체기판의 주표면에 수직인 방향인 단면에서의 상기 질소의 농도분포가 상기 반도체기판의 주표면과의 계면에 제1의 피크를 가지는 사이드 월 산화막(9)를 구비한 MOS트랜지스터.
  2. 제1항에 있어서, 상기 사이드 월 산화막에 도입된 상기 반도체기판의 주표면에 수직인 방향의 단면에서의 상기 질소의 농도분포는 상기 반도체기판의 주표면의 계면에 위치하는 제1의 농도피크보다도 상기 사이드 월 측에 더욱이 제2의 농도피크를 가지는 MOS트랜지스터.
  3. 제1항에 있어서, 상기 사이드 월 산화막에 도입된 상기 반도체기판의 주표면에 평행한 방향의 단면에서의 상기 질소의 농도분포는 상기 게이트전극의 측면과의 계면에 제2의 피크를 갖는 MOS트랜지스터.
  4. 반도체기판의 주표면에 채널영역을 끼우도록 형성된 한쌍의 소스/드레인영역(4,5), 상기 한쌍의 소스/드레인영역 간에 위치하는 상기 반도체기판의 주표면 상에 게이트절연막을 통해서 형성된 게이트전극(8)과, 상기 게이트전극의 측면 및 상기 게이트절연막의 측면에 접하는 수직부와, 상기 반도체기판의 주표면에 접하는 저부를 갖는 그 종단면이 L자 모양을 한 산화막(9a)와, 상기 산화막의 수직부와 저부에 접하여 형성되는 동시에 질소가 도입된 폴리실리콘막(9b)와를 가진 사이드 월(9)를 구비한 MOS트랜지스터.
  5. 제4항에 있어서, 상기 사이드 월인 산화막에도 질소가 도입되어 있는 MOS트랜지스터.
  6. 반도체기판의 주표면에 채널영역을 끼우도록 형성되며 제1도전형의 불순물의 외에 질소가 도입된 한쌍의 소스/드레인영역(4,5), 상기 한쌍의 소스/드레인영역간에 위치하는 상기 반도체기판의 주표면 상에 게이트절연막을 통해서 형성되며, 질소가 도입된 게이트전극(8), 상기 게이트전극의 측면과 상기 게이트절연막의 측면과 상기 반도체기판의 주표면에 접하여 형성되는 동시에, 질소가 도입된 사이드 월 산화막(9)을 구비한 MOS트랜지스터.
  7. 제6항에 있어서, 상기 사이드 월의 산화막에 도입된 상기 반도체기판의 주표면에 수직한 방향의 단면에 있어서의 질소의 농도분포는 상기 사이드 월 산화막과 상기 반도체기판의 주표면과의 계면에 피크를 갖고 있는 MOS트랜지스터.
  8. 제1항에 있어서, 상기 한쌍의 소스/드레인영역의 각각에는, 상기 채널영역에 끝부가 접한 저농도확산영역(4a,5a)와, 상기 채널영역에 대해서 외측에 위치하여, 상기 저농도확산영역과 일체적으로 구성되는 고농도확산영역(4b,5b)로된 MOS트랜지스터.
  9. N채널형 MOS트랜지스터와 P채널형 MOS트랜지스터를 포함하는 반도체장치에 있어서, 상기 N채널형 MOS트랜지스터는, 반도체기판의 주표면에 제1의 채널영역을 끼우도록 형성된 N형의 한쌍의 제1의 소스/드레인영역(4,5)와, 상기 한쌍의 제1의 소스/드레인영역간에 위치하는 상기 반도체기판의 주표면상에 제1의 게이트절연막을 통해서 형성된 제1의 게이트전극(8)과, 상기 제1의 전극의 측면과 상기 제1의 게이트절연막의 측면과 상기 반도체기판의 주표면에 접하여 형성되는 동시에, 질소가 도입된 제1의 사이드 월 산화막(9)를 포함하고, 상기 P채널형 MOS트랜지스터는, 상기 반도체기판의 주표면에 제2의 채널영역을 끼우도록 형성된 P형의 한쌍의 제2의 소스/드레인영역(24,25), 상기 한쌍의 제2의 소스/드레인영역간에 위치하는 상기 반도체기판의 주표면상에 제2의 게이트절연막을 통해서 형성된 제2의 게이트전극(28), 상기 제2의 게이트전극의 측면과 상기 제2의 게이트절연막의 측면과 상기 반도체기판의 주표면에 접하여 형성되는 동시에, 질소가 도입된 제2의 사이드 월 산화막(29)를 포함하는 반도체장치.
  10. 제9항에 있어서, 상기 제1 및 제2의 사이드 월 산화막에 도입된 상기 반도체기판의 주표면에 수직한 방향의 단면에서의 상기 질소의 농도분포는 상기 반도체기판의 주표면과 상기 제1 및 제2의 사이드 월 산화막과를 계면에 피크를 가지고 있는 반도체장치.
  11. 제9항에 있어서, 상기 제1의 게이트전극상, 상기 한쌍의 제1의 소스/드레인영역 상, 상기 제2의 게이트전극상, 및 상기 한쌍의 제2의 소스/드레인영역상에는 각각 금속실리사이드층(31,32,33,34,35,36)이 형성되어 있는 반도체장치.
  12. 제9항에 있어서, 상기 N채널형 MOS트랜지스터의 한쌍의 제1의 소스/드레인영역의 각각은, 상기 제1의 채널영역에 끝부가 접한 저농도확산영역(4a,5a)와, 상기 제1의 채널영역에 대해서 외측에 위치하고, 상기 저농도확산영역과 일체적으로 구성된 고농도확산영역(4b,5b)를 포함하는 반도체장치.
  13. 반도체기판의 주표면상에 게이트절연막 및 게이트전극(8)을 형성하는 공정, 상기 게이트전극의 표면상 및 상기 반도체기판의 노출면상에 CVD법에 의해 산화막(109)를 형성하는 공정, 상기 산화막의 표면상에서 질소이온을 상기 산화막에 주입하는 공정, 질소가 주입된 상기 산화막을 에칭하여 상기 게이트전극의 측면과 상기 게이트절연막의 측면과 상기 반도체기판의 주표면에 접한 사이드 월 산화막(9)를 형성하는 공정을 구비한 MOS트랜지스터의 제조방법.
  14. 제13항에 있어서, 상기 질소이온은 경사회전주입법을 사용하여 상기 산화막에 주입하는 MOS트랜지스터의 제조방법.
  15. 반도체기판의 주표면상에 게이트절연막 및 게이트전극(8)를 형성하는 공정, 상기 게이트전극의 표면상 및 상기 반도체기판의 노출면상에 CVD법에 의해 산화막(109)를 형성하는 공정, 상기 산화막의 표면상에 폴리실리콘층(14)를 형성하는 공정, 상기 폴리실리콘층의 표면상에서 질소이온을 상기 폴리실리콘층에 주입하는 공정, 상기 폴리실리콘층에 주입된 질소를 상기 산화막에 확산하는 공정, 상기 폴리실리콘층을 제거한 후, 질소가 주입된 상기 산화막을 에칭하므로서 상기 게이트전극의 측면과 상기 게이트절연막의 측면과 상기 반도체기판의 주표면에 접한 사이드 월 산화막(9)를 형성하는 공정을 구비한 MOS트랜지스터의 제조방법,
  16. 제15항에 있어서, 상기 질소이온은 회전경사 이온주입법을 사용하여 상기 폴리실리콘층에 주입하는 MOS트랜지스터의 제조방법.
  17. 반도체기판의 주표면상에 게이트절연막 및 게이트전극98)을 형성하는 공정, 상기 게이트전극의 표면상 및 상기 반도체기판의 노출면상에 CVD법에 의해 산화막(109a)를 형성하는 공정, 상기 산화막의 표면상에 폴리실리콘층(109b)를 형성하는 공정, 상기 폴리실리콘층의 표면상에서 질소이온을 상기 폴리실리콘층에 주입하는 공정, 상기 질소가 주입된 폴리실리콘층과 상기 산화막을 에칭하므로서, 상기 게이트전극의 측면 및 상기 게이트절연막의 측면에 접하는 수직부와 상기 반도체기판의 주표면에 접하는 저부를 가지는 그 종단면이 L자 모양을 한 산화막(9a), 상기 산화막의 수직부와 저부에 접하는 동시에 질소가 도입된 폴리실리콘층(9b)를 포함하는 사이드 월을 형성하는 공정을 구비한 MOS트랜지스터의 제조방법.
  18. 제17항에 있어서, 상기 질소이온은 회전경사이온주입법을 사용하여 상기 폴리실리콘층에 주입하는 MOS트랜지스터의 제조방법.
  19. 반도체기판의 주표면상에 게이트절연막 및 게이트전극(8)를 형성하는 공정, 상기 게이트전극의 표면상 및 상기 반도체기판의 노출면상에 CVD법을 사용하여 산화막(109)를 형성하는 공정, 상기 산화막의 표면상에서 질소이온을, 상기 산화막 중 최소한 상기 게이트전극의 측면 및 상기 게이트 산화막의 측면에 접하는 내부 영역, 상기 게이트전극과, 상기 반도체기판의 노출면이 위치하는 상기 반도체기판의 주표면에 주입하는 공정, 상기 산화막을 에칭하므로서 상기 게이트전극의 측면과 상기 게이트절연막의 측면과 상기 반도체기판의 주표면에 접하는 질소가 도입된 사이드 월 산화막(9)를 형성하는 공정을 구비한 MOS트랜지스터의 제조방법.
  20. 제19항에 있어서, 상기 질소이온은 회전경사이온주입법을 사용하여 주입하는 MOS트랜지스터의 제조방법.
  21. 반도체기판의 주표면상에 게이트절연막 및 게이트전극(8)를 형성하는 공정, 상기 게이트전극을 마스크의 일부로서, 상기 반도체기판의 주표면에 N형의 불순물을 주입하여 한쌍의 소스/드레인영역의 저농도확산영역(104a,105a)를 형성하는 공정, 상기 게이트전극의 표면상 및 상기 한쌍의 소스/드레인영역의 저농도확산영역상에 CVD법에 의해 산화막(109)를 형성하는 공정, 상기 산화막의 표면상에서 질소이온을 상기 산화막에 주입하는 공정, 상기 질소가 주입된 상기 산화막을 에칭하여 상기 게이트전극의 측면과, 상기 게이트절연막의 측면과 상기 한쌍의 소스/드레인영역의 저농도 확산영역에 접하는 사이드 월 산화막(9)를 형성하는 공정, 상기 게이트전극 및 상기 사이드 월 산화막을 마스크의 일부로서, 상기 반도체기판의 주표면에 N형의 불순물을 주입하므로서, 상기 한쌍의 소스/드레인영역의 고농도확산영역(4b,5b)를 형성하는 공정과를 구비한 N채널형 MOS트랜지스터의 제조방법.
  22. 제21항에 있어서, 상기 질소이온은, 회전경사이온주입법을 사용하여 상기 산화막에 주입하는 N채널형 MOS트랜지스터의 제조방법.
  23. 반도체기판의 주표면상에 게이트절연막 및 게이트전극(8)을 형성하는 공정, 상기 게이트전극을 마스크의 일부로서, 상기 반도체기판의 주표면에 N형의 불순물을 주입하므로서, 한쌍의 소스/드레인영역의 저농도확산영역(104a,105a)를 형성하는 공정, 상기 게이트전극의 표면상 및 상기 한쌍의 소스/드레인영역의 저농도확산영역상에 CVD법을 사용하여 산화막(109)를 형성하는 공정, 상기 산화막의 표면상에 폴리실리콘층(14)를 형성하는 공정, 상기 폴리실리콘층의 표면상에서 질소이온을 상기 폴리실리콘층에 주입하는 공정, 상기 폴리실리콘층에 주입된 질소를 상기 산화막에 확산하는 공정, 상기 폴리실리콘층을 제거한 후, 질소가 주입된 상기 산화막을 에칭하므로서, 상기 게이트전극의 측면과 상기 게이트절연막의 측면과 상기 한쌍의 소스/드레인영역의 저농도확산영역에 접하는 사이드 월 산화막(9)를 형성하는 공정, 상기 게이트전극 및 상기 사이드 월 산화막을 마스크의 일부로서, 상기 반도체기판의 주표면에 N형의 불순물을 주입하므로서, 상기 한쌍의 소스/드레인영역의 고농도확산영역(4b,5b)를 형성하는 공정과를 구비한 N채널형 MOS트랜지스터의 제조방법.
  24. 제23항에 있어서, 상기 질소이온은 회전경사이온주입법을 사용하여 상기 폴리실리콘층에 주입하는 N채널형 MOS트랜지스터의 제조방법.
  25. 반도체기판의 주표면상에 게이트절연막 및 게이트전극(8)를 형성하는 공정, 상기 게이트전극을 마스크의 일부로서, 상기 반도체기판의 주표면에 N형의 불순물을 주입하므로서 한쌍의 소스/드레인영역의 저농도확산영역(104a,105a)를 형성하는 공정, 상기 게이트전극의 표면상 및 상기 한쌍의 소스/드레인 영역의 저농도확산영역상에 CVD법에 의해 산화막(109a)를 형성하는 공정, 상기 산화막의 표면상에 폴리실리콘층(109b)를 형성하는 공정, 상기 폴리실리콘층의 표면상에서 질소이온을 상기 폴리실리콘층에 주입하는 공정, 상기 질소가 주입된 폴리실리콘층과 상기 산화막을 에칭하므로서, 상기 게이트전극의 측면 및 상기 게이트절연막의 측면에 접하는 수직부와 상기 한쌍의 소스/드레인 영역의 저농도확산영역에 접하는 저부를 갖는 그 종단면이 약 L자 모양을 이룬 산화막(9a)와, 상기 산화막의 수직부와 저부에 접하는 동시에 질소가 도입된 폴리실리콘층(9b)를 포함하는 사이드 월(9)를 형성하는 공정과, 상기 게이트전극 및 상기 사이드 월을 마스크의 일부로서, 상기 반도체기판이 주표면에 N형의 불순물을 주입하므로서 상기 한쌍의 소스/드레인영역의 고농도확산영역(4b,5b)를 형성하는 공정을 구비한 N채널형 MOS트랜지스터의 제조방법.
  26. 제25항에 있어서, 상기 질소이온은 회전경사이온주입을 사용하여 상기 폴리실리콘층에 주입하는 N채널형 MOS트랜지스터의 제조방법.
  27. 반도체기판의 주표면상에 게이트절연막 및 게이트전극(8)을 형성하는 공정, 상기 게이트전극을 마스크의 일부로서, 상기 반도체기판의 주표면에 N형의 불순물을 주입하므로서 한쌍의 소스/드레인영역의 저농도확산영역(104a,105a)를 형성하는 공정, 상기 게이트 전극의 표면상 및 상기 한쌍의 소스/드레인영역의 저농도확산영역상에 CVD법을 사용하여 산화막(109)를 형성하는 공정, 상기 산화막의 표면상에서 질소이온을 상기 산화막중 적어도 상기 게이트전극의 측면 및 상기 게이트절연막의 측면에 접하는 내부영역과, 상기 게이트 전극과, 상기 한쌍의 소스/드레인영역의 저농도확산영역에 주입하는 공정, 상기 산화막을 에칭하므로서 상기 게이트 전극의 측면과 상기 게이트절연막의 측면과 상기 한쌍의 소스/드레인영역의 저농도확산영역에 접하는 질소가 도입된 사이드 월 산화막(9)를 형성하는 공정, 상기 게이트 전극 및 상기 사이드 월 산화막을 마스크의 일부로서, 상기 반도체기판의 주표면에 N형의 불순물을 주입하므로서, 상기 한쌍의 소스/드레인영역의 고농도확산영역(4b,5b)를 형성하는 공정을 구비한 N채널형 MOS트랜지스터의 제조방법.
  28. 제27항에 있어서, 상기 질소이온은 회전경사이온주입법을 사용하여 주입하는 N채널형 MOS트랜지스터의 제조방법.
  29. 그 주표면에 N채널형 MOS트랜지스터 형성영역 및 P채널형 MOS트랜지스터 형성영역을 갖는 반도체기판을 포함하는 반도체장치의 제조방법에 있어서, 상기 N채널형 MOS트랜지스터 형성영역상에 제1의 게이트절연막 및 제1의 게이트전극(8)를 형성하는 동시에, 상기 P채널형 MOS트랜지스터 형성영역상에 제2의 게이트절연막 및 제2의 게이트 전극(28)를 형성하는 공정, 상기 제1 및 제2의 게이트전극의 표면상 및 상기 반도체기판의 노출면상에 CVD법에 의해 산화막(109)를 형성하는 공정.
    상기 반도체기판의 P채널형 MOS트랜지스터 형성영역상에 위치하는 상기 산화막의 표면을 레지스트(17)로 덮은 후, 상기 N채널형 MOS트랜지스터 형성영역상에 위치하는 상기 산화막의 표면상에서 질소이온을 상기 반도체기판의 N채널형 MOS트랜지스터 형성영역상에 위치하는 산화막에 주입하는 공정, 상기 질소가 주입된 산화막을 에칭하므로서, 상기 제1의 게이트전극의 측면과 상기 제1의 게이트절연막의 측면과 상기 반도체기판의 주표면에 접하는 사이드 월 산화막(9)를 형성하는 공정을 구비한 반도체장치의 제조방법.
  30. 제29항에 있어서, 상기 질소이온은 회전경사이온주입법을 사용하여 상기 산화막에 주입하는 반도체장치의 제조방법.
  31. 반도체기판의 주표면에 N채널형 MOS트랜지스터를 구성하기 위한 제1의 게이트절연막 및 제1의 게이트전극(8)을 형성하는 동시에, P채널형 MOS트랜지스터를 구성하기 위한 제2의 게이트절연막 및 제2의 게이트전극(28)을 형성하는 공정, 상기 제1 및 제2의 게이트전극의 표면상 및 상기 반도체기판의 노출면상에 CVD법에 의해 산화막(109)를 형성하는 공정, 상기 산화막의 표면상에서 질소이온을 상기 산화막에 주입하는 공정, 상기 질소가 주입된 산화막을 에칭하므로서, 상기 제1의 게이트전극의 측면과 상기 제1의 게이트절연막의 측면과 상기 반도체기판의 주표면에 접하는 제1의 사이드 월 산화막(9)를 형성하는 동시에, 상기 제2의 게이트전극의 측면과 상기 제2의 게이트절연막의 측면과 상기 반도체기판의 주표면에 접하는 제2의 사이드 월 산화막(29)를 형성하는 공정을 구비한 반도체장치의 제조방법.
  32. 제31항에 있어서, 상기 질소이온은 회전경사이온주입법을 사용하여 상기 산화막에 주입하는 반도체장치의 제조방법.
  33. 그 주표면에 N채널형 MOS트랜지스터 형성영역 및 P채널형 MOS트랜지스터 형성영역을 가지는 반도체기판을 포함하는 반도체장치의 제조방법에 있어서, 상기 N채널형 MOS트랜지스터 형성영역상에 제1의 게이트절연막 및 제1의 게이트전극(8)를 형성하는 동시에, 상기 P채널형 MOS트랜지스터 형성영역상에 제2의 게이트절연막 및 제2의 게이트전극(28)를 형성하는 공정, 상기 P채널형 MOS트랜지스터 형성영역을 제1의 레지스트(17)로 덮어, 상기 제1의 게이트전극을 마스크의 일부로서, 상기 N채널형 MOS트랜지스터 형성영역에 N형의 불순물을 주입하므로서 한쌍의 제1의 소스/드레인영역의 저농도확산영역(104a,105a)를 형성하는 공정, 상기 제1 및 제2의 게이트전극의 표면상 및 상기 반도체기판의 노출면상에 CVD법에 의해 산화막(109)를 형성하는 공정, 상기 P채널형 MOS트랜지스터 형성영역상에 위치하는 상기 산화막의 표면을 제2의 레지스트(18)로 덮고, 상기 N채널형 MOS트랜지스터 형성영역상에 위치하는 산화막의 표면상에서 질소이온을 주입하는 공정, 상기 질소가 주입된 N채널형 MOS트랜지스터 형성영역상에 위치하는 산화막을 에칭하므로서 상기 제1의 게이트전극의 측면과, 상기 제1의 게이트절연막의 측면과 상기 제1의 소스/드레인영역의 저농도확산영역에 접한 제1의 사이드 월 산화막(9)를 형성하는 동시에, 상기 P채널형 MOS트랜지스터 형성영역상에 위치하는 산화막을 에칭하므로서 상기 제2의 게이트전극의 측면과 상기 제2의 게이트절연막의 측면과 상기 반도체기판의 노출면에 접한 제2의 사이드 월 산화막(29)를 형성하는 공정, 상기 P채널형 MOS트랜지스터 형성영역을 제3의 레지스트(19)로 덮고, 상기 제1의 게이트전극 및 상기 제1의 사이드 월 산화막을 마스크의 일부로서, 상기 반도체기판의 주표면에 N형의 불순물을 주입하므로서 상기 한쌍의 제1의 소스/드레인영역의 고농도확산영역(104b,105b)를 형성하는 공정, 상기 N채널형 MOS트랜지스터 형성영역을 제4의 레지스트(20)으로 덮고, 상기 제2의 게이트전극 및 상기 제2의 사이드 월 산화막을 마스크의 일부로서, 상기 반도체기판의 주표면에 P형의 불순물을 주입하므로서 P채널형 MOS트랜지스터를 구성하기 위한 한쌍의 제2의 소스/드레인영역(24,25)를 형성하는 공정을 구비한 반도체 장치의 제조방법.
  34. 제33항에 있어서, 상기 질소이온은 회전경사이온주입법에 의해 상기 산화막에 주입하는 반도체장치의 제조방법.
  35. 제33항에 있어서, 상기 N채널형 MOS트랜지스터의 제1의 게이트전극의 표면, 상기 P채널형 MOS트랜지스터의 제2의 게이트전극의 표면, 상기 N채널형 MOS트랜지스터의 제1의 소스/드레인영역의 표면에 금속실리사이드층(31,32,33,34,35,36)을 형성하는 공정을 더욱이 구비하는 반도체장치의 제조방법.
  36. 그 주표면에 N채널형 MOS트랜지스터 형성영역 및 P채널형 MOS트랜지스터 형성영역을 갖는 반도체기판을 포함하는 반도체장치의 제조방법에 있어서, 상기 N채널형 MOS트랜지스터 형성영역상에 N채널형 MOS트랜지스터를 구성하기 위한 제1의 게이트절연막 및 제1의 게이트전극(8)를 형성하는 동시에, 상기 P채널형 MOS트랜지스터 형성영역상에 P채널형 MOS트랜지스터를 구성하기 위한 제2의 게이트절연막 및 제2의 게이트전극(28)를 형성하는 공정, 상기 P채널형 MOS트랜지스터 형성영역을 제1의 레지스트(17)로 덮고, 상기 제1의 게이트전극을 마스크의 일부로서, 상기 N채널형 MOS트랜지스터 형성영역에 N형의 불순물을 주입하므로서 N채널형 MOS트랜지스터를 구성하기 위한 한쌍의 제1의 소스/드레인영역의 저농도확산영역(104a,105a)를 형성하는 공정, 상기 제1 및 제2의 게이트전극의 표면 및 상기 반도체기판의 노출면상에 CVD법에 의해 산화막(109)를 형성하는 공정, 상기 산화막의 표면상에 질소이온을 상기 산화막에 주입하는 공정, 상기 질소가 주입된 산화막을 에칭하므로서 상기 제1의 게이트전극의 측면과 상기 제1의 게이트절연막의측면과 상기 한쌍의 제1의 소스/드레인영역의 저농도확산영역에 접한 제1의 사이드 월 산화막(9)를 형성하는 동시에, 상기 제2의 게이트전극의 측면과 상기 제2의 게이트절연막의 측면과 상기 반도체기판의 주표면에 접한 제2의 사이드 월 산화막(29)를 형성하는 공정, 상기 반도체기판의 P채널형 MOS트랜지스터 형성영역을 제2의 레지스트(18)로 덮고, 상기 제1의 게이트전극 및 상기 제1의 사이드 월 산화막을 마스크의 일부로서, 상기 반도체기판의 주표면에 N형의 불순물을 주입하므로서 한쌍의 제1의 소스/드레인영역의 고농도확산영역(104b,105b)를 형성하는 공정, 상기 반도체기판의 N채널형 MOS트랜지스터 형성영역을 제3의 레지스트(20)로 덮고, 상기 제2의 게이트전극 및 상기 제2의 사이드 월 산화막을 마스크의 일부로서, 상기 반도체기판의 주표면에 P형의 불순물을 주입함으로써 P채널형 MOS트랜지스터를 구성하기 위한 한쌍의 제2의 소스/드레인영역(24,25)를 형성하는 공정을 구비한 반도체장치의 제조방법.
  37. 제36항에 있어서, 상기 질소이온은 회전경사이온주입법을 사용하여 상기 산화막에 주입하는 반도체장치의 제조방법.
  38. 제36항에 있어서, 상기 N채널형 MOS트랜지스터의 제1의 게이트전극의 표면, 상기 P채널형 MOS트랜지스터의 제2의 게이트전극의 표면, 상기 N채널형 MOS트랜지스터의 제1의 소스/드레인영역의 표면 및 상기 P채널형 MOS트랜지스터의 제2의 소스/드레인영역의 표면에 금속실리사이드층(31,32,33,34,35,36)을 형성하는 공정을 더욱이 구비하는 반도체장치의 제조방법.
  39. 제38항에 있어서, 상기 질소이온은 회전경사이온주입법을 사용하여 상기 산화막에 주입하는 반도체장치의 제조방법.
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