JP2652108B2 - 電界効果トランジスタおよびその製造方法 - Google Patents

電界効果トランジスタおよびその製造方法

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は電界効果トランジスタ
に関するものであり、特にゲート絶縁膜の構造およびそ
の製造方法に関するものである。
【０００２】
【従来の技術】急速ランプ加熱法による窒化酸化膜は絶
縁破壊に対して信頼性が高い絶縁膜である。このことは
たとえば、Extended Abstract of the 21st Conference
on Solid State Devices and Materials,Tokyo,P197に
示されている。窒化酸化膜は、窒化酸化膜とその下にあ
る材料との界面に窒素が多く含まれている膜である。窒
化酸化膜は、デバイスの微細化に伴い、ＭＯＳ（Metal
Oxide Semiconductor ）電界効果トランジスタのゲート
絶縁膜としての適用が検討されている。
【０００３】図７１は従来のシングルドレイン構造のＭ
ＯＳ電界効果トランジスタの断面模式図である。このよ
うなＭＯＳ電界効果トランジスタは、たとえば１９８９
年のInternational Electron Device Meeting のDigest
２６７頁に開示されている。主表面２を有するシリコン
基板１には間を隔ててソース領域３ａ，ドレイン領域３
ｂが形成されている。ソース領域３ａとドレイン領域３
ｂとの間にある主表面２上には窒化酸化膜５が形成され
ている。窒化酸化膜５上にはゲート電極７が形成されて
いる。
【０００４】次に、このＭＯＳ電界効果トランジスタの
製造方法を説明する。まず、ボロン濃度が１×１０17／
ｃｍ2 程度のシリコン基板１を準備する。シリコン基板
１の主表面２上に７０Åのシリコン酸化膜を形成する。
このシリコン酸化膜をアンモニアを含む雰囲気中でラン
プ加熱し窒化する。温度は９００℃〜１１００℃で、時
間は１０〜６０秒である。窒化終了後このシリコン酸化
膜を酸素雰囲気中で再酸化する。温度は１０００℃〜１
１００℃で時間が１０〜３００秒である。これにより窒
化酸化膜５が形成される。
【０００５】次に厚さ２０００〜４０００Åの多結晶シ
リコンを窒化酸化膜５上に形成する。この多結晶シリコ
ン膜および窒化酸化膜５を写真製版技術とエッチング技
術とを用いてパターニングしゲート電極７にする。次に
ゲート電極７をマスクとしてシリコン基板１に砒素イオ
ンを注入する。加速エネルギーは３０〜７０ｋｅＶで、
ドーズ量は１×１０15／ｃｍ2 以上である。この後アニ
ールすることによりソース領域３ａ、ドレイン領域３ｂ
にする。以上により、このＭＯＳ電界効果トランジスタ
の製造工程が終了する。
【０００６】ところで、窒化酸化膜５中の窒素濃度は窒
化雰囲気、窒化温度、窒化時間、再酸化時間、初期のシ
リコン酸化膜厚等に依存する。つまり、窒化雰囲気がＮ
2 Ｏの場合はアンモニアガスの場合に比べ、他のパラメ
ータを同じにした場合窒素濃度が低くなる。また再酸化
時間が長いほど窒素濃度が低くなる。さらに窒化温度が
高いほど、窒化時間が長いほど、初期のシリコン酸化膜
厚が薄いほど、アンモニア濃度が高いほど窒素濃度は高
くなる。
【０００７】ＭＯＳ電界効果トランジスタの特性劣化を
引起こすホットキャリアには、ドレインアバランシェホ
ットキャリアとチャネルホットホール（エレクトロン）
とがある。チャネルホットホール（エレクトロン）と
は、図７２に示すようにチャネル領域１１走行中のホー
ル（エレクトロン）がドレイン３ｂ近傍の電界によって
加速され、ドレイン３ｂ近傍でゲート絶縁膜６に飛込む
ことである。なお１はシリコン基板、３ａはソース領
域、７はゲート電極である。チャネルホットホール（エ
レクトロン）はチャネルホットキャリアと呼ばれる。Ｎ
ＭＯＳトランジスタの場合、チャネルホットキャリアは
チャネルホットエレクトロンのことであり、ＰＭＯＳト
ランジスタの場合、チャネルホットキャリアはチャネル
ホットホールのことである。
【０００８】一方ドレインアバランシェホットキャリア
について図７３を用いて説明する。加速されたキャリア
がＳｉの格子と衝突するとエレクトロン−ホール対が発
生する。このときホール（エレクトロン）はゲート電圧
によって引き寄せられ、ホール（エレクトロン）はゲー
ト絶縁膜６に飛込む。なお、ゲート絶縁膜６に飛込むの
がエレクトロンかホールかはＭＯＳトランジスタの種類
による。ＮＭＯＳの場合はエレクトロンが飛込み、ＰＭ
ＯＳの場合はホールが飛込む。
【０００９】チャネルホットホール（エレクトロン）お
よびドレインアバランシェホットキャリアはともにドレ
イン近傍で発生する。しかし、チャネルホットホール
（エレクトロン）の方がドレインアバランシェホットキ
ャリアよりもソースに近い側で発生すると思われる。チ
ャネルホットホール（エレクトロン）が発生するときの
ゲート電圧とドレインアバランシェホットキャリアが発
生するときのゲート電圧とを比較すると、チャネルホッ
トホール（エレクトロン）が発生するときのゲート電圧
の方が大きい。ゲート電圧が大きいほど、ゲート絶縁膜
６中に飛込むホール（エレクトロン）はゲート電極の影
響を受ける。つまり、ゲート電極が大きいほどゲート絶
縁膜に飛込むホール（エレクトロン）はゲート電極に引
き寄せられるのである。
【００１０】またドレインアバランシェホットキャリア
とチャネルホットホール（エレクトロン）には次のよう
な性質がある。図７４を参照して、この電界効果トラン
ジスタはＬＤＤ構造をしている。シリコン基板には、間
を隔てて高濃度ドレイン領域１９ｂと高濃度ソース領域
１９ａが形成されている。高濃度ドレイン領域１９ｂの
内側には低濃度ドレイン領域１５ｂが形成されており、
高濃度ソース領域１９ａの内側には低濃度ソース領域１
５ａが形成されている。ゲート電極７の両側にはサイド
ウォール絶縁膜１３ａ、１３ｂが形成されている。
【００１１】低濃度ドレイン領域１５ｂの濃度が低濃
度、中濃度、高濃度のそれぞれの場合におけるホットキ
ャリアの注入量が示されている。ＣＨＥがチャネルホッ
トエレクトロンを示し、ＤＡＨＣがドレインアバランシ
ェホットキャリアを示している。チャネルホットエレク
トロンは、低濃度ドレイン領域１５ｂの濃度を変えても
キャリアの注入量のピーク値は変わらない。これに対
し、ドレインアバランシェホットキャリアは低濃度ドレ
イン領域１５ｂの濃度が高くなるにつれ、キャリアの注
入量のピーク値（Ｐ）が上昇する。また、ドレインアバ
ランシェホットキャリアは、低濃度ドレイン領域１５ｂ
の濃度が高くなるにつれピーク値（Ｐ）がチャネル領域
側へ移動する。
【００１２】
【発明が解決しようとする課題】ところで、ホットキャ
リア耐性はゲート電圧が高くなれば窒化酸化膜はシリコ
ン酸化膜に比べ悪くなる。このことを以下説明する。ス
トレス印加前にしきい値（Ｖth）を測定し、ストレスを
印加した。ストレスとして、ゲート電圧が絶対値で１．
０Ｖ、ドレイン電圧が６．０Ｖ、時間が１０００秒の場
合、ゲート電圧が絶対値で２．５Ｖ（ただしＰＭＯＳは
２．０Ｖ）、ドレイン電圧が６．０Ｖ、時間が１０００
秒の場合、ゲート電圧が絶対値で４．０Ｖ、ドレイン電
圧が６．０Ｖ、時間が１０００秒の場合、ゲート電圧が
絶対値で６．０Ｖ、ドレイン電圧が６．０Ｖ、時間が１
０００秒の場合の４条件にした。ストレス印加後しきい
値を測定し、ストレス前と後とのしきい値の差、すなわ
ちしきい値のシフト量を測定した。図７５がＮＭＯＳ電
界効果トランジスタの場合であり、図７６がＰＭＯＳ電
界効果トランジスタの場合である。横軸はストレス時の
ゲート電圧である。ホットキャリアの発生量が多いほど
しきい値のシフト量が大きくなる。
【００１３】図７５に示すように、ＮＭＯＳ電界効果ト
ランジスタの場合、ゲート電圧が低ければ窒化酸化膜の
方がシリコン酸化膜に比べしきい値のシフト量が小さ
い、すなわちホットキャリア耐性が強い。しかし、ゲー
ト電圧が高くなると窒化酸化膜の方がシリコン酸化膜よ
りもしきい値のシフト量が多くなる。
【００１４】図７６に示すようにＰＭＯＳ電界効果トラ
ンジスタの場合、ゲート電圧の絶対値が小さいと窒化酸
化膜とシリコン酸化膜とはしきい値のシフト量がほぼ同
じ、すなわちホットキャリア耐性が同じであるが、ゲー
ト電圧の絶対値が高くなると窒化酸化膜の方がシリコン
酸化膜よりもしきい値のシフト量が多くなる。
【００１５】1982 Symposium on VLSI Technology Dige
st P40（武田英次・他）によれば、ゲート電圧が４Ｖ以
下のときにドレインアバランシェホットキャリアが発生
しやすく、ゲート電圧が４Ｖ以上のときにチャネルホッ
トエレクトロンが発生しやすいことが開示されている。
したがって図７５に示すように、ＮＭＯＳ電界効果トラ
ンジスタの場合、窒化酸化膜の方がシリコン酸化膜より
もドレインアバランシェホットキャリアに対して耐性が
あり、シリコン酸化膜の方が窒化酸化膜よりもチャネル
ホットエレクトロンに対して耐性がある。一方ＰＭＯＳ
電界効果トランジスタの場合、図７６に示すように、シ
リコン酸化膜および窒化酸化膜はともにドレインアバラ
ンシェホットキャリアに対して同程度の耐性を示し、シ
リコン酸化膜は窒化酸化膜よりもチャネルホットホール
に対して耐性がある。
【００１６】ところで、ＣＭＯＳ（Complementary MOS
）回路の場合、ＮＭＯＳトランジスタまたはＰＭＯＳ
トランジスタのいずれかが高ゲート電圧状態となる可能
性がある。先ほど図７５、７６で説明したように、ゲー
ト絶縁膜として窒化酸化膜を用いた場合、ゲート絶縁膜
としてシリコン酸化膜を用いた場合に比べゲート電圧の
絶対値が大きいと、ＮＭＯＳトランジスタ、ＰＭＯＳト
ランジスタともにホットキャリア耐性が劣化する。した
がって、窒化酸化膜がゲート絶縁膜であるＭＯＳトラン
ジスタをＣＭＯＳ回路に組込んだ場合、回路によっては
シリコン酸化膜をゲート絶縁膜とした場合に比べ回路と
してのホットキャリア耐性が下がるという問題がある。
【００１７】図７７、図７８は前記１９８９年のIntern
ational Electron Device MeetingのDigest２６７頁に
報告されているＭＯＳ電界効果トランジスタの電圧−電
流特性図である。図７７がＮＭＯＳトランジスタの場合
で、図７８がＰＭＯＳトランジスタの場合である。な
お、図中ＮＯとは窒化酸化膜のことであり、ＰＯとは純
酸化膜という意味である。
【００１８】図７７に示すようにＮＯ膜がゲート絶縁膜
であるＮＭＯＳ電界効果トランジスタを低ゲート電圧で
使用した場合、純酸化膜がゲート絶縁膜であるＮＭＯＳ
電界効果トランジスタに比べ電流駆動力が劣る。また図
７８に示すようにＮＯ膜がゲート絶縁膜であるＰＭＯＳ
電界効果トランジスタの場合は、どのゲート電圧で使用
しても電流駆動力は、純酸化膜をゲート絶縁膜としたＰ
ＭＯＳ電界効果トランジスタに比べ劣る。電流駆動力が
劣るということは回路の高速性が劣るということを意味
する。
【００１９】電気伝導に寄与している伝導電子や正孔を
捕獲し、電気伝導への寄与を妨げる作用を持つ部分をト
ラップという。したがってトラップが多いほど電界効果
トランジスタの特性が劣化する。窒化膜の方が窒化酸化
膜に比べトラップの数が多いということが本願発明者の
実験により推測された。このことは実施例で説明する。
【００２０】この発明はかかる従来の問題点を解決する
ためになされたものである。この発明の目的は窒化酸化
膜を有しながらも、高ゲート電圧においてホットキャリ
ア耐性が高い電界効果トランジスタを提供することであ
る。
【００２１】この発明の他の目的は、窒化酸化膜を有し
ながらも、高ゲート電圧によってホットキャリア耐性が
高い電界効果トランジスタの製造方法を提供することで
ある。
【００２２】この発明のさらに他の目的は、界面準位が
少ない窒化酸化膜を有する電界効果トランジスタの製造
方法を提供することである。
【００２３】この発明のさらに他の目的は、窒素濃度が
異なる２種類の窒化酸化膜を有する電界効果トランジス
タの製造方法を提供することである。
【００２４】
【課題を解決するための手段】この発明の第１局面は、
半導体基板の主表面上に形成された窒化酸化膜と、主表
面上に形成され、窒素濃度が窒化酸化膜中の窒素濃度よ
り低くまたは０である酸化膜とを備えた電界効果トラン
ジスタである。
【００２５】この発明の第２局面は、半導体基板の主表
面上に形成され、ソース領域からドレイン領域に向かう
に従って窒素濃度が高くなる窒化酸化膜を備えた電界効
果トランジスタである。
【００２６】この発明の第３局面は、半導体基板の主表
面上にシリコン酸化膜を形成する工程と、シリコン酸化
膜上のゲート電極を形成する工程と、ゲート電極の側部
の近傍に位置するシリコン酸化膜を窒化酸化膜にする工
程とを備えた電界効果トランジスタの製造方法である。
【００２７】この発明の第４局面は、半導体基板の主表
面上にシリコン酸化膜を形成する工程と、シリコン酸化
膜上にゲート電極を形成する工程と、ゲート電極の側部
の近傍に位置するシリコン酸化膜を除去する工程と、シ
リコン酸化膜を除去した場所に窒化酸化膜を形成する工
程とを備えた電界効果トランジスタの製造方法である。
【００２８】この発明の第５局面は、半導体基板の主表
面上に第１窒化酸化膜を形成する工程と、第１窒化酸化
膜上にゲート電極を形成する工程と、ゲート電極の側部
の近傍に位置する第１窒化酸化膜を除去する工程と、第
１窒化酸化膜を除去した場所に窒素濃度が第１窒化酸化
膜より高い第２窒化酸化膜を形成する工程とを備えた電
界効果トランジスタの製造方法である。
【００２９】この発明の第６局面は、窒化酸化膜上にゲ
ート電極およびサイドウォール絶縁膜が形成された電界
効果トランジスタである。
【００３０】
【作用】この発明の第１局面について説明する。高ゲー
ト電圧におけるホットキャリアは主にチャネルホットホ
ール（エレクトロン）である。この発明の第１局面にお
いては、半導体基板の主表面のうち、チャネルホットホ
ール（エレクトロン）注入領域上に酸化膜を形成してい
る。酸化膜はチャネルホットホール（エレクトロン）に
対して耐性があるので、高ゲート電圧においてホットキ
ャリア耐性が高くなる。また、低ゲート電圧におけるホ
ットキャリアは主にドレインアバランシェホットキャリ
アである。この発明の第１局面においては、半導体基板
の主表面のうち、ドレインアバランシェホットキャリア
注入領域上に窒化酸化膜を形成している。窒化酸化膜は
ドレインアバランシェホットキャリアに対して耐性があ
る。
【００３１】この発明の第２局面においては、窒化酸化
膜中の窒素濃度を、ソース領域からドレイン領域に向か
うに従って高くすることにより、第１局面と同じ作用を
達成せんとしている。
【００３２】この発明の第３局面においては、チャネル
ホットホールまたはチャネルホットエレクトロン注入領
域を含む半導体基板の主表面上にシリコン酸化膜を形成
している。したがって、第１局面のうち酸化膜中の窒素
濃度が０の場合の構造を製造することができる。
【００３３】この発明の第４局面について説明する。シ
リコン酸化膜がエッチング等によってダメージを受けて
いると、膜中に含まれる界面準位が多くなる。このシリ
コン酸化膜で窒化酸化膜を形成すると、界面準位の多い
窒化酸化膜となる。この発明の第４局面においては、ド
レインアバランシェホットキャリア注入領域上のシリコ
ン酸化膜を除去し、新たに窒化酸化膜を形成しているの
でこのようなことがなくなる。
【００３４】この発明の第５局面においては、窒素濃度
が異なる２種類の窒化酸化膜を有する電界効果トランジ
スタを製造することができる。
【００３５】
【実施例】（第１実施例）図１は、この発明に従った電
界効果トランジスタの第１実施例の断面模式図である。
シリコン基板１には、間を隔ててソース領域３ａとドレ
イン領域３ｂとが形成されている。シリコン基板１は主
表面２を有している。主表面２のうち、ドレインアバラ
ンシェホットキャリア注入領域上には窒化酸化膜５が形
成されている。主表面２のうち、チャネルホットホール
（エレクトロン）注入領域上にはシリコン酸化膜９（典
型的にはＳｉＯ2 ）が形成されている。窒化酸化膜５と
シリコン酸化膜９とでゲート絶縁膜を構成している。
【００３６】チャネルホットホール（エレクトロン）お
よびドレインアバランシェホットキャリアはともにドレ
イン領域３ｂ近傍で発生する。しかし、チャネルホット
ホール（エレクトロン）の方がドレインアバランシェホ
ットキャリアよりも高ゲート電圧状態のときに発生す
る。したがって、チャネルホットホール（エレクトロ
ン）のときにゲート絶縁膜に注入されるホール（エレク
トロン）は、ドレインアバランシェホットキャリアのと
きにゲート絶縁膜に注入されるホール（エレクトロン）
よりもゲート電圧の影響を受ける。このため、チャネル
ホットホール（エレクトロン）注入領域８は、ドレイン
アバランシェホットキャリア注入領域４よりもソース領
域３ａに近いところにある。７はゲート電極である。ゲ
ート電極の材料としては、多結晶シリコン金属多
結晶シリコンとシリサイドの積層したもの、いずれでも
よい。
【００３７】窒化酸化膜はシリコン窒化膜に比べトラッ
プ密度が低いことを以下説明する。シリコン窒化膜のト
ラップ密度はシリコン酸化膜のトラップ密度に比べ、１
００〜１０００倍高いことが知られている。このことは
たとえば、MATERIALS SCIENCE MONOGRAPHS, 32, THE Si
-SiO2 SYSTEM, Edited by PIETER BALK に開示されてい
る。
【００３８】図２は、１９９１年１２月８日に本願発明
者が発表する予定の IEDM91 HOT-CARRIER-RESISTANT ST
RUCTURE BY RE-OXIDIZED NITRIDED OXIDE SIDEWALL FOR
HIGHLY RELIABLE AND HIGH PERFORMANCE LDD MOSFETS
に開示されたグラフである。ＳＴＲＥＳＳ ＴＩＭＥは
ＦＮ電流を流した時間である。ＦＮ電流とは、ゲート電
極と基板との間に流れる電流である。ＴＯＴＡＬ ＶG
ＳＨＩＦＴとは、ＦＮ電流を流し始めたときのゲート
電圧からＦＮ電流を所定時間流した後のゲート電圧との
差である。ＲＮＯが窒化酸化膜であり、ＯＸがシリコン
酸化膜である。ＮＯは窒化後再酸化していない膜であ
る。グラフ中の温度は窒化温度である。
【００３９】グラフを見ればわかるように、ＲＮＯ ｇ
ａｔｅのＴＯＴＡＬ ＶG ＳＨＩＦＴは、ＯＸのそれ
の１０倍以下になっている。トラップ密度の高さとＴＯ
ＴＡＬ ＶG ＳＨＩＦＴの大きさとは比例関係にある
ので、ＲＮＯのトラップ密度はＯＸのトラップ密度の１
０倍以下であると思われる。したがって、ＲＮＯのトラ
ップ密度はシリコン窒化膜のトラップ密度よりも低いこ
とがわかる。
【００４０】図１に示す電界効果トランジスタは、図７
５、７６に示すように、高ゲート電圧時（ＰＭＯＳの場
合は絶対値が高ゲート電圧時）において、ゲート絶縁膜
がすべて窒化酸化膜の場合に比べ、ホットキャリア耐性
がある。図１に示す電界効果トランジスタがＮＭＯＳの
場合、図７５に示すように、低ゲート電圧時においても
ホットキャリア耐性がある。図１に示す電界効果トラン
ジスタがＮＭＯＳの場合はゲート絶縁膜がすべて窒化酸
化膜の電界効果トランジスタに比べ、図７７を見ればわ
かるように、低ゲート電圧時において電流駆動力が増加
する。図１に示す電界効果トランジスタがＰＭＯＳの場
合は、ゲート絶縁膜がすべて窒化酸化膜の場合に比べ、
図７８に示すように、すべてのゲート電圧において電流
駆動力が増加する。
【００４１】窒化酸化膜を形成するのに用いるランプア
ニール装置について説明する。図３はランプアニール装
置の模式図である。装置本体５１上はチャンバ５２が位
置している。チャンバ５２と装置本体５１との間にはチ
ャンバ５２に内を真空に保つためのパッキング５３が取
付けられている。
【００４２】チャンバ５２内にはウェハ支持台５４が設
置されており、その上にはシリコンウェハ５５が載置さ
れている。シリコンウェハ５５上にはランプ５６が設置
されている。ランプ５６は電源取出端子５７を介して、
装置本体５１の外側にある電源および制御系５８と電気
的に接続されている。
【００４３】シリコンウェハ５５近傍に設置された熱電
対５９も同じく電源取出端子５７を介して電源および制
御系５８と電気的に接続されている。熱電対５９で測定
した温度から電源および制御系５８の出力を調整し、チ
ャンバ５２内を所望の温度になるようにする。また、ア
ニール雰囲気を変えることができるようにするためにチ
ャンバ５２は真空ポンプによって真空にすることができ
る。また、チャンバ５２内にはアンモニアガス等を導入
することができる。
【００４４】次にこの発明に従った電界効果トランジス
タの第１実施例の製造方法を説明する。図４に示すよう
に、シリコン基板１の主表面を酸化し、厚さ約１００Å
のシリコン酸化膜９を形成した。次にシリコン酸化膜９
上に厚さ約２０００Åの多結晶シリコンからなる耐窒化
マスク２１を形成し、写真製版技術とエッチング技術と
を用いて所望の形状に加工した。耐窒化マスク２１はそ
のエッチング速度がシリコン酸化膜９のエッチング速度
と大きくことなり、また耐窒化マスク２１の下にある膜
に対して窒化を防ぐ性質をもつ必要がある。このような
観点から耐窒化マスク２１の材料として多結晶シリコン
を用いた。
【００４５】図５に示すように、ランプアニールにより
窒化酸化膜５を形成した。ランプアニールは図３に示す
装置を用いて行なった。条件は、チャンバ内の温度が９
００℃であり、雰囲気がアンモニアガス１００％であ
り、時間が約３０秒であった。なお窒化酸化膜は必要に
応じて酸素雰囲気または不活性ガス中で酸化またはアニ
ールしてもよい。
【００４６】図６に示すように耐窒化マスク２１を除去
した。そしてシリコン酸化膜９および窒化酸化膜５上に
多結晶シリコンを形成し、写真製版技術とエッチング技
術とを用いて図７に示すようにゲート電極７を形成し
た。ゲート電極７をマスクとしてシリコン基板１中にイ
オン注入することにより図１に示すこの発明に従った電
界効果トランジスタの第１実施例を完成した。
【００４７】この発明に従った電界効果トランジスタの
第１実施例の製造方法の他の例を以下説明する。図８に
示すようにシリコン基板１の主表面に約１００Åのシリ
コン酸化膜９を形成した。そしてシリコン酸化膜９上に
Ｎ型の多結晶シリコン膜７ａを形成した。厚さは約３０
００Åした。そして、多結晶シリコン膜７ａを写真製版
技術とエッチング技術とを用いて所望の形状に加工し
た。
【００４８】図９に示すように、ランプアニールにより
窒化酸化膜５を形成した。条件は先ほどと同じにした。
図１０に示すように、多結晶シリコン膜７ａを写真製版
技術とエッチング技術とを用いて所望の形状に加工し
た。６０はフォトレジストである。
【００４９】図１１に示すように、フォトレジスト６０
を除去した後、塩化水素とシランの混合ガス中で温度を
上昇させることにより、多結晶シリコン膜７ａの表面に
選択的に多結晶シリコン膜７ｂを形成し、ゲート電極７
にした。多結晶シリコン膜７ｂは窒化酸化膜５上に位置
している。
【００５０】図１２に示すように、ゲート電極７の両側
に位置しているシリコン酸化膜９と窒化酸化膜５を除去
した。そしてゲート電極７をマスクとしてシリコン基板
１中にイオン注入することによりソース領域、ドレイン
領域を形成し、図１に示すこの発明に従った電界効果ト
ランジスタの第１実施例を完成した。
【００５１】（第２実施例）図１３は、この発明に従っ
た電界効果トランジスタの第２実施例の断面模式図であ
る。図１に示す電界効果トランジスタの構成部材と同じ
ものについては同一番号を付してある。ドレインアバラ
ンシェホットキャリア注入領域４上に窒化酸化膜５ａを
形成し、チャネルホットホール（エレクトロン）注入領
域８上にシリコン酸化膜９を形成している点は第１実施
例と同じである。しかし、主表面２のうち、ソース領域
３ａとチャネルホットホール（エレクトロン）注入領域
８との間にある領域に窒化酸化膜５ｂを形成している点
で第１実施例と異なる。第２実施例ではゲート絶縁膜の
大部分が窒化酸化膜なので、ＮＭＯＳの場合、第１実施
例と比べ低ゲート電圧時における電流駆動力が劣る（図
７７参照）。
【００５２】しかし、窒化酸化膜はシリコン酸化膜に比
べて、ボロンの拡散防止効果は大きい。このためゲート
電極にボロンをドーピングした場合、ゲート絶縁膜の体
積の大部分が窒化酸化膜であるこの第２実施例では、Ｂ
のチャネル領域への拡散を防止できる。
【００５３】この発明に従った電界効果トランジスタの
第２実施例の製造方法を以下説明する。図１４に示すよ
うに、シリコン基板１の主表面上にシリコン酸化膜９を
形成し、シリコン酸化膜９上に耐窒化マスク２１を形成
した。耐窒化マスク２１の材料は第１実施例と同じであ
る。そして写真製版技術とエッチング技術とを用いて耐
窒化膜２１に所定のパターニングを施した。
【００５４】図１５に示すように、図３に示すランプア
ニール装置を用いて窒化酸化膜５を形成した。耐窒化マ
スク２１の下は窒化されずシリコン酸化膜９のままであ
る。
【００５５】図１６に示すように、耐窒化膜２１を除去
した。そしてシリコン酸化膜９および窒化酸化膜５上に
多結晶シリコン膜を形成し、図１７に示すようにこの多
結晶シリコン膜に所定のパターニングを施しゲート電極
７にした。そしてゲート電極７をマスクとしてシリコン
基板１中にイオンを注入することによりソース領域、ド
レイン領域を形成し、図１３に示すこの発明に従った電
界効果トランジスタの第２実施例を完成した。
【００５６】（第３実施例）図１８は、この発明に従っ
た電界効果トランジスタの第３実施例の断面模式図であ
る。図１に示す電界効果トランジスタの構成部材と同じ
ものについては同一番号を付してある。第３実施例にお
いては、チャネルホットホール（エレクトロン）注入領
域８上にも窒化酸化膜５を形成している。窒化酸化膜５
中の窒素濃度はＡからＢ地点へ向かうに従って高くなっ
ている。窒化酸化膜中の窒素濃度が低くなるほどチャネ
ルホットホール（エレクトロン）耐性が向上する。ま
た、窒化酸化膜中の窒素濃度が高くなるほどドレインア
バランシェホットキャリア耐性が向上する。このことは
後で説明する。
【００５７】この発明に従った電界効果トランジスタの
第３実施例の製造方法を以下説明する。図１９に示すよ
うに、シリコン基板１の主表面上にシリコン酸化膜９を
形成し、シリコン酸化膜９上に耐窒化マスク２１を形成
した。耐窒化マスク２１の材料は第１実施例と同じにし
た。耐窒化マスク２１上にレジスト６１を形成した。そ
してレジスト６１に所定のパターニングを施した。レジ
スト６１をマスクとして、等方性の強いエッチングを用
いて耐窒化マスク２１をエッチングした。これにより耐
窒化マスク２１の側面はテーパ状になった。そしてレジ
スト６１を除去した。
【００５８】図２０に示すように、図３に示すランプア
ニール装置を用いて窒化酸化膜５を形成した。窒化マス
ク２１のうちテーパ状になっている部分では耐窒化マス
ク２１の厚みが小さくなるにつれ、その下にあるシリコ
ン酸化膜９は窒化されやすくなる。したがって、矢印方
向に向かうに従って窒素濃度が高くなる窒化酸化膜５を
形成することができた。
【００５９】図２１に示すように耐窒化マスク２１を除
去した。そしてシリコン酸化膜９と窒化酸化膜５上に多
結晶シリコン膜を形成した。図２２に示すように多結晶
シリコン膜に所定のパターニングを施しゲート電極７を
形成した。そして、ゲート電極７をマスクとしてシリコ
ン基板１中にイオンを注入し、ソース領域、ドレイン領
域を形成し、図１８に示すこの発明に従った電界効果ト
ランジスタの第３実施例を完成した。
【００６０】（第４実施例）図２３は、従来のＬＤＤ
（Lightly Doped Drain ）構造のＮＭＯＳトランジスタ
の断面模式図である。図１に示す電界効果トランジスタ
の構成部材と同じものについては同一番号を付してあ
る。高濃度ドレイン領域１９ｂの内側には低濃度ドレイ
ン領域１５ｂが形成されている。高濃度ソース領域１９
ａの内側には低濃度ソース領域１５ａが形成されてい
る。ゲート電極７の両側にはサイドウォール絶縁膜１３
ａ、１３ｂが形成されている。
【００６１】チャネル長Ａが０．６μｍ以上では、リン
を用いて低濃度ドレイン領域１５ｂを形成できる。しか
し、チャネル長Ａが短くなると、リンより熱拡散係数の
小さな砒素を用いて低濃度ドレイン領域１５ｂを形成し
なければならない。ところが砒素を用いると不純物濃度
のプロファイルが急峻になるため、低濃度ドレイン領域
１５ｂと高濃度ドレイン領域１９ｂとの界面および低濃
度ドレイン領域１５ｂとチャネル領域１１との界面で電
界集中が起こる。電界集中が起こる箇所ではインパクト
イオン化が起きやすく、したがってドレインアバランシ
ェホットキャリアが発生しやすい。
【００６２】ＬＤＤ構造の場合、ドレインアバランシェ
ホットキャリアが発生するゲート電圧では、図２４に示
すようにサイドウォール絶縁膜１３ｂにダメージ１７が
生成している。このことは、 IEDM91 HOT-CARRIER-RESI
STANT STRUCTURE BY RE-OXIDIZED NITRIDED OXIDE SIDE
WALL FOR HIGHLY RELIABLE AND HIGH PERFORMANCE LDD
MOSFETS に開示されている。このダメージによりトラン
スコンダクタンスの劣化が著しくなる。トランスコンダ
クタンスとは、トランジスタがＯＮしたときの抵抗の逆
数である。トランスコンダクタンスが劣化するとトラン
ジスタを流れる電流の量が少なくなる。
【００６３】この発明はＬＤＤ構造を持つ電界効果トラ
ンジスタにも適用できる。図２５はこの発明に従った電
界効果トランジスタの第４実施例の断面模式図である。
シリコン基板１には高濃度ソース領域１９ａと高濃度ド
レイン領域１９ｂとが間を隔てて形成されている。高濃
度ドレイン（ソース）領域の濃度は１×１０20／ｃｍ 3
以上である。高濃度ソース領域１９ａ、高濃度ドレイン
領域１９ｂの内側には低濃度ソース領域１５ａ、低濃度
ドレイン領域１５ｂが形成されている。低濃度ドレイン
（ソース）領域の濃度は１×１０17／ｃｍ3 以上であ
る。シリコン基板１の主表面上にはシリコン酸化膜９、
窒化酸化膜５ａ、５ｂが形成されている。シリコン酸化
膜９上にはゲート電極７、窒化酸化膜５ａ上にはサイド
ウォール絶縁膜１３ａ、窒化酸化膜５ｂ上にはサイドウ
ォール絶縁膜１３ｂが形成されている。
【００６４】不純物濃度の勾配が急峻なところでドレイ
ンアバランシェホットキャリアが発生する。この第４実
施例では、低濃度ドレイン領域１５ｂと高濃度ドレイン
領域１９ｂとの界面の方がチャネル領域１１と低濃度ド
レイン領域１５ｂとの界面よりも不純物濃度の勾配が急
峻なので、窒化酸化膜５ｂは図２５に示す位置に形成し
ている。なお、ドレインをＬＤＤ構造にすると、横方向
電界が緩和されるので、インパクトイオン化が起きにく
くなる。したがって、ＬＤＤ構造のドレインの方がシン
グルドレインよりもホットキャリア耐性がある。
【００６５】次に図２５に示すこの発明に従った電界効
果トランジスタの第４実施例の製造方法について説明す
る。図２６に示すように、シリコン基板１の主表面２上
に厚さ約７０Åのシリコン酸化膜９を形成した。次にシ
リコン酸化膜９上に厚さ２０００〜４０００Åの多結晶
シリコン膜を形成し、写真製版技術とエッチング技術と
を用いてゲート電極７を形成した。ゲート長は０．３μ
ｍにした。
【００６６】次に図２７に示すように、シリコン酸化膜
９をたとえば９００℃のアンモニア雰囲気中で３０〜６
０秒間ランプ加熱を行ない窒化した。そしてたとえば１
０００℃の酸素雰囲気中で２０〜１２０秒再酸化を行な
うことにより窒化酸化膜５ａ、５ｂを形成した。なお、
ゲート電極７中にも窒素は入るが、窒化層は形成されな
い。窒化酸化膜５ａ、５ｂ中の窒素濃度はアンモニア雰
囲気中の濃度や再酸化時間によって制御することができ
る。なお窒化するときのガスがＮ2 Ｏの場合はガス中に
水素が含まれていないので、再酸化しなくてもよい。
【００６７】そして、ゲート電極７をマスクとしてシリ
コン基板１にたとえば砒素を３０〜７０ｋｅＶで１×１
０13／ｃｍ2 〜２×１０14／ｃｍ2 注入し、低濃度ソー
ス領域１５ａ、低濃度ドレイン領域１５ｂを形成した。
なお、低濃度ソース領域１５ａ、低濃度ドレイン領域１
５ｂは窒化酸化膜５ａ、５ｂ形成前に形成してもよい。
【００６８】図２８に示すように、厚さ５００〜３００
０Åのシリコン酸化膜を主表面２上に形成し、異方性エ
ッチングでエッチングすることによりサイドウォール絶
縁膜１３ａ、１３ｂを形成した。
【００６９】図２９に示すように、ゲート電極７および
サイドウォール絶縁膜１３ａ、１３ｂをマスクとしてシ
リコン基板１中に砒素を４０〜７０ｋｅＶの加速エネル
ギーで１×１０15／ｃｍ2 以上注入した。そしてアニー
ルすることにより高濃度ソース領域１９ａ、高濃度ドレ
イン領域１９ｂを形成した。
【００７０】（第５実施例）図３０は、この発明に従っ
た電界効果トランジスタの第５実施例の断面模式図であ
る。図２５に示す電界効果トランジスタの構成部材と同
じものについては同一番号を付してある。チャネル領域
１１と低濃度ドレイン領域１５ｂとの界面の方が、低濃
度ドレイン領域１５ｂと高濃度ドレイン領域１９ｂとの
界面よりも不純物濃度の勾配が急峻な場合、ドレインア
バランシェホットキャリアは低濃度ドレイン領域１５ｂ
とチャネル領域１１との界面で発生する。したがってこ
の場合は、低濃度ドレイン領域１５ｂとチャネル領域１
１との界面上にある主表面２上に窒化酸化膜を形成しな
ければならない。第５実施例はこのような構造をした電
界効果トランジスタである。
【００７１】２４ａ、２４ｂは多結晶シリコンからなる
サイドウォール導電膜である。サイドウォール導電膜２
４ａ、２４ｂとゲート電極７とは多結晶シリコン膜２６
ｃによって接続されている。したがってサイドウォール
導電膜２４ａ、２４ｂもゲート電極の役割をしている。
これはゲート電極７のみでは低濃度ソース領域１５ａと
低濃度ドレイン領域１５ｂとを接続するチャネルか形成
できないからである。
【００７２】サイドウォール導電膜２４ａ、２４ｂと高
濃度ソース領域１９ａ、高濃度ドレイン領域１９ｂとを
絶縁するためにシリコン酸化膜２２ａ、２２ｂが形成さ
れている。２６ａ、２６ｂは多結晶シリコン膜である。
この発明に従った電界効果トランジスタの第５実施例の
製造方法を以下説明する。
【００７３】図３１に示すように、シリコン基板１の主
表面２上にシリコン酸化膜９、ゲート電極７を順に形成
した。図３２に示すように、減圧ＣＶＤ法により、主表
面２上にたとえば１００Åのシリコン酸化膜２８を形成
した。
【００７４】図３３に示すように、シリコン酸化膜２８
をたとえば９５０℃の純アンモニア雰囲気中で３０秒窒
化を行ない、さらにたとえば１０００℃の酸素雰囲気中
で３０秒程度の再酸化を行なった。これによりシリコン
酸化膜２８は窒化酸化膜５になった。図３４に示すよう
に、主表面２上にたとえばｎ型多結晶シリコン膜２４を
形成した。多結晶シリコン膜２４の厚みは２０００Åに
した。
【００７５】図３５に示すように、多結晶シリコン膜２
４をエッチングし、サイドウォール導電膜２４ａ、２４
ｂにした。次に砒素やリン等のｎ型不純物をたとえば主
表面２に対して４５°の角度でシリコン基板１中に入射
させ、低濃度ソース領域１５ａ、低濃度ドレイン領域１
５ｂを形成した。不純物のドーズ量は１×１０13／ｃｍ
2 にした。
【００７６】図３６に示すように、シリコン基板１中に
砒素を１×１０15／ｃｍ2 以上注入して高濃度ソース領
域１９ａ、高濃度ドレイン領域１９ｂを形成した。低濃
度ソース領域１５ａ、ドレイン領域１５ｂ形成時に不純
物は主表面２に対して４５°の角度で注入しているの
で、高濃度ソース領域１９ａ、高濃度ドレイン領域１９
ｂの内側にそれぞれ低濃度ソース領域１５ａ、低濃度ド
レイン領域１５ｂが形成されている。
【００７７】図３７に示すように、主表面２上にシリコ
ン酸化膜２２を形成した。
【００７８】図３８に示すように、シリコン酸化膜２２
をエッチングし、シリコン酸化膜２２ａ、２２ｂのみ残
した。主表面２上に導電性膜を形成した。そして導電性
膜に所定のパターニングを施し導電性膜２６ａ、２６
ｂ、２６ｃにした。
【００７９】（第６実施例）図３９は、この発明に従っ
た電界効果トランジスタの第６実施例の断面模式図であ
る。図２５に示す電界効果トランジスタの構成部材と同
じものについては同一番号を付してある。ドレインアバ
ランシェホットキャリア注入領域４上には、窒化酸化膜
５ｂが形成されている。チャネルホットホール（エレク
トロン）注入領域８上には窒化酸化膜５が形成されてい
る。窒化酸化膜５中の窒素濃度は、窒化酸化膜５ｂ中の
窒素濃度より低い。
【００８０】窒化酸化膜中の窒素濃度が高いとドレイン
アバランシェホットキャリア耐性が向上することを以下
説明する。図４８は、先ほど説明した IEDM91 HOT-CARR
IER-RESISTANT STRUCTURE BY RE-OXIDIZED NITRIDED OX
IDE SIDEWALL FOR HIGHLY RELIABLE AND HIGH PERFORMA
NCE LDD MOSFETS に掲載されているグラフである。横軸
は膜を形成する際の窒化温度である。縦軸はストレスを
与えた後のＶthのシフト量である。Ｖthのシフト量が小
さいほどドレインアバランシェホットキャリアに強い。
ストレスとは、ドレイン電圧が６．０Ｖであって、ドレ
インアバランシェホットキャリアが起きる条件である。
時間は１０００秒にした。ＲＮＯが窒化酸化膜である。
ＯＸがシリコン酸化膜である。ＮＯは窒化するだけで再
酸化していない膜である。
【００８１】図４８を見ればわかるように、窒化温度が
高いほど、ＲＮＯはＶthのシフト量が小さくなってい
る。窒化時間が同じ場合、窒化温度が高くなると膜中の
窒素濃度が高くなる。したがってＲＮＯは膜中の窒素濃
度が高いほど、Ｖthのシフト量が小さくなっている。
【００８２】窒化酸化膜中の窒素濃度が低いとチャネル
ホットホール（エレクトロン）耐性が向上することを以
下説明する。図４９は IEDM91 HOT-CARRIER-RESISTANT
STRUCTURE BY RE-OXIDIZED NITRIDED OXIDE SIDEWALL F
OR HIGHLY RELIABLE AND HIGH PERFORMANCE LDD MOSFET
S に掲載されたグラフである。この場合のストレスは、
ドレイン電圧、ゲート電圧ともに６．０Ｖにした。この
条件でチャネルホットエレクトロンが発生する。時間は
１０００秒にした。図４９を見ればわかるように、ＲＮ
Ｏは窒化時間が短いほどＶthのシフト量が小さい。窒化
温度と窒化酸化膜中の窒素濃度とは比例の関係にあるの
で、窒化温度が低いほど窒化酸化膜中の窒素濃度が低く
なる。したがって、窒化酸化膜中の窒素濃度が低いと、
Ｖthのシフト量が低くなる。
【００８３】この発明に従った電界効果トランジスタの
第６実施例においては、ゲート絶縁膜として窒化酸化膜
を用いているので、チャネルホットホール（エレクトロ
ン）耐性および低ゲート電圧時の電流駆動力は、ゲート
絶縁膜にシリコン酸化膜を使った電界効果トランジスタ
よりも劣る。しかし図４９を見ればわかるように、窒化
酸化膜５を形成する際の窒化温度を９００℃以下にする
と、チャネルホットホール（エレクトロン）耐性はゲー
ト絶縁膜がシリコン酸化膜の場合と同じ程度になる。ま
た９００℃以下で窒化したシリコン窒化膜をゲート絶縁
膜とした場合の低ゲート電圧における電流駆動力の値
は、シリコン酸化膜をゲート絶縁膜とした場合の低ゲー
ト電圧における電流駆動力の値に近づく。理由を図５
０、５１を用いて説明する。図５０、５１は IEDM91 HO
T-CARRIER-RESISTANT STRUCTURE BY RE-OXIDIZED NITRI
DED OXIDE SIDEWALL FOR HIGHLY RELIABLE AND HIGH PE
RFORMANCE LDD MOSFETS に掲載されたグラフである。
【００８４】図５０について説明する。Ｅeff は実効電
界である。実効電界とはチャネルの縦方向の電界であ
る。ゲート電圧の値が低いと実効電界は小さくなる。μ
eff は反転層移動度である。反転層移動度とは反転層中
をキャリアが移動する速度である。反転層移動度が大き
いと電流駆動力が大きくなる。図５０を見ればわかるよ
うに、実効電界が０．３つまり低電界のとき、μeff の
値は最大となっている。
【００８５】図５１について説明する。横軸は、膜を形
成する際の窒化温度である。縦軸は反転層移動度であ
る。μeff 、ｍａｘはμeff の最大値である。図５０に
示すように、Ｅeff の値が０．３のときにμeff は最大
となる。ＯＸのμeff 、ｍａｘとＲＮＯのμeff 、ｍａ
ｘとは窒化温度が低くなるほど近づく。したがって、窒
化温度が９００℃以下で窒化酸化膜を形成すると、低ゲ
ート電圧における電界効果トランジスタの電流駆動力は
ゲート絶縁膜がシリコン酸化膜の場合と近づく。なお９
００℃以下のアンモニア雰囲気中で窒化を行なう場合時
間は、被窒化膜が７０〜１００Åの場合、５〜３０秒が
好ましい。窒化時間が３０秒を超えると窒化温度を上げ
るのと同じことになるからである。また５秒以下では十
分な窒化が行なわれないからである。
【００８６】この発明に従った電界効果トランジスタの
第６実施例の製造方法を以下説明する。図４０に示すよ
うに、シリコン基板１を８５０℃の水蒸気囲気中で熱酸
化することにより、主表面２上に厚さ１００Åのシリコ
ン酸化膜３４を形成した。シリコン酸化膜３４を９００
℃以下の純アンモニア雰囲気中に３０秒以下さらした。
その後、アニールまたは１０００℃程度の温度で再酸化
を行ない図４１に示す窒化酸化膜５を形成した。
【００８７】窒化酸化膜５上に多結晶シリコンを形成
し、多結晶シリコンおよび窒化酸化膜５に所定のパター
ニングを施し、図４２に示すゲート電極７を形成した。
図４３に示すように、リンまたは砒素をシリコン基板１
中にイオン注入し、低濃度ソース領域１５ａ、低濃度ド
レイン領域１５ｂを形成した。ドーズ量は１×１０13ｃ
ｍ2 にした。
【００８８】図４４に示すように、減圧ＣＶＤ法によっ
て厚さ１００Åのシリコン酸化膜３８を主表面２上に形
成した。シリコン酸化膜３８を９５０℃以上の純アンモ
ニア雰囲気中に３０秒以上さらした。その後アニールま
たは１０００℃程度の温度で再酸化することにより図４
５に示すように窒化酸化膜１０を形成した。
【００８９】図４６に示すように、主表面２上に厚さ２
０００Åのシリコン酸化膜１３を形成した。図４７に示
すように、シリコン酸化膜１３、窒化酸化膜１０を異方
性エッチングすることにより、サイドウォール絶縁膜１
３ａ、１３ｂ、窒化酸化膜５ａ、５ｂを形成した。そし
て、ゲート電極７およびサイドウォール絶縁膜１３ａ、
１３ｂをマスクとして、シリコン基板１中に砒素をイオ
ン注入し高濃度ソース領域１９ａ、高濃度ドレイン領域
１９ｂを形成した。ドーズ量は１×１０15／ｃｍ2 にし
た。
【００９０】（第７実施例）図５２はこの発明に従った
電界効果トランジスタの第７実施例の断面模式図であ
る。図２５に示すトランジスタの構成部材と同じものに
ついては同一番号を付してある。窒化酸化膜５上にサイ
ドウォール絶縁膜１３ａ、１３ｂ、ゲート電極７が形成
されている。
【００９１】第７実施例ではゲート電極下およびサイド
ウォール絶縁膜下ともに窒化酸化膜なので、ドレインア
バランシェホットキャリアに対する耐性が非常によくな
る。
【００９２】図２５に示す第４実施例では、ドレインア
バランシェホットキャリアの注入が主に起こる領域を窒
化酸化膜にしたが、注入領域はある程度拡がりがある。
したがってゲート電極下でもドレインアバランシェホッ
トキャリア注入が起こる場合がある。これを防ぐために
ゲート電極下にも窒化酸化膜を設ける必要がある。第７
実施例ではこの問題点を解決することができる。
【００９３】（第８実施例）図５３は、この発明に従っ
た電界効果トランジスタの第８実施例の断面模式図であ
る。図２５に示す電界効果トランジスタの構成部材と同
じものつにいては同一番号を付してある。第４実施例に
おいては図２７に示すように、ゲート電極７横に形成し
たシリコン酸化膜を除去せずに窒化酸化膜５ａ、５ｂを
形成した。第８実施例においては、このシリコン酸化膜
を除去した後主表面２上に再びシリコン酸化膜を形成し
た。そしてこのシリコン酸化膜を窒化酸化膜５ａ、５ｂ
にした。したがってこの実施例の場合、ゲート電極７の
表面に窒化酸化膜５が形成される。
【００９４】図２５に示すこの発明の第４実施例におい
ては、以下の問題がある。ゲート電極７形成時にゲート
電極７横のシリコン酸化膜９は、エッチングによってダ
メージをうける。この状態で窒化酸化膜を形成すると、
界面準位の多い膜となる。第８実施例によればこの問題
を解決することができる。
【００９５】（第９実施例）図５４は、この発明に従っ
た電界効果トランジスタの第９実施例の断面模式図であ
る。図２５に示すトランジスタの構成部材と同じものに
ついては同一番号を付してある。第９実施例において
は、図２６に示す状態でゲート電極７横にあるシリコン
酸化膜９をエッチングし、シリコン酸化膜９を薄膜化し
た。その後ゲート電極７横にあるシリコン酸化膜９を窒
化酸化膜５ａ、５ｂにした。ゲート電極７横にあるシリ
コン酸化膜を薄膜化することにより、窒化酸化膜形成の
際の再酸化時間等を短くすることができる。これにより
ソース領域、ドレイン領域の不必要な拡散を防ぐことが
できる。なお、第８実施例において、シリコン酸化膜９
より薄い膜厚のシリコン酸化膜を用いて窒化酸化膜５
ａ、５ｂを形成した場合でも同じ効果が達成できる。
【００９６】窒化酸化膜５ａ、５ｂの膜厚がシリコン酸
化膜９の膜厚よりも薄く、かつサイドウォール絶縁膜１
３ａ、１３ｂの材料としてシリコン窒化膜、Ｔａ
2 Ｏ5 、ＰＺＴ（鉛、ジルコニウム、チタンの合金）等
の誘電率の高い材料を用いると、サイドウォール絶縁膜
１３ａ、１３ｂの下の領域もゲート電極７の影響を受け
る。これにより電流駆動力やホットキャリア耐性がさら
に向上する。このことはIEDM89, P613, High Dielectri
c LDD Spacer Technology for High Performance MOSFE
T, Mizuno et.al に記載されている。
【００９７】（第１０実施例）図５５は、この発明に従
った電界効果トランジスタの第１０実施例の断面模式図
である。図２５に示すトランジスタの構成部材と同じも
のについては同一番号を付してある。配線層の断線をな
くすためには、下地絶縁層の段差を小さくする必要があ
る。下地絶縁層の段差を小さくするためにはゲート電極
７の厚みを薄くすればよい。しかしゲート電極７の厚み
が薄いと、窒化酸化膜５ａ、５ｂ形成時に窒素がシリコ
ン酸化膜９に達する可能性がある。第１０実施例ではこ
れを防ぐためにゲート電極７の上に耐窒化マスク２１を
形成してある。耐窒化マスク２１としては、シリコン窒
化膜やシリコン酸化膜等がある。
【００９８】（第１１実施例）図５６は、この発明に従
った電界効果トランジスタの第１１実施例の断面模式図
である。図２５に示す電界効果トランジスタの構成部材
と同じものについては同一番号を付してある。サイドウ
ォール膜１３ａ、１３ｂの材料を多結晶シリコンのうよ
な導電性材料にすると、サイドウォール膜１３ａ、１３
ｂもゲート電極となる。したがって窒化酸化膜５ａ、５
ｂ下にチャネルが形成される。このため低濃度ソース領
域、低濃度ドレイン領域を省略することができる。ゲー
ト電極７上にはエッチングストッパ２３が形成されてい
る。サイドウォール膜１３ａ、１３ｂ形成時にゲート電
極７がエッチングされるおそれがある場合にエッチング
ストッパ２３を形成する。サイドウォール膜１３ａ、１
３ｂが多結晶シリコンの場合、エッチングストッパ２３
シリコン酸化膜が好ましい。
【００９９】（第１２実施例）図５７は、この発明に従
った電界効果トランジスタの第１２実施例の断面模式図
である。サイドウォール膜１３ａ、１３ｂは導電性材料
からできている。ゲート電極７形成後、シリコン基板１
を空気中にさらすと、ゲート電極７横に自然酸化膜２５
が形成される。自然酸化膜２５の厚みがトンネル効果を
起こすほど薄い厚みであれば、自然酸化膜２５を除去せ
ずにサイドウォール膜１３ａ、１３ｂを形成することが
できる。自然酸化膜２５の厚みがトンネル効果を起こす
ほど薄いので、サイドウォール膜１３ａ、１３ｂもゲー
ト電極となる。
【０１００】（第１３実施例）図５８は、この発明に従
った電界効果トランジスタの第１３実施例の断面模式図
である。図２５に示す電界効果トランジスタの構成部材
と同じものについては同一番号を付してある。この実施
例においては、ゲート電極７の側部２７ａ、２７ｂを薄
くし、ゲート電極７をマスクとして窒素を拡散し、側部
２７ａ、２７ｂ下にのみ窒化酸化膜５ａ、５ｂが形成さ
れるようにしている。
【０１０１】この発明に従った電界効果トランジスタの
第１３実施例の製造方法を以下説明する。図５９に示す
ように、シリコン基板１の主表面２全面に厚さ７０Åの
シリコン酸化膜９を形成した。次に、シリコン酸化膜９
の上に厚さ２０００〜４０００Åの多結晶シリコン２９
を形成した。そして写真製版技術とエッチング技術とを
用いて、多結晶シリコン２９を図５９に示すように加工
した。多結晶シリコン２９の薄い部分３１の厚みは５０
０Å以下で、厚い部分３３の厚みは２０００〜４０００
Åである。
【０１０２】図６０に示すように、多結晶シリコン２９
の厚い部分３３をマスクとしてシリコン酸化膜９を窒
化、再酸化またはアニールし、窒化酸化膜５ａ、５ｂを
形成した。次に、図６１に示すように厚い部分３３をマ
スクとしてシリコン基板１にイオン注入し、低濃度ソー
ス領域１５ａ、低濃度ドレイン領域１５ｂを形成した。
【０１０３】図６２に示すように、シリコン基板１の主
表面２全面に厚さ約１０００Åのシリコン酸化膜を形成
し、このシリコン酸化膜を異方性エッチングでエッチン
グすることによりサイドウォール絶縁膜１３ａ、１３ｂ
を形成した。そして、サイドウォール絶縁膜１３ａ、１
３ｂ、厚い部分３３をマスクとして多結晶シリコン２９
の薄い部分３１、窒化酸化膜５ａ、５ｂをエッチングし
ゲート電極７にした。残った薄い部分３１はゲート電極
の側部２７ａ、２７ｂとなる。次に、イオン注入により
高濃度ソース領域１９ａ、高濃度ドレイン領域１９ｂを
形成した。なおゲート電極７が高濃度ソース領域１９
ａ、高濃度ドレイン領域１９ｂ上まで延びているので、
低濃度ソース領域１５ａ、低濃度ドレイン領域１５ｂは
省略可能である。
【０１０４】（第１４実施例）図６３は、この発明に従
った電界効果トランジスタの第１４実施例の断面模式図
である。図２５に示す電界効果トランジスタの構成部材
と同じものについては同一番号を付してある。この実施
例においては、ゲート電極７の厚みが薄いので、シリコ
ン酸化膜９にまで窒素が拡散しないようにシリコン酸化
膜９上に耐窒化マスク２１を形成している。耐窒化マス
ク２１としては、シリコン酸化膜やシリコン窒化膜等が
ある。
【０１０５】この発明に従った電界効果トランジスタの
第１４実施例の製造方法は、第１３実施例の製造方法と
類似している。すなわち、図５９を参照して、シリコン
酸化膜９上にゲート電極７となる多結晶シリコンを形成
し、多結晶シリコンの上に耐窒化マスクを形成する。そ
して耐窒化マスクのみを写真製版技術とエッチング技術
とを用いてパターニングし、図５９に示すようにするの
である。後の工程は第１３の実施例と同じである。
【０１０６】（第１５実施例）図６４は、この発明に従
った電界効果トランジスタの第１５実施例の断面模式図
である。図２５に示す電界効果トランジスタの構成部材
と同じものについては同一番号を付してある。この発明
に従った電界効果トランジスタの第１５実施例の製造方
法を以下説明する。図６５に示すように、シリコン基板
１の主表面２上にシリコン酸化膜９、ゲート電極７とな
る多結晶シリコン、耐窒化マスク２１を順に形成した。
写真製版技術とエッチング技術とを用いて、耐窒化マス
ク２１と多結晶シリコンとをパターニングし図６５に示
す状態にした。なお、耐窒化マスク２１は導電性物質で
も絶縁性物質でもよい。
【０１０７】図６６に示すように、耐窒化マスク２１の
みを等方性エッチングした。等方性エッチングなので耐
窒化マスク２１の側面もエッチングされる。したがって
ゲート電極７の側部が露出する。耐窒化マスク２１をマ
スクとして窒化、再酸化することにより窒化酸化膜５
ａ、５ｂを形成した。耐窒化マスク２１は厚みが大きい
ので、耐窒化マスク２１内に入った窒素は分散する。こ
のため耐窒化マスク２１には窒化層が形成されない。そ
して、耐窒化マスク２１をマスクとしてシリコン基板１
中にイオン注入し、低濃度ソース領域１５ａ、低濃度ド
レイン領域１５ｂを形成した。
【０１０８】図６７に示すように、シリコン基板１の主
表面２全面にシリコン酸化膜を形成し、異方性エッチン
グすることによりサイドウォール絶縁膜１３ａ、１３ｂ
を形成した。図６４に示すように、耐窒化マスク２１、
サイドウォール絶縁膜１３ａ、１３ｂをマスクとして、
シリコン基板１中にイオンを注入して高濃度ソース領域
１９ａ、高濃度ドレイン領域１９ｂを形成した。
【０１０９】（第１６実施例）図６８は、この発明に従
った電界効果トランジスタの第１６実施例の断面模式図
である。図２５に示す電界効果トランジスタの構成部材
と同じものについては同一番号を付してある。図５６に
示す第１１実施例はシングルドレイン構造であるが、第
１６実施例ではＬＤＤ構造にしてある。２３はエッチン
グストッパであり、図５６に示すエッチングストッパ２
３と同じ役割を果たす。
【０１１０】（第１７実施例）図６９は、この発明に従
った電界効果トランジスタの第１７実施例の断面模式図
である。シリコン基板１の主表面上には絶縁膜の一例で
あるシリコン酸化膜３２が形成されている。シリコン酸
化膜３２の上には単結晶または多結晶シリコン膜３３が
形成されている。シリコン膜３３中には高濃度ソース領
域１９ａ、低濃度ソース領域１５ａ、低濃度ドレイン領
域１５ｂ、高濃度ドレイン領域１９ｂが形成されてい
る。４はドレインアバランシェホットキャリア注入領域
である。８はチャネルホットホール（エレクトロン）注
入領域である。絶縁層であるシリコン酸化膜３２上に形
成された電界効果トランジスタについても本発明を適用
することができる。
【０１１１】（第１８実施例）図７０は、この発明に従
った電界効果トランジスタの第１８実施例の断面模式図
である。第１８実施例はＣＭＯＳに本発明を適用したも
のである。シリコン基板１には、ＮＭＯＳ電界効果トラ
ンジスタ３９とＰＭＯＳ電界効果トランジスタ４１が形
成されている。３５ａがＰ型ウェル、３５ｂがＮ型ウェ
ルである。
【０１１２】Ｐ型ウェル３５ａには、高濃度ソース領域
１９ａと高濃度ドレイン領域１９ｂとが間を隔てて形成
されている。高濃度ソース領域１９ａと高濃度ドレイン
領域１９ｂとの間には、低濃度ソース領域１５ａと低濃
度ドレイン領域１５ｂとが間を隔てて形成されている。
ドレインアバランシェホットキャリア注入領域４上には
窒化酸化膜５ｂが形成されている。チャネルホットエレ
クトロン注入領域８上には窒化酸化膜５ｅが形成されて
いる。５ａは窒化酸化膜である。７ａはゲート電極であ
り、１３ａ、１３ｂはサイドウォール絶縁膜である。窒
化酸化膜５ａ、５ｂ中の窒素濃度は窒化酸化膜５ｅ中の
窒素濃度よりも高い。５ｅは酸化膜でもよい。
【０１１３】Ｎ型ウェル３５ｂには高濃度ソース領域１
９ａと高濃度ドレイン領域１９ｂとが間を隔てて形成さ
れている。チャネルホットホール注入領域８上には窒化
酸化膜５ｆが形成されている。５ｃ、５ｄは窒化酸化膜
である。ＰＭＯＳトランジスタでは、図５７に示すよう
にどの膜を用いてもドレインアバランシェホットキャリ
アに対する耐性は同じなので、ドレインアバランシェホ
ットキャリア注入領域上に形成する膜について配慮しな
かった。窒化酸化膜５ｃ、５ｄ中の窒素濃度は窒化酸化
膜５ｆ中の窒素濃度よりも高い。５ｆは酸化膜でもよ
い。なお、７ｂはゲート電極であり、１３ｃ、１３ｄは
サイドウォール絶縁膜である。３７ａ、３７ｂ、３７ｃ
はフィールド酸化膜である。
【０１１４】ＰＭＯＳ電界効果トランジスタ４１がＬＤ
Ｄ構造でないのは、ＰＭＯＳの場合、不純物領域形成に
用いるイオンの熱拡散係数が大きいため、ＬＤＤ構造に
しにくいからである。また、ＰＭＯＳ電界効果トランジ
スタは、シングルドレイン構造でもホットキャリア耐性
が高く、ＬＤＤ構造にする必要がないのである。
【０１１５】窒化酸化膜５ｅをゲート絶縁膜として用い
た場合、ＮＭＯＳ電界効果トランジスタ３９では、ゲー
ト絶縁膜としてシリコン酸化膜を用いた場合と比べ、低
ゲート電圧での電流駆動力が小さく、高ゲート電圧で電
流駆動力が大きくなる。また、ドレインアバランシェホ
ットキャリアに対する耐性が向上し、チャネルホットエ
レクトロンに対する耐性は劣化する。ただし、低ゲート
電圧での電流駆動力の低下およびチャネルホットエレク
トロンに対する耐性劣化は、第６実施例で説明したよう
に窒化酸化膜５ｅ形成時の窒化を弱くすることによって
克服することができる。
【０１１６】窒化酸化膜５ｆをゲート絶縁膜として用い
たＰＭＯＳトランジスタでは、シリコン酸化膜をゲート
絶縁膜として用いた場合に比べ、どのゲート電圧でも電
流駆動力は小さくなる。またドレインアバランシェホッ
トキャリアに対する耐性は同じか少し劣る程度である。
さらにチャネルホットホールに対する耐性は劣化する。
ただし、窒化酸化膜５ｆ形成時の窒化を弱くすることに
よってこれらの欠点は克服することができると思われ
る。したがって、ＰＭＯＳトランジスタではサイドウォ
ール窒化酸化膜の領域が高濃度ソース／ドレイン領域に
よってスクリーニングされるので、窒化酸化膜の影響を
受けない良好なトランジスタを得ることができる。
【０１１７】
【発明の効果】この発明の第１局面においては、チャネ
ルホットホール（エレクトロン）注入領域上に、チャネ
ルホットホール（エレクトロン）耐性がある酸化膜を形
成している。このため、窒化酸化膜を有しながらも、高
ゲート電圧においてホットキャリア耐性が高い電界効果
トランジスタにすることができる。また、ドレインアバ
ランシェホットキャリア注入領域上には窒化酸化膜が形
成されている。したがって、低ゲート電圧におけるホッ
トキャリア耐性は、ドレインアバランシェホットキャリ
ア注入領域上にシリコン酸化膜を形成した場合に比べ著
しく向上する。
【０１１８】この発明の第２局面においては、ドレイン
アバランシェホットキャリア注入領域からチャネルホッ
トホール（エレクトロン）注入領域にわたって、ソース
領域からドレイン領域に向かうにしたがって窒素濃度が
高くなる窒化酸化膜を形成している。したがって、この
発明の第１の局面と同じ効果を得ることが可能である。
【０１１９】この発明の第３局面においては、この発明
の第１局面のうち酸化膜中の窒素濃度が０の場合の構造
を製造することが可能となる。
【０１２０】この発明の第４局面においては、この発明
の第１局面のうち酸化膜中の窒素濃度が０の場合の構造
を製造することができる。またドレインアバランシェホ
ットキャリア注入領域上に形成されたエッチングによっ
てダメージを受けたシリコン酸化膜を除去し、ドレイン
アバランシェホットキャリア注入領域上に新たに窒化酸
化膜を形成している。したがって、界面準位の少ない窒
化酸化膜を得ることができる。
【０１２１】この発明の第５局面においては、窒素濃度
が異なる二種類の窒化酸化膜を有する電界効果トランジ
スタを製造することができる。
【図面の簡単な説明】
【図１】この発明に従った電界効果トランジスタの第１
実施例の断面模式図である。
【図２】窒化温度を異ならせた場合におけるＳＴＲＥＳ
Ｓ ＴＩＭＥとＴＯＴＡＬ Ｖ G ＳＨＩＦＴとの関係
を示すグラフを表わす図である。
【図３】ランプアニール装置の模式図である。
【図４】この発明に従った電界効果トランジスタの第１
実施例の製造方法の第１工程を示す断面図である
【図５】この発明に従った電界効果トランジスタの第１
実施例の製造方法の第２工程を示す断面図である。
【図６】この発明に従った電界効果トランジスタの第１
実施例の製造方法の第３工程を示す断面図である。
【図７】この発明に従った電界効果トランジスタの第１
実施例の製造方法の第４工程を示す断面図である。
【図８】この発明に従った電界効果トランジスタの第１
実施例の製造方法の他の例の第１工程を示す断面図であ
る。
【図９】この発明に従った電界効果トランジスタの第１
実施例の製造方法の他の例の第２工程を示す断面図であ
る。
【図１０】この発明に従った電界効果トランジスタの第
１実施例の製造方法の他の例き第３工程を示す断面図で
ある。
【図１１】この発明に従った電界効果トランジスタの第
１実施例の製造方法の他の例の第４工程を示す断面図で
ある。
【図１２】この発明に従った電界効果トランジスタの第
１実施例の製造方法の他の例の第５工程を示す断面図で
ある。
【図１３】この発明に従った電界効果トランジスタの第
２実施例の断面模式図である。
【図１４】この発明に従った電界効果トランジスタの第
２実施例の製造方法の第１工程を示す断面図である。
【図１５】この発明に従った電界効果トランジスタの第
２実施例の製造方法の第２工程を示す断面図である。
【図１６】この発明に従った電界効果トランジスタの第
２実施例の製造方法の第３工程を示す断面図である。
【図１７】この発明に従った電界効果トランジスタの第
２実施例の製造方法の第４工程を示す断面図である。
【図１８】この発明に従った電界効果トランジスタの第
３実施例の断面模式図である。
【図１９】この発明に従った電界効果トランジスタの第
３実施例の製造方法の第１工程を示す断面図である。
【図２０】この発明に従った電界効果トランジスタの第
３実施例の製造方法の第２工程を示す断面図である。
【図２１】この発明に従った電界効果トランジスタの第
３実施例の製造方法の第３工程を示す断面図である。
【図２２】この発明に従った電界効果トランジスタの第
３実施例の製造方法の第４工程を示す断面図である。
【図２３】従来のＬＤＤ構造をした電界効果トランジス
タの断面模式図である。
【図２４】図２３のＢで示す部分の拡大図である。
【図２５】この発明に従った電界効果トランジスタの第
４実施例の断面模式図である。
【図２６】この発明に従った電界効果トランジスタの第
４実施例の製造方法の第１工程を示す断面図である。
【図２７】この発明に従った電界効果トランジスタの第
４実施例の製造方法の第２工程を示す断面図である。
【図２８】この発明に従った電界効果トランジスタの第
４実施例の製造方法の第３工程を示す断面図である。
【図２９】この発明に従った電界効果トランジスタの第
４実施例の製造方法の第４工程を示す断面図である。
【図３０】この発明に従った電界効果トランジスタの第
５実施例の断面模式図である。
【図３１】この発明に従った電界効果トランジスタの第
５実施例の製造方法の第１工程を示す断面図である。
【図３２】この発明に従った電界効果トランジスタの第
５実施例の製造方法の第２工程を示す断面図である。
【図３３】この発明に従った電界効果トランジスタの第
５実施例の製造方法の第３工程を示す断面図である。
【図３４】この発明に従った電界効果トランジスタの第
５実施例の製造方法の第４工程を示す断面図である。
【図３５】この発明に従った電界効果トランジスタの第
５実施例の製造方法の第５工程を示す断面図である。
【図３６】この発明に従った電界効果トランジスタの第
５実施例の製造方法の第６工程を示す断面図である。
【図３７】この発明に従った電界効果トランジスタの第
５実施例の製造方法の第７工程を示す断面図である。
【図３８】この発明に従った電界効果トランジスタの第
５実施例の製造方法の第８工程を示す断面図である。
【図３９】この発明に従った電界効果トランジスタの第
６実施例の断面模式図である。
【図４０】この発明に従った電界効果トランジスタの第
６実施例の製造方法の第１工程を示す断面図である。
【図４１】この発明に従った電界効果トランジスタの第
６実施例の製造方法の第２工程を示す断面図である。
【図４２】この発明に従った電界効果トランジスタの第
６実施例の製造方法の第３工程を示す断面図である。
【図４３】この発明に従った電界効果トランジスタの第
６実施例の製造方法の第４工程を示す断面図である。
【図４４】この発明に従った電界効果トランジスタの第
６実施例の製造方法の第５工程を示す断面図である。
【図４５】この発明に従った電界効果トランジスタの第
６実施例の製造方法の第６工程を示す断面図である。
【図４６】この発明に従った電界効果トランジスタの第
６実施例の製造方法の第７工程を示す断面図である。
【図４７】この発明に従った電界効果トランジスタの第
６実施例の製造方法の第８工程を示す断面図である。
【図４８】ドレインアバランシェホットキャリアが発生
する条件下におけるＮＩＴＲＩＤＡＴＩＯＮ ＴＥＭＰ
ＥＲＡＴＵＲＥとＴＨＲＥＳＨＯＬＤ ＶＯＬＴＡＧＥ
ＳＨＩＦＴとの関係を示すグラフである。
【図４９】チャネルホットエレクトロンが発生する条件
下におけるＮＩＴＲＩＤＡＴＩＯＮ ＴＥＭＰＥＲＡＴ
ＵＲＥとＴＨＲＥＳＨＯＬＤ ＶＯＬＴＡＧＥ ＳＨＩ
ＦＴとの関係を示すグラフである。
【図５０】ゲート絶縁膜がＮＯ、ＯＸ、ＲＮＯそれぞれ
の場合におけるＥeff とμeff との関係を示すグラフを
表わす図である。
【図５１】ゲート絶縁膜がＮＯ、ＯＸ、ＲＮＯそれぞれ
の場合におけるＮＩＴＲＩＤＡＴＩＯＮ ＴＥＭＰＥＲ
ＡＴＵＲＥとμeff との関係を示すグラフを表わす図で
ある。
【図５２】この発明に従った電界効果トランジスタの第
７実施例の断面模式図である。
【図５３】この発明に従った電界効果トランジスタの第
８実施例の断面模式図である。
【図５４】この発明に従った電界効果トランジスタの第
９実施例の断面模式図である。
【図５５】この発明に従った電界効果トランジスタの第
１０実施例の断面模式図である。
【図５６】この発明に従った電界効果トランジスタの第
１１実施例の断面模式図である。
【図５７】この発明に従った電界効果トランジスタの第
１２実施例の断面模式図である。
【図５８】この発明に従った電界効果トランジスタの第
１３実施例の断面模式図である。
【図５９】この発明に従った電界効果トランジスタの第
１３実施例の製造方法の第１工程を示す断面図である。
【図６０】この発明に従った電界効果トランジスタの第
１３実施例の製造方法の第２工程を示す断面図である。
【図６１】この発明に従った電界効果トランジスタの第
１３実施例の製造方法の第３工程を示す断面図である。
【図６２】この発明に従った電界効果トランジスタの第
１３実施例の製造方法の第４工程を示す断面図である。
【図６３】この発明に従った電界効果トランジスタの第
１４実施例の断面模式図である。
【図６４】この発明に従った電界効果トランジスタの第
１５実施例の断面模式図である。
【図６５】この発明に従った電界効果トランジスタの第
１５実施例の製造方法の第１工程を示す断面図である。
【図６６】この発明に従った電界効果トランジスタの第
１５実施例の製造方法の第２工程を示す断面図である。
【図６７】この発明に従った電界効果トランジスタの第
１５実施例の製造方法の第３工程を示す断面図である。
【図６８】この発明に従った電界効果トランジスタの第
１６実施例の断面模式図である。
【図６９】この発明に従った電界効果トランジスタの第
１７実施例の断面模式図である。
【図７０】この発明に従った電界効果トランジスタの第
１８実施例の断面模式図である。
【図７１】従来の電界効果トランジスタの断面模式図で
ある。
【図７２】チャネルホットエレクトロンを説明するため
の電界効果トランジスタの断面図である。
【図７３】ドレインアバランシェホットキャリアを説明
するための電界効果トランジスタの断面図である。
【図７４】低濃度ドレイン領域の濃度とホットキャリア
の注入量との関係を示す図である。
【図７５】ＮＭＯＳ電界効果トランジスタのゲート絶縁
膜が窒化酸化膜、シリコン酸化膜それぞれの場合におけ
るＧａｔｅ ＶｏｌｔａｇｅとＶth ｓｈｉｆｔとの関
係を示すグラフを表わす図である。
【図７６】ＰＭＯＳ電界効果トランジスタのゲート絶縁
膜が窒化酸化膜、シリコン酸化膜それぞれの場合におけ
るＧａｔｅ ＶｏｌｔａｇｅとＶth ｓｈｉｆｔとの関
係を示すグラフを表わす図である。
【図７７】ＮＭＯＳ電界効果トランジスタにおいてゲー
ト絶縁膜が窒化酸化膜、シリコン酸化膜それぞれの場合
における電流駆動力の特性を示すグラフを表わす図であ
る。
【図７８】ＰＭＯＳ電界効果トランジスタにおいてゲー
ト絶縁膜が窒化酸化膜、シリコン酸化膜それぞれの場合
における電流駆動力の特性を示すグラフを表わす図であ
る。
【符号の説明】
１ シリコン基板 ２ 主表面 ３ａ ソース領域 ３ｂ ドレイン領域 ４ ドレインアバランシェホットキャリア注入領域 ５ 窒化酸化膜 ７ ゲート電極 ８ チャネルホットホール（エレクトロン）注入領域 ９ シリコン酸化膜

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】 キャリアの流れをゲート電極に加える電
    圧によって制御する電界効果トランジスタであって、 主表面を有する半導体基板と、 前記半導体基板中に間を隔てて形成されたソース領域お
    よびドレイン領域と、前記主表面上に形成された窒化酸
    化膜と、 前記主表面上に形成され、窒素濃度が前記窒化酸化膜中
    の窒素濃度より低くまたは０である酸化膜または窒化酸
    化膜と、 を備え、 その酸化膜または窒化酸化膜上に前記ゲート電極が形成
    されている電界効果トランジスタ。
  2. 【請求項２】 キャリアの流れをゲート電極に加える電
    圧によって制御する電界効果トランジスタであって、 主表面を有する半導体基板と、 前記半導体基板中に間を隔てて形成されたソース領域お
    よびドレイン領域と、 前記主表面上に形成され、前記ソース領域から前記ドレ
    イン領域に向かうに従って窒素濃度が高くなる窒化酸化
    膜と、 を備え、 前記窒化酸化膜上に前記ゲート電極が形成されている電
    界効果トランジスタ。
  3. 【請求項３】 キャリアの流れをゲート電極に加える電
    圧によって制御する電界効果トランジスタの製造方法で
    あって、 半導体基板の主表面上にシリコン酸化膜を形成する工程
    と、 前記シリコン酸化膜上にゲート電極を形成する工程と、 前記ゲート電極の側部の近傍に位置する前記シリコン酸
    化膜を窒化酸化膜にする工程と、 前記ゲート電極をマスクとして、前記半導体基板中にソ
    ース領域およびドレイン領域を形成する工程と、 を備えた電界効果トランジスタの製造方法。
  4. 【請求項４】 キャリアの流れをゲート電極に加える電
    圧によって制御する電界効果トランジスタの製造方法で
    あって、 半導体基板の主表面上にシリコン酸化膜を形成する工程
    と、 前記シリコン酸化膜上にゲート電極を形成する工程と、 前記ゲート電極の側部の近傍に位置する前記シリコン酸
    化膜を除去する工程と、 前記シリコン酸化膜を除去した場所に窒化酸化膜を形成
    する工程と、 前記ゲート電極をマスクとして、前記半導体基板中にソ
    ース領域およびドレイン領域を形成する工程と、 を備えた電界効果トランジスタの製造方法。
  5. 【請求項５】 キャリアの流れをゲート電極に加える電
    圧によって制御する電界効果トランジスタの製造方法で
    あって、 半導体基板の主表面上に第１窒化酸化膜を形成する工程
    と、 前記第１窒化酸化膜上にゲート電極を形成する工程と、 前記ゲート電極の側部の近傍に位置する前記第１窒化酸
    化膜を除去する工程と、 前記第１窒化酸化膜を除去した場所に、窒素濃度が前記
    第１窒化酸化膜より高い第２窒化酸化膜を形成する工程
    と、 前記ゲート電極をマスクとして、前記半導体基板中にソ
    ース領域およびドレイン領域を形成する工程と、 を備えた電界効果トランジスタの製造方法。
  6. 【請求項６】 キャリアの流れをゲート電極に加える電
    圧によって制御する電界効果トランジスタであって、 主表面を有する半導体基板と、 前記半導体基板中に間を隔てて形成されたソース領域お
    よびドレイン領域と、 前記ソース領域と前記ドレイン領域との間に位置する前
    記主表面上に形成された窒化酸化膜と、 前記窒化酸化膜上に形成されたゲート電極と、 前記窒化酸化膜上であって、前記ゲート電極を挟むよう
    にして形成されたサイドウォール膜と、 を備えた電界効果トランジスタ。
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