JP2009021305A - 不揮発性メモリトランジスタ - Google Patents

Abstract

【課題】書き換え可能な不揮発性メモリトランジスタであって、書き換えの繰り返しによる閾値電圧特性の変化が抑制された信頼性の高い不揮発性メモリトランジスタを提供する。
【解決手段】第１導電型の半導体基板３１の表層部に、第２導電型のソース領域３２とドレイン領域３３が形成され、トンネル酸化膜４１を介して、半導体基板３１上でドレイン領域３３に部分的に重なるようにして、浮遊ゲート電極５１が設けられてなる書き換え可能な不揮発性メモリトランジスタ１００であって、ソース領域３２とドレイン領域３３を最短距離で結ぶ断面において、ドレイン領域３３と浮遊ゲート電極５１の重なり寸法Ｌが、０．１５μｍ以上、０．５μｍ以下、である不揮発性メモリトランジスタ１００とする。
【選択図】図１

Description

本発明は、書き換え可能な不揮発性メモリトランジスタに関する。

書き換え可能な不揮発性半導体記憶装置（不揮発性メモリトランジスタ）が、例えば、特開昭５２−７９８８４号公報（特許文献１）と特許第２８４８２２３号明細書（特許文献２）に開示されている。

図６は、特許文献１に開示された不揮発性半導体記憶装置（不揮発性メモリトランジスタ）８０の模式的な断面構造を示す図である。

図６に示す半導体装置８０では、Ｐ導電型Ｓｉ単結晶半導体基板１の表層部に、Ｎ導電型のソース領域７とドレイン領域８が形成されている。また、半導体基板１より不純物濃度の高いＰ導電型（Ｐ＋）領域３が、ソース領域７と分離し、ドレイン領域８に当接するようにして、半導体基板１の表層部に形成されている。半導体装置８０では、半導体基板１上に、厚さ約５５ｎｍの薄ゲートＳｉＯ_２膜（トンネル酸化膜）５を介して、多結晶シリコンからなる浮遊ゲート電極６が設けられている。さらにその上には、厚さ約５００ｎｍのＳｉＯ_２膜９を介して、制御ゲート電極１４が設けられている。尚、図６において、符号４で示した部分は絶縁膜であり、符号１２，１３で示した部分はそれぞれソース電極とドレイン電極である。図６の半導体装置８０では、アバランシェブレークダウンにより生じた正孔（ホール）を浮遊ゲート電極６に注入して、データの書き込みを行う。また、データの消去は、アバランシェブレークダウンにより生じた高エネルギーの電子を浮遊ゲート電極６に注入する。

図７は、特許文献２に開示された不揮発性半導体記憶装置（不揮発性メモリトランジスタ）９０の模式的な断面構造と、データ消去時における電圧印加状態を示す図である。

図７に示す不揮発性メモリトランジスタ９０は、Ｐ型半導体基板２１の表面にｎ＋拡散層からなるドレイン２２及びソース２３と、ドレイン−ソース間の半導体表面を覆う７ないし２０ｎｍの酸化膜で構成された第１のゲート絶縁膜（トンネル膜）２４と、その上の浮遊ゲート２５、酸化膜−窒化膜−酸化膜の三層構造からなる絶縁膜２６、制御ゲート２７からなる二重ゲートを有し、ソース及びドレインは基板２１よりも不純物濃度が高いＰ型領域２８でくるまれている。ソース２３とドレイン２２は同一構造、すなわち、対称構造である。

不揮発性メモリトランジスタ９０のデータの書き込みは、周知の方法であるチャンネルホットエレクトロン注入で行う。すなわちドレイン２２に例えば３〜７Ｖ、制御ゲート７に６〜１１Ｖを印加し、ソース２３及び基板２１を接地して、ドレイン領域近傍でのインパクトイオニゼーションにより生じた電子を浮遊ゲート２５に注入することにより行う。
データの消去は、図７に示すように，ドレイン２２は開放状態とし、基板２１を接地し、制御ゲート２７に正の電圧、例えば２Ｖを印加しておき、ソース２３にソース−基板間のアバランシェブレークダウン電圧以上の電圧、例えば９Ｖを印加して、ソース−基板間にアバランシェブレークダウンを生ぜしめ、これに伴うホットキャリアを浮遊ゲート５に注入することにより行う。
特開昭５２−７９８８４号公報 特許第２８４８２２３号明細書

図６と図７に示す不揮発性半導体記憶装置８０，９０は、次のように駆動されることでデータの書き換えが可能となっている。すなわち、データの書き込み時には、トンネル酸化膜５，２４を通して浮遊ゲート電極６，２５に高エネルギーの正孔（ホットホール）または電子（ホットエレクトロン）を注入し、浮遊ゲート電極６，２５にこれら電荷を蓄積する。データの消去時には、正負逆の電荷を持った高エネルギーの電子または正孔をトンネル酸化膜５，２４を通して浮遊ゲート電極６，２５に注入し、蓄積されている電荷を中和して蓄積電荷量を減らす。上記データの書き込み動作と消去動作は繰り返し実施することができ、これによって、該不揮発性半導体記憶装置８０，９０においてはデータの書き換えが可能となっている。

図６と図７の不揮発性半導体記憶装置８０，９０では、上記したように、データの書き込み時またはデータの消去時のどちらかで、ホットホールを利用している。しかしながら、ホットホールは、薄いトンネル酸化膜５，２４に界面準位や電荷のトラップを発生させやすい。この結果、書き換えを繰り返していくと、トンネル酸化膜５，２４中あるいは半導体基板１，２１の界面に電荷等が蓄積されていく。このような蓄積電荷は、浮遊ゲート電極６，２５への注入に対し電位を上げることとなり、書き込み電荷の通過を阻害して、その書き換え閾値電圧特性が変化していくこととなる。

そこで本発明は、書き換え可能な不揮発性メモリトランジスタであって、書き換えの繰り返しによる閾値電圧特性の変化が抑制された信頼性の高い不揮発性メモリトランジスタを提供することを目的としている。

請求項１に記載の不揮発性メモリトランジスタは、第１導電型の半導体基板の表層部に、第２導電型のソース領域とドレイン領域が形成され、トンネル酸化膜を介して、前記半導体基板上で前記ドレイン領域に部分的に重なるようにして、浮遊ゲート電極が設けられてなる書き換え可能な不揮発性メモリトランジスタであって、前記ソース領域とドレイン領域を最短距離で結ぶ断面において、前記ドレイン領域と浮遊ゲート電極の重なり寸法が、０．１５μｍ以上、０．５μｍ以下、であることを特徴としている。

上記不揮発性メモリトランジスタは、例えば、ソースからドレインに向うチャネル電流に含まれているドレイン領域近傍の高エネルギー状態にある電子（チャネルホットエレクトロン）を浮遊ゲート電極に注入し、該浮遊ゲート電極に電子を蓄積して、データの書き込みを行うことができる。また、データの消去時には、書き込みと同じドレイン領域と半導体基板とのＰＮ接合界面付近でアバランシェブレークダウンを起こし、この時に発生する高エネルギー状態にある正孔（ホットホール）を浮遊ゲート電極に注入し、蓄積されている電子を中和して蓄積電荷量を減らすことができる。上記不揮発性メモリトランジスタにおいては、以上のようにしてデータの書き込み動作と消去動作を繰り返し実施することができ、これによってデータの書き換えが可能となっている。

上記ホットホールの浮遊ゲート電極への注入はトンネル酸化膜を介して行われるが、上記不揮発性メモリトランジスタにおいては、ドレイン領域と浮遊ゲート電極の重なり寸法が、０．１５μｍ以上、０．５μｍ以下の範囲に設定されている。ドレイン領域と浮遊ゲート電極の重なり寸法を０．１５μｍ以上にすることで、浮遊ゲート電極の端部がドレイン領域の先端から遠くなり、浮遊ゲート電極の側壁にある酸化膜への正孔や電子の注入を抑制することができる。浮遊ゲート電極の側壁酸化膜は、浮遊ゲート電極下のトンネル酸化膜に較べて膜質が悪く、電荷トラップが多く存在すると考えられる。このため、上記重なり寸法を０．１５μｍ以上とすることで、アバランシェブレークダウンで発生した正孔や電子の浮遊ゲート電極の側壁酸化膜への注入を抑制して、書き換えの繰り返しによる側壁酸化膜での電荷トラップ量も低減することができる。一方、ドレイン領域と浮遊ゲート電極の重なり寸法を０．５μｍ以下にすることで、書き込み時のチャネルホットエレクトロンの発生箇所と消去時のアバランシェブレークダウンによるホットエレクトロンの発生箇所の重なりを小さくすることができる。従って、これらによるダメージ量も小さくなって、正孔や電子のトラップ量を低減することができる。このため、繰り返し書き換えを行っても書き込み後閾値電圧Ｖｔｈｗと消去後閾値電圧Ｖｔｈｅの変化が小さく、これらの閾値電圧差△Ｖｔｈの低下を抑制して、十分に大きな閾値電圧差△Ｖｔｈを維持することができる。

以上のようにして、上記不揮発性メモリトランジスタは、書き換え可能な不揮発性メモリトランジスタであって、書き換えの繰り返しによる閾値電圧特性の変化が抑制された信頼性の高い不揮発性メモリトランジスタとすることができる。

上記不揮発性メモリトランジスタにおいては、特に請求項２に記載のように、前記重なり寸法が、０．２μｍ以上、０．５μｍ以下、であることが好ましい。当該範囲においては、重なり寸法のばらつきに対する閾値電圧差△Ｖｔｈの変化が小さいため、十分に大きな閾値電圧差△Ｖｔｈを持った上記不揮発性メモリトランジスタを、安定的に製造することができる。

上記不揮発性メモリトランジスタにおいては、請求項３に記載のように、前記トンネル酸化膜の厚さが、８ｎｍ以上、１４ｎｍ以下、であることが好ましい。特に請求項４に記載のように、前記トンネル酸化膜の厚さは、８．５ｎｍ以上、１２ｎｍ以下、が好適である。

トンネル酸化膜の厚さを８ｎｍ以上（特に８．５ｎｍ以上）とすることで、浮遊ゲート電極に保持される電荷の保持寿命を、十分に確保することができる。また、トンネル酸化膜の厚さを１４ｎｍ以下（特に１２ｎｍ以下）とすることで、当該トンネル酸化膜中にトラップされる正孔量を抑制することができ、繰り返し書き換えによる閾値電圧差△Ｖｔｈの低下を抑制することができる。

上記不揮発性メモリトランジスタは、請求項５に記載のように、前記半導体基板より不純物濃度の高い第１導電型領域が、前記断面において、前記ソース領域と分離し、前記ドレイン領域に当接するようにして、前記半導体基板の表層部に形成されてなる構成とすることができる。

上記不揮発性メモリトランジスタにおいては、アバランシェブレークダウンを第１導電型領域で発生させることができ、アバランシェブレークダウンの起動が容易になって、低電圧でホットホールを浮遊ゲート電極に注入することができる。このため、上記不揮発性メモリトランジスタは、低電圧駆動の不揮発性メモリトランジスタとすることができる。

この場合、請求項６に記載のように、前記第１導電型領域の不純物濃度は、前記ドレイン領域の不純物濃度より高いことが好ましい。

これによれば、空乏層がドレイン領域と第１導電型領域のＰＮ接合界面から第１導電型領域側に伸びることとなり、アバランシェブレークダウンの発生位置も浮遊ゲート電極の側壁酸化膜から遠ざかることとなる。従って、前述したのと同じ理由で、書き換えの繰り返しによる側壁酸化膜での電荷トラップ量を低減することができ、閾値電圧差△Ｖｔｈの低下を抑制することができる。

また、この場合には、請求項７に記載のように、前記ドレイン領域より不純物濃度の低い第２導電型領域が、前記断面において、前記ソース領域と分離し、前記第１導電型領域に当接するようにして、前記半導体基板の表層部に形成されてなる構成とすることが好ましい。

これによれば、書き込み時において例えばチャネルホットエレクトロンを第２導電型領域と第１導電型領域の界面近くで浮遊ゲート電極に注入し、消去時においてアバランシェブレークダウンを第１導電型領域とドレイン領域の界面近くで発生させて、ここからホットホールを浮遊ゲート電極に注入することができる。このように、チャネルホットエレクトロンの注入位置とホットホールの注入位置を分離することができ、これによって、ダメージ量も小さくなって、正孔や電子のトラップ量を低減することができる。

さらには、請求項８に記載のように、前記断面において、前記ソース領域の端部または前記トンネル酸化膜の前記ソース領域側における端部と前記第２導電型領域の端部との最短距離が、０．４μｍ以上、であることが好ましい。これによれば、トンネル酸化膜直下のチャネル形成領域において、ショートチャネル効果によるパンチスルーを防止することができる。

上記した不揮発性メモリトランジスタにおいて、制御ゲート電極は、酸化膜を介して浮遊ゲート電極上に配置されていてもよいし、チャネル形成領域上に浮遊ゲート電極と並んで配置されていてもよい。

しかしながら、特に請求項９に記載のように、制御ゲート電極が、酸化膜を介して、前記半導体基板上で、前記浮遊ゲート電極と並んで配置され、前記浮遊ゲート電極が、前記ドレイン領域の近くに偏って配置されてなる場合に好適である。

当該不揮発性メモリトランジスタにおいては、浮遊ゲート電極をドレイン領域側に配置して、制御ゲート電極をソース領域側に配置しているため、浮遊ゲート電極に注入される電子をドレイン近傍で十分に加速されたホットエレクトロンのみとすることができ、誤書込みを防止することができる。また、ソース近傍において制御ゲート電極の機能を発揮させるため、消去過程でホットホール注入を十分行うことができる。このため、過消去防止のための制御等が不要となり、書き込みや消去のための制御回路を小さくすることができる。

一方、制御ゲート電極が浮遊ゲート電極上に配置されてなる不揮発性メモリトランジスタにおいては、駆動電圧の設定によって、例えば、書き込み時の電子の注入と消去時の正孔の注入を、それぞれドレイン領域側とソース領域側の別領域で行うことも可能である。しかしながら、制御ゲート電極が浮遊ゲート電極と並んで配置されてなる当該不揮発性メモリトランジスタにおいては、制御ゲート電極により浮遊ゲート電極への電荷や正孔の注入が阻害されるため、書き込み時の電子の注入と消去時の正孔の注入を、同じドレイン領域側（またはソース領域側）で行う必要がある。このような書き込み時の電子の注入と消去時の正孔の注入が同じ領域で行われる当該不揮発性メモリトランジスタであっても、ドレイン領域と浮遊ゲート電極の重なり寸法が最適化しているため、前述したように書き換えの繰り返しによる閾値電圧特性の変化が抑制された信頼性の高い不揮発性メモリトランジスタとすることができる。

以下、本発明を実施するための最良の形態を、図に基づいて説明する。

図１は、本発明の一例で、不揮発性メモリトランジスタ１００の模式的な断面図である。尚、図１は、不揮発性メモリトランジスタ１００のソース領域３２とドレイン領域３３を最短距離で結ぶ断面を示した図である。

図１に示す不揮発性メモリトランジスタ１００は、電気的にデータが書き換え可能な不揮発性メモリトランジスタで、Ｐ導電型（Ｐ−）の半導体基板３１の表層部に、Ｎ導電型（Ｎ＋）のソース領域３２とドレイン領域３３が形成されている。また、図１の不揮発性メモリトランジスタ１００には、半導体基板３１より不純物濃度の高いＰ導電型（Ｐ）領域３４が、ソース領域３２と分離し、ドレイン領域３３に当接するようにして、半導体基板３１の表層部に形成されている。

また、図１の不揮発性メモリトランジスタ１００においては、トンネル酸化膜４１を介して、半導体基板３１上でドレイン領域３３に部分的に重なるようにして、浮遊ゲート電極５１が設けられている。また、制御ゲート電極５２が、酸化膜４２を介して、浮遊ゲート電極５１上に配置されている。

図１に示す不揮発性メモリトランジスタ１００は、例えば、ソースからドレインに向うチャネル電流に含まれているドレイン領域３３近傍の高エネルギー状態にある電子（チャネルホットエレクトロン）を浮遊ゲート電極５１に注入し、該浮遊ゲート電極５１に電子を蓄積して、データの書き込みを行うことができる。また、データの消去時には、書き込みと同じドレイン領域３３と半導体基板３１のＰＮ接合界面付近でアバランシェブレークダウンを起こし、この時に発生する高エネルギー状態にある正孔（ホットホール）を浮遊ゲート電極５１に注入し、蓄積されている電子を中和して蓄積電荷量を減らすことができる。尚、図１の不揮発性メモリトランジスタ１００では、ブレークダウン電圧を制御し電界集中層となるＰ導電型（Ｐ）領域３４が形成されている。これによって、このＰ導電型領域３４でアバランシェブレークダウンを発生させることができ、アバランシェブレークダウンの起動が容易になって、低電圧でホットホールを浮遊ゲート電極５１に注入することができる。従って、図１の不揮発性メモリトランジスタ１００は、低電圧駆動の不揮発性メモリトランジスタとすることが可能である。

図１の不揮発性メモリトランジスタ１００では、以上のようにしてデータの書き込み動作と消去動作を繰り返し実施することができ、これによってデータの書き換えが可能となっている。

また、図１の不揮発性メモリトランジスタ１００では、ソース領域３２とドレイン領域３３を最短距離で結ぶ断面において、図中に示すドレイン領域３３と浮遊ゲート電極５１の重なり寸法Ｌが、以下に示す考察と書き換えの繰り返しによる耐久試験より、０．１５μｍ以上、０．５μｍ以下の範囲に設定されている。

図１の不揮発性メモリトランジスタ１００においても、図６と図７に示したの不揮発性メモリトランジスタ８０，９０と同様に、ホットホールの浮遊ゲート電極５１への注入はトンネル酸化膜４１を介して行われる。しかしながら、図６と図７に示したの不揮発性メモリトランジスタ８０，９０で説明したように、ホットホールは、薄いトンネル酸化膜５，２４に界面準位や電荷のトラップを発生させやすい。この結果、書き換えを繰り返していくと、トンネル酸化膜５，２４中あるいは半導体基板１，２１の界面に電荷等が蓄積されて、書き換え閾値電圧特性が変化していくこととなる。

従って、同様にホットホールをデータの書き換えに利用する図１の不揮発性メモリトランジスタ１００おいては、浮遊ゲート電極５１へのホットホールの注入を厳密に管理する必要があり、特に、トンネル酸化膜４１の厚さと浮遊ゲート電極５１へのホットホールの注入位置が重要であると考えられる。

図１の不揮発性メモリトランジスタ１００おけるトンネル酸化膜４１の厚さは、予備的な試験によれば、８ｎｍ以上、１４ｎｍ以下、とすることが好ましい。特に、トンネル酸化膜４１の厚さは、８．５ｎｍ以上、１２ｎｍ以下、が好適である。

トンネル酸化膜４１の厚さを８ｎｍ以上（特に８．５ｎｍ以上）とすることで、浮遊ゲート電極５１に保持される電荷の保持寿命を、十分に確保することができる。また、トンネル酸化膜４１の厚さを１４ｎｍ以下（特に１２ｎｍ以下）とすることで、当該トンネル酸化膜４１中にトラップされる正孔量を抑制することができ、後述する繰り返し書き換えによる閾値電圧差△Ｖｔｈの低下を抑制することが可能である。

また、図１の不揮発性メモリトランジスタ１００における浮遊ゲート電極５１へのホットホールの注入位置については、前述したように、アバランシェブレークダウンによるホットホールは、Ｐ導電型領域３４におけるドレイン領域３３とのＰＮ接合界面付近発生すると考えられる。そこで、図１におけるドレイン領域３３と浮遊ゲート電極５１の重なり寸法Ｌを変えた幾つかの不揮発性メモリトランジスタ１００について、書き換えの繰り返しによる閾値電圧の特性変化を調べた。

図２（ａ），（ｂ）は、上記調査結果の一例で、それぞれ重なり寸法Ｌが０．１μｍと０．２μｍの場合について、１００回書き換えを行ったときの書き込み後閾値電圧Ｖｔｈｗと消去後閾値電圧Ｖｔｈｅの変化の様子を示した図である。尚、図２（ａ），（ｂ）には、書き込み状態と消去状態を判別するための判定電圧Ｖｒｅｆを３Ｖとして、図中に一点鎖線で同時に示している。

図２（ａ）に示す重なり寸法Ｌが０．１μｍの試料では、消去後閾値電圧Ｖｔｈｅは、書き換えの初期において約１．９Ｖの値を示しており、１００回書き換え後においても約１．７Ｖでほとんど一定の値を示す。これに対して、書き込み後閾値電圧Ｖｔｈｗは、書き換えを繰り返すと初期の約６．１Ｖから大きく低下していき、１００回書き換え後においては約３．５Ｖとなってしまう。このため、１００回書き換え後における書き込み後閾値電圧Ｖｔｈｗと消去後閾値電圧Ｖｔｈｅの閾値電圧差△Ｖｔｈは、約１．８Ｖになってしまう。

図２（ｂ）に示す重なり寸法Ｌが０．２μｍの試料では、消去後閾値電圧Ｖｔｈｅは、図２（ａ）の重なり寸法Ｌが０．１μｍの試料とほぼ同様で、書き換えの初期において約１．８Ｖの値を示しており、１００回書き換え後においても約１．９Ｖでほとんど一定の値を示す。一方、書き込み後閾値電圧Ｖｔｈｗについては、図２（ａ）の重なり寸法Ｌが０．１μｍの試料と異なり、初期の約６．１Ｖから初期劣化を除いて書き換えを繰り返してもほとんど低下せず、１００回書き換え後においても約５．２Ｖとなっている。このため、１００回書き換え後における閾値電圧差△Ｖｔｈも約３．３Ｖの値を確保することができる。

繰り返し書き換え後における閾値電圧差△Ｖｔｈの値は、不揮発性メモリトランジスタの信頼性を維持する上で重要な値である。当該不揮発性メモリトランジスタの記憶有無は、書き込み後閾値電圧Ｖｔｈｗと消去後閾値電圧Ｖｔｈｅの間に設定される判定電圧Ｖｒｅｆに対する大小で判定される。閾値電圧差△Ｖｔｈが小さいと、判定電圧Ｖｒｅｆに対して書き込み後閾値電圧Ｖｔｈｗと消去後閾値電圧Ｖｔｈｅの判定電圧Ｖｒｅｆに対する十分なマージンが取れず、書き込みと消去の判定が不正確になる。書き込み後閾値電圧Ｖｔｈｗや消去後閾値電圧Ｖｔｈｅは、不揮発性メモリトランジスタの製造ばらつきによってその値がばらつき、温度依存性（例えば、車載用の場合は−４０〜１５０℃の温度範囲で使用）もある。また、読出し回路を構成するトランジスタ部の性能ばらつきや、判定電圧Ｖｒｅｆの外部電源ばらつきに対するばらつきもある。従って、温度依存性や製造上のばらつきを考慮して判定電圧Ｖｒｅｆに対する十分なマージンを確保するために、閾値電圧差△Ｖｔｈは、一般的に２．５Ｖ以上の値が必要となっている。

図３は、上記調査結果をまとめた図で、１００回書き換え後における閾値電圧差△Ｖｔｈと重なり寸法Ｌの関係を示した図である。

図３の結果より、
ドレイン領域３３と浮遊ゲート電極５１の重なり寸法Ｌを、０．１５μｍ以上、０．５μｍ以下の範囲に設定することで、２．５Ｖ以上の閾値電圧差△Ｖｔｈを確保することができる。上記重なり寸法Ｌは、特に、０．２μｍ以上、０．５μｍ以下、の範囲に設定することが好ましい。当該範囲においては、重なり寸法Ｌのばらつきに対する閾値電圧差△Ｖｔｈの変化が小さいため、十分に大きな閾値電圧差△Ｖｔｈを持った上記不揮発性メモリトランジスタを、安定的に製造することができる。

上記重なり寸法Ｌの範囲において、大きな閾値電圧差△Ｖｔｈを確保することができる要因は、次のように考えられる。

すなわち、図１の不揮発性メモリトランジスタ１００においては、ドレイン領域３３と浮遊ゲート電極５１の重なり寸法Ｌを０．１５μｍ以上にすることで、浮遊ゲート電極５１の端部がドレイン領域３３の先端から遠くなり、浮遊ゲート電極５１の側壁にある酸化膜４３への正孔や電子の注入を抑制することができる。浮遊ゲート電極５１の側壁酸化膜４３は、浮遊ゲート電極５１下のトンネル酸化膜４１に較べて膜質が悪く、電荷トラップが多く存在すると考えられる。このため、上記重なり寸法Ｌを０．１５μｍ以上とすることで、アバランシェブレークダウンで発生した正孔や電子の側壁酸化膜４３への注入を抑制して、書き換えの繰り返しによる側壁酸化膜４３での電荷トラップ量も低減することができる。

尚、図１の不揮発性メモリトランジスタ１００では、ドレイン領域３３に当接するＰ導電型領域３４が形成されているが、このＰ導電型領域３４の不純物濃度は、ドレイン領域３３の不純物濃度より高いことが好ましい。これによれば、空乏層がドレイン領域３３とＰ導電型領域３４のＰＮ接合界面からＰ導電型領域３４側に伸びることとなり、アバランシェブレークダウンの発生位置も浮遊ゲート電極５１の側壁酸化膜４３から遠ざかることとなる。従って、前述したのと同じ理由で、書き換えの繰り返しによる側壁酸化膜４３での電荷トラップ量を低減することができ、閾値電圧差△Ｖｔｈの低下を抑制することができる。

一方、重なり寸法Ｌを０．５μｍ以下にすることで、書き込み時のチャネルホットエレクトロンの発生箇所と消去時のアバランシェブレークダウンによるホットエレクトロンの発生箇所の重なりを小さくすることができる。従って、これらによるダメージ量も小さくなって、正孔や電子のトラップ量を低減することができる。このため、繰り返し書き換えを行っても書き込み後閾値電圧Ｖｔｈｗと消去後閾値電圧Ｖｔｈｅの変化が小さく、これらの閾値電圧差△Ｖｔｈの低下を抑制して、十分に大きな閾値電圧差△Ｖｔｈを維持することができる。

以上のようにして、図１に示す不揮発性メモリトランジスタ１００は、書き換え可能な不揮発性メモリトランジスタであって、書き換えの繰り返しによる閾値電圧特性の変化が抑制された信頼性の高い不揮発性メモリトランジスタとすることができる。

図４は、本発明の別の例で、不揮発性メモリトランジスタ１０１の模式的な断面図である。尚、図４に示す不揮発性メモリトランジスタ１０１において、図１に示した不揮発性メモリトランジスタ１００と同様の部分については、同じ符号を付した。また、図４も、図１と同様で、不揮発性メモリトランジスタ１０１のソース領域３２とドレイン領域３３を最短距離で結ぶ断面を示した図である。

図１の不揮発性メモリトランジスタ１００では、制御ゲート電極５２が、酸化膜４２を介して浮遊ゲート電極５１上に配置されていた。これに対して、図４の不揮発性メモリトランジスタ１０１においては、制御ゲート電極５３が、酸化膜４４を介して、半導体基板３１上で、浮遊ゲート電極５１と並んで配置されている。従って、不揮発性メモリトランジスタ１０１の浮遊ゲート電極５１は、図１の不揮発性メモリトランジスタ１００と異なり、ドレイン領域３３の近くに偏って配置された構成となっている。尚、図４の不揮発性メモリトランジスタ１０１においても、図１の不揮発性メモリトランジスタ１００と同様に、ドレイン領域３３と浮遊ゲート電極５１の重なり寸法Ｌが、０．１５μｍ以上、０．５μｍ以下の範囲に設定されている。

図４の不揮発性メモリトランジスタ１０１においては、浮遊ゲート電極５１をドレイン領域３３側に配置して、制御ゲート電極５３をソース領域３２側に配置しているため、浮遊ゲート電極５１に注入される電子をドレイン近傍で十分に加速されたホットエレクトロンのみとすることができ、誤書込みを防止することができる。また、ソース近傍において制御ゲート電極５３の機能を発揮させるため、消去過程でホットホール注入を十分行うことができる。このため、過消去防止のための制御等が不要となり、書き込みや消去のための制御回路を小さくすることができる。

一方、図１の制御ゲート電極５２が浮遊ゲート電極５１上に配置されてなる不揮発性メモリトランジスタ１００においては、駆動電圧の設定によって、例えば、書き込み時の電子の注入と消去時の正孔の注入を、それぞれドレイン領域３３側とソース領域３２側の別領域で行うことも可能である。しかしながら、図４の制御ゲート電極５３が浮遊ゲート電極５１と並んで配置された不揮発性メモリトランジスタ１０１においては、制御ゲート電極５３により浮遊ゲート電極５１への電荷や正孔の注入が阻害されるため、書き込み時の電子の注入と消去時の正孔の注入を、同じドレイン領域３３側（またはソース領域３２側）で行う必要がある。このような書き込み時の電子の注入と消去時の正孔の注入が同じ領域で行われる不揮発性メモリトランジスタ１０１であっても、ドレイン領域３３と浮遊ゲート電極５１の重なり寸法Ｌが最適化しているため、前述したように書き換えの繰り返しによる閾値電圧特性の変化が抑制された信頼性の高い不揮発性メモリトランジスタとすることができる。

図５（ａ），（ｂ）は、別の例で、それぞれ、不揮発性メモリトランジスタ１０２，１０３の模式的な断面図である。尚、図５（ａ），（ｂ）に示す不揮発性メモリトランジスタ１０２，１０３において、図１および図４に示した不揮発性メモリトランジスタ１００，１０１と同様の部分については、同じ符号を付した。

図５（ａ），（ｂ）に示す不揮発性メモリトランジスタ１０２，１０３は、それぞれ、図１および図４に示した不揮発性メモリトランジスタ１００，１０１の構造に加えて、ドレイン領域３３より不純物濃度の低いＮ導電型（Ｎ）領域３５が、ソース領域３２と分離し、Ｐ導電型領域３４に当接するようにして、半導体基板３１の表層部に追加形成されている。

図５（ａ），（ｂ）に示す不揮発性メモリトランジスタ１０２，１０３においては、どちらも、書き込み時において例えばチャネルホットエレクトロンをＮ導電型領域３５とＰ導電型領域３４の界面近くで浮遊ゲート電極５１に注入し、消去時においてアバランシェブレークダウンをＰ導電型領域３４とドレイン領域３３の界面近くで発生させて、ここからホットホールを浮遊ゲート電極５１に注入することができる。このように、チャネルホットエレクトロンの注入位置とホットホールの注入位置を分離することができ、これによって、ダメージ量も小さくなって、正孔や電子のトラップ量を低減することができる。

また、図５（ａ），（ｂ）の不揮発性メモリトランジスタ１０２，１０３においては、
図５（ａ）の不揮発性メモリトランジスタ１０２のようにソース領域３２の端部とＮ導電型領域３５の端部との最短距離Ａ、または図５（ｂ）の不揮発性メモリトランジスタ１０３のようにトンネル酸化膜４１のソース領域３２側における端部とＮ導電型領域３５の端部との最短距離Ｂが、０．４μｍ以上であることが好ましい。これによれば、トンネル酸化膜４１直下のチャネル形成領域において、ショートチャネル効果によるパンチスルーを防止することができる。

以上のようにして、上記した本発明の不揮発性メモリトランジスタは、書き換え可能な不揮発性メモリトランジスタであって、書き換えの繰り返しによる閾値電圧特性の変化が抑制された信頼性の高い不揮発性メモリトランジスタとすることができる。

尚、図１〜図５で例示した不揮発性メモリトランジスタ１００〜１０３は、いずれもＮチャネルの不揮発性メモリトランジスタであったが、本発明の不揮発性メモリトランジスタはこれに限らず、Ｐチャネルの不揮発性メモリトランジスタであってもよい。この場合には、図１〜図５で例示した不揮発性メモリトランジスタ１００〜１０３の導電型がすべて逆転した構造になると共に、浮遊ゲート電極に蓄積される電荷も逆の導電型となる。

本発明の一例で、不揮発性メモリトランジスタ１００の模式的な断面図である。 （ａ），（ｂ）は、それぞれ重なり寸法Ｌが０．１μｍと０．２μｍの場合について、１００回書き換えを行ったときの書き込み後閾値電圧Ｖｔｈｗと消去後閾値電圧Ｖｔｈｅの変化の様子を示した図である。 １００回書き換え後における閾値電圧差△Ｖｔｈと重なり寸法Ｌの関係を示した図である。 本発明の別の例で、不揮発性メモリトランジスタ１０１の模式的な断面図である。 （ａ），（ｂ）は、別の例で、それぞれ、不揮発性メモリトランジスタ１０２，１０３の模式的な断面図である。 特許文献１に開示された不揮発性半導体記憶装置（不揮発性メモリトランジスタ）８０の模式的な断面構造を示す図である。 特許文献２に開示された不揮発性半導体記憶装置（不揮発性メモリトランジスタ）９０の模式的な断面構造と、データ消去時における電圧印加状態を示す図である。

符号の説明

８０，９０，１００〜１０３ 不揮発性メモリトランジスタ
３１ 半導体基板（Ｐ−）
３２ ソース領域（Ｎ＋）
３３ ドレイン領域（Ｎ＋）
３４ Ｐ導電型領域（Ｐ）
３５ Ｎ導電型領域（Ｎ）
４１ トンネル酸化膜
４２ 酸化膜
４３ 側壁酸化膜
５１ 浮遊ゲート電極
５２ 制御ゲート電極

Claims (9)

1. 第１導電型の半導体基板の表層部に、第２導電型のソース領域とドレイン領域が形成され、
   トンネル酸化膜を介して、前記半導体基板上で前記ドレイン領域に部分的に重なるようにして、浮遊ゲート電極が設けられてなる書き換え可能な不揮発性メモリトランジスタであって、
   前記ソース領域とドレイン領域を最短距離で結ぶ断面において、前記ドレイン領域と浮遊ゲート電極の重なり寸法が、
   ０．１５μｍ以上、０．５μｍ以下、
   であることを特徴とする不揮発性メモリトランジスタ。
2. 前記重なり寸法が、
   ０．２μｍ以上、０．５μｍ以下、
   であることを特徴とする請求項１に記載の不揮発性メモリトランジスタ。
3. 前記トンネル酸化膜の厚さが、
   ８ｎｍ以上、１４ｎｍ以下、
   であることを特徴とする請求項１または２に記載の不揮発性メモリトランジスタ。
4. 前記トンネル酸化膜の厚さが、
   ８．５ｎｍ以上、１２ｎｍ以下、
   であることを特徴とする請求項３に記載の不揮発性メモリトランジスタ。
5. 前記半導体基板より不純物濃度の高い第１導電型領域が、
   前記断面において、前記ソース領域と分離し、前記ドレイン領域に当接するようにして、前記半導体基板の表層部に形成されてなることを特徴とする請求項１乃至４のいずれか一項に記載の不揮発性メモリトランジスタ。
6. 前記第１導電型領域の不純物濃度が、
   前記ドレイン領域の不純物濃度より高いことを特徴とする請求項５に記載の不揮発性メモリトランジスタ。
7. 前記ドレイン領域より不純物濃度の低い第２導電型領域が、
   前記断面において、前記ソース領域と分離し、前記第１導電型領域に当接するようにして、前記半導体基板の表層部に形成されてなることを特徴とする請求項５または６に記載の不揮発性メモリトランジスタ。
8. 前記断面において、
   前記ソース領域の端部または前記トンネル酸化膜の前記ソース領域側における端部と前記第２導電型領域の端部との最短距離が、
   ０．４μｍ以上、
   であることを特徴とする請求項６に記載の不揮発性メモリトランジスタ。
9. 制御ゲート電極が、酸化膜を介して、前記半導体基板上で、前記浮遊ゲート電極と並んで配置され、
   前記浮遊ゲート電極が、前記ドレイン領域の近くに偏って配置されてなることを特徴とする請求項１乃至８のいずれか一項に記載の不揮発性メモリトランジスタ。

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