JP2000356788A - 電気光学装置及び電子機器 - Google Patents

Abstract

(57)【要約】 【課題】 動作性能および信頼性の高い電気光学装置及
びそれを有する電子機器を提供する。 【解決手段】 駆動回路を形成するｎチャネル型ＴＦＴ
３０２にはゲート電極に重なったＬＤＤ領域１１４が配
置され、ホットキャリア注入に強いＴＦＴ構造が実現さ
れる。また、画素部を形成する画素ＴＦＴ３０４にはゲ
ート電極に重ならないＬＤＤ領域１２８a〜１２８dが配
置され、低オフ電流値のＴＦＴ構造が実現される。さら
に、同一の絶縁体上にはメモリトランジスタ３０１を有
し、データを格納するメモリ部を有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本願発明は半導体素子（半導
体薄膜を用いた素子）を基板上に作り込んで形成された
電気光学装置及びその電気光学装置を有する電子機器
（電子デバイス）に関する。典型的には基板上に薄膜ト
ランジスタ（以下、ＴＦＴという）を形成してなる液晶
表示装置若しくはＥＬ表示装置並びにそのような表示装
置をディスプレイ（表示部）として有する電子機器に関
する。

【０００２】

【従来の技術】近年、基板上にＴＦＴを形成する技術が
大幅に進歩し、アクティブマトリクス型表示装置への応
用開発が進められている。特に、ポリシリコン膜を用い
たＴＦＴは、従来のアモルファスシリコン膜を用いたＴ
ＦＴよりも電界効果移動度（モビリティともいう）が高
いので、高速動作が可能である。そのため、従来、基板
外の駆動回路で行っていた画素の制御を、画素と同一の
基板上に形成した駆動回路で行うことが可能となってい
る。

【０００３】このようなアクティブマトリクス型表示装
置は、同一基板上に様々な回路や素子を作り込むことで
製造コストの低減、表示装置の小型化、歩留まりの上
昇、スループットの低減など、様々な利点が得られると
して注目されている。

【０００４】しかし、アクティブマトリクス型表示装置
の基板上には様々な機能を有する回路や素子部が形成さ
れる。従って、回路又は素子をＴＦＴで形成するにあた
って、それぞれの回路又は素子が必要とするＴＦＴの性
能も異なってくる。例えば、シフトレジスタ回路などの
駆動回路には動作速度の早いＴＦＴが求められ、画素部
のスイッチング素子にはオフ電流値（ＴＦＴがオフ動作
にある時に流れるドレイン電流値）の十分に低いＴＦＴ
が求められる。

【０００５】このような場合、同一構造のＴＦＴだけで
は全ての回路又は素子が求める性能を確保することが困
難となり、アクティブマトリクス型表示装置の性能を向
上させる上で大きな弊害となる。

【０００６】さらに、アクティブマトリクス型表示装置
を電子機器の一部として用いる場合、先の画素や駆動回
路以外にも様々な回路を必要とする。特に、画像情報を
一時記憶させるためのメモリ部を同一基板上に形成する
ことは、アクティブマトリクス型表示装置の用途を拡大
する上で重要である。

【０００７】

【発明が解決しようとする課題】本願発明は同一基板上
に画素部と駆動回路部とを有するアクティブマトリクス
型の電気光学装置において、ＴＦＴで形成される回路又
は素子が求める性能に応じて適切な構造のＴＦＴを用
い、動作性能及び信頼性の高い電気光学装置を提供する
ことを課題とする。

【０００８】具体的には、同一基板上に画素部、駆動回
路部及びメモリ部をそれぞれ適切な構造のＴＦＴでもっ
て形成した動作性能及び信頼性の高い電気光学装置を提
供することを課題とする。

【０００９】そして、アクティブマトリクス型の電気光
学装置にメモリ機能を付加することでその性能を向上さ
せ、表示装置の画質を向上させることを課題とする。さ
らに、本願発明の電気光学装置をディスプレイとして用
いた電子機器の品質を向上させることを課題とする。

【００１０】

【課題を解決するための手段】本願発明の構成は、ＬＤ
Ｄ領域の一部又は全部がゲート絶縁膜を挟んでゲート電
極と重なるように形成されたｎチャネル型ＴＦＴを有す
る駆動回路部と、ＬＤＤ領域がゲート絶縁膜を挟んでゲ
ート電極と重ならないように形成された画素ＴＦＴを有
する画素部と、メモリトランジスタを有するメモリ部
と、を同一の絶縁体上に有することを特徴とする。

【００１１】また、他の発明の構成は、ＬＤＤ領域の一
部又は全部が第２ゲート絶縁膜を挟んでゲート電極と重
なるように形成されたｎチャネル型ＴＦＴを有する駆動
回路部と、ＬＤＤ領域が第２ゲート絶縁膜を挟んでゲー
ト電極と重ならないように形成された画素ＴＦＴを有す
る画素部と、活性層、第１ゲート絶縁膜、浮遊ゲート電
極、第３ゲート絶縁膜及び制御ゲート電極を含むメモリ
トランジスタを有するメモリ部と、を同一の絶縁体上に
有することを特徴とする。

【００１２】また、他の発明の構成は、ＬＤＤ領域の一
部又は全部が第２ゲート絶縁膜を挟んでゲート電極と重
なるように形成されたｎチャネル型ＴＦＴを有する駆動
回路部と、ＬＤＤ領域が第２ゲート絶縁膜を挟んでゲー
ト電極と重ならないように形成された画素ＴＦＴを有す
る画素部と、活性層、第１ゲート絶縁膜、浮遊ゲート電
極、第３ゲート絶縁膜及び制御ゲート電極を含むメモリ
トランジスタを有するメモリ部と、を同一の絶縁体上に
有し、前記第３ゲート絶縁膜は前記ｎチャネル型ＴＦＴ
のゲート電極及び前記画素ＴＦＴのゲート電極を覆って
いることを特徴とする。

【００１３】また、他の発明の構成は、ＬＤＤ領域の一
部又は全部が第２ゲート絶縁膜を挟んでゲート電極と重
なるように形成されたｎチャネル型ＴＦＴを有する駆動
回路部と、ＬＤＤ領域が第２ゲート絶縁膜を挟んでゲー
ト電極と重ならないように形成された画素ＴＦＴを有す
る画素部と、活性層、第１ゲート絶縁膜、浮遊ゲート電
極、第３ゲート絶縁膜及び制御ゲート電極を含むメモリ
トランジスタを有するメモリ部と、を同一の絶縁体上に
有し、前記浮遊ゲート電極、前記ｎチャネル型ＴＦＴの
ゲート電極及び前記画素ＴＦＴのゲート電極は同一材料
からなり、且つ、前記第３ゲート絶縁膜に覆われている
ことを特徴とする。

【００１４】また、他の発明の構成は、ＬＤＤ領域の一
部又は全部が第２ゲート絶縁膜を挟んでゲート電極と重
なるように形成されたｎチャネル型ＴＦＴを有する駆動
回路部と、ＬＤＤ領域が第２ゲート絶縁膜を挟んでゲー
ト電極と重ならないように形成された画素ＴＦＴを有す
る画素部と、活性層、第１ゲート絶縁膜、浮遊ゲート電
極、第３ゲート絶縁膜及び制御ゲート電極を含むメモリ
トランジスタを有するメモリ部と、を同一の絶縁体上に
有し、前記第３ゲート絶縁膜は前記浮遊ゲート電極を形
成する材料の酸化物であることを特徴とする。

【００１５】また、他の発明の構成は、ＬＤＤ領域の一
部又は全部が第２ゲート絶縁膜を挟んでゲート電極と重
なるように形成されたｎチャネル型ＴＦＴを有する駆動
回路部と、ＬＤＤ領域が第２ゲート絶縁膜を挟んでゲー
ト電極と重ならないように形成された画素ＴＦＴを有す
る画素部と、活性層、第１ゲート絶縁膜、浮遊ゲート電
極、第３ゲート絶縁膜及び制御ゲート電極を含むメモリ
トランジスタを有するメモリ部と、を同一の絶縁体上に
有し、前記浮遊ゲート電極、前記ｎチャネル型ＴＦＴの
ゲート電極及び前記画素ＴＦＴのゲート電極は同一材料
からなり、且つ、前記第３ゲート絶縁膜は前記浮遊ゲー
ト電極を形成する材料の酸化物であることを特徴とす
る。

【００１６】

【発明の実施の形態】本願発明の実施形態について図１
を用いて説明する。図１は同一基板上（同一の絶縁表面
上もしくは同一の絶縁体上）にメモリ部、駆動回路部及
び画素部を一体形成したアクティブマトリクス基板（液
晶又はＥＬ層を形成する前のＴＦＴ形成側基板）の断面
図を示している。

【００１７】なお、メモリ部は不揮発性メモリ、ここで
はＥＥＰＲＯＭ（Electric Erasable Programmable Rea
d Only Memory）で形成され、図１ではそのメモリセル
に形成される一つのメモリトランジスタ（メモリセルト
ランジスタともいう）を例示する。実際には複数のメモ
リセルが集積化されてメモリ部を形成する。

【００１８】本願発明には集積度の高いフラッシュメモ
リ（フラッシュＥＥＰＲＯＭ）を用いるのが望ましい。
従って、本明細書中では特に断りのない限り、不揮発性
メモリとしてフラッシュメモリを扱う。また、フラッシ
ュメモリはセクター毎にデータ消去を行う不揮発性メモ
リであるが、各メモリトランジスタのソース配線は共通
化されているので本明細書中では共通ソース配線とい
う。

【００１９】また、駆動回路部を形成する具体例として
ＣＭＯＳ回路を示す。実際には、ＣＭＯＳ回路を基本回
路としてシフトレジスタ、レベルシフタ、ラッチ、バッ
ファ等が形成され、それらが集積化されて駆動回路部を
形成する。

【００２０】また、画素部を形成する具体例として画素
ＴＦＴ及び保持容量を示す。実際にはマトリクス状に配
列された複数の画素のそれぞれに画素ＴＦＴと保持容量
とが形成される。

【００２１】図１において、１０１は絶縁表面を有し耐
熱性の高い基板であり、石英基板、シリコン基板、セラ
ミックス基板もしくは金属基板を用いれば良い。どの基
板を用いる場合においても、必要に応じて下地膜（好ま
しくは珪素（シリコン）を含む絶縁膜）を設けて絶縁表
面を形成すれば良い。なお、本明細書において「珪素を
含む絶縁膜」とは、具体的には酸化珪素膜、窒化珪素膜
若しくは窒化酸化珪素膜（ＳｉＯｘＮｙで示される）な
ど珪素、酸素若しくは窒素を所定の割合で含む絶縁膜を
指す。

【００２２】そして、基板１０１上に各半導体素子３０
１〜３０４が形成される。ここで各区半導体素子３０１
〜３０４のそれぞれについて図１を用いて説明を行う。

【００２３】まずメモリトランジスタ３０１はソース領
域１０２、ドレイン領域１０３、低濃度不純物領域（Ｌ
ＤＤ領域ともいう）１０４及びチャネル形成領域１０５
を含む活性層、第１ゲート絶縁膜１０６、浮遊ゲート電
極１０７、第３ゲート絶縁膜１１、制御ゲート電極１０
８、そして第１層間絶縁膜１２を介して形成された共通
ソース配線１０９、ビット配線（ドレイン配線）１１０
を有して形成される。

【００２４】ソース領域１０２は浮遊ゲート電極１０７
に捕獲されたキャリア（電子）を共通ソース配線１０９
に引き抜くための領域であり消去領域とも言える。な
お、図１ではチャネル形成領域１０５との間にＬＤＤ領
域１０４を設けているが、形成しなくても良い。また、
ドレイン領域１０３は電気的に孤立した浮遊ゲート電極
１０７にキャリアを注入するための領域であり書き込み
領域とも言える。さらに、ドレイン領域１０３はメモリ
トランジスタ３０１に記憶されたデータをビット配線１
１０に読み出すための読み出し領域としても機能する。

【００２５】このドレイン領域１０３は第１ゲート絶縁
膜１０６を介して浮遊ゲート電極１０７と重なるように
設けられる。重なりの距離は０．１〜０．５μm（好ま
しくは０．１〜０．２μm）でよく、これ以上重ねてし
まうと寄生容量が大きくなりすぎるので好ましくない。
また、浮遊ゲート電極１０７にキャリアを捕獲する際、
その制御は第３ゲート絶縁膜１１を介して浮遊ゲート電
極１０７上に設けられた制御ゲート電極１０８で行われ
る。

【００２６】なお、第１ゲート絶縁膜１０６としてはト
ンネル電流（ファウラノルドハイム電流）が流れる程度
に薄い絶縁膜（膜厚が３〜２０nm、好ましくは５〜１０
nm）を用いる必要があるため、活性層を酸化して得られ
た酸化膜（活性層が珪素ならば酸化珪素膜）を用いるこ
とが好ましい。勿論、膜厚の均一性と膜質さえ良けれ
ば、ＣＶＤ法やスパッタ法等の気相法で第１ゲート絶縁
膜を形成することもできる。

【００２７】また、第３ゲート絶縁膜１１としては比誘
電率の高い絶縁膜を用いるのが好ましく、図１では図示
されていないが酸化珪素膜／窒化珪素膜／酸化珪素膜の
積層構造でなる絶縁膜を用いている。この場合、第３ゲ
ート絶縁膜１１の一部に窒化珪素膜が含まれているの
で、他の半導体素子３０２〜３０４に対しては外部から
の可動イオンや水分の侵入を防ぐパッシベーション膜と
しても効果も得られる。また、浮遊ゲート電極１０７を
酸化して得られた酸化膜（浮遊ゲート電極がタンタル膜
ならば酸化タンタル膜）を用いることも可能である。

【００２８】次に、ＣＭＯＳ回路を形成するＮチャネル
型ＴＦＴ３０２は、ソース領域１１２、ドレイン領域１
１３、ＬＤＤ領域１１４及びチャネル形成領域１１５を
含む活性層、第２ゲート絶縁膜１３、ゲート電極１１
６、ソース配線１１７、ドレイン配線１１８を有して形
成される。この時、第２ゲート絶縁膜１３の膜厚は５０
〜１５０nm（好ましくは８０〜１２０nm）とし、メモリ
トランジスタ３０１に用いた第１ゲート絶縁膜１０６の
膜厚よりも厚いものを用いる。

【００２９】このＮチャネル型ＴＦＴの特徴は、ドレイ
ン領域１１３とチャネル形成領域１１５との間にＬＤＤ
領域１１４が設けられ、且つ、ＬＤＤ領域１１４が第２
ゲート絶縁膜１３を介してゲート電極１１６に重なって
いる点である。このような構造はホットキャリア注入に
よる劣化を防ぐ上で非常に効果的である。但し、ＬＤＤ
領域とゲート電極との間で寄生容量を形成してしまうの
で、ソース領域１１２とチャネル形成領域１１５との間
には設けない方が好ましい。

【００３０】また、この時ＬＤＤ領域１１４の長さは
０．１〜２μm（好ましくは０．３〜０．５μm）にすれ
ば良い。長すぎては寄生容量を大きくしてしまい、短す
ぎてはホットキャリア注入による劣化を防止する効果が
弱くなってしまう。

【００３１】次に、ＣＭＯＳ回路を形成するＰチャネル
型ＴＦＴ３０３は、ソース領域１２０、ドレイン領域１
２１及びチャネル形成領域１２２を含む活性層、第２ゲ
ート絶縁膜１３、ゲート電極１２３、ソース配線１２
４、ドレイン配線１１８を有して形成される。この時、
第２ゲート絶縁膜はＮチャネル型ＴＦＴ３０２と同一の
絶縁膜を用い、ドレイン配線はＮチャネル型ＴＦＴ３０
２と共通である。

【００３２】次に、画素部を形成する画素ＴＦＴ３０４
は、ソース領域１２６、ドレイン領域１２７、ＬＤＤ領
域１２８a〜１２８d、チャネル形成領域１２９a、１２
９b及び不純物領域１３０を含む活性層、第２ゲート絶
縁膜１３、ゲート電極１３１a、１３１b、ソース配線１
３２、ドレイン配線１３３を有して形成される。

【００３３】この時、画素ＴＦＴ３０４においては、Ｌ
ＤＤ領域１２８a〜１２８dは、第２ゲート絶縁膜１３を
介してゲート電極１３１a、１３１bと重ならないように
設けることが好ましい。なお、チャネル形成領域とＬＤ
Ｄ領域との間にオフセット領域（チャネル形成領域と同
一組成の半導体層でなり、ゲート電圧が印加されない領
域）を設けることはさらに好ましい。

【００３４】前述のＮチャネル型ＴＦＴ３０２に用いた
構造は確かにホットキャリア対策として効果があるが、
その反面、オフ電流値（ＴＦＴがオフ動作にある時に流
れるドレイン電流値）が大きくなってしまうという現象
が見られる。この現象は駆動回路（サンプリング回路は
除く）ではさほど問題にならないが、画素ＴＦＴでは致
命的な欠点となってしまう。そのため、本願発明では図
１のような構造の画素ＴＦＴを用いてオフ電流値を低減
している。また、不純物領域１３０もオフ電流値を低減
する上で非常に効果がある。

【００３５】また、画素ＴＦＴ上には全素子共通のパッ
シベーション膜１４が設けられ、その上に樹脂膜など平
坦性の高い絶縁膜（第２層間絶縁膜）１５が形成され
る。そして、第２層間絶縁膜１５の上には金属膜でなる
遮蔽膜１３４、遮蔽膜１３４を酸化して得られた酸化物
１３５及び第２層間絶縁膜に形成されたコンタクトホー
ルを介して画素ＴＦＴ３０４に接続された画素電極１３
６が形成される。

【００３６】なお、１３７が隣接する他の画素の画素電
極であり、画素電極１３６は酸化物１３５を介して遮蔽
膜１３５と重なることによって保持容量１３８を形成し
ている。即ち、図１に示した構造の特徴の一つとして、
保持容量１３８が光遮蔽膜及び電界遮蔽膜として機能し
うる点が挙げられる。ただし、本願発明は図１に示した
保持容量の構造に限定されるものではない。

【００３７】以上のように、メモリトランジスタ３０
１、ＣＭＯＳ回路を形成するＮチャネル型ＴＦＴ３０
２、ＣＭＯＳ回路を形成するＰチャネル型ＴＦＴ３０
３、画素ＴＦＴ３０４をそれぞれ求める性能に応じて適
切な構造とすることで、アクティブマトリクス型表示装
置の動作性能及び信頼性が大幅に向上する。

【００３８】さらに、複雑な工程を追加することなく、
駆動回路部や画素部とともにメモリ部を同一基板上に形
成することが可能であるため、従来のアクティブマトリ
クス型表示装置よりもさらに高性能なアクティブマトリ
クス型表示装置を形成することが可能となる。

【００３９】また、上記メモリ部、駆動回路部若しくは
画素部以外に、その他の信号処理回路をも形成しうる。
その他の信号処理回路としては、信号分割回路、Ｄ／Ａ
コンバータ、γ補正回路、昇圧回路、差動増幅回路など
が挙げられる。

【００４０】以上の構成でなる本願発明について、以下
に示す実施例でもってさらに詳細な説明を行うこととす
る。

【００４１】〔実施例１〕本発明の実施例について図２
〜図５を用いて説明する。本実施例では同一基板上に画
素部、画素部を駆動するための駆動回路部及び画素部へ
の信号情報を一時的に記憶するメモリ部とを同時に作製
する方法について説明する。最終的には図１に示した構
造のアクティブマトリクス基板を作製する。

【００４２】図２（Ａ）において、基板２０１には、石
英基板やシリコン基板を使用することが望ましい。本実
施例では石英基板を用いた。その他にも金属基板の表面
に絶縁膜を形成したものを基板としても良い。本実施例
の場合、８００℃以上の温度に耐えうる耐熱性を要求さ
れるので、それを満たす基板であればどのような基板を
用いても構わない。

【００４３】そして、基板２０１のＴＦＴが形成される
表面には、２０〜１００ｎｍ（好ましくは４０〜８０ｎ
ｍ）の厚さの非晶質構造を含む半導体膜２０２を減圧熱
ＣＶＤ方、プラズマＣＶＤ法またはスパッタ法で形成す
る。なお、本実施例では６０ｎｍ厚の非晶質珪素膜を形
成するが、後に熱酸化工程があるのでこの膜厚が最終的
なＴＦＴの活性層の膜厚になるわけではない。

【００４４】また、非晶質構造を含む半導体膜として
は、非晶質半導体膜、微結晶半導体膜があり、さらに非
晶質シリコンゲルマニウム膜などの非晶質構造を含む化
合物半導体膜を用いても良い。さらに、基板上に下地膜
と非晶質珪素膜とを大気解放しないで連続的に形成する
ことも有効である。そうすることにより基板表面の汚染
が非晶質珪素膜に影響を与えないようにすることが可能
となり、作製されるＴＦＴの特性バラツキを低減させる
ことができる。

【００４５】次に、非晶質珪素膜２０２上に珪素（シリ
コン）を含む絶縁膜でなるマスク膜２０３を形成し、パ
ターニングによって開口部２０４a、２０４bを形成す
る。この開口部は、次の結晶化工程の際に結晶化を助長
する触媒元素を添加するための添加領域となる。（図２
（Ａ））

【００４６】なお、珪素を含む絶縁膜としては、酸化珪
素膜、窒化珪素膜、窒化酸化珪素膜を用いることができ
る。窒化酸化珪素膜は、珪素、窒素及び酸素を所定の量
で含む絶縁膜であり、ＳｉＯｘＮｙで表される絶縁膜で
ある。窒化酸化珪素膜はＳｉＨ4、Ｎ2Ｏ、ＮＨ3等を原
料ガスとして作製することが可能であり、含有する窒素
濃度を５〜５０atomic%の範囲で変えることができる。

【００４７】また、このマスク膜２０３のパターニング
を行うと同時に、後のパターニング工程の基準となるマ
ーカーパターンを形成しておく。マスク膜２０３をエッ
チングする際に非晶質シリコン膜２０２も僅かにエッチ
ングされるが、この段差が後にマスク合わせの時にマー
カーパターンとして用いることができる。

【００４８】次に、特開平１０−２４７７３５号公報に
記載された技術に従って、結晶構造を含む半導体膜を形
成する。同公報記載の技術は、非晶質構造を含む半導体
膜の結晶化に際して、結晶化を助長する触媒元素（ニッ
ケル、コバルト、ゲルマニウム、錫、鉛、パラジウム、
鉄、銅から選ばれた一種または複数種の元素）を用いる
結晶化手段である。

【００４９】具体的には、非晶質構造を含む半導体膜の
表面に触媒元素を保持させた状態で加熱処理を行い、非
晶質構造を含む半導体膜を、結晶構造を含む半導体膜に
変化させるものである。なお、結晶化手段としては、特
開平７−１３０６５２号公報の実施例１に記載された技
術を用いても良い。また、結晶質構造を含む半導体膜に
は、いわゆる単結晶半導体膜も多結晶半導体膜も含まれ
るが、同公報で形成される結晶構造を含む半導体膜は結
晶粒界を有している。

【００５０】なお、同公報では触媒元素を含む層をマス
ク膜上に形成する際にスピンコート法を用いているが、
触媒元素を含む薄膜をスパッタ法や蒸着法といった気相
法を用いて成膜する手段をとっても良い。

【００５１】また、非晶質シリコン膜は含有水素量にも
よるが、好ましくは４００〜５５０℃で１時間程度の加
熱処理を行い、水素を十分に脱離させてから結晶化させ
ることが望ましい。その場合、含有水素量を５atom％以
下とすることが好ましい。

【００５２】結晶化工程は、まず４００〜５００℃で１
時間程度の熱処理工程を行い、水素を膜中から脱離させ
た後、５００〜６５０℃（好ましくは５５０〜６００
℃）で６〜１６時間（好ましくは８〜１４時間）の熱処
理を行う。

【００５３】本実施例では、触媒元素としてニッケルを
用い、５７０℃で１４時間の熱処理を行う。その結果、
開口部２０４a、２０４bを起点として概略基板と平行な
方向（矢印で示した方向）に結晶化が進行し、巨視的な
結晶成長方向が揃った結晶構造を含む半導体膜（本実施
例では結晶質珪素膜）２０５a〜２０５dが形成される。
(図２（Ｂ）)

【００５４】次に、結晶化の工程で用いたニッケルを結
晶質珪素膜から除去するゲッタリング工程を行う。本実
施例では、先ほど形成したマスク膜２０３をそのままマ
スクとして１５族に属する元素（本実施例ではリン）を
添加する工程を行い、開口部２０４a、２０４bで露出し
た結晶質珪素膜に１×１０¹⁹〜１×１０²⁰atoms/cm³の
濃度でリンを含むリン添加領域（以下、ゲッタリング領
域という）２０６a、２０６bを形成する。（図２
（Ｃ））

【００５５】次に、窒素雰囲気中で４５０〜６５０℃
（好ましくは５００〜５５０℃）、４〜２４時間（好ま
しくは６〜１２時間）の熱処理工程を行う。この熱処理
工程により結晶質珪素膜中のニッケルは矢印の方向に移
動し、リンのゲッタリング作用によってゲッタリング領
域２０６a、２０６bに捕獲される。即ち、結晶質珪素膜
中からニッケルが除去されるため、ゲッタリング後の結
晶質珪素膜２０７a〜２０７dに含まれるニッケル濃度
は、１×１０¹⁷atms/cm³以下、好ましくは１×１０¹⁶at
ms/cm³以下にまで低減することができる。

【００５６】次に、マスク膜２０３を除去し、結晶質珪
素膜２０７a〜２０７d上に後の不純物添加時のために保
護膜２０８を形成する。保護膜２０８は１００〜２００
ｎｍ（好ましくは１３０〜１７０ｎｍ）の厚さの窒化酸
化珪素膜または酸化珪素膜を用いると良い。この保護膜
２０８は不純物添加時に結晶質珪素膜が直接プラズマに
曝されないようにするためと、微妙な濃度制御を可能に
するための意味がある。

【００５７】そして、その上にレジストマスク２０９
a、２０９bを形成し、保護膜２０８を介してｐ型を付与
する不純物元素（以下、ｐ型不純物元素という）を添加
する。ｐ型不純物元素としては、代表的には１３族に属
する元素、典型的にはボロンまたはガリウムを用いるこ
とができる。この工程（チャネルドープ工程という）は
ＴＦＴのしきい値電圧を制御するための工程である。な
お、ここではジボラン（Ｂ₂Ｈ₆）を質量分離しないでプ
ラズマ励起したイオンドープ法でボロンを添加する。勿
論、質量分離を行うイオンインプランテーション法を用
いても良い。

【００５８】この工程により１×１０¹⁵〜１×１０¹⁸at
oms/cm³（代表的には５×１０¹⁶〜５×１０¹⁷atoms/c
m³）の濃度でｐ型不純物元素（本実施例ではボロン）を
含む不純物領域２１０a〜２１０cを形成する。なお、本
明細書中では上記濃度範囲でｐ型不純物元素を含む不純
物領域（但し、リンは含まれていない領域）をｐ型不純
物領域（ｂ）と定義する。（図２（Ｄ））

【００５９】次に、レジストマスク２０９a、２０９bを
除去し、結晶質珪素膜をパターニングして島状の半導体
層（以下、活性層という）２１１〜２１４を形成する。
なお、活性層２１１〜２１４は、ニッケルを選択的に添
加して結晶化することによって、非常に結晶性の良い結
晶質シリコン膜で形成されている。具体的には、棒状ま
たは柱状の結晶が、特定の方向性を持って並んだ結晶構
造を有している。また、結晶化後、ニッケルをリンのゲ
ッタリング作用により除去又は低減しており、活性層２
１１〜２１４中に残存する触媒元素の濃度は、１×１０
¹⁷atms/cm³以下、好ましくは１×１０¹⁶atms/cm³以下で
ある。（図２（Ｅ））

【００６０】また、ｐチャネル型ＴＦＴの活性層２１３
は意図的に添加された不純物元素を含まない領域であ
り、ｎチャネル型ＴＦＴの活性層２１１、２１２、２１
４はｐ型不純物領域（ｂ）となっている。本明細書中で
は、この状態の活性層２１１〜２１４は全て真性または
実質的に真性であると定義する。即ち、ＴＦＴの動作に
支障をきたさない程度に不純物元素が意図的に添加され
ている領域が実質的に真性な領域と考えて良い。

【００６１】次に、プラズマＣＶＤ法またはスパッタ法
により１０〜１００ｎｍ厚の珪素を含む絶縁膜を形成す
る。本実施例では、３０ｎｍ厚の窒化酸化珪素膜を形成
する。この珪素を含む絶縁膜は積層構造で用いても構わ
ない。そして、パターニングを行い、駆動回路部及び画
素部となる領域のみ残して他の領域は除去し、活性層２
１１を露呈させる。

【００６２】次に、８００〜１１５０℃（好ましくは９
００〜１０００℃）の温度で１５分〜８時間（好ましく
は３０分〜２時間）の熱処理工程を、酸化性雰囲気下で
行う（熱酸化工程）。本実施例では酸素雰囲気中に３体
積％の塩化水素を添加した雰囲気中で９５０℃８０分の
熱処理工程を行う。なお、図２（Ｄ）の工程で添加され
たボロンはこの熱酸化工程の間に活性化される。（図３
（Ａ））

【００６３】なお、酸化性雰囲気としては、ドライ酸素
雰囲気でもウェット酸素雰囲気でも良いが、半導体層中
の結晶欠陥の低減にはドライ酸素雰囲気が適している。
また、本実施例では酸素雰囲気中にハロゲン元素を含ま
せた雰囲気としたが、１００％酸素雰囲気で行っても構
わない。

【００６４】こうして露呈された活性層２１１の表面に
は熱酸化膜（酸化珪素膜）２１５が３〜２０nm（好まし
くは５〜１０nm）の膜厚で形成される。この熱酸化膜２
１５は最終的にメモリトランジスタのチャネル形成領域
と浮遊ゲート電極との間に形成される第１ゲート絶縁膜
となる。

【００６５】また、同時に珪素を含む絶縁膜１１６とそ
の下の活性層２１１〜２１４との界面においても酸化反
応が進行する。本願発明ではそれを考慮して最終的に形
成される絶縁膜２１６の膜厚が５０〜１５０nm（好まし
くは８０〜１２０nm）となるように調節する。この珪素
を含む絶縁膜２１６は最終的に駆動回路部及び画素部を
形成するＴＦＴのゲート絶縁膜であり、第２ゲート絶縁
膜と呼ぶ。

【００６６】また、本実施例の熱酸化工程では、６０ｎ
ｍ厚の活性層のうち２５ｎｍが酸化されて活性層２１１
〜２１４の膜厚は４５ｎｍとなる。これが最終的に完成
したＴＦＴの活性層の膜厚となる。また、３０ｎｍ厚の
珪素を含む絶縁膜に対して５０ｎｍ厚の熱酸化膜が加わ
るので、最終的に第２ゲート絶縁膜２１６の膜厚は１１
０nmとなる。

【００６７】次に、新たにレジストマスク２１７a〜２
１７cを形成する。そして、ｎ型を付与する不純物元素
（以下、ｎ型不純物元素という）を添加してｎ型を呈す
る不純物領域２１８、２１９を形成する。なお、ｎ型不
純物元素としては、代表的には１５族に属する元素、典
型的にはリンまたは砒素を用いることができる。（図３
（Ｂ））

【００６８】この不純物領域２１８、２１９は、後にメ
モリトランジスタ及びＣＭＯＳ回路のＮチャネル型ＴＦ
Ｔにおいて、ＬＤＤ領域として機能させるための不純物
領域である。なお、ここで形成された不純物領域にはｎ
型不純物元素が２×１０¹⁶〜５×１０¹⁹atoms/cm³（代
表的には５×１０¹⁷〜５×１０¹⁸atoms/cm³）の濃度で
含まれている。本明細書中では上記濃度範囲でｎ型不純
物元素を含む不純物領域をｎ型不純物領域（ｂ）と定義
する。

【００６９】なお、ここではフォスフィン（ＰＨ₃）を
質量分離しないでプラズマ励起したイオンドープ法でリ
ンを１×１０¹⁸atoms/cm³の濃度で添加する。勿論、質
量分離を行うイオンインプランテーション法を用いても
良い。

【００７０】また、この工程ではメモリトランジスタと
なる領域とＣＭＯＳ回路のｎチャネル型ＴＦＴとなる領
域とでゲート絶縁膜の膜厚が異なる。従って、両者を２
回の添加工程に分けて行っても良いし、不純物添加時の
深さ方向の濃度プロファイルを調節して、２１８及び２
１９で示される領域にほぼ同濃度でリンが添加されるよ
うにすることが望ましい。

【００７１】次に、レジストマスク２１７a〜２１７cを
除去し、新たにレジストマスク２２０a〜２２０cを形成
する。そして、ｎ型不純物元素を添加してｎ型を呈する
不純物領域２２１、２２２を形成する。なお、ｎ型不純
物元素としては、代表的には１５族に属する元素、典型
的にはリンまたは砒素を用いることができる。（図３
（Ｃ））

【００７２】この不純物領域２２１、２２２は、後にメ
モリトランジスタにおいて、ソース領域及びドレイン領
域として機能させるための不純物領域である。なお、こ
こで形成された不純物領域にはｎ型不純物元素が１×１
０²⁰〜１×１０²¹atoms/cm³（代表的には２×１０²⁰〜
５×１０²¹atoms/cm³）の濃度で含まれている。本明細
書中では上記濃度範囲でｎ型不純物元素を含む不純物領
域をｎ型不純物領域（ａ）と定義する。

【００７３】なお、ここではフォスフィン（ＰＨ₃）を
質量分離しないでプラズマ励起したイオンドープ法でリ
ンを３×１０²⁰atoms/cm³の濃度で添加する。勿論、質
量分離を行うイオンインプランテーション法を用いても
良い。

【００７４】次に、６００〜１０００℃（好ましくは７
００〜８００℃）の不活性雰囲気中で熱処理を行い、図
３（Ｂ）の工程で添加されたリンを活性化する。本実施
例では８００℃１時間の熱処理を窒素雰囲気中で行う。
（図３（Ｄ））

【００７５】この時、同時にリンの添加時に損傷した活
性層の結晶性及び活性層とゲート絶縁膜との界面を修復
することが可能である。この活性化工程は電熱炉を用い
たファーネスアニールが好ましいが、ランプアニールや
レーザーアニールといった光アニールでも良いし、ファ
ーネスアニールと併用しても良い。

【００７６】この工程によりｎ型不純物領域（ａ）２２
２、ｎ型不純物領域（ｂ）２１８、２１９の境界部、即
ち、ｎ型不純物領域（ａ）又はｎ型不純物領域（ｂ）の
周囲に存在する真性又は実質的に真性な領域（勿論、ｐ
型不純物領域（ｂ）も含む）との接合部が明確になる。
このことは、後にＴＦＴが完成した時点において、ＬＤ
Ｄ領域とチャネル形成領域とが非常に良好な接合部を形
成しうることを意味する。

【００７７】次に、２００〜４００ｎｍ（好ましくは２
５０〜３５０ｎｍ）の厚さで第１ゲート電極２２３〜２
２５、２２６a、２２６bを形成する。第１ゲート電極２
２３〜２２５、２２６a、２２６bを形成する際は、同時
に第１ゲート電極同士を電気的に接続する第１ゲート配
線も形成される。但し、第１ゲート電極２２３はどのゲ
ート電極とも電気的に接続されず、後にメモリトランジ
スタの浮遊ゲート電極として機能する。（図３（Ｅ）

【００７８】実際にはメモリ部に形成される複数のメモ
リトランジスタ全てに浮遊ゲート電極が形成されるが、
個々に電気的に孤立した状態、即ちフローティング状態
としてある。こうすることで電荷蓄積層として機能する
のである。

【００７９】ゲート電極２２３〜２２５、２２６a、２
２６bの材料としては、タンタル（Ｔａ）、チタン（Ｔ
ｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、クロ
ム（Ｃｒ）、シリコン（Ｓｉ）から選ばれた元素、また
は前記元素を主成分とする導電膜（代表的には窒化タン
タル膜、窒化タングステン膜、窒化チタン膜）、または
前記元素を組み合わせた合金膜（代表的にはＭｏ−Ｗ合
金膜、Ｍｏ−Ｔａ合金膜、タングステンシリサイド膜
等）を用いることができる。

【００８０】なお、本実施例では５０ｎｍ厚の窒化タン
タル（ＴａＮ）膜と、３５０ｎｍ厚のタンタル（Ｔａ）
膜を積層して用いる。また、第１ゲート電極の下に珪素
膜を２〜２０ｎｍ程度の厚さで形成しておくことは有効
である。これによりその上に形成されるゲート電極の密
着性の向上と酸化防止とを図ることができる。

【００８１】この時、メモリトランジスタに形成される
ゲート電極２２３はｎ型不純物領域（ａ）２２１、２２
２及びｎ型不純物領域（ｂ）２１８の一部とゲート絶縁
膜２１５を介して重なるように形成する。また、ＣＭＯ
Ｓ回路のＮチャネル型ＴＦＴに形成されるゲート電極２
２４はｎ型不純物領域（ｂ）２１９の一部とゲート絶縁
膜２１６を介して重なるように形成する。なお、ゲート
電極２２６a、２２６bは断面では二つに見えるが実際は
電気的に接続されている。

【００８２】次に、レジストマスク２２７a、２２７bを
形成し、ｐ型不純物元素（本実施例ではボロン）を添加
して高濃度にボロンを含む不純物領域２２８、２２９を
形成する。本実施例ではジボラン（Ｂ₂Ｈ₆）を用いたイ
オンドープ法（勿論、イオンインプランテーション法で
も良い）により３×１０²⁰〜３×１０²¹atoms/cm³（代
表的には５×１０²⁰〜１×１０²¹atoms/cm³）濃度でボ
ロンを添加する。なお、本明細書中では上記濃度範囲で
ｐ型不純物元素を含む不純物領域をｐ型不純物領域
（ａ）と定義する。（図４（Ａ））

【００８３】なお、ここでｐ型不純物元素を添加する前
に、レジストマスク２２７a、２２７b及びゲート電極２
２５をマスクとして、ゲート絶縁膜をエッチングして活
性層を露呈させておいても良い。こうすることで加速電
圧とドーズ量を小さくすることができ、工程のスループ
ットを上げることができる。

【００８４】次に、レジストマスク２２７a、２２７bを
除去し、レジストマスク２３０a〜２３０dを形成する。
そして、ｎ型不純物元素（本実施例ではリン）を添加し
て高濃度にリンを含む不純物領域２３１〜２３５を形成
する。この工程は図３（Ｃ）の工程と同様に行えば良
く、添加するリン濃度は１×１０²⁰〜１×１０²¹atoms/
cm³（代表的には２×１０²⁰〜５×１０²¹atoms/cm³）と
すれば良い。従って、不純物領域２３１〜２３５をｎ型
不純物領域（ａ）と呼んでも構わない。（図４（Ｂ））

【００８５】また、不純物領域２３１〜２３５が形成さ
れた領域には既に前工程で添加されたリンまたはボロン
が含まれるが、十分に高い濃度でリンが添加されること
になるので、前工程で添加されたリンまたはボロンの影
響は考えなくて良い。

【００８６】なお、ここでｎ型不純物元素を添加する前
に、レジストマスク２３０a〜２３０d及びゲート電極２
２４をマスクとして、ゲート絶縁膜をエッチングして活
性層を露呈させておいても良い。こうすることで加速電
圧とドーズ量を小さくすることができ、工程のスループ
ットを上げることができる。

【００８７】次に、レジストマスク２３０a〜２３０dを
除去し、ゲート電極２２３〜２２５、２２６a、２２６b
をマスクとして自己整合的にｎ型不純物元素（本実施例
ではリン）を添加する。こうして形成された不純物領域
２３６〜２３９には前記ｎ型不純物領域（ｂ）の１／２
〜１／１０（代表的には１／３〜１／４）の濃度（但
し、前述のチャネルドープ工程で添加されたボロン濃度
よりも５〜１０倍高い濃度、代表的には１×１０¹⁶〜５
×１０¹⁸atoms/cm³、典型的には３×１０¹⁷〜３×１０
¹⁸atoms/cm³、）でリンが添加されるように調節する。
なお、本明細書中では上記濃度範囲でｎ型不純物元素を
含む不純物領域（但し、ｐ型不純物領域を除く）をｎ型
不純物領域（ｃ）と定義する。（図４（Ｃ））

【００８８】なお、この工程ではゲート電極で隠された
部分を除いて全ての不純物領域にも１×１０¹⁶〜５×１
０¹⁸atoms/cm³の濃度でリンが添加されているが、非常
に低濃度であるため各不純物領域の機能には影響を与え
ない。また、ｎ型不純物領域（ｂ）２３６〜２３９には
既にチャネルドープ工程で１×１０¹⁵〜１×１０¹⁸atom
s/cm³の濃度のボロンが添加されているが、この工程で
はｐ型不純物領域（ｂ）に含まれるボロンの５〜１０倍
の濃度でリンが添加されるので、この場合もボロンはｎ
型不純物領域（ｂ）の機能には影響を与えないと考えて
良い。

【００８９】次に、それぞれの濃度で添加されたｎ型又
はｐ型不純物元素を活性化するために熱処理工程を行っ
た。この工程はファーネスアニール法、レーザーアニー
ル法、ランプアニール法のいずれか又はそれらを併用し
て行うことができる。ファーネスアニール法で行う場合
は、不活性雰囲気中において５００〜８００℃、好まし
くは５５０〜６００℃で行えば良い。本実施例では５５
０℃、４時間の熱処理を行い、不純物元素を活性化す
る。（図４（Ｄ））

【００９０】なお、本実施例では窒化タンタル膜とタン
タル膜でなる積層膜をゲート電極材料として用いている
が、タンタル膜は非常に酸化に弱い。従って、この活性
化工程は極力酸素を含まない不活性雰囲気中で行う必要
がある。具体的には、酸素が１ppm以下（好ましくは
０．１ppm以下）の不活性雰囲気中が好ましい。

【００９１】本実施例では、１００％窒素雰囲気で５５
０℃４時間の熱処理を行うが、その際、酸化が進行しな
い程度に十分に低い温度（１００〜２００℃）で基板を
炉内へ投入し、十分に長い時間（３０分〜１時間）の窒
素パージ期間をおいた後に熱処理を行う。そして、基板
を取り出す際にも上記十分に低い温度まで炉内温度が下
がった後で大気解放するよう注意する。

【００９２】こうして細心の注意を払って熱処理（活性
化工程）を行えば、ゲート電極の表面は僅かに窒化する
ものの酸化反応は防ぐことができ、大幅に抵抗が増加す
るような不具合は生じない。

【００９３】次に、第１ゲート電極２２３〜２２５、２
２６a、２２６bを覆って第３ゲート絶縁膜２４０を形成
する。なお、実際にゲート絶縁膜として機能するのは第
１ゲート電極２２３の上にあたる部分だけであるが、説
明の便宜上、特に区別しないで呼ぶことにする。

【００９４】この第３ゲート絶縁膜２４０は公知の気相
法で形成すれば良いが、膜質の良い薄膜を得るために本
実施例では減圧熱ＣＶＤ法により形成する。また、本実
施例では酸化珪素膜で窒化珪素膜を挟んだ三層構造の積
層膜を第３ゲート絶縁膜として用いる。膜厚はトータル
で１５〜５０nm（好ましくは２０〜４０nm）とすれば良
い。本実施例では酸化珪素膜（膜厚：１０nm）／窒化珪
素膜（膜厚：２０nm）／酸化珪素膜（膜厚：１０nm）と
するが、これに限定する必要はなく、カップリング比を
考慮して決定すれば良い。

【００９５】そして、第３ゲート絶縁膜２４０を介し
て、第１ゲート電極２２３と重なる位置に第２ゲート電
極２４１を形成する。この第２ゲート電極２４１は後に
メモリトランジスタの制御ゲート電極として機能する。
膜厚は２００〜４００nmの範囲で選択すれば良い。（図
５（Ａ））

【００９６】第２ゲート電極（制御ゲート電極）２４１
の材料としては、第１ゲート電極と同様の材料を用いる
ことができるが、これ以降の工程では高い４５０℃以上
に温度が上がることがないので、その温度に耐えうる耐
熱性を有する導電膜であれば、いかなる材料を用いても
良い。特に、低抵抗なアルミニウム又は銅を含む金属膜
が好ましい。

【００９７】次に、第１層間絶縁膜２４２を形成する。
第１層間絶縁膜２４２としては、珪素を含む絶縁膜、具
体的には窒化珪素膜、酸化珪素膜、窒化酸化珪素膜また
はそれらを組み合わせた積層膜で形成すれば良い。ま
た、膜厚は４００ｎｍ〜１．５μmとすれば良い。本実
施例では、プラズマＣＶＤ法を用いて１μm厚の酸化珪
素膜を形成する。

【００９８】次に、３〜１００％の水素を含む雰囲気中
で、３００〜４５０℃で１〜４時間の熱処理を行い、活
性層の水素化を行う。この工程は熱的に励起された水素
により半導体層のダングリングボンドを終端する工程で
ある。水素化の他の手段として、プラズマ水素化（プラ
ズマにより励起された水素を用いる水素化処理）を行っ
ても良い。

【００９９】次に、それぞれのＴＦＴのソース領域又は
ドレイン領域に達するコンタクトホールが形成され、共
通ソース配線２４３、ビット配線２４４、ソース配線２
４５〜２４７、ドレイン配線２４８、２４９を形成す
る。なお、ＣＭＯＳ回路を形成するためにドレイン配線
２４８はＮチャネル型ＴＦＴとＰチャネル型ＴＦＴとの
間で共通である。また、図示していないが、本実施例で
はこの配線を、Ｔｉ膜を２００ｎｍ、Ｔｉを含むアルミ
ニウム膜５００ｎｍ、ＴｉＮ膜１００ｎｍをスパッタ法
で連続して形成した三層構造の積層膜とする。（図５
（Ｂ））

【０１００】さらに、ＴＦＴを外部汚染から保護する保
護膜（パッシベーション膜ともいう）２５０として、珪
素を含む絶縁膜を５０〜５００ｎｍ（代表的には２００
〜３００ｎｍ）の厚さで形成する。本実施例では３００
nm厚の窒化酸化珪素膜を用い、パッシベーション膜の形
成に先立ってＨ₂、ＮＨ₃等水素を含むガスを用いてプラ
ズマ処理を行った後に成膜する。

【０１０１】この前処理によりプラズマで励起された水
素が第１層間絶縁膜中に供給される。この状態で熱処理
（３００〜４２０℃の温度）を行うことで、パッシベー
ション膜２５０おの膜質を改善するとともに、第１層間
絶縁膜中に添加された水素が下層側に拡散するため、効
果的に活性層を水素化することができる。

【０１０２】なお、この熱処理工程のあと、後に画素電
極とドレイン配線を接続するためのコンタクトホールを
形成する位置において、パッシベーション膜２５０に開
口部（図示せず）を形成しておいても良い。また、この
工程を行う際、画素内の画像表示領域のパッシベーショ
ン膜を除去しておくと透過型液晶表示装置においては透
過光量が増加して明るい画像が得られる。

【０１０３】次に、有機樹脂からなる第２層間絶縁膜２
５１を約１μmの厚さに形成する。有機樹脂としては、
ポリイミド、アクリル、ポリアミド、ポリイミドアミ
ド、ＢＣＢ（ベンゾシクロブテン）等を使用することが
できる。有機樹脂膜を用いることの利点は、成膜方法が
簡単である点や、比誘電率が低いので、寄生容量を低減
できる点、平坦性に優れる点などが上げられる。なお上
述した以外の有機樹脂膜や有機系SiO化合物などを用い
ることもできる。ここでは、基板に塗布後、熱重合する
タイプのポリイミドを用い、３００℃で焼成して形成す
る。

【０１０４】次に、画素部となる領域において、第２層
間絶縁膜２５１上に遮蔽膜２５２を形成する。なお、本
明細書中では光と電磁波を遮るという意味で遮蔽膜とい
う文言を用いる。遮蔽膜２５２はアルミニウム（Ａ
ｌ）、チタン（Ｔｉ）、タンタル（Ｔａ）から選ばれた
元素でなる導電膜またはいずれかの元素を主成分とする
導電膜で１００〜３００ｎｍの厚さに形成する。本実施
例では1wt%のチタンを含有させたアルミニウム膜を１２
５ｎｍの厚さに形成する。

【０１０５】なお、第２層間絶縁膜２５１上に酸化珪素
膜等の絶縁膜を５〜５０ｎｍ形成しておくと、この上に
形成する遮蔽膜の密着性を高めることができる。この効
果は窒化チタン膜等の導電膜を用いても得られる。ま
た、有機樹脂で形成した第２層間絶縁膜２５１の表面に
ＣＦ₄ガスを用いたプラズマ処理を施すと、表面改質に
より膜上に形成する遮蔽膜の密着性を向上させることが
できる。

【０１０６】また、このチタンを含有させたアルミニウ
ム膜を用いて、遮蔽膜だけでなく他の接続配線を形成す
ることも可能である。例えば、駆動回路内で回路間をつ
なぐ接続配線を形成できる。但し、その場合は遮蔽膜ま
たは接続配線を形成する材料を成膜する前に、予め第２
層間絶縁膜にコンタクトホールを形成しておく必要があ
る。

【０１０７】次に、遮蔽膜２５２の表面に陽極酸化法ま
たはプラズマ酸化法（本実施例では陽極酸化法）により
２０〜１００ｎｍ（好ましくは３０〜５０ｎｍ）の厚さ
の酸化物（陽極酸化物）２５３を形成する。本実施例で
は遮蔽膜２５２としてアルミニウムを主成分とする膜を
用いたため、酸化物２５３として酸化アルミニウム膜
（アルミナ膜）が形成される。

【０１０８】この陽極酸化処理に際して、まず酒石酸エ
チレングリコール溶液を作製する。これは１５％の酒石
酸アンモニウム水溶液とエチレングリコールとを２：８
で混合した溶液であり、これにアンモニア水を加え、ｐ
Ｈが７±０．５となるように調節する。そして、この溶
液中に陰極となる白金電極を設け、遮蔽膜２５２が形成
されている基板を溶液に浸し、遮蔽膜２５２を陽極とし
て、一定（数ｍＡ〜数十ｍＡ）の直流電流を流す。

【０１０９】溶液中の陰極と陽極との間の電圧は陽極酸
化物の成長に従い時間と共に変化するが、定電流のまま
１００Ｖ／ｍｉｎの昇圧レートで電圧を上昇させて、到
達電圧４５Ｖに達したところで陽極酸化処理を終了させ
る。このようにして遮蔽膜２５２の表面には厚さ約５０
ｎｍの酸化物２５３を形成することができる。また、そ
の結果、遮蔽膜２５２の膜厚は９０ｎｍとなる。

【０１１０】なお、ここで示した陽極酸化法に係わる数
値は一例にすぎず、作製する素子の大きさ等によって当
然最適値は変化しうるものである。

【０１１１】また、ここでは陽極酸化法を用いて遮蔽膜
表面のみに絶縁膜を設ける構成としたが、絶縁膜をプラ
ズマＣＶＤ法、熱ＣＶＤ法またはスパッタ法などの気相
法によって形成しても良い。その場合も膜厚は２０〜１
００ｎｍ（好ましくは３０〜５０ｎｍ）とすることが好
ましい。また、酸化珪素膜、窒化珪素膜、窒化酸化珪素
膜、ＤＬＣ等の炭素膜、酸化タンタル膜若しくは有機樹
脂膜を用いても良い。又は、これらを組み合わせた積層
膜を用いても良い。

【０１１２】次に、第２層間絶縁膜２５１、パッシベー
ション膜２５０にドレイン配線２４９に達するコンタク
トホールを形成し、画素電極２５４を形成する。なお、
画素電極２５５は隣接する他の画素の画素電極である。
画素電極２５４、２５５は、透過型液晶表示装置とする
場合には透明導電膜を用い、反射型の液晶表示装置とす
る場合には金属膜を用いれば良い。ここでは透過型の液
晶表示装置とするために、酸化インジウムと酸化スズと
の化合物膜（ＩＴＯ膜）を１１０ｎｍの厚さにスパッタ
法で形成する。

【０１１３】また、この時、画素電極２５４と遮蔽膜２
５２とが酸化物２５３を介して重なり、保持容量（キャハ゜
シタンス・ストレーシ゛）２５６を形成する。なお、この場合、遮
蔽膜２５２をフローティング状態（電気的に孤立した状
態）か固定電位、好ましくはコモン電位（データとして
送られる画像信号の中間電位）に設定しておくことが望
ましい。

【０１１４】こうして同一基板上に、メモリ部、駆動回
路部及び画素部を有するアクティブマトリクス基板が完
成する。図５（Ｃ）に示すアクティブマトリクス基板は
図１で説明したアクティブマトリクス基板と同じ構造で
ある。

【０１１５】本願発明では、メモリ部、駆動回路部及び
画素部が要求する性能に応じて各回路又は素子を形成す
るＴＦＴの構造を最適化し、電気光学装置の動作性能及
び信頼性を向上させることができる。具体的には、駆動
回路部には動作速度若しくはホットキャリア対策を重視
したＴＦＴ構造を用い、画素部にはオフ電流値動作の低
減を重視したＴＦＴ構造を用いる。また、メモリ部には
工程数の増加を最小限に抑えつつ、メモリトランジスタ
を形成する。

【０１１６】ここでアクティブマトリクス型液晶表示装
置の場合について図１を参照して説明する。

【０１１７】まず、メモリトランジスタ３０１は浮遊ゲ
ート電極１０７と制御ゲート電極１０８とを有する二層
ゲート構造のＴＦＴをメモリトランジスタとして用い
る。このメモリトランジスタの書き込み動作は、チャネ
ル形成領域１０５とドレイン領域１０３との接合部に発
生したホットキャリアが浮遊ゲート電極１０７に注入さ
れて行われる。そして、消去動作は、浮遊ゲート電極１
０７とソース領域１０２との間に流れるＦＮ（ファウラ
ノルドハイム）電流によって行われる。

【０１１８】また、ＬＤＤ領域１０４はソース領域１０
２とチャネル形成領域１０５との間のバンド間トンネル
電流を防止するための緩衝領域であり、信頼性向上と消
費電流低減の効果がある。このＬＤＤ領域１０４の長さ
（幅）は０．１〜２．０μｍ、代表的には０．５〜１．
５μｍとすれば良い。

【０１１９】また、ｎチャネル型ＴＦＴ３０２は高速動
作を重視するシフトレジスタ、レベルシフタ、バッファ
などの駆動回路に適している。即ち、チャネル形成領域
１１５とドレイン領域１１３との間のみにゲート電極に
重なったＬＤＤ領域１１４を形成することで、できるだ
け抵抗成分を低減させつつホットキャリア対策を講じた
構造となっている。

【０１２０】ドレイン領域側のみにＬＤＤ領域を設けれ
ば足りるのは、上記駆動回路の場合、ソース領域とドレ
イン領域の機能が変わらず、キャリア（電子）の移動す
る方向が一定だからである。但し、必要に応じてチャネ
ル形成領域を挟んでＬＤＤ領域を形成することもでき
る。即ち、ソース領域とチャネル形成領域の間、及びド
レイン領域とチャネル形成領域との間に形成することも
可能である。なお、このＬＤＤ領域１１４の長さ（幅）
は０．１〜２．０μｍ、好ましくは０．５〜１．５μｍ
とすれば良い。

【０１２１】また、画素ＴＦＴ３０４は低オフ電流動作
を重視した画素部に適している。即ち、ＬＤＤ領域１２
８a〜１２８dをゲート電極１３１a、１３１bに重ならな
いように形成することで低オフ電流動作を実現してい
る。また、メモリ部や駆動回路部に形成されるＬＤＤ領
域よりも低い不純物濃度のＬＤＤ領域を用いることで、
さらに低いオフ電流値とする構造となっている。さら
に、不純物領域１３０がオフ電流値の低減に大きく寄与
している。

【０１２２】なお、画素ＴＦＴ３０４に設けられるＬＤ
Ｄ領域１２８a〜１２８bの長さ（幅）は０．５〜３．５
μｍ、代表的には２．０〜２．５μｍとすれば良い。

【０１２３】また、本実施例では保持容量の誘電体とし
て比誘電率が７〜９と高い酸化アルミニウム膜を用いた
ことで、所望の容量を形成するために必要な保持容量の
専有面積を少なくすることができる。さらに、本実施例
のように画素ＴＦＴ上に形成される遮蔽膜を保持容量の
一方の電極とすることで、アクティブマトリクス型液晶
表示装置の画像表示部の開口率を向上させることができ
る。

【０１２４】なお、本発明は本実施例に示した保持容量
の構造に限定される必要はない。例えば、本出願人によ
る特願平９−３１６５６７号出願、特願平９−２７３４
４４号出願または特願平１０−２５４０９７号出願に記
載された構造の保持容量を用いることもできる。

【０１２５】〔実施例２〕本実施例では、実施例１で形
成したアクティブマトリクス基板（図５（Ｃ）に示され
る）に対してセル組み工程を行い、アクティブマトリク
ス型液晶表示装置を作製する場合について図６を用いて
説明する。

【０１２６】図６に示すように、図５（Ｃ）の状態の基
板に対し、配向膜６０１を形成する。本実施例では配向
膜としてポリイミド膜を用いる。また、対向基板６０２
には、透明導電膜からなる対向電極６０３と、配向膜６
０４とを形成する。なお、対向基板には必要に応じてカ
ラーフィルターや遮蔽膜を形成しても良い。

【０１２７】次に、配向膜を形成した後、ラビング処理
を施して液晶分子がある一定のプレチルト角を持って配
向するように調節する。そして、画素部と、駆動回路部
が形成されたアクティブマトリクス基板と対向基板と
を、公知のセル組み工程によってシール材やスペーサ
（共に図示せず）などを介して貼りあわせる。その後、
両基板の間に液晶６０５を注入し、封止剤（図示せず）
によって完全に封止する。液晶には公知の液晶材料を用
いれば良い。このようにして図６に示すアクティブマト
リクス型液晶表示装置が完成する。

【０１２８】次に、このアクティブマトリクス型液晶表
示装置の構成を、図７の斜視図を用いて説明する。本願
発明の液晶表示装置はアクティブマトリクス基板７０１
に形成された画素部７０２と、ソース配線駆動回路（画
像信号伝送用回路）７０３と、ゲート配線駆動回路（走
査信号伝送用回路）７０４とを有する。なお、７０７は
アクティブマトリクス基板に対向して設けられた対向基
板である。

【０１２９】画素部７０２には、図１に示した画素ＴＦ
Ｔ３０４を含む複数の画素がマトリクス状に配列されて
いる。また、前記画素ＴＦＴはソース配線駆動回路７０
３から延長されるソース配線と、ゲート配線駆動回路７
０４から延長されるゲート配線との交点に接続されてい
る。

【０１３０】また、アクティブマトリクス基板７０１に
はＦＰＣ（フレキシブルプリントサーキット）７０５が
接続され、画像信号やクロック信号等の情報を含む信号
が液晶表示装置に入力される。

【０１３１】さらに、アクティブマトリクス基板７０１
には図１に示したメモリトランジスタ３０１を集積化し
たメモリ部７０６が形成される。メモリ部７０６は選択
トランジスタとメモリトランジスタとを一つのセルに含
むメモリセルを集積化させた不揮発性メモリとしても良
いが、複数のメモリトランジスタのビット線を共通化さ
せたフラッシュメモリの方が高集積化には適している。

【０１３２】〔実施例３〕実施例２に示したアクティブ
マトリクス型液晶表示装置において、ソース配線駆動回
路７０３には代表的にはシフトレジスタ、レベルシフ
タ、バッファ、サンプリング回路（サンプル及びホール
ド回路）が含まれる。これはアナログ信号を処理する場
合の例であるが、デジタル信号を処理する場合には、サ
ンプリング回路に代わってラッチ、Ｄ／Ａコンバータが
含まれる。また、ゲート配線駆動回路の場合はシフトレ
ジスタ、レベルシフタ、バッファを含む。

【０１３３】ここでシフトレジスタは駆動電圧が３．５
〜１６Ｖ（代表的には５Ｖ又は１０Ｖ）であり、回路を
形成するＣＭＯＳ回路に使われるＮチャネル型ＴＦＴは
図１において３０２で示した構造が適している。また、
レベルシフタやバッファは駆動電圧が１４〜１６Ｖと高
くなるが、シフトレジスタと同様に図１に示したＮチャ
ネル型ＴＦＴ３０２を含むＣＭＯＳ回路が適している。
なお、レベルシフタやバッファの場合、ゲート電極をダ
ブルゲート構造、トリプルゲート構造といったマルチゲ
ート構造とすることは回路の信頼性を向上させる上で有
効である。

【０１３４】ところが、ソース配線駆動回路に含まれる
サンプリング回路は、駆動電圧は１４〜１６Ｖである
が、ソース領域とドレイン領域が反転する上、オフ電流
値を低減する必要があるのでホットキャリア対策と低オ
フ電流値対策の両方を講じなければならない。

【０１３５】そこで本実施例ではサンプリング回路とし
て図８に示した構造のＮチャネル型ＴＦＴ２０５を用い
る。なお、図８ではｎチャネル型ＴＦＴしか図示されて
いないが、実際にサンプリング回路を形成する時はｎチ
ャネル型ＴＦＴとｐチャネル型ＴＦＴとを組み合わせて
形成すると大電流を流しやすくなり好ましい。

【０１３６】本実施例でサンプリング回路として用いる
ｎチャネル型ＴＦＴの構造は、ソース領域２１、ドレイ
ン領域２２、ＬＤＤ領域２３a、２３b及びチャネル形成
領域２４を含む活性層、第２ゲート絶縁膜１３、ゲート
電極２５、ソース配線２６、ドレイン配線２７を有して
なる。なお、ソース領域とドレイン領域（若しくはソー
ス配線とドレイン配線）は動作によって反転する。

【０１３７】このｎチャネル型ＴＦＴ２０５の最も大き
な特徴は、ＬＤＤ領域２３a、２３bがチャネル形成領域
２４を挟んで設けられ、且つ、そのＬＤＤ領域が第２ゲ
ート絶縁膜１３を介してゲート電極２５に重なる領域と
重ならない領域とを有する点にある。

【０１３８】即ち、ＬＤＤ領域２３a、２３bのうちゲー
ト電極２５に重なっている領域は、図１に示したｎチャ
ネル型ＴＦＴ３０２のＬＤＤ領域１１４と同様に、ホッ
トキャリア注入による劣化を低減する。また、ＬＤＤ領
域２３a、２３bのうちゲート電極２５に重ならない領域
は、図１に示した画素ＴＦＴ３０４のＬＤＤ領域１２８
a〜１２８dと同様に、オフ電流値を低減する。

【０１３９】以上のような構造を有するｎチャネル型Ｔ
ＦＴをサンプリング回路に用いることでホットキャリア
による劣化が少なく、オフ電流値の低いスイッチング動
作を行うことができる。なお、この時、ゲート電極に重
なったＬＤＤ領域の長さ（幅）は０．３〜３．０μｍ、
代表的には０，５〜１．５μｍ、ゲート電極に重ならな
いＬＤＤ領域の長さ（幅）は１．０〜３．５μｍ、代表
的には１．５〜２．０μｍとすれば良い。

【０１４０】なお、本実施例に示したｎチャネル型ＴＦ
Ｔ２０５の構造は、図２〜５に示した工程に従えば特別
な工程を付加することなく形成することができる。ま
た、実施例２に示したアクティブマトリクス型液晶表示
装置のサンプリング回路に本実施例の構造を用いること
は有効である。

【０１４１】〔実施例４〕本実施例１に従って作製した
ＴＦＴの活性層（特にチャネル形成領域）は結晶格子に
連続性を持つ特異な結晶構造の結晶質珪素膜で形成され
る。このような結晶質珪素膜に関する詳細は、本出願人
による特願平１０−０４４６５９号、特願平１０−１５
２３１６号、特願平１０−１５２３０８号または特願平
１０−１５２３０５号の出願を参照すれば良い。以下、
本出願人が実験的に調べた結晶構造の特徴について概略
を説明する。なお、この特徴は、本実施例によって完成
されたＴＦＴの活性層を形成する半導体膜の特徴と一致
する。

【０１４２】上記結晶質珪素膜は、微視的に見れば複数
の針状又は棒状の結晶（以下、棒状結晶という）が集ま
って並んだ結晶構造を有する。このことはＴＥＭ（透過
型電子顕微鏡法）による観察で容易に確認できる。

【０１４３】また、電子線回折法を利用すると結晶質珪
素膜の表面（チャネルを形成する部分）に多くの｛１１
０｝面を確認することができる。このことは、電子線回
折写真で分析を行えば｛１１０｝面に対応する回折斑点
がきれいに現れるので容易に確認することができる。ま
た、各斑点は同心円上に±１°程度の分布（広がり）を
持っていることも確認できる。

【０１４４】また、Ｘ線回折法（厳密にはθ−２θ法を
用いたＸ線回折法）を用いて配向比率を算出してみると
｛２２０｝面の配向比率が０．７以上（典型的には０．
８５以上）であることが確認されている。なお、配向比
率の算出方法は特開平７−３２１３３９号公報に記載さ
れた手法を用いる。

【０１４５】また、個々の棒状結晶が接して形成する結
晶粒界をＨＲ−ＴＥＭ（高分解能透過型電子顕微鏡法）
により観察すると、結晶粒界において結晶格子に連続性
があることを確認できる。これは観察される格子縞が結
晶粒界において連続的に繋がっていることから容易に確
認することができる。

【０１４６】なお、結晶粒界における結晶格子の連続性
は、その結晶粒界が「平面状粒界」と呼ばれる粒界であ
ることに起因する。本明細書における平面状粒界の定義
は、「Characterization of High-Efficiency Cast-Si
Solar Cell Wafers by MBICMeasurement ；Ryuichi Shi
mokawa and Yutaka Hayashi，Japanese Journal ofAppl
ied Physics vol.27，No.5，pp.751-758，1988」に記載
された「Planar boundary 」である。

【０１４７】上記論文によれば、平面状粒界には双晶粒
界、特殊な積層欠陥、特殊なtwist粒界などが含まれ
る。この平面状粒界は電気的に不活性であるという特徴
を持つ。即ち、結晶粒界でありながらキャリアの移動を
阻害するトラップとして機能しないため、実質的に存在
しないと見なすことができる。

【０１４８】特に結晶軸（結晶面に垂直な軸）が〈１１
０〉軸である場合、｛２１１｝双晶粒界はΣ３の対応粒
界とも呼ばれる。Σ値は対応粒界の整合性の程度を示す
指針となるパラメータであり、Σ値が小さいほど整合性
の良い粒界であることが知られている。例えば、二つの
結晶粒の間に形成された結晶粒界では、両方の結晶の面
方位が｛１１０｝である場合、｛１１１｝面に対応する
格子縞がなす角をθとするとθ＝70.5°の時にΣ３の対
応粒界となることが知られている。

【０１４９】本実施例を実施して得た結晶質珪素膜にお
いて、結晶軸が〈１１０〉である二つの結晶粒の間に形
成された結晶粒界をＨＲ−ＴＥＭで観察すると、隣接す
る結晶粒の各格子縞が約70.5°の角度で連続しているも
のが多い。従って、その結晶粒界はΣ３の対応粒界、即
ち｛２１１｝双晶粒界であると推測できる。

【０１５０】実際に本実施例の結晶質珪素膜を詳細にＴ
ＥＭを用いて観察すれば、結晶粒界の殆ど（９０％以
上、典型的には９５％以上）がΣ３の対応粒界、典型的
には｛２１１｝双晶粒界であると推測される。

【０１５１】この様な結晶構造（正確には結晶粒界の構
造）は、結晶粒界において異なる二つの結晶粒が極めて
整合性よく接合していることを示している。即ち、結晶
粒界において結晶格子が連続的に連なり、結晶欠陥等に
起因するトラップ準位を非常に作りにくい構成となって
いる。従って、この様な結晶構造を有する半導体薄膜は
実質的に結晶粒界が存在しない見なすことができる。

【０１５２】またさらに、８００〜１１５０℃という高
い温度での熱処理工程（実施例１における熱酸化工程に
相当する）によって結晶粒内に存在する欠陥（スタッキ
ングフォールト）が殆ど消滅していることがＴＥＭ観察
によって確認されている。これはこの熱処理工程の前後
で積層欠陥等の数が大幅に低減していることからも明ら
かである。

【０１５３】この欠陥数の差は電子スピン共鳴分析（El
ectron Spin Resonance ：ＥＳＲ）によってスピン密度
の差となって現れる。現状では本実施例の結晶質珪素膜
のスピン密度は少なくとも 5×10¹⁷spins/cm³以下（典
型的には 3×10¹⁷spins/cm³以下）であることが判明し
ている。ただし、この測定値は現存する測定装置の検出
限界に近いので、実際のスピン密度はさらに低いと予想
される。

【０１５４】以上の事から、実施例１に従って作製した
結晶質珪素膜は結晶粒内の欠陥が極端に少なく、結晶粒
界が実質的に存在しないと見なせるため、単結晶珪素膜
又は実質的な単結晶珪素膜と考えて良い。

【０１５５】〔実施例５〕画素部の各画素に設けられる
保持容量は画素電極に接続されていない方の電極（本願
発明の場合は遮蔽膜）を固定電位としておくことで保持
容量を形成することができる。その場合、遮蔽膜をフロ
ーティング状態（電気的に孤立した状態）かコモン電位
（データとして送られる画像信号の中間電位）に設定し
ておくことが望ましい。

【０１５６】そこで本実施例では遮蔽膜を固定電位とす
る場合の接続方法について図９を用いて説明する。な
お、基本構造は図１で説明した画素部と同様であるの
で、同一部位には同じ符号を用いて説明する。

【０１５７】図９（Ａ）において、３０４は実施例１と
同様にして作製された画素ＴＦＴ（ｎチャネル型ＴＦ
Ｔ）であり、１３４は保持容量の一方の電極として機能
する遮蔽膜である。画素部の外側に延長された遮蔽膜９
０１は第２層間絶縁膜１５、パッシベーション膜１４に
設けられたコンタクトホール９０２を介してコモン電位
を与える電流供給線９０３と接続している。従って、こ
の場合には遮蔽膜９０１を形成する前に第２層間絶縁膜
１５９、パッシベーション膜１５８をエッチングしてコ
ンタクトホールを形成しておく工程が必要となる。この
電流供給線９０３はソース配線またはドレイン配線と同
時に形成しておけば良い。

【０１５８】このように画素部の外側において、遮蔽膜
９０１とコモン電位を与える電流供給線９０３とを電気
的に接続することで、遮蔽膜１３４をコモン電位に保持
することができる。

【０１５９】次に、図９（Ｂ）において、３０４は実施
例１と同様にして作製された画素ＴＦＴであり、１３４
は保持容量の一方の電極として機能する遮蔽膜である。
画素部の外側まで延在した遮蔽膜９０４は、９０５で示
される領域において導電膜９０６と酸化物９０７を介し
て重なる。この導電膜９０６は画素電極１３６と同時
に、酸化物９０７は酸化物１３５と同時に形成される。

【０１６０】そして、この導電膜９０６は第３層間絶縁
膜１５、パッシベーション膜１４に設けられたコンタク
トホール９０８を介してコモン電位を与える電流供給線
９０９と接続している。この時、領域９０５では遮蔽膜
９０４、酸化物９０７、導電膜９０６でなるコンデンサ
が形成される。このコンデンサの容量が十分に大きい場
合（１走査ライン分の全画素に接続された全保持容量の
合計容量の１０倍程度の場合）、領域９０５で形成され
た静電結合によって遮蔽膜９０４及び１３４の電位変動
を低減することができる。

【０１６１】また、図９（Ｂ）の構造を採用する場合
は、アクティブマトリクス型液晶表示装置の駆動方法と
してはソースライン反転駆動を採用することが好まし
い。ソースライン反転駆動ならば画素電極に印加される
電圧極性が１フレーム毎に反転するので、時間的に平均
化すれば遮蔽膜１３４に蓄積される電荷量は殆どゼロと
なる。即ち、非常に電位変動の小さい状態を維持できる
ので、安定した保持容量を形成することができる。

【０１６２】このように図９（Ｂ）の構造を採用するこ
とで、工程数を増やすことなく遮蔽膜をコモン電位に保
持することが可能となる。

【０１６３】なお、本実施例の構成は、実施例１の作製
工程を一部変更するだけで実現可能であり、その他の工
程は実施例１と同様の工程で良い。従って、実施例２に
示したアクティブマトリクス型液晶表示装置に適用する
ことは可能である。また、実施例３、４に示したいずれ
の構成とも自由に組み合わせることが可能である。

【０１６４】〔実施例６〕本実施例では図１とは異なる
構造のアクティブマトリクス基板を作製した場合につい
て説明する。説明には図１０を用いる。なお、本実施例
は図１に示した構造の一部を変更した例であるので、同
一箇所には図１と同じ符号を用いる。また、変更のない
部分に関しては図１に対応するので説明は省略する。

【０１６５】まず、図１０（Ａ）に示したアクティブマ
トリクス基板は、第３ゲート絶縁膜として酸化物３１を
用いる。この酸化物３１は浮遊ゲート電極１０７を酸化
して得られた酸化膜であり、本実施例では酸化タンタル
膜である。酸化方法は、熱酸化法、陽極酸化法若しくは
プラズマ酸化法のいずれかの手段によれば良いが、膜質
を良くするためには熱酸化法が好ましい。また、形成す
る膜厚は、実施例１と同様に３〜２０nm（好ましくは５
〜１０nm）とすれば良い。

【０１６６】なお、この時同時に駆動回路部及び画素部
に形成されるＴＦＴのゲート電極１１６、１２３、１３
１a、１３１bのそれぞれの表面にも酸化物３２、３３、
３４a、３４bが形成される。但し、駆動回路部若しくは
画素部をマスキングして酸化工程を行うことによりメモ
リトランジスタの浮遊ゲート電極のみに酸化物を形成す
ることも可能である。勿論、陽極酸化法を用いる場合に
は、浮遊ゲート電極のみに選択的に電流を流すことで選
択的に酸化物を形成することもできる。

【０１６７】また、この酸化工程は実施例１において、
図４（Ｂ）の工程と図４（Ｃ）の工程の間に行うことが
望ましい。なぜならばゲート電極１３１a、１３１bの表
面が酸化物３４a、３４bで覆われた状態で図４（Ｃ）の
工程を行うことにより、図１１に示すようなオフセット
領域３５a〜３５dが形成されるからである。なお、図１
１は図１０（Ａ）に示した画素ＴＦＴの一部（ドレイン
領域付近）を拡大した断面図である。

【０１６８】この場合、図１１に示すように、チャネル
形成領域１２９a、１２９bとｎ型不純物領域（ｃ）でな
るＬＤＤ領域１２８a〜１２８dの間にオフセット領域３
５a〜３５bが存在する。このオフセット領域３５a〜３
５bの長さは、ほぼ酸化物３４a、３４bの膜厚（ここで
いう膜厚は厳密にはゲート電極の側壁に形成されている
部分の膜厚）に一致する。

【０１６９】但し、リンを添加する際の回り込みによっ
てオフセット領域３５a〜３５bの長さは酸化物３４a、
３４bの膜厚よりも短くなることは言うまでもない。

【０１７０】本願発明では、このオフセット領域３５a
〜３５bの長さがゼロ若しくは１〜２００ｎｍ（好まし
くは２０〜１００ｎｍ、さらに好ましくは３０〜７０ｎ
ｍ）とする。この長さは酸化物３４a、３４bの膜厚で制
御できる。

【０１７１】図１０（Ａ）に示したような構造の画素Ｔ
ＦＴは、オフ電流値を極めて低い値にすることが可能で
ある。即ち、ソース−ドレイン間の電圧が１４Ｖ、ゲー
ト電圧が−１７．５ＶといったようにＴＦＴが完全にオ
フ動作にある時、５ｐＡ以下（好ましくは１ｐＡ以下）
といったオフ電流値を達成しうる。

【０１７２】また、図１０（Ｂ）の構造は、図１０
（Ａ）と似ているが制御ゲート電極３６をソース配線１
０９やドレイン配線１１０と同時に形成する点に特徴が
ある。このような構造は、ソース配線とソース領域（若
しくはドレイン配線とドレイン領域）とを接続するため
のコンタクトホールを形成する際に、浮遊ゲート電極１
０７の上方にも開口部を設けておけば実現できる。

【０１７３】なお、この開口部の形成は第１層間絶縁膜
１２と第３ゲート絶縁膜３１とのエッチングの選択比が
大きいほど良い。

【０１７４】また、図１０（Ａ）と同様に画素ＴＦＴは
チャネル形成領域１２９a、１２９bとｎ型不純物領域
（ｃ）でなるＬＤＤ領域１２８a〜１２８dの間にオフセ
ット領域３５a〜３５bが存在する。効果については図１
０（Ａ）の説明で既に行ったのでここでは省略する。

【０１７５】なお、本実施例の構成は実施例１において
第３ゲート絶縁膜２４０の成膜工程を、熱酸化工程、陽
極酸化工程若しくはプラズマ酸化工程に置き換えるだけ
で実施可能であり、実施例２〜５に記載されたいずれの
構成とも自由に組み合わせることが可能である。

【０１７６】〔実施例７〕本実施例では図１とは異なる
構造のアクティブマトリクス基板を作製した場合につい
て説明する。説明には図１２を用いる。なお、本実施例
は図１に示した構造の一部を変更した例であるので、同
一箇所には図１と同じ符号を用いる。また、変更のない
部分に関しては図１に対応するので説明は省略する。

【０１７７】図１２に示したアクティブマトリクス基板
は、第１ゲート絶縁膜として減圧熱ＣＶＤ法により形成
された絶縁膜１２０１を用いる。本実施例では成膜ガス
としてＳｉＨ₄ガス（流量０．３×１０^-6ｍ³／ｓ）とＮ
₂Ｏガス（流量１．５×１０^{- 5}ｍ³／ｓ）を用い、成膜温
度を８００℃、成膜圧力を４０Ｐａとして成膜すれば良
い。また、膜厚は、実施例１と同様に３〜２０nm（好ま
しくは５〜１０nm）とすれば良い。勿論、第１ゲート絶
縁膜１２０１を成膜した後、実施例１と同様の熱酸化工
程を行っても良い。

【０１７８】本実施例を実施した場合、画素部では第２
ゲート絶縁膜１３と第１ゲート絶縁膜１２０１との積層
膜（上記熱酸化工程を行った場合は熱酸化膜も含む）が
ゲート絶縁膜として機能することになる。

【０１７９】なお、本実施例は実施例１において第１ゲ
ート絶縁膜１２０１の成膜工程を加える以外は特に変更
すべき工程はないので、実施例１を参考にすれば容易に
実施することが可能である。また、実施例２〜実施例６
のいずれの構成とも自由に組み合わせて実施することが
可能である。

【０１８０】〔実施例８〕本発明は基板としてガラスも
しくはプラスチックを用いた場合においても実施するこ
とは可能である。勿論、この場合はガラスもしくはプラ
スチックからなる基板の耐熱性を考慮してＴＦＴを形成
しなくてはならない。

【０１８１】活性層となる結晶質珪素膜を形成するに
は、レーザー結晶化技術もしくは固相成長技術（熱結晶
化技術）とレーザー結晶化技術との併用により非晶質珪
素膜の結晶化を行うことが好ましい。レーザー結晶化技
術を用いればプラスチック基板もしくはプラスチックフ
ィルムの上にも結晶質珪素膜を形成しうる。

【０１８２】また、第１ゲート絶縁膜、第２ゲート絶縁
膜及び第３ゲート絶縁膜はプラズマＣＶＤ法もしくはス
パッタ法で形成する。特に、ＥＣＲ（Electron Cyclotr
on Resonance）プラズマＣＶＤ法やリモートプラズマＣ
ＶＤ法は活性層に与えるダメージを抑えつつ高品質な絶
縁膜を形成することができるため好ましい。

【０１８３】なお、本実施例は実施例１において第１ゲ
ート絶縁膜、第２ゲート絶縁膜及び第３ゲート絶縁膜の
成膜工程を変更する以外は特に変更すべき工程はないの
で、実施例１を参考にすれば容易に実施することが可能
である。また、実施例２〜実施例６のいずれの構成とも
自由に組み合わせて実施することが可能である。

【０１８４】〔実施例９〕本実施例では本願発明におい
てメモリ部を形成しうる不揮発性メモリの回路構成につ
いて説明する。具体的には、図７に示した液晶表示装置
（液晶モジュール）において、メモリ部７０６をＮＯＲ
型フラッシュメモリとした場合について図１３を用いて
説明する。なお、図１３には四つのメモリトランジスタ
を並列につなげたセクターを二つ図示しているが、この
構成に限定する必要はない。

【０１８５】図１３（Ａ）において、Ｂ１で示されるビ
ット配線４１には四つのメモリトランジスタ４２〜４５
が接続されている。Ｂ２も同様である。また、メモリト
ランジスタ４２〜４５のそれぞれはＷ１〜Ｗ４で示され
るワード配線４７〜５０を制御ゲート電極として制御さ
れる。

【０１８６】なお、本明細書ではワード配線のうちＴＦ
Ｔの活性層と重なる領域を特に制御ゲート電極と呼んで
いる。また、図示されていないが、実際には制御ゲート
電極の下には浮遊ゲート電極が存在する。

【０１８７】図１３（Ａ）の回路図で示したＮＯＲ型フ
ラッシュメモリを実際に素子パターンとして表すと図１
３（Ｂ）のようになる。使用した各符号は図１３（Ａ）
のものと対応している。

【０１８８】本実施例の構成は、実施例１〜８に示した
いずれの構成とも自由に組み合わせて実施することが可
能である。

【０１８９】〔実施例１０〕本実施例では本願発明にお
いてメモリ部を形成しうる不揮発性メモリの回路構成に
ついて説明する。具体的には、図７に示した液晶表示装
置（液晶モジュール）において、メモリ部７０６をＮＡ
ＮＤ型フラッシュメモリとした場合について図１４を用
いて説明する。なお、図１４には八つのメモリトランジ
スタを直列につなげたセクターを二つ図示しているが、
この構成に限定する必要はない。

【０１９０】図１４（Ａ）において、Ｂ１で示されるビ
ット配線５５には二つの選択トランジスタ５１、５２及
び八つのメモリトランジスタ５６〜６３が接続されてい
る。Ｂ２も同様である。また、選択トランジスタ５１、
５２はそれぞれＳ１、Ｓ２で示される選択用ゲート配線
５３、５４で制御され、メモリトランジスタ５６〜６３
のそれぞれはＷ１〜Ｗ８で示されるワード配線６４〜７
１を制御ゲート電極として制御される。

【０１９１】なお、本明細書ではワード配線のうちＴＦ
Ｔの活性層と重なる領域を特に制御ゲート電極と呼んで
いる。また、図示されていないが、実際には制御ゲート
電極の下には浮遊ゲート電極が存在する。

【０１９２】図１４（Ａ）の回路図で示したＮＡＮＤ型
フラッシュメモリを実際に素子パターンとして表すと図
１４（Ｂ）のようになる。使用した各符号は図１４
（Ａ）のものと対応している。

【０１９３】本実施例の構成は、実施例１〜８に示した
いずれの構成とも自由に組み合わせて実施することが可
能である。また、実施例９に示したＮＯＲ型フラッシュ
メモリと組み合わせてメモリ部を形成することもでき
る。

【０１９４】〔実施例１１〕本実施例では、本願発明の
電気光学装置においてメモリ部、駆動回路部又は画素部
以外のその他の信号処理回路として、γ（ガンマ）補正
回路を加えた場合について説明する。

【０１９５】なお、γ補正回路とはγ補正を行うための
回路である。γ補正とは画像信号に適切な電圧を付加す
ることによって、画素電極に印加される電圧とその上の
液晶又はＥＬ層の透過光強度との間に線形関係を作るた
めの補正である。

【０１９６】図１５は本実施例の液晶表示装置（ＥＬ表
示装置であっても良い）に用いるアクティブマトリクス
基板のブロック図である。画素部７５の周辺にソース配
線駆動回路７６、ゲート配線駆動回路７７が設けられ、
さらにγ補正回路７８、不揮発性メモリ（本実施例では
フラッシュメモリ）７９が設けられている。また、画像
信号、クロック信号若しくは同期信号等は、ＦＰＣ（フ
レキシブルプリントサーキット）８０を経由して送られ
てくる。

【０１９７】不揮発性メモリ７９には、パソコン本体や
テレビ受信アンテナ等から送られてきた画像信号にγ補
正をかけるための補正データが格納（記憶）されてお
り、その補正データを参照してγ補正回路７８が画像信
号に対してγ補正を行う。

【０１９８】γ補正のためのデータは液晶表示装置を出
荷する前に一度格納しておけば良いが、定期的に補正デ
ータを書き換えることも可能である。また、同じように
作成した液晶表示装置であっても、微妙に液晶の光学応
答特性（先の透過光強度と印加電圧の関係など）が異な
る場合がある。その場合も、本実施例では液晶表示装置
毎に異なるγ補正データを格納しておくことが可能なの
で、常に同じ画質を得ることが可能である。

【０１９９】なお、不揮発性メモリ７９に対してγ補正
の補正データを格納する際、本出願人による特願平１０
−１５６６９６号に記載された手段を用いることは好ま
しい。また、γ補正に関する説明も同出願になされてい
る。

【０２００】また、不揮発性メモリに格納する補正デー
タはデジタル信号であるので、必要に応じてＤ／Ａコン
バータ若しくはＡ／Ｄコンバータを同一基板上に形成す
ることが望ましい。

【０２０１】なお、本実施例の構成は、実施例１〜１０
のいずれの構成とも自由に組み合わせて実施することが
できる。

【０２０２】〔実施例１２〕本実施例では、本願発明の
電気光学装置においてメモリ部、駆動回路部又は画素部
以外のその他の信号処理回路として、メモリコントロー
ラ回路を加えた場合について説明する。なお、ここでい
うメモリコントローラ回路とは不揮発性メモリに画像デ
ータを格納したり読み出したりという動作を制御するた
めの制御回路である。

【０２０３】図１６は本実施例の液晶表示装置（ＥＬ表
示装置であっても良い）に用いるアクティブマトリクス
基板のブロック図である。画素部８１の周辺にソース配
線駆動回路８２、ゲート配線駆動回路８３が設けられ、
さらにメモリコントローラ回路８４、不揮発性メモリ
（本実施例ではフラッシュメモリ）８５が設けられてい
る。また、画像信号、クロック信号若しくは同期信号等
は、ＦＰＣ（フレキシブルプリントサーキット）８６を
経由して送られてくる。

【０２０４】不揮発性メモリ８５には、パソコン本体や
テレビ受信アンテナ等から送られてきた画像信号が１フ
レーム毎に格納（記憶）されており、その画像信号を順
次画素部に入力して表示を行う。不揮発性メモリ８５に
は画素部８１に表示される画像１フレーム分の画像情報
が記憶される。例えば、６ビットのデジタル信号が画像
信号として送られてくる場合、画素数×６ビットに相当
するメモリ容量を必要とする。

【０２０５】なお、不揮発性メモリに格納する補正デー
タはデジタル信号であるので、必要に応じてＤ／Ａコン
バータ若しくはＡ／Ｄコンバータを同一基板上に形成す
ることが望ましい。

【０２０６】このように本実施例の構成とすることで、
画素部８１に表示された画像を常に不揮発性メモリ８５
に記憶しており、画像の一時停止などの動作を容易に行
うことができる。即ち、メモリコントローラ回路８４に
より不揮発性メモリ８５に格納された画像信号を常に画
素部８１へ送るようにすることで、ビデオデッキ等に録
画することなくテレビ放送を自由に一時停止することが
可能となる。

【０２０７】また、本実施例では１フレーム分を格納す
る例を示したが、さらに数百フレーム、数千フレーム分
といった画像情報を格納しうる程度まで不揮発性メモリ
８５のメモリ容量を増やすことができたならば、一時停
止だけでなく、数秒若しくは数分前の画像を再生（リプ
レイ）することも可能となる。

【０２０８】なお、本実施例の構成は、実施例１〜１０
のいずれの構成とも自由に組み合わせて実施することが
できる。

【０２０９】〔実施例１３〕実施例１に示した作製工程
例では、ｎチャネル型ＴＦＴのゲート電極を形成する前
に、前もってｎ型不純物領域（ｂ）を形成することが前
提となっている。そして、ｐ型不純物領域（ａ）、ｎ型
不純物領域（ｃ）はともに自己整合的に形成されること
が特徴となっている。

【０２１０】しかしながら、本発明の効果を得るために
は最終的な構造が図５（Ｃ）のような構造となっていれ
ば良く、そこに至るプロセスに限定されるものではな
い。従って、不純物領域の形成順序は実施者が適宜変更
して構わない。また、場合によってはｐ型不純物領域
（ａ）やｎ型不純物領域（ｃ）を、レジストマスクを用
いて形成することも可能である。即ち、最終的に図５
（Ｃ）に示したように、各回路に応じて異なる構造ＴＦ
Ｔが形成されるのであれば、あらゆる組み合わせの工程
順序を採用しても構わない。

【０２１１】〔実施例１４〕本発明は従来のＭＯＳＦＥ
Ｔ上に層間絶縁膜を形成し、その上にＴＦＴを形成する
際に用いることも可能である。即ち、三次元構造の半導
体装置を実現することも可能である。

【０２１２】また、基板としてＳＩＭＯＸ、Ｓｍａｒｔ
−Ｃｕｔ（SOITEC社の登録商標）、ＥＬＴＲＡＮ（キャ
ノン株式会社の登録商標）などのＳＯＩ基板を用い、単
結晶半導体薄膜を活性層として用いることも可能であ
る。

【０２１３】なお、本実施例の構成は、実施例１〜１３
のいずれの構成とも自由に組み合わせることが可能であ
る。

【０２１４】〔実施例１５〕本発明によって作製された
液晶表示装置は様々な液晶材料を用いることが可能であ
る。そのような材料として、ＴＮ液晶、ＰＤＬＣ（ポリ
マー分散型液晶）、ＦＬＣ（強誘電性液晶）、ＡＦＬＣ
（反強誘性電液晶）、またはＦＬＣとＡＦＬＣの混合物
（反強誘電性混合液晶）が挙げられる。

【０２１５】例えば、「H.Furue et al.;Charakteristi
cs and Drivng Scheme of Polymer-Stabilized Monosta
ble FLCD Exhibiting Fast Response Time and High Co
ntrast Ratio with Gray-Scale Capability,SID,199
8」、「T.Yoshida et al.;A Full-Color Thresholdless
Antiferroelectric LCD Exhibiting Wide Viewing Ang
le with Fast Response Time,841,SID97DIGEST,199
7」、「S.Inui et al.;Thresholdless antiferroelectr
icity in liquid crystals and its application to di
splays,671-673,J.Mater.Chem.6(4),1996」、または米
国特許第5,594,569号に開示された材料を用いることが
できる。

【０２１６】特に、電場に対して透過率が連続的に変化
する電気光学応答特性を示す無しきい値反強誘電性混合
液晶（Thresholdless Antiferroelectric LCD：ＴＬ−
ＡＦＬＣと略記する）にはＶ字型（またはＵ字型）の電
気光学応答特性を示すものがあり、その駆動電圧が約±
２．５Ｖ程度（セル厚約１μｍ〜２μｍ）のものも見出
されている。そのため、画素回路用の電源電圧が５〜８
Ｖ程度で済む場合があり、制御回路と画素回路を同じ電
源電圧で動作させる可能性が示唆されている。即ち、液
晶表示装置全体の低消費電力化を図ることができる。

【０２１７】また、強誘電性液晶や反強誘電性液晶はＴ
Ｎ液晶に比べて応答速度が速いという利点をもつ。本発
明で用いるようなＴＦＴは非常に動作速度の速いＴＦＴ
を実現しうるため、強誘電性液晶や反強誘電性液晶の応
答速度の速さを十分に生かした画像応答速度の速い液晶
表示装置を実現することが可能である。

【０２１８】また、一般に、無しきい値反強誘電性混合
液晶は自発分極が大きく、液晶自体の誘電率が高い。こ
のため、無しきい値反強誘電性混合液晶を液晶表示装置
に用いる場合には、画素に比較的大きな保持容量が必要
となってくる。よって、自発分極が小さな無しきい値反
強誘電性混合液晶を用いるのが好ましい。そういった意
味で実施例１の図１で示した保持容量は小さい面積で大
きな容量を蓄積することができるので好ましい。

【０２１９】なお、本実施例の液晶表示装置をパーソナ
ルコンピュータ等の電子機器の表示ディスプレイとして
用いることが有効であることは言うまでもない。

【０２２０】また、本実施例の構成は、実施例１〜１４
のいずれの構成とも自由に組み合わせることが可能であ
る。

【０２２１】〔実施例１６〕本発明はアクティブマトリ
クス型ＥＬ（エレクトロルミネッセンス）ディスプレイ
（ＥＬ表示装置ともいう）に適用することも可能であ
る。その例を図１７に示す。

【０２２２】図１７は本実施例のアクティブマトリクス
型ＥＬディスプレイの回路図である。９１は表示領域を
表しており、その周辺にはＸ方向（ソース側）駆動回路
９２、Ｙ方向（ゲート側）駆動回路９３が設けられてい
る。また、表示領域９１の各画素は、スイッチング用Ｔ
ＦＴ９４、コンデンサ９５、電流制御用ＴＦＴ９６、Ｅ
Ｌ素子９７を有し、スイッチング用ＴＦＴ９４にＸ方向
信号線（ソース信号線）９８a（または９８b）、Ｙ方向
信号線（ゲート信号線）９９a（または９９b、９９c）
が接続される。また、電流制御用ＴＦＴ９６には、電源
線１００a、１００bが接続される。

【０２２３】なお、本実施例のアクティブマトリクス型
ＥＬディスプレイに対して、実施例１、４、６〜１３の
いずれの構成を組み合わせても良い。

【０２２４】〔実施例１７〕本実施例では、本願発明を
用いてＥＬ（エレクトロルミネセンス）表示装置を作製
した例について説明する。なお、図１８（Ａ）は本願発
明のＥＬ表示装置の上面図であり、図１８（Ｂ）はその
断面図である。

【０２２５】図１８（Ａ）において、４００１は基板、
４００２は画素部、４００３はソース側駆動回路、４０
０４はゲート側駆動回路であり、それぞれの駆動回路は
配線４００５を経てＦＰＣ（フレキシブルプリントサー
キット）４００６に至り、外部機器へと接続される。

【０２２６】このとき、画素部４００２、ソース側駆動
回路４００３及びゲート側駆動回路４００４を囲むよう
にして第１シール材４１０１、カバー材４１０２、充填
材４１０３及び第２シール材４１０４が設けられてい
る。

【０２２７】また、図１８（Ｂ）は図１８（Ａ）をＡ−
Ａ’で切断した断面図に相当し、基板４００１の上にソ
ース側駆動回路４００３に含まれる駆動ＴＦＴ（但し、
ここではｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを図
示している。）４２０１及び画素部４００２に含まれる
電流制御用ＴＦＴ（ＥＬ素子への電流を制御するＴＦ
Ｔ）４２０２が形成されている。

【０２２８】本実施例では、駆動ＴＦＴ４２０１には図
１のｎチャネル型ＴＦＴ３０２とｐチャネル型ＴＦＴ３
０３と同じ構造のＴＦＴが用いられ、電流制御用ＴＦＴ
４２０２には図１のｐチャネル型ＴＦＴ３０３と同じ構
造のＴＦＴが用いられる。また、同一基板上にはメモリ
部が形成され、図１のメモリトランジスタ３０１と同じ
構造のＴＦＴが用いられる。また、画素部４００２には
電流制御用ＴＦＴ４２０２のゲートに接続された保持容
量（図示せず）が設けられる。

【０２２９】駆動ＴＦＴ４２０１及び画素ＴＦＴ４２０
２の上には樹脂材料でなる層間絶縁膜（平坦化膜）４３
０１が形成され、その上に画素ＴＦＴ４２０２のドレイ
ンと電気的に接続する画素電極（陽極）４３０２が形成
される。画素電極４３０２としては仕事関数の大きい透
明導電膜が用いられる。透明導電膜としては、酸化イン
ジウムと酸化スズとの化合物または酸化インジウムと酸
化亜鉛との化合物を用いることができる。

【０２３０】そして、画素電極４３０２の上には絶縁膜
４３０３が形成され、絶縁膜４３０３は画素電極４３０
２の上に開口部が形成されている。この開口部におい
て、画素電極４３０２の上にはＥＬ（エレクトロルミネ
ッセンス）層４３０４が形成される。ＥＬ層４３０４は
公知の有機ＥＬ材料または無機ＥＬ材料を用いることが
できる。また、有機ＥＬ材料には低分子系（モノマー
系）材料と高分子系（ポリマー系）材料があるがどちら
を用いても良い。

【０２３１】ＥＬ層４３０４の形成方法は公知の蒸着技
術もしくは塗布法技術を用いれば良い。また、ＥＬ層の
構造は正孔注入層、正孔輸送層、発光層、電子輸送層ま
たは電子注入層を自由に組み合わせて積層構造または単
層構造とすれば良い。

【０２３２】ＥＬ層４３０４の上には遮光性を有する導
電膜（代表的にはアルミニウム、銅もしくは銀を主成分
とする導電膜またはそれらと他の導電膜との積層膜）か
らなる陰極４３０５が形成される。また、陰極４３０５
とＥＬ層４３０４の界面に存在する水分や酸素は極力排
除しておくことが望ましい。従って、真空中で両者を連
続成膜するか、ＥＬ層４３０４を窒素または希ガス雰囲
気で形成し、酸素や水分に触れさせないまま陰極４３０
５を形成するといった工夫が必要である。本実施例では
マルチチャンバー方式（クラスターツール方式）の成膜
装置を用いることで上述のような成膜を可能とする。

【０２３３】そして陰極４３０５は４３０６で示される
領域において配線４００５に電気的に接続される。配線
４００５は陰極４３０５に所定の電圧を与えるための配
線であり、異方導電性フィルム４３０７を介してＦＰＣ
４００６に電気的に接続される。

【０２３４】以上のようにして、画素電極（陽極）４３
０２、ＥＬ層４３０４及び陰極４３０５からなるＥＬ素
子が形成される。このＥＬ素子は、第１シール材４１０
１及び第１シール材４１０１によって基板４００１に貼
り合わされたカバー材４１０２で囲まれ、充填材４１０
３により封入されている。

【０２３５】カバー材４１０２としては、ガラス材、金
属材（代表的にはステンレス材）、セラミックス材、プ
ラスチック材（プラスチックフィルムも含む）を用いる
ことができる。プラスチック材としては、ＦＲＰ（Ｆｉ
ｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔ
ｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィル
ム、マイラーフィルム、ポリエステルフィルムまたはア
クリル樹脂フィルムを用いることができる。また、アル
ミニウムホイルをＰＶＦフィルムやマイラーフィルムで
挟んだ構造のシートを用いることもできる。

【０２３６】但し、ＥＬ素子からの光の放射方向がカバ
ー材側に向かう場合にはカバー材は透明でなければなら
ない。その場合には、ガラス板、プラスチック板、ポリ
エステルフィルムまたはアクリルフィルムのような透明
物質を用いる。

【０２３７】また、充填材４１０３としては紫外線硬化
樹脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポ
リビニルクロライド）、アクリル、ポリイミド、エポキ
シ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラ
ル）またはＥＶＡ（エチレンビニルアセテート）を用い
ることができる。この充填材４１０３の内部に吸湿性物
質（好ましくは酸化バリウム）を設けておくとＥＬ素子
の劣化を抑制できる。

【０２３８】また、充填材４１０３の中にスペーサを含
有させてもよい。このとき、スペーサを酸化バリウムで
形成すればスペーサ自体に吸湿性をもたせることが可能
である。また、スペーサを設けた場合、スペーサからの
圧力を緩和するバッファ層として陰極４３０５上に樹脂
膜を設けることも有効である。

【０２３９】また、配線４００５は異方導電性フィルム
４３０７を介してＦＰＣ４００６に電気的に接続され
る。配線４００５は画素部４００２、ソース側駆動回路
４００３及びゲート側駆動回路４００４に送られる信号
をＦＰＣ４００６に伝え、ＦＰＣ４００６により外部機
器と電気的に接続される。

【０２４０】また、本実施例では第１シール材４１０１
の露呈部及びＦＰＣ４００６の一部を覆うように第２シ
ール材４１０４を設け、ＥＬ素子を徹底的に外気から遮
断する構造となっている。こうして図１８（Ｂ）の断面
構造を有するＥＬ表示装置となる。なお、本実施例のＥ
Ｌ表示装置は実施例１、４、６〜１３、１６のいずれの
構成を組み合わせて作製しても構わない。

【０２４１】ここで画素部のさらに詳細な断面構造を図
１９に、上面構造を図２０（Ａ）に、回路図を図２０
（Ｂ）に示す。図１９、図２０（Ａ）及び図２０（Ｂ）
では共通の符号を用いるので互いに参照すれば良い。

【０２４２】図１９において、基板４４０１上に設けら
れたスイッチング用ＴＦＴ４４０２は図１の画素部に設
けられたｎチャネル型ＴＦＴ３０４を用いて形成され
る。従って、構造の説明はｎチャネル型ＴＦＴ３０４の
説明を参照すれば良い。また、４４０３で示される配線
は、スイッチング用ＴＦＴ４４０２のゲート電極４４０
４a、４４０４bを電気的に接続するゲート配線である。

【０２４３】なお、本実施例ではチャネル形成領域が二
つ形成されるダブルゲート構造としているが、チャネル
形成領域が一つ形成されるシングルゲート構造もしくは
三つ形成されるトリプルゲート構造であっても良い。

【０２４４】また、スイッチング用ＴＦＴ４４０２のド
レイン配線４４０５は電流制御用ＴＦＴ４４０６のゲー
ト電極４４０７に電気的に接続されている。なお、電流
制御用ＴＦＴ４４０６は図１のｐチャネル型ＴＦＴ３０
３を用いて形成される。従って、構造の説明はｐチャネ
ル型ＴＦＴ３０３の説明を参照すれば良い。なお、本実
施例ではシングルゲート構造としているが、ダブルゲー
ト構造もしくはトリプルゲート構造であっても良い。

【０２４５】スイッチング用ＴＦＴ４４０２及び電流制
御用ＴＦＴ４４０６の上には第１パッシベーション膜４
４０８が設けられ、その上に樹脂からなる平坦化膜４４
０９が形成される。平坦化膜４４０９を用いてＴＦＴに
よる段差を平坦化することは非常に重要である。後に形
成されるＥＬ層は非常に薄いため、段差が存在すること
によって発光不良を起こす場合がある。従って、ＥＬ層
をできるだけ平坦面に形成しうるように画素電極を形成
する前に平坦化しておくことが望ましい。

【０２４６】また、４４１０は透明導電膜からなる画素
電極（ＥＬ素子の陽極）であり、電流制御用ＴＦＴ４４
０６のドレイン配線４４１１に電気的に接続される。画
素電極４４１０としては酸化インジウムと酸化スズとの
化合物もしくは酸化インジウムと酸化亜鉛との化合物か
らなる導電膜を用いることができる。

【０２４７】画素電極４４１０の上にはＥＬ層４４１２
が形成される。なお、図１９では一画素しか図示してい
ないが、本実施例ではＲ（赤）、Ｇ（緑）、Ｂ（青）の
各色に対応したＥＬ層を作り分けている。また、本実施
例では蒸着法により低分子系有機ＥＬ材料を形成してい
る。具体的には、正孔注入層として２０ｎｍ厚の銅フタ
ロシアニン（ＣｕＰｃ）膜を設け、その上に発光層とし
て７０ｎｍ厚のトリス−８−キノリノラトアルミニウム
錯体（Ａｌｑ₃）膜を設けた積層構造としている。Ａｌ
ｑ₃に蛍光色素を添加することで発光色を制御すること
ができる。

【０２４８】但し、以上の例はＥＬ層として用いること
のできる有機ＥＬ材料の一例であって、これに限定する
必要はまったくない。発光層、電荷輸送層または電荷注
入層を自由に組み合わせてＥＬ層（発光及びそのための
キャリアの移動を行わせるための層）を形成すれば良
い。例えば、本実施例では低分子系有機ＥＬ材料をＥＬ
層として用いる例を示したが、高分子系有機ＥＬ材料を
用いても良い。また、電荷輸送層や電荷注入層として炭
化珪素等の無機材料を用いることも可能である。これら
の有機ＥＬ材料や無機材料は公知の材料を用いることが
できる。

【０２４９】次に、ＥＬ層４４１２の上には遮光性の導
電膜からなる陰極４４１３が設けられる。本実施例の場
合、遮光性の導電膜としてアルミニウムとリチウムとの
合金膜を用いる。勿論、公知のＭｇＡｇ膜（マグネシウ
ムと銀との合金膜）を用いても良い。陰極材料として
は、周期表の１族もしくは２族に属する元素からなる導
電膜もしくはそれらの元素を添加した導電膜を用いれば
良い。

【０２５０】この陰極４４１３まで形成された時点でＥ
Ｌ素子４４１４が完成する。なお、ここでいうＥＬ素子
４４１４は、画素電極（陽極）４４１０、ＥＬ層４４１
２及び陰極４４１３で形成されたコンデンサを指す。

【０２５１】次に、本実施例における画素の上面構造を
図２０（Ａ）を用いて説明する。スイッチング用ＴＦＴ
４４０２のソースはソース配線４４１５に接続され、ド
レインはドレイン配線４４０５に接続される。また、ド
レイン配線４４０５は電流制御用ＴＦＴ４４０６のゲー
ト電極４４０７に電気的に接続される。また、電流制御
用ＴＦＴ４４０６のソースは電流供給線４４１６に電気
的に接続され、ドレインはドレイン配線４４１７に電気
的に接続される。また、ドレイン配線４４１７は点線で
示される画素電極（陽極）４４１８に電気的に接続され
る。

【０２５２】このとき、４４１９で示される領域には保
持容量が形成される。保持容量４４１９は、電流供給線
４４１６と電気的に接続された半導体膜４４２０、ゲー
ト絶縁膜と同一層の絶縁膜（図示せず）及びゲート電極
４４０７との間で形成される。また、ゲート電極４４０
７、第１層間絶縁膜と同一の層（図示せず）及び電流供
給線４４１６で形成される容量も保持容量として用いる
ことが可能である。

【０２５３】なお、本実施例の構成は、実施例１、４、
６〜１３、１６のいずれの構成とも自由に組み合わせて
実施することが可能である。

【０２５４】〔実施例１８〕本実施例では、実施例１７
とは異なる画素構造を有したＥＬ表示装置について説明
する。説明には図２１を用いる。なお、図１９と同一の
符号が付してある部分については実施例１７の説明を参
照すれば良い。

【０２５５】図２１では電流制御用ＴＦＴ４５０１とし
て図１のｎチャネル型ＴＦＴ３０２と同一構造のＴＦＴ
を用いる。勿論、電流制御用ＴＦＴ４５０１のゲート電
極４５０２はスイッチング用ＴＦＴ４４０２のドレイン
配線４４０５に接続されている。また、電流制御用ＴＦ
Ｔ４５０１のドレイン配線４５０３は画素電極４５０４
に電気的に接続されている。

【０２５６】ＥＬ素子にかかる電圧が１０Ｖ以上になる
とホットキャリア効果による劣化が顕著になるため、電
流制御用ＴＦＴ４５０１として図１のｎチャネル型ＴＦ
Ｔ３０２と同一構造のＴＦＴを用いることは有効であ
る。また、ＥＬ素子にかかる電圧が１０Ｖ以下であれば
ホットキャリア効果による劣化はさほど問題とならない
のでｎチャネル型ＴＦＴ３０２からＬＤＤ領域１１４を
省略した構造のＴＦＴを用いても良い。

【０２５７】本実施例では、画素電極４５０４がＥＬ素
子の陰極として機能し、遮光性の導電膜を用いて形成す
る。具体的には、アルミニウムとリチウムとの合金膜を
用いるが、周期表の１族もしくは２族に属する元素から
なる導電膜もしくはそれらの元素を添加した導電膜を用
いれば良い。

【０２５８】画素電極４５０４の上にはＥＬ層４５０５
が形成される。なお、図２１では一画素しか図示してい
ないが、本実施例ではＧ（緑）に対応したＥＬ層を蒸着
法及び塗布法（好ましくはスピンコーティング法）によ
り形成している。具体的には、電子注入層として２０ｎ
ｍ厚のフッ化リチウム（ＬｉＦ）膜を設け、その上に発
光層として７０ｎｍ厚のＰＰＶ（ポリパラフェニレンビ
ニレン）膜を設けた積層構造としている。

【０２５９】次に、ＥＬ層４５０５の上には透明導電膜
からなる陽極４５０６が設けられる。本実施例の場合、
透明導電膜として酸化インジウムと酸化スズとの化合物
もしくは酸化インジウムと酸化亜鉛との化合物からなる
導電膜を用いる。

【０２６０】この陽極４５０６まで形成された時点でＥ
Ｌ素子４５０７が完成する。なお、ここでいうＥＬ素子
４５０７は、画素電極（陰極）４５０４、ＥＬ層４５０
５及び陽極４５０６で形成されたコンデンサを指す。

【０２６１】なお、本実施例の電流制御用ＴＦＴ４５０
１はゲート電極４５０２とＬＤＤ領域４５０９a、４５
０９bとの間にゲート容量と呼ばれる寄生容量を形成す
る。このゲート容量を調節することで図２０（Ａ）、
（Ｂ）に示した保持容量４４１８と同等の機能を持たせ
ることも可能である。特に、ＥＬ表示装置をデジタル駆
動方式で動作させる場合においては、保持容量のキャパ
シタンスがアナログ駆動方式で動作させる場合よりも小
さくて済むため、ゲート容量で保持容量を代用しうる。

【０２６２】なお、本実施例の構成は、実施例１、４、
６〜１３、１６のいずれの構成とも自由に組み合わせて
実施することが可能である。

【０２６３】〔実施例１９〕本実施例では、実施例１７
もしくは実施例１８に示したＥＬ表示装置の画素構造の
例を図２２（Ａ）〜（Ｃ）に示す。なお、本実施例にお
いて、４６０１はスイッチング用ＴＦＴ４６０２のソー
ス配線、４６０３はスイッチング用ＴＦＴ４６０２のゲ
ート配線、４６０４は電流制御用ＴＦＴ、４６０５はコ
ンデンサ、４６０６、４６０８は電流供給線、４６０７
はＥＬ素子とする。

【０２６４】図２２（Ａ）は、二つの画素間で電流供給
線４６０６を共通とした場合の例である。即ち、二つの
画素が電流供給線４６０６を中心に線対称となるように
形成されている点に特徴がある。この場合、電流供給線
の本数を減らすことができるため、画素部をさらに高精
細化することができる。

【０２６５】また、図２２（Ｂ）は、電流供給線４６０
８をゲート配線４６０３と平行に設けた場合の例であ
る。なお、図２２（Ｂ）では電流供給線４６０８とゲー
ト配線４６０３とが重ならないように設けた構造となっ
ているが、両者が異なる層に形成される配線であれば、
絶縁膜を介して重なるように設けることもできる。この
場合、電流供給線４６０８とゲート配線４６０３とで専
有面積を共有させることができるため、画素部をさらに
高精細化することができる。

【０２６６】また、図２２（Ｃ）は、図２２（Ｂ）の構
造と同様に電流供給線４６０８をゲート配線４６０３と
平行に設け、さらに、二つの画素を電流供給線４６０８
を中心に線対称となるように形成する点に特徴がある。
また、電流供給線４６０８をゲート配線４６０３のいず
れか一方と重なるように設けることも有効である。この
場合、電流供給線の本数を減らすことができるため、画
素部をさらに高精細化することができる。

【０２６７】〔実施例２０〕本実施例では、実施例１７
もしくは実施例１８に示したＥＬ表示装置の画素構造の
例を図２３（Ａ）、（Ｂ）に示す。なお、本実施例にお
いて、４７０１はスイッチング用ＴＦＴ４７０２のソー
ス配線、４７０３はスイッチング用ＴＦＴ４７０２のゲ
ート配線、４７０４は電流制御用ＴＦＴ、４７０５はコ
ンデンサ（省略することも可能）、４７０６は電流供給
線、、４７０７は電源制御用ＴＦＴ、４７０８は電源制
御用ゲート配線、４７０９はＥＬ素子とする。電源制御
用ＴＦＴ４７０７の動作については特願平１１−３４１
２７２号を参照すると良い。

【０２６８】また、本実施例では電源制御用ＴＦＴ４７
０７を電流制御用ＴＦＴ４７０４とＥＬ素子４７０８と
の間に設けているが、電源制御用ＴＦＴ４７０７とＥＬ
素子４７０８との間に電流制御用ＴＦＴ４７０４が設け
られた構造としても良い。また、電源制御用ＴＦＴ４７
０７は電流制御用ＴＦＴ４７０４と同一構造とするか、
同一の活性層で直列させて形成するのが好ましい。

【０２６９】また、図２３（Ａ）は、二つの画素間で電
流供給線４７０６を共通とした場合の例である。即ち、
二つの画素が電流供給線４７０６を中心に線対称となる
ように形成されている点に特徴がある。この場合、電流
供給線の本数を減らすことができるため、画素部をさら
に高精細化することができる。

【０２７０】また、図２３（Ｂ）は、ゲート配線４７０
３と平行に電流供給線４７１０を設け、ソース配線４７
０１と平行に電源制御用ゲート配線４７１１を設けた場
合の例である。なお、図２３（Ｂ）では電流供給線４７
１０とゲート配線４７０３とが重ならないように設けた
構造となっているが、両者が異なる層に形成される配線
であれば、絶縁膜を介して重なるように設けることもで
きる。この場合、電流供給線４７１０とゲート配線４７
０３とで専有面積を共有させることができるため、画素
部をさらに高精細化することができる。

【０２７１】〔実施例２１〕本実施例では、実施例１７
もしくは実施例１８に示したＥＬ表示装置の画素構造の
例を図２４（Ａ）、（Ｂ）に示す。なお、本実施例にお
いて、４８０１はスイッチング用ＴＦＴ４８０２のソー
ス配線、４８０３はスイッチング用ＴＦＴ４８０２のゲ
ート配線、４８０４は電流制御用ＴＦＴ、４８０５はコ
ンデンサ（省略することも可能）、４８０６は電流供給
線、、４８０７は消去用ＴＦＴ、４８０８は消去用ゲー
ト配線、４８０９はＥＬ素子とする。消去用ＴＦＴ４８
０７の動作については特願平１１−３３８７８６号を参
照すると良い。

【０２７２】消去用ＴＦＴ４８０７のドレインは電流制
御用ＴＦＴ４８０４のゲートに接続され、電流制御用Ｔ
ＦＴ４８０４のゲート電圧を強制的に変化させることが
できるようになっている。なお、消去用ＴＦＴ４８０７
はｎチャネル型ＴＦＴとしてもｐチャネル型ＴＦＴとし
ても良いが、オフ電流を小さくできるようにスイッチン
グ用ＴＦＴ４８０２と同一構造とすることが好ましい。

【０２７３】また、図２４（Ａ）は、二つの画素間で電
流供給線４８０６を共通とした場合の例である。即ち、
二つの画素が電流供給線４８０６を中心に線対称となる
ように形成されている点に特徴がある。この場合、電流
供給線の本数を減らすことができるため、画素部をさら
に高精細化することができる。

【０２７４】また、図２４（Ｂ）は、ゲート配線４８０
３と平行に電流供給線４８１０を設け、ソース配線４８
０１と平行に消去用ゲート配線４８１１を設けた場合の
例である。なお、図２４（Ｂ）では電流供給線４８１０
とゲート配線４８０３とが重ならないように設けた構造
となっているが、両者が異なる層に形成される配線であ
れば、絶縁膜を介して重なるように設けることもでき
る。この場合、電流供給線４８１０とゲート配線４８０
３とで専有面積を共有させることができるため、画素部
をさらに高精細化することができる。

【０２７５】〔実施例２２〕本発明のＥＬ表示装置は画
素内にいくつのＴＦＴを設けた構造としても良い。実施
例２０、２１ではＴＦＴを三つ設けた例を示している
が、四つ乃至六つのＴＦＴを設けても構わない。本発明
はＥＬ表示装置の画素構造に限定されずに実施すること
が可能である。

【０２７６】〔実施例２３〕本願発明の電気光学装置や
半導体回路は電気器具の表示部や信号処理回路として用
いることができる。そのような電気器具としては、ビデ
オカメラ、デジタルカメラ、プロジェクター、プロジェ
クションＴＶ、ゴーグル型ディスプレイ（ヘッドマウン
トディスプレイ）、ナビゲーションシステム、音響再生
装置、ノート型パーソナルコンピュータ、ゲーム機器、
携帯情報端末（モバイルコンピュータ、携帯電話、携帯
型ゲーム機または電子書籍等）、記録媒体を備えた画像
再生装置などが挙げられる。それら電気器具の具体例を
図２５〜２７に示す。

【０２７７】図２５（Ａ）は携帯電話であり、本体２０
０１、音声出力部２００２、音声入力部２００３、表示
部２００４、操作スイッチ２００５、アンテナ２００６
で構成される。本願発明の電気光学装置は表示部２００
４に、本願発明の半導体回路は音声出力部２００２、音
声入力部２００３またはＣＰＵやメモリ等に用いること
ができる。

【０２７８】図２５（Ｂ）はビデオカメラであり、本体
２１０１、表示部２１０２、音声入力部２１０３、操作
スイッチ２１０４、バッテリー２１０５、受像部２１０
６で構成される。本願発明の電気光学装置は表示部２１
０２に、本願発明の半導体回路は音声入力部２１０３ま
たはＣＰＵやメモリ等に用いることができる。

【０２７９】図２５（Ｃ）はモバイルコンピュータ（モ
ービルコンピュータ）であり、本体２２０１、カメラ部
２２０２、受像部２２０３、操作スイッチ２２０４、表
示部２２０５で構成される。本願発明の電気光学装置は
表示部２２０５に、本願発明の半導体回路はＣＰＵやメ
モリ等に用いることができる。

【０２８０】図２５（Ｄ）はゴーグル型ディスプレイで
あり、本体２３０１、表示部２３０２、アーム部２３０
３で構成される。本願発明の電気光学装置は表示部２３
０２に、本願発明の半導体回路はＣＰＵやメモリ等に用
いることができる。

【０２８１】図２５（Ｅ）はリアプロジェクター（プロ
ジェクションＴＶ）であり、本体２４０１、光源２４０
２、液晶表示装置２４０３、偏光ビームスプリッタ２４
０４、リフレクター２４０５、２４０６、スクリーン２
４０７で構成される。本発明は液晶表示装置２４０３に
用いることができ、本願発明の半導体回路はＣＰＵやメ
モリ等に用いることができる。

【０２８２】図２５（Ｆ）はフロントプロジェクターで
あり、本体２５０１、光源２５０２、液晶表示装置２５
０３、光学系２５０４、スクリーン２５０５で構成され
る。本発明は液晶表示装置２５０３に用いることがで
き、本願発明の半導体回路はＣＰＵやメモリ等に用いる
ことができる。

【０２８３】図２６（Ａ）はパーソナルコンピュータで
あり、本体２６０１、映像入力部２６０２、表示部２６
０３、キーボード２６０４等を含む。本願発明の電気光
学装置は表示部２６０３に、本願発明の半導体回路はＣ
ＰＵやメモリ等に用いることができる。

【０２８４】図２６（Ｂ）は電子遊戯機器（ゲーム機
器）であり、本体２７０１、記録媒体２７０２、表示部
２７０３及びコントローラー２７０４を含む。この電子
遊技機器から出力された音声や映像は筐体２７０５及び
表示部２７０６を含む表示ディスプレイにて再生され
る。コントローラー２７０４と本体２７０１との間の通
信手段または電子遊技機器と表示ディスプレイとの間の
通信手段は、有線通信、無線通信もしくは光通信が使え
る。本実施例では赤外線をセンサ部２７０７、２７０８
で検知する構成となっている。本願発明の電気光学装置
は表示部２７０３、２７０６に、本願発明の半導体回路
はＣＰＵやメモリ等に用いることができる。

【０２８５】図２６（Ｃ）はプログラムを記録した記録
媒体（以下、記録媒体と呼ぶ）を用いるプレーヤー（画
像再生装置）であり、本体２８０１、表示部２８０２、
スピーカ部２８０３、記録媒体２８０４及び操作スイッ
チ２８０５を含む。なお、この画像再生装置は記録媒体
としてＤＶＤ（Ｄｉｇｉｔａｌ ＶｅｒｓａｔｉｌｅＤ
ｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲーム
やインターネットを行うことができる。本願発明の電気
光学装置は表示部２８０２やＣＰＵやメモリ等に用いる
ことができる。

【０２８６】図２６（Ｄ）はデジタルカメラであり、本
体２９０１、表示部２９０２、接眼部２９０３、操作ス
イッチ２９０４、受像部（図示せず）を含む。本願発明
の電気光学装置は表示部２９０２やＣＰＵやメモリ等に
用いることができる。

【０２８７】なお、図２５（Ｅ）のリアプロジェクター
や図２５（Ｆ）のフロントプロジェクターに用いること
のできる光学エンジンについての詳細な説明を図２７に
示す。なお、図２７（Ａ）は光学エンジンであり、図２
７（Ｂ）は光学エンジンに内蔵される光源光学系であ
る。

【０２８８】図２７（Ａ）に示す光学エンジンは、光源
光学系３００１、ミラー３００２、３００５〜３００
７、ダイクロイックミラー３００３、３００４、光学レ
ンズ３００８a〜３００８c、プリズム３０１１、液晶表
示装置３０１０、投射光学系３０１２を含む。投射光学
系３０１２は、投射レンズを備えた光学系である。本実
施例は液晶表示装置３０１０を三つ使用する三板式の例
を示したが、単板式であってもよい。また、図２７
（Ａ）中において矢印で示した光路には、光学レンズ、
偏光機能を有するフィルム、位相差を調節するためのフ
ィルムもしくはＩＲフィルム等を設けてもよい。

【０２８９】また、図２７（Ｂ）に示すように、光源光
学系３００１は、光源３０１３、３０１４、合成プリズ
ム３０１５、コリメータレンズ３０１６、３０２０、レ
ンズアレイ３０１７、３０１８、偏光変換素子３０１９
を含む。なお、図２７（Ｂ）に示した光源光学系は光源
を２つ用いたが、一つでも良いし、三つ以上としてもよ
い。また、光源光学系の光路のどこかに、光学レンズ、
偏光機能を有するフィルム、位相差を調節するフィルム
もしくはＩＲフィルム等を設けてもよい。

【０２９０】以上の様に、本願発明の適用範囲は極めて
広く、あらゆる分野の電気器具に適用することが可能で
ある。また、本実施例の電気器具は実施例１〜２２の構
成を必要に応じて組み合わせることで実現できる。

【０２９１】

【発明の効果】本願発明を用いることで同一基板上に、
回路又は素子が要求する仕様に応じて適切な性能のＴＦ
Ｔを配置することが可能となり、電気光学装置の動作性
能や信頼性を大幅に向上させることができる。

【０２９２】また、同一基板上に画素部、駆動回路部に
加えてメモリ部を設けることが可能となるため、電気光
学装置の性能を大幅に向上しうる。さらに、以上のよう
な電気光学装置をディスプレイ（表示部）として有する
電子機器は用途が大きく広がり、且つ、高い動作性能と
高い信頼性を実現しうる。

【図面の簡単な説明】

【図１】 画素部、駆動回路及びメモリ部の構成を示す
図。

【図２】 画素部、駆動回路及びメモリ部の作製工程を
示す図。

【図３】 画素部、駆動回路及びメモリ部の作製工程を
示す図。

【図４】 画素部、駆動回路及びメモリ部の作製工程を
示す図。

【図５】 画素部、駆動回路及びメモリ部の作製工程を
示す図。

【図６】 アクティブマトリクス型液晶表示装置の断面
構造図。

【図７】 アクティブマトリクス型液晶表示装置の斜視
図。

【図８】 駆動回路を示す図。

【図９】 画素部を示す図。

【図１０】 画素部、駆動回路及びメモリ部の構成を示
す図。

【図１１】 画素部を示す図。

【図１２】 画素部、駆動回路及びメモリ部の構成を示
す図。

【図１３】 フラッシュメモリの構成を示す図。

【図１４】 フラッシュメモリの構成を示す図。

【図１５】 アクティブマトリクス基板のブロック図。

【図１６】 アクティブマトリクス基板のブロック図。

【図１７】 アクティブマトリクス型ＥＬ表示装置の構
成を示す図。

【図１８】 ＥＬ表示装置の上面構造及び断面構造を示
す図。

【図１９】 ＥＬ表示装置の断面構造を示す図。

【図２０】 ＥＬ表示装置の画素部の上面構造を示す
図。

【図２１】 ＥＬ表示装置の断面構造を示す図。

【図２２】 ＥＬ表示装置の画素部の回路構成を示す
図。

【図２３】 ＥＬ表示装置の画素部の回路構成を示す
図。

【図２４】 ＥＬ表示装置の回路構成を示す図。

【図２５】 電気器具の一例を示す図。

【図２６】 電気器具の一例を示す図。

【図２７】 光学エンジンの構成を示す図。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/792 Ｈ０１Ｌ 29/78 ６１３Ｂ 29/786 ６１６Ａ 21/336

Claims (10)

【特許請求の範囲】
1. 【請求項１】ＬＤＤ領域の一部又は全部がゲート絶縁膜
   を挟んでゲート電極と重なるように形成されたｎチャネ
   ル型ＴＦＴを有する駆動回路部と、 ＬＤＤ領域がゲート絶縁膜を挟んでゲート電極と重なら
   ないように形成された画素ＴＦＴを有する画素部と、 メモリトランジスタを有するメモリ部と、 を同一の絶縁体上に有することを特徴とする電気光学装
   置。
2. 【請求項２】ＬＤＤ領域の一部又は全部が第２ゲート絶
   縁膜を挟んでゲート電極と重なるように形成されたｎチ
   ャネル型ＴＦＴを有する駆動回路部と、 ＬＤＤ領域が第２ゲート絶縁膜を挟んでゲート電極と重
   ならないように形成された画素ＴＦＴを有する画素部
   と、 活性層、第１ゲート絶縁膜、浮遊ゲート電極、第３ゲー
   ト絶縁膜及び制御ゲート電極を含むメモリトランジスタ
   を有するメモリ部と、 を同一の絶縁体上に有することを特徴とする電気光学装
   置。
3. 【請求項３】ＬＤＤ領域の一部又は全部が第２ゲート絶
   縁膜を挟んでゲート電極と重なるように形成されたｎチ
   ャネル型ＴＦＴを有する駆動回路部と、 ＬＤＤ領域が第２ゲート絶縁膜を挟んでゲート電極と重
   ならないように形成された画素ＴＦＴを有する画素部
   と、 活性層、第１ゲート絶縁膜、浮遊ゲート電極、第３ゲー
   ト絶縁膜及び制御ゲート電極を含むメモリトランジスタ
   を有するメモリ部と、 を同一の絶縁体上に有し、 前記第３ゲート絶縁膜は前記ｎチャネル型ＴＦＴのゲー
   ト電極及び前記画素ＴＦＴのゲート電極を覆っているこ
   とを特徴とする電気光学装置。
4. 【請求項４】ＬＤＤ領域の一部又は全部が第２ゲート絶
   縁膜を挟んでゲート電極と重なるように形成されたｎチ
   ャネル型ＴＦＴを有する駆動回路部と、 ＬＤＤ領域が第２ゲート絶縁膜を挟んでゲート電極と重
   ならないように形成された画素ＴＦＴを有する画素部
   と、 活性層、第１ゲート絶縁膜、浮遊ゲート電極、第３ゲー
   ト絶縁膜及び制御ゲート電極を含むメモリトランジスタ
   を有するメモリ部と、 を同一の絶縁体上に有し、 前記浮遊ゲート電極、前記ｎチャネル型ＴＦＴのゲート
   電極及び前記画素ＴＦＴのゲート電極は同一材料からな
   り、且つ、前記第３ゲート絶縁膜に覆われていることを
   特徴とする電気光学装置。
5. 【請求項５】ＬＤＤ領域の一部又は全部が第２ゲート絶
   縁膜を挟んでゲート電極と重なるように形成されたｎチ
   ャネル型ＴＦＴを有する駆動回路部と、 ＬＤＤ領域が第２ゲート絶縁膜を挟んでゲート電極と重
   ならないように形成された画素ＴＦＴを有する画素部
   と、 活性層、第１ゲート絶縁膜、浮遊ゲート電極、第３ゲー
   ト絶縁膜及び制御ゲート電極を含むメモリトランジスタ
   を有するメモリ部と、 を同一の絶縁体上に有し、 前記第３ゲート絶縁膜は前記浮遊ゲート電極を形成する
   材料の酸化物であることを特徴とする電気光学装置。
6. 【請求項６】ＬＤＤ領域の一部又は全部が第２ゲート絶
   縁膜を挟んでゲート電極と重なるように形成されたｎチ
   ャネル型ＴＦＴを有する駆動回路部と、 ＬＤＤ領域が第２ゲート絶縁膜を挟んでゲート電極と重
   ならないように形成された画素ＴＦＴを有する画素部
   と、 活性層、第１ゲート絶縁膜、浮遊ゲート電極、第３ゲー
   ト絶縁膜及び制御ゲート電極を含むメモリトランジスタ
   を有するメモリ部と、 を同一の絶縁体上に有し、 前記浮遊ゲート電極、前記ｎチャネル型ＴＦＴのゲート
   電極及び前記画素ＴＦＴのゲート電極は同一材料からな
   り、且つ、前記第３ゲート絶縁膜は前記浮遊ゲート電極
   を形成する材料の酸化物であることを特徴とする電気光
   学装置。
7. 【請求項７】請求項１乃至請求項６のいずれか一におい
   て、前記ｎチャネル型ＴＦＴのＬＤＤ領域及び前記メモ
   リトランジスタの活性層に含まれるＬＤＤ領域には、同
   一濃度でｎ型不純物元素が含まれ、 前記画素ＴＦＴのＬＤＤ領域には、前記ｎチャネル型Ｔ
   ＦＴのＬＤＤ領域及び前記メモリトランジスタの活性層
   に含まれるＬＤＤ領域よりも低い濃度でｎ型不純物元素
   が含まれることを特徴とする電気光学装置。
8. 【請求項８】請求項２乃至請求項６のいずれか一におい
   て、前記第１ゲート絶縁膜の膜厚は前記第２ゲート絶縁
   膜の膜厚よりも薄いことを特徴とする電気光学装置。
9. 【請求項９】請求項１乃至請求項８のいずれか一におい
   て、前記画素部にＥＬ素子が設けられたことを特徴とす
   る電気光学装置。
10. 【請求項１０】請求項１乃至請求項９に記載の電気光学
    装置を表示部として有することを特徴とする電子機器。