WO2007138754A1 - 半導体装置、その製造方法、及び、表示装置 - Google Patents

半導体装置、その製造方法、及び、表示装置 Download PDF

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WO2007138754A1
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tft
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Satomi Shimada
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Sharp Kabushiki Kaisha
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    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1345—Conductors connecting electrodes to cell terminals
    • G02F1/13454—Drivers integrated on the active matrix substrate

Definitions

  • the present invention relates to a semiconductor device, a method for manufacturing the same, and a display device. More specifically, the present invention relates to a driver monolithic semiconductor device suitably used for a liquid crystal display device such as an organic EL, a manufacturing method thereof, and a display device.
  • a semiconductor device is an electronic device that includes an active element that utilizes the electrical characteristics of a semiconductor, and is widely applied to, for example, audio equipment, communication equipment, computers, home appliances, and the like.
  • Thin film transistors (TFTs) provided in semiconductor devices are used for pixel switching elements, driver circuits, contact image sensors (CISs), etc. in active matrix liquid crystal display devices, etc.
  • Applications to large scale integrated circuits (LSIs) such as SRAM (Static Random Access Memories) and EPROM (Erazable Programmable Read Only Memory) are expected.
  • display devices for use in mopile in recent years have increased demands for low power consumption, high functionality, high speed operation, high reliability, high definition, and downsizing.
  • a multi-function IC chip is mounted on a glass substrate, such as COG (Chip On Glass), and peripheral circuits and multi-function circuits for driving the display and display are built on a single substrate. Attempts have been made.
  • the IC chip is extremely small in individual semiconductor parts, the IC chip itself can be made thin because the periphery is packaged with an insulator for the purpose of electrically insulating each other. Therefore, it is difficult to cope with the thin panel.
  • TFTs that can be directly formed on a glass substrate are thin films, and therefore have an advantage over panel thinning.
  • TFT structure is necessary to create higher value. Need to be optimized.
  • DRAM Dynamic Random Access Memory
  • SRAM Static Random Access Memory
  • non-volatile memory cells memory cells that can continue to hold data without being discharged during reading are called non-volatile memory cells.
  • Typical examples are PROM, EPROM, EEPROM (Electrically Erasaoie Programmable Read Only Memory ( Climbing trademark))) and the like.
  • EEPROM Electrically Erasaoie Programmable Read Only Memory ( Climbing trademark)
  • flash memory developed from EEPROM is used as a memory for various electronic devices because of its large capacity and low power consumption.
  • EEPROM registered trademark
  • flash memory is usually a memory transistor having a floating gate electrode, a switching transistor for writing or erasing data, and a switching transistor for reading data. These transistors have different structures. Note that a switching transistor for writing or erasing data and a switching transistor for reading data need to be adjacent to each other in the same cell, although the required characteristics are different.
  • the present invention relates to a method for forming a nonvolatile memory TFT and a switching TFT on the same substrate using a floating gate electrode. It has been proposed to use a common insulating film under the gate electrode and the insulating film of the switching TFT (see, for example, Patent Documents 1 and 2). 0 According to this, the floating gate of the nonvolatile memory TFT Since the insulating film under the electrode and the insulating film of the switching TFT are formed in the same process, the manufacturing process can be simplified and the process of etching the insulating film can be reduced. And damage to the protective layer underneath can be alleviated.
  • the switching TFT TFT for the control gate is intended to improve resistance to voltage stress.
  • a semiconductor device including a nonvolatile memory TFT on one substrate and two TFTs having different gate insulating film thicknesses between the semiconductor layer and the gate electrode is disclosed.
  • a TFT having high breakdown voltage characteristics and a TFT capable of high-speed operation are provided on one substrate.
  • conductive fine particles are used for the floating gate electrode, and an insulating layer for protecting the floating gate electrode is required, which makes the structure complicated and increases the number of manufacturing processes. There was room for improvement.
  • Patent Document 1 Japanese Patent Laid-Open No. 2002-43447
  • Patent Document 2 Japanese Patent Laid-Open No. 11-87545
  • Patent Document 3 Japanese Unexamined Patent Publication No. 2006-13481
  • the present invention has been made in view of the above situation, and has a semiconductor device having at least three types of transistors on the same insulating substrate and capable of simplifying manufacturing, and An object of the present invention is to provide a manufacturing method and a display device.
  • the third transistor having the above structure is provided on the same insulating substrate, and the first insulating film, the third insulating film, and the fifth insulating film are made of the same material cover, and the second insulating film and the fourth insulating film are formed.
  • the film and the sixth insulating film With the same material, the first insulating film, the third insulating film, and the fifth insulating film can be formed in the same process, and the second insulating film, the fourth insulating film, and the fourth insulating film are formed. Since the insulating film and the sixth insulating film can be formed in the same process, the manufacturing process is simplified. Found that it is possible to spoon, the problems especially conceived can be admirably solved, and in which have reached the present invention.
  • the present invention is a semiconductor device including at least three types of transistors on an insulating substrate, and the first transistor includes a first semiconductor layer, a first insulating film, a first gate electrode, and a second insulating film.
  • the second gate electrode force S has a structure in which the second semiconductor layer, the third insulating film, the fourth insulating film, and the third gate electrode are stacked in this order.
  • the first semiconductor device includes at least three types of transistors, that is, first to third transistors, on an insulating substrate.
  • the type of the first semiconductor device is not particularly limited.
  • a nonvolatile memory cell such as an EEPROM (registered trademark) or a flash memory
  • an active matrix substrate including such a nonvolatile memory cell a system-on-glass
  • Examples thereof include an active matrix substrate used for a liquid crystal display device.
  • the insulating substrate is not particularly limited, and examples thereof include a glass substrate, a plastic substrate, and a substrate having an insulating film on the surface.
  • the conductivity types of the three types of transistors are not particularly limited, and may be N-type or P-type.
  • the first transistor has a structure in which a first semiconductor layer, a first insulating film, a first gate electrode, a second insulating film, and a second gate electrode force S are stacked in this order.
  • the second transistor has a structure in which a second semiconductor layer, a third insulating film, a fourth insulating film, and a third gate electrode are stacked in this order.
  • the third transistor has a structure in which a third semiconductor layer, a fifth insulating film, a fourth gate electrode, and a sixth insulating film are stacked in this order.
  • the first semiconductor device of the present invention is suitable for a nonvolatile memory or the like including three types of transistors having different configurations and characteristics. Can be used.
  • laminated in this order means that the layers are laminated in the order described from the insulating substrate side.
  • a first semiconductor device of the present invention includes the insulating substrate, the first transistor, the second transistor, and As long as the third transistor is included as a component, it is not particularly limited whether or not the other transistor is included. Note that the structure of the fourth and subsequent transistors is not particularly limited.
  • the first insulating film, the third insulating film, and the fifth insulating film are physically integrated into one layer and integrally formed, so that the first to third semiconductor layers and the protective layer below the first insulating film, etc. Damage can be mitigated.
  • the number of steps for separating the first insulating film, the third insulating film, and the fifth insulating film can be reduced, and the manufacturing process can be simplified.
  • the third insulating film and the fifth insulating film may be shared with the first insulating film, and the fourth insulating film and the sixth insulating film may be shared with the second insulating film. More preferred. According to this, by reducing the thickness of the first insulating film, the first semiconductor layer force can improve the tunneling probability of carriers to the first gate electrode, so that the memory efficiency of the first transistor can be improved. In addition, by increasing the thickness of the second insulating film, it is possible to prevent carriers accumulated in the first gate electrode from tunneling through the second insulating film, thereby reducing the reliability of the memory function of the first transistor. Can be prevented.
  • the manufacturing process can be simplified. That is, according to this, it is possible to simultaneously improve the memory function, increase the breakdown voltage, and increase the response speed for each of the first to third transistors by a simple manufacturing process.
  • the second transistor is, for example, one of high-voltage transistors.
  • the transistor can be suitably used as an element driving transistor, and similarly, it is possible to obtain an effect of increasing a breakdown voltage or suppressing a change in switching characteristics due to a bias stress.
  • the third transistor can be suitably used, for example, as a transistor of a logic circuit that is one of low-voltage transistors. Similarly, the high-speed response of switching and low power consumption can be achieved. The effect of aiming can be obtained.
  • the “transistor for a nonvolatile memory” refers to a transistor having a memory function capable of continuing to hold data without being discharged at the time of reading. It means that two gate electrodes are provided. That is, according to this form Accordingly, the first gate electrode included in the first transistor is preferably a floating gate electrode, and the second gate electrode is preferably a control gate electrode.
  • a “high voltage transistor” is a transistor having a thicker insulating film between a semiconductor layer and a gate electrode than a low voltage transistor.
  • a “low voltage transistor” is a transistor in which an insulating film between a semiconductor layer and a gate electrode is thinner than a high voltage transistor.
  • the first transistor is a transistor for a non-volatile memory
  • a hot electron effect (when a high voltage is applied to a transistor with high mobility) is written in a memory using a floating gate electrode.
  • the first semiconductor layer is preferably formed of polysilicon, because electrons generated by increasing electron mobility) are caused to jump over the first insulating film.
  • the polysilicon film is preferably formed using a laser single crystallization method in order not to melt glass or plastic.
  • the first gate electrode is preferably not a conductive fine particle. If the first gate electrode is made of conductive fine particles, a protective layer is required, and thus there is a possibility that the effect of simplifying the manufacturing process cannot be obtained.
  • the first semiconductor layer preferably has a reverse junction (reverse junction) structure.
  • the “reverse junction structure” is a structure in which regions having different polarities are connected to each other, and this structure is obtained by connecting a body contact serving as a reverse junction to the channel region of the transistor. Can be formed. According to this structure, it is possible to apply a high voltage sufficient to perform the erasing operation on the transistor for the non-volatile memory, so that the efficiency of erasing the information stored in the memory can be improved. Can do.
  • a P-type body contact is attached to the channel region of the N-type transistor, while the channel region of the P-type transistor is attached to the channel region.
  • An N-type body contact will be attached. It is also possible to attach a reverse junction structure to the second transistor (high voltage transistor) and the Z or third transistor (low voltage transistor). This allows the second and Z or third Jistor threshold correction and the like can be performed.
  • the fourth gate electrode has the material force of the first gate electrode. According to this
  • the third gate electrode also has the material force of the second gate electrode. According to this
  • the second semiconductor layer and the third semiconductor layer have the material strength of the first semiconductor layer.
  • the fourth insulating film and the sixth insulating film are materials of the second insulating film”. Means that the material of each layer of the fourth insulating film and the sixth insulating film also becomes the material force of each corresponding layer of the second insulating film.
  • the fourth gate electrode also serves as the material strength of the first gate electrode means that the material of each layer of the fourth gate electrode However, the material strength of each layer corresponding to the first gate electrode is also obtained.
  • the third transistor has a structure in which the third semiconductor layer, the fifth insulating film, and the fourth gate electrode force S are stacked in this order, and the third insulating film and the fifth insulating film are the first insulating film.
  • the fourth insulating film is also a semiconductor device (hereinafter also referred to as a second semiconductor device) made of the material of the second insulating film. According to the second semiconductor device, the third insulating film and the fifth insulating film have the material force of the first insulating film, and the fourth insulating film has the material force of the second insulating film. As with the first semiconductor device, the manufacturing process can be simplified.
  • the first transistor is a non-volatile memory transistor
  • the second transistor is a high-voltage transistor
  • the third transistor is An example is a low-voltage transistor.
  • the high voltage transistor is a nonvolatile memory cell. It can be used to write information to the memory memory transistor or to erase the information stored in the nonvolatile memory transistor.
  • the low voltage transistor is stored in the nonvolatile memory transistor. It can be used to read out information.
  • the nonvolatile memory TFT 201 includes a body contact having an inverse junction structure.
  • the nonvolatile memory TFT 201 since a glass substrate having an insulating property is used for the substrate 101, the nonvolatile memory TFT 201 has a body contact attached to the channel region 103 of the first semiconductor layer 104.
  • the reverse junction is used because the polarity is different from that of the channel formed in the transistor.
  • the conductivity type of the nonvolatile memory TFT 201 is N-type
  • a P-type body contact is attached to the channel region 103 of the first semiconductor layer 104.
  • the conductivity type of the non-volatile memory TFT201 is P type.
  • an N-type body contact is attached to the channel region 103 of the first semiconductor layer 104.
  • the body contact is made of silicon and can be made N-type or P-type by implanting impurities.
  • the N-type nonvolatile memory TFT 402 includes a low-resistance N-type first semiconductor layer 104a and a first insulating film 10
  • the P-type low-voltage TFT 404 has a structure in which a low-resistance P-type third semiconductor layer 104b, a fifth insulating film 105, a fourth gate electrode 106, and a sixth insulating film 107 are stacked in this order.
  • the P-type nonvolatile memory TFT 405 includes a low-resistance P-type first semiconductor layer 104b, a first insulating film 105, a floating gate electrode (first gate electrode) 106, a second insulating film 107, and a control gate electrode (Second gate electrode) 108 has a structure in which layers are stacked in this order. Note that a reverse junction structure is attached to the first semiconductor layer 104b of the P-type nonvolatile memory TFT405.
  • the P-type semiconductor layer 104b includes a P-type source Z drain region 102b and a channel region 103b.
  • a microinjection region may be formed in a region corresponding to the lower portion of 06.
  • a microinjection region may be formed around the channel region. Furthermore, you can make TFTs that include both of these structures.
  • a 500 to 1000 nm SiO film and a 100 to 500 nm SiN film are continuously formed on the entire substrate by plasma CVD from above, and an interlayer having a thickness of 500 to 1500 nm is formed.
  • the insulating material constituting the insulating film 105 and the insulating film 107 includes silicon oxide, silicon nitride, and tantalum oxide.
  • Various insulating materials such as aluminum oxide and aluminum can be used, and a laminated structure in which a plurality of these films are combined can also be used.
  • a method for forming the insulating film in addition to the plasma CVD method, a sputtering method, an atmospheric pressure CVD method, a low pressure CVD method, a remote plasma CVD method, an anodic oxidation method, or the like can be used.
  • the semiconductor device of the second embodiment three types of transistors, which are a nonvolatile memory transistor, a high voltage (high withstand voltage) transistor, and a low voltage (high speed response) transistor, are different.
  • information can be written to a nonvolatile memory transistor with a high voltage or information stored in a transistor for a nonvolatile memory can be erased.
  • a nonvolatile memory cell capable of reading information stored in a transistor for nonvolatile memory can be obtained.
  • the semiconductor device of Embodiment 2 has such a transistor for each of the N-type and the P-type, so that the usability is high.
  • the first insulating film, the third insulating film, and the fifth insulating film are formed in the same material and in the same process, and the second insulating film, the fourth insulating film, and the sixth insulating film are formed.
  • Form the same material in the same process form the first gate electrode and the fourth gate electrode in the same material in the same process, and form the second gate electrode and the third gate electrode in the same material in the same process. Therefore, the manufacturing process can be greatly simplified, and it can be said that the semiconductor device has excellent productivity.
  • the semiconductor device of the second embodiment unlike the semiconductor device of the fourth embodiment, the first gate electrode and the fourth gate electrode can be formed of the same material, and the second gate electrode and the third gate are formed.
  • the electrode can be formed of the same material.
  • the semiconductor device of the second embodiment does not require patterning of the insulating film.
  • the semiconductor device of Embodiment 3 includes a nonvolatile memory TFT (on a glass substrate (insulating substrate) 601).
  • these three TFTs are shown adjacent to each other.
  • these three TFTs may be manufactured on a substrate such as a liquid crystal display panel, and thus are not necessarily adjacent to each other. You may have a fixed space
  • the nonvolatile memory TFT 701 includes a first semiconductor layer 604, a first insulating film 605, a floating gate electrode (first gate electrode) 606, a second insulating film 607, and a control gate electrode (second gate electrode) 608. Have a structure laminated in this order.
  • the first semiconductor layer 604 has an inverted junction structure. The aspect of the reverse junction structure is the same as that of the first embodiment.
  • the high-voltage TFT 702 has a structure in which a second semiconductor layer 604, a third insulating film 605, a fourth insulating film 607, and a third gate electrode 608 are stacked in this order.
  • the low-voltage TFT 703 has a structure in which a third semiconductor layer 604, a fifth insulating film 605, and a fourth gate electrode 608 force S are stacked in this order.
  • FIG. 6 is a schematic cross-sectional view of the semiconductor device of the fourth embodiment.
  • Embodiment 4 is also an example of the second semiconductor device of the present invention.
  • the semiconductor device of Embodiment 4 includes an N-type low voltage TFT (third transistor) 901, an N-type non-volatile memory TFT (first transistor) 902, an N-type high voltage TFT on a glass substrate (insulating substrate) 601 ( Second transistor) 903, P-type low voltage TFT (third transistor) 904, P-type non-volatile memory TFT (first transistor) 905, and P-type high voltage TFT (second transistor) 9 06 Have.
  • these six TFTs are described as being adjacent to each other. These six TFTs may be fabricated on a substrate such as a liquid crystal display panel, and thus are not necessarily adjacent to each other. , Have a certain interval, you can.
  • N-type non-volatile memory TFT902 is a low-resistance N-type first semiconductor layer 604a, first insulating film 605, floating gate electrode (first gate electrode) 606, second insulating film 607, and control gate electrode (Second gate electrode) 608 has a stacked structure in this order.
  • the first semiconductor layer 604a has a reverse junction structure.
  • the P-type low-voltage TFT 904 has a structure in which a low-resistance P-type third semiconductor layer 604b, a fifth insulating film 605, and a fourth gate electrode 608 are stacked in this order.
  • the P-type nonvolatile memory TFT905 includes a low-resistance P-type first semiconductor layer 604b, a first insulating film 605, a floating gate electrode (first gate electrode) 606, a second insulating film 607, and a control gate electrode (Second gate electrode) 608 has a stacked structure in this order.
  • the first semiconductor layer 604b has a reverse junction structure!
  • the P-type semiconductor layer 604b includes a P-type source Z drain region 60
  • a SiO film having a thickness of 500 to 1000 nm and a SiN film having a thickness of 100 to 500 are continuously formed on the entire substrate by plasma CVD from above. 1500 layers

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Abstract

本発明は、少なくとも３種のトランジスタを同一の絶縁基板上に有し、かつ製造の簡略化を図ることが可能な半導体装置、その製造方法、及び、表示装置を提供する。本発明の半導体装置は、絶縁基板上に少なくとも３種のトランジスタを備える半導体装置であって、第１トランジスタは、第１半導体層、第１絶縁膜、第１ゲート電極、第２絶縁膜及び第２ゲート電極がこの順に積層された構造を有し、第２トランジスタは、第２半導体層、第３絶縁膜、第４絶縁膜及び第３ゲート電極がこの順に積層された構造を有し、第３トランジスタは、第３半導体層、第５絶縁膜、第４ゲート電極及び第６絶縁膜がこの順に積層された構造を有し、上記第３絶縁膜及び第５絶縁膜は、第１絶縁膜の材料からなり、上記第４絶縁膜及び第６絶縁膜は、第２絶縁膜の材料からなる半導体装置である。

Description

明 細 書
半導体装置、その製造方法、及び、表示装置
技術分野
[0001] 本発明は、半導体装置、その製造方法、及び、表示装置に関する。より詳しくは、液 晶ゃ有機 EL等の表示装置に好適に用いられるドライバモノリシックな半導体装置、 その製造方法、及び、表示装置に関するものである。
背景技術
[0002] 半導体装置は、半導体の電気特性を利用した能動素子を備えた電子装置であり、例 えば、オーディオ機器、通信機器、コンピュータ、家電機器等に広く応用されている。 半導体装置が備える薄膜トランジスタ (TFT: Thin Film Transistor)は、ァクティ ブマトリクス型液晶表示装置等における画素のスイッチング素子、ドライバ回路及び 密着型イメージセンサ（CIS : Contact Image Sensor)等に用いられ、更には、 S RAM (Static Random Access Memories)及び EPROM (Erazable Progra mmable Read Only Memory)等の大規模集積回路（LSI : Large Scale Int egration)への応用が期待されて!、る。
[0003] 一方、近年のモパイル用途の表示装置 (ディスプレイ）は、低消費電力化、高機能化 、高速動作化、高信頼性、高精細化及び小型化の要求が増しており、このような要求 を満たすディスプレイの開発が盛んに行われている。例えば、 COG (Chip On Gla ss)のように、ガラス基板上に多機能な ICチップ等を載せ、一枚の基板の上でディス プレイ及びディスプレイを駆動させるための周辺回路や多機能回路を組み込む試み がなされている。しかしながら、 ICチップは個々の半導体部は極めて小さいが、それ ぞれを電気的に絶縁させる等の理由で、周辺を絶縁物でパッケージングしているた め、 ICチップそのものを薄くすることができず、パネルの薄型化に対応することが困 難である。
[0004] これに対して、ガラス基板上に直接形成できる TFTは薄膜であるため、パネルの薄 型化に対して優位性がある。し力しながら、パネルを駆動させるための周辺回路には TFTの性能が大きく影響するので、より高 、付加価値を生み出すためには TFT構造 の最適化を行う必要がある。
[0005] ところで、超高精細な液晶ディスプレイを高速に駆動させるためには、大量に送られ てくる信号を一度蓄えておくためのメモリセルが不可欠である。代表的なメモリセルと して挙げられる、 DRAM (Dynamic Random Access Memory)及び SRAM ( Static Random Access Memory)は優秀なメモリセルである力 読み出しを行 うことにより放電してしまうため、再書き込み (リフレッシュ作業)を行う必要がある。そ のためには、更に多くの電圧を印加させる必要があり、消費電力が増加してしまうた め、改善策が求められていた。
[0006] これに対し、読み出し時に放電することなくデータを保持し続けることができるメモリセ ルは不揮発性メモリセルと呼ばれ、代表的なものに PROM、 EPROM、 EEPROM ( Electrically Erasaoie Programmable Read Only Memory (登球商標) )等 が挙げられる。特に、 EEPROM (登録商標）は、電気的に書き込み'読み出し'消去 を繰り返すことができる点で好適である。また、 EEPROM (登録商標）を発展させた フラッシュメモリは、大容量及び低消費電力化が可能なため、様々な電子機器のメモ リとして応用されている。
[0007] EEPROM (登録商標）やフラッシュメモリは、通常は、フローティングゲート電極を備 えたメモリトランジスタと、データの書き込み又は消去を行うためのスイッチングトラン ジスタと、データの読み出しを行うためのスイッチングトランジスタとで構成され、これ らのトランジスタは互いに異なる構造を有する。なお、データの書き込み又は消去を 行うためのスイッチングトランジスタと、データの読み出しを行うためのスイッチングトラ ンジスタとは、要求される特性が異なるものの、それぞれを同じセル内で隣接させる 必要がある。
[0008] このため、同一のガラス基板上に異なる構成や異なる特性を有する TFTを一括形成 するためには、個々の TFT毎の形成プロセスが必要となる力 それぞれの形成プロ セスにおいて、 TFT中の薄膜シリコン層が多大なダメージを受け、 TFT特性が低下 するおそれがある。
[0009] これに対し、フローティングゲート電極を用いた不揮発性メモリ TFTとスイッチング TF Tとを同一基板上に形成する方法に関し、不揮発性メモリ TFTのフローティングゲー ト電極下の絶縁膜と、スイッチング TFTの絶縁膜とを共通化することが発案されて ヽ る（例えば、特許文献 1及び 2参照。 )0これによれば、不揮発性メモリ TFTのフローテ イングゲート電極下の絶縁膜とスイッチング TFTの絶縁膜とを同一の工程で形成する ため、製造工程を簡略ィ匕することができるとともに、絶縁膜をエッチングする工程を削 減することができるため、シリコン層やその下の保護層等へのダメージを緩和すること ができる。
[0010] しかしながら、データの書き込み又は消去をする際には、不揮発性メモリ TFTのコン トロールゲート電極に高電圧を印加するので、コントロールゲート用のスイッチング TF Tは、電圧ストレスに対する耐性を向上させるために、ゲート絶縁膜を厚くして劣化を 防止させる必要がある。そのため、このゲート絶縁膜と共通化されている不揮発性メ モリ TFTのフローティングゲート電極下の絶縁膜も厚くなり、そのことにより、キャリア のトンネリング確率が減少して書き込み効率が低下する。そうすると、更なる高電圧の 印加が必要となり、各々の TFTに力かる電気的ストレスが増大する。
[0011] 逆に、不揮発性メモリ TFTからデータの読み出し作業を行うときは、データの書き込 み又は消去用にゲート絶縁膜を厚くして耐圧性を上げたスイッチング TFTを用いると 、スイッチングに一定の遅延時間が生じ、動作速度が低下する。また、データの読み 出し作業の繰り返しで、スイッチング TFTに何度も高電圧を印加することになるので、 消費電力が増カロしてしまう。したがって、これらの点を改善できる構造を備えた半導 体装置が求められていた。
[0012] これに対しては、一つの基板上に不揮発性メモリ TFTと、更に、半導体層とゲート電 極との間のゲート絶縁膜の膜厚が異なる 2つの TFTとを備える半導体装置が開示さ れている（例えば、特許文献 3参照。 )0すなわち、一つの基板上に、不揮発性メモリ TFTのほかに、高耐圧特性を有する TFTと高速動作が可能な TFTとを設ける形態 が示されている。しかしながら、特許文献 3においては、フローティングゲート電極に 導電性微粒子を用いており、これを保護するための絶縁層が必要である等、構造が 複雑となっており、製造工程が多くなつてしまうという点で、改善の余地があった。 特許文献 1：特開 2002— 43447号公報
特許文献 2：特開平 11— 87545号公報 特許文献 3：特開 2006— 13481号公報
発明の開示
発明が解決しょうとする課題
[0013] 本発明は、上記現状に鑑みてなされたものであり、少なくとも 3種のトランジスタを同 一の絶縁基板上に有し、かつ製造の簡略ィ匕を図ることが可能な半導体装置、その製 造方法、及び、表示装置を提供することを目的とするものである。
課題を解決するための手段
[0014] 本発明者は、少なくとも 3種のトランジスタを同一の絶縁基板上に有し、かつ製造の 簡略ィ匕を図ることが可能な半導体装置について種々検討したところ、各種のトランジ スタの構成に着目した。そして、第 1半導体層、第 1絶縁膜、第 1ゲート電極、第 2絶 縁膜及び第 2ゲート電極力 Sこの順に積層された構造を有する第 1トランジスタと、第 2 半導体層、第 3絶縁膜、第 4絶縁膜及び第 3ゲート電極がこの順に積層された構造を 有する第 2トランジスタと、第 3半導体層、第 5絶縁膜、第 4ゲート電極及び第 6絶縁膜 力 Sこの順に積層された構造を有する第 3トランジスタとを同一の絶縁基板上に設け、 かつ第 1絶縁膜、第 3絶縁膜及び第 5絶縁膜を同一の材料カゝら構成し、第 2絶縁膜、 第 4絶縁膜及び第 6絶縁膜を同一の材料で構成することにより、第 1絶縁膜、第 3絶 縁膜及び第 5絶縁膜を同一の工程で形成することが可能となり、第 2絶縁膜、第 4絶 縁膜及び第 6絶縁膜を同一の工程で形成することが可能となることから、製造工程の 簡略ィ匕を図ることができることを見いだし、上記課題をみごとに解決することができる ことに想到し、本発明に到達したものである。
[0015] すなわち、本発明は、絶縁基板上に少なくとも 3種のトランジスタを備える半導体装置 であって、第 1トランジスタは、第 1半導体層、第 1絶縁膜、第 1ゲート電極、第 2絶縁 膜及び第 2ゲート電極力 Sこの順に積層された構造を有し、第 2トランジスタは、第 2半 導体層、第 3絶縁膜、第 4絶縁膜及び第 3ゲート電極がこの順に積層された構造を有 し、第 3トランジスタは、第 3半導体層、第 5絶縁膜、第 4ゲート電極及び第 6絶縁膜が この順に積層された構造を有し、上記第 3絶縁膜及び第 5絶縁膜は、第 1絶縁膜の 材料からなり、上記第 4絶縁膜及び第 6絶縁膜は、第 2絶縁膜の材料カゝらなる半導体 装置 (以下、第 1半導体装置ともいう。）である。 以下に本発明を詳述する。
[0016] 上記第 1半導体装置は、絶縁基板上に少なくとも 3種のトランジスタ、すなわち第 1〜 第 3トランジスタを備える。第 1半導体装置の種類としては特に限定されず、例えば、 EEPROM (登録商標）やフラッシュメモリ等の不揮発性メモリセル、このような不揮発 性メモリセルを備えたアクティブマトリクス基板、システム ·オン ·グラスの液晶表示装 置に用いられるアクティブマトリクス基板等が挙げられる。絶縁基板としては特に限定 されず、ガラス基板、プラスチック基板、絶縁膜を表面に有する基板等が挙げられる。 3種のトランジスタの導電型は特に限定されず、 N型であってもよぐ P型であってもよ い。
[0017] 上記第 1トランジスタは、第 1半導体層、第 1絶縁膜、第 1ゲート電極、第 2絶縁膜及 び第 2ゲート電極力 Sこの順に積層された構造を有する。第 2トランジスタは、第 2半導 体層、第 3絶縁膜、第 4絶縁膜及び第 3ゲート電極がこの順に積層された構造を有す る。第 3トランジスタは、第 3半導体層、第 5絶縁膜、第 4ゲート電極及び第 6絶縁膜が この順に積層された構造を有する。これによれば、第 1〜第 3トランジスタは、互いに 異なる構造を有することから、本発明の第 1半導体装置は、構成及び特性が互いに 異なる 3種のトランジスタで構成される不揮発性メモリ等に好適に用いることができる。 なお、本明細書で「この順に積層」とは、絶縁基板側から記載の順に積層されている ことを意味する。
[0018] 上記第 3絶縁膜及び第 5絶縁膜は、第 1絶縁膜の材料からなり、上記第 4絶縁膜及 び第 6絶縁膜は、第 2絶縁膜の材料カゝらなる。こうすることで、第 1絶縁膜、第 3絶縁 膜及び第 5絶縁膜を同一の工程で形成することができ、第 2絶縁膜、第 4絶縁膜及び 第 6絶縁膜を同一の工程で形成することができるので、製造工程の容易化を図ること ができる。なお、本明細書で「絶縁膜の材料力もなる」とは、絶縁膜の材料と実質的に 同一の材料を含んで構成されることを意味し、好ましくは、絶縁膜の材料と実質的に 同一の材料カゝらなることを意味する。第 1絶縁膜、第 3絶縁膜及び第 5絶縁膜の材料 は、第 2絶縁膜、第 4絶縁膜及び第 6絶縁膜の材料と同一であってもよぐ異なっても よい。
[0019] 本発明の第 1半導体装置は、上記絶縁基板、第 1トランジスタ、第 2トランジスタ及び 第 3トランジスタを構成要素として有するものである限り、その他の構成要素を有して いても有していなくてもよぐ特に限定されない。なお、 4種目以降のトランジスタの構 造は、特に限定されない。
[0020] 本発明の第 1半導体装置における好ましい形態について以下に詳しく説明する。
上記第 1絶縁膜、第 3絶縁膜及び第 5絶縁膜のそれぞれは個々に分離されて設けら れていてもよいが、上記第 3絶縁膜及び第 5絶縁膜は、第 1絶縁膜と共通化されてい ることが好ましい。膜厚の異なる絶縁膜をそれぞれ個別に作製しょうとすると、第 1〜 第 3半導体層の少なくとも 1つがエッチング等によってダメージを受け、特に、薄膜トラ ンジスタ (TFT)では半導体層へのダメージは、トランジスタ特性に大きく影響を与え るおそれがある。また、ダメージを軽減するためにウエットエッチングを行うと、今度は シリコン層の下の保護膜に対して回りこみが起こる等により保護膜にダメージが生じ、 トランジスタの耐圧を著しく低下させるおそれがある。したがって、第 1絶縁膜、第 3絶 縁膜及び第 5絶縁膜を物理的に一つの層に共通化して一体形成することで、第 1〜 第 3半導体層やその下の保護層等へのダメージを緩和することができる。また、第 1 絶縁膜、第 3絶縁膜及び第 5絶縁膜を個々に分離するための工程を削減すること〖こ もなり、製造工程を簡略ィ匕することができる。
[0021] 上記第 2絶縁膜、第 4絶縁膜及び第 6絶縁膜のそれぞれは個々に分離されて設けら れていてもよいが、上記第 4絶縁膜及び第 6絶縁膜は、第 2絶縁膜と共通化されてい ることが好ましい。これにより、第 2絶縁膜、第 4絶縁膜及び第 6絶縁膜を個々に分離 するための工程を削除することができるため、製造工程を簡略ィ匕することができる。
[0022] 上記第 3絶縁膜及び第 5絶縁膜は、第 1絶縁膜と共通化されており、上記第 4絶縁膜 及び第 6絶縁膜は、第 2絶縁膜と共通化されていることがより好ましい。これによれば 、第 1絶縁膜を薄くすることにより、第 1半導体層力 第 1ゲート電極へのキャリアのト ンネリング確率を向上させることができるため、第 1トランジスタのメモリ効率を向上さ せることができるとともに、第 2絶縁膜を厚くすることにより、第 1ゲート電極に蓄積され たキャリアが第 2絶縁膜をトンネルするのを防ぐことができることから、第 1トランジスタ のメモリ機能の信頼性が低下するのを防ぐことができる。また、第 1絶縁膜とともに第 5 絶縁膜を薄くすることにより、第 5絶縁膜の酸ィ匕シリコン換算膜厚を低減することがで きること力 、第 3トランジスタの高速応答化を実現することができる。更に、第 2絶縁 膜とともに第 4絶縁膜を厚くすることにより、第 2トランジスタの高耐圧化を実現すること ができる。そして、第 1絶縁膜、第 3絶縁膜及び第 5絶縁膜を同一の工程で形成する ことができ、かつ第 2絶縁膜、第 4絶縁膜及び第 6絶縁膜を同一の工程で形成するこ とができるため、製造工程をより簡略ィ匕することができる。すなわち、これによれば、簡 易な製造プロセスにより、第 1〜第 3トランジスタのそれぞれについてメモリ機能の向 上、高耐圧化及び高速応答化を同時に実現することができる。
[0023] 上記第 1半導体装置の好ましい形態としては、上記第 1トランジスタは、不揮発性メモ リ用のトランジスタであり、上記第 2トランジスタは、高電圧用のトランジスタであり、上 記第 3トランジスタは、低電圧用のトランジスタである形態が挙げられる。本発明の第 1半導体装置を不揮発性メモリセルとする場合、第 1トランジスタは、メモリ機能の向上 を実現することができることから、不揮発性メモリ用のトランジスタとして好適に用いる ことができる。また、第 2トランジスタは、高耐圧化を実現することができることから、不 揮発性メモリ用のトランジスタに情報を書き込みする、又は、不揮発性メモリ用のトラ ンジスタに記憶された情報を消去する高電圧用のトランジスタとして好適に用いること ができる。更に、第 3トランジスタは、高速応答化を実現することができることから、不 揮発性メモリ用のトランジスタに記憶された情報を読み出す低電圧用のトランジスタと して好適に用いることができる。
[0024] また、本発明の第 1半導体装置を、不揮発性メモリセルを備えた表示装置用基板等 とする場合には、第 2トランジスタは、例えば、高電圧用のトランジスタの一つである画 素駆動用のトランジスタとしても好適に用いることができ、同様に、高耐圧化を図る、 又は、バイアスストレスによるスイッチング特性の変動を抑えるという効果を得ることが できる。また、この場合、第 3トランジスタは、例えば、低電圧用のトランジスタの一つ であるロジック回路のトランジスタとしても好適に用いることができ、同様に、スィッチン グの高速応答化、低消費電力化を図るという効果を得ることができる。
[0025] 本明細書で「不揮発性メモリ用のトランジスタ」とは、読み出し時に放電することなくデ ータを保持し続けることが可能なメモリ機能を有するトランジスタを指し、構成としては 、絶縁膜を介して 2つのゲート電極が設けられているものをいう。すなわち本形態によ れば、第 1トランジスタが備える第 1ゲート電極はフローティングゲート電極であること が好ましぐ第 2ゲート電極はコントロールゲート電極であることが好ましい。また、「高 電圧用のトランジスタ」とは、低電圧用のトランジスタよりも半導体層とゲート電極との 間の絶縁膜が厚いトランジスタのことである。更に、「低電圧用のトランジスタ」とは、高 電圧用のトランジスタよりも半導体層とゲート電極との間の絶縁膜が薄いトランジスタ のことである。
[0026] 上記第 1トランジスタが不揮発性メモリ用のトランジスタであるとき、フローティングゲー ト電極を用いたメモリに情報を書き込みする際にホットエレクトロン効果 (移動度の高 いトランジスタ中に高電圧を印加すると電子の移動度が高くなること）により発生した 電子に第 1絶縁膜を飛び越えさせているので、第 1半導体層は、ポリシリコンで形成さ れることが好ましい。また、ガラス基板やプラスチック基板上等にポリシリコン膜を形成 する場合、ガラスやプラスチック等を融解させないために、ポリシリコン膜は、レーザ 一結晶化法を用いて形成されることが好まし 、。
[0027] また、上記第 1トランジスタが不揮発性メモリトランジスタであるとき、第 1ゲート電極は 、導電性微粒子でないことが好ましい。第 1ゲート電極が導電性微粒子であると、保 護層が必要となるため、製造工程の簡略ィ匕の効果が得られなくなるおそれがある。
[0028] 更に、上記第 1トランジスタが不揮発性メモリトランジスタであるとき、第 1半導体層は、 逆ジャンクション (逆接合)構造が付随して!/、ることが好ま 、。本明細書で「逆ジヤン クシヨン構造」とは、異なる極性を有する領域が連結している構造のことであり、トラン ジスタのチャネル領域に逆ジャンクションとなるボディコンタクトを連結させることで、こ の構造を形成することができる。この構造によれば、不揮発性メモリ用のトランジスタ に対して消去作業を行うのに充分な高電圧を印加することができるので、メモリに記 憶された情報の消去作業の効率ィ匕を図ることができる。チャネル領域とボディコンタク トとを逆ジャンクション構造とするため、 N型トランジスタのチャネル領域に対しては P 型のボディコンタクトが取り付けられることになり、一方、 P型トランジスタのチャネル領 域に対しては N型のボディコンタクトが取り付けられることになる。なお、第 2トランジス タ（高電圧用のトランジスタ)及び Z又は第 3トランジスタ (低電圧用のトランジスタ）に 逆ジャンクション構造を付随させることもできる。これにより、第 2及び Z又は第 3トラン ジスタの閾値補正等を行うことができるようになる。
[0029] 上記第 4ゲート電極は、第 1ゲート電極の材料力もなることが好ましい。これによれば
、それぞれのゲート電極材料が共通化され、各ゲート電極を一括形成することができ るので、製造工程の容易化を図ることができる。
[0030] 上記第 3ゲート電極は、第 2ゲート電極の材料力もなることが好ましい。これによれば
、それぞれのゲート電極材料が共通化され、各ゲート電極を一括形成することができ るので、製造工程の容易化を図ることができる。
[0031] 上記第 2半導体層及び第 3半導体層は、第 1半導体層の材料力 なることが好ましい
。これによれば、各半導体層を一括形成することができるので、製造工程の容易化を 図ることができる。
[0032] 上記第 1〜第 6絶縁膜、第 1〜第 4ゲート電極及び第 1〜第 3半導体層の構造は、単 層構造であってもよいし、積層構造であってもよい。第 1絶縁膜、第 3絶縁膜及び第 5 絶縁膜の構造が積層構造となる場合において、「第 3絶縁膜及び第 5絶縁膜は、第 1 絶縁膜の材料カゝらなり」とは、第 3絶縁膜及び第 5絶縁膜の各層の材料が、第 1絶縁 膜の対応する各層の材料カゝらなることをいう。また、第 2絶縁膜、第 4絶縁膜及び第 6 絶縁膜の構造が積層構造となる場合において、「第 4絶縁膜及び第 6絶縁膜は、第 2 絶縁膜の材料カゝらなる」とは、第 4絶縁膜及び第 6絶縁膜の各層の材料が、第 2絶縁 膜の対応する各層の材料力もなることをいう。更に、第 1ゲート電極及び第 4ゲート電 極の構造が積層構造となる場合において、「第 4ゲート電極は、第 1ゲート電極の材 料力もなる」とは、第 4ゲート電極の各層の材料が、第 1ゲート電極の対応する各層の 材料力もなることをいう。そして、第 2ゲート電極及び第 3ゲート電極の構造が積層構 造となる場合において、「第 3ゲート電極は、第 2ゲート電極の材料力もなる」とは、第 3ゲート電極の各層の材料力 第 2ゲート電極の対応する各層の材料力 なることを いう。更には、第 1〜第 3半導体層の構造が積層構造となる場合において、「第 2半導 体層及び第 3半導体層は、第 1半導体層の材料からなる」とは、第 2半導体層及び第 3半導体層の各層の材料が、第 1半導体層の対応する各層の材料力もなることをいう 。こうすることで、それぞれの材料が共通化されるので、製造工程の容易化を図ること ができる。 [0033] 本発明はまた、上記第 1半導体装置を製造する方法であって、上記製造方法は、第 1絶縁膜、第 3絶縁膜及び第 5絶縁膜を形成する工程と、第 2絶縁膜、第 4絶縁膜及 び第 6絶縁膜を形成する工程とを含む半導体装置の製造方法でもある。このように、 第 1絶縁膜、第 3絶縁膜及び第 5絶縁膜を同時に形成し、第 2絶縁膜、第 4絶縁膜及 び第 6絶縁膜を同時に形成することにより、上記第 1半導体装置を容易に製造するこ とができる。また、製造工程をより簡略ィ匕する観点から、更に第 1ゲート電極及び第 4 ゲート電極を形成する工程を含むことが好ましぐ第 2ゲート電極及び第 3ゲート電極 を形成する工程を含むことが好ましぐ第 1半導体層、第 2半導体層及び第 3半導体 層を形成する工程を含むことが好ましい。
[0034] 本発明は更に、絶縁基板上に少なくとも 3種のトランジスタを備える半導体装置であ つて、第 1トランジスタは、第 1半導体層、第 1絶縁膜、第 1ゲート電極、第 2絶縁膜及 び第 2ゲート電極力 Sこの順に積層された構造を有し、第 2トランジスタは、第 2半導体 層、第 3絶縁膜、第 4絶縁膜及び第 3ゲート電極がこの順に積層された構造を有し、 第 3トランジスタは、第 3半導体層、第 5絶縁膜及び第 4ゲート電極力 Sこの順に積層さ れた構造を有し、上記第 3絶縁膜及び第 5絶縁膜は、第 1絶縁膜の材料カゝらなり、上 記第 4絶縁膜は、第 2絶縁膜の材料からなる半導体装置 (以下、第 2半導体装置とも いう。）でもある。この第 2半導体装置によれば、上記第 3絶縁膜及び第 5絶縁膜は、 第 1絶縁膜の材料力 なり、上記第 4絶縁膜は、第 2絶縁膜の材料力 なるので、本 発明の第 1半導体装置と同様に、製造工程の容易化を図ることができる。
[0035] 上記第 2半導体装置は、絶縁基板上に少なくとも 3種のトランジスタ、すなわち第 1〜 第 3トランジスタを備える。第 2半導体装置の種類としては特に限定されず、例えば、 EEPROM (登録商標）やフラッシュメモリ等の不揮発性メモリセル、このような不揮発 性メモリセルを備えたアクティブマトリクス基板、システム ·オン ·グラスの液晶表示装 置に用いられるアクティブマトリクス基板等が挙げられる。絶縁基板としては特に限定 されず、ガラス基板、プラスチック基板、絶縁膜を表面に有する基板等が挙げられる。 3種のトランジスタの導電型は特に限定されず、 N型であってもよぐ P型であってもよ い。
[0036] 本発明の第 2半導体装置は、上記絶縁基板、第 1トランジスタ、第 2トランジスタ及び 第 3トランジスタを構成要素として有するものである限り、その他の構成要素を有して いても有していなくてもよぐ特に限定されない。なお、 4種目以降のトランジスタの構 造は、特に限定されない。
[0037] 本発明の第 2半導体装置における好ましい形態について以下に詳しく説明する。
上記第 1絶縁膜、第 3絶縁膜及び第 5絶縁膜のそれぞれは個々に分離されて設けら れていてもよいが、上記第 3絶縁膜及び第 5絶縁膜は、第 1絶縁膜と共通化されてい ることが好ましい。これによれば、第 1〜第 3半導体層やその下の保護層等へのダメ ージを緩和することができる。また、第 1絶縁膜、第 3絶縁膜及び第 5絶縁膜を個々に 分離するための工程を削除することができるため、製造工程を簡略ィ匕することができ る。
[0038] 上記第 2絶縁膜及び第 4絶縁膜のそれぞれは個々に分離されて設けられていてもよ いが、上記第 4絶縁膜は、第 2絶縁膜と共通化されていることが好ましい。また、第 2 絶縁膜及び第 4絶縁膜を個々に分離するための工程を削除することができるため、 製造工程を簡略ィ匕することができる。
[0039] 上記第 3絶縁膜及び第 5絶縁膜は、第 1絶縁膜と共通化されており、上記第 4絶縁膜 は、第 2絶縁膜と共通化されているがより好ましい。これによれば、第 1絶縁膜を薄く することにより、第 1半導体層力 第 1ゲート電極へのキャリアのトンネリング確率を向 上させることができるため、第 1トランジスタのメモリ効率を向上させることができるとと もに、第 2絶縁膜を厚くすることにより、第 1ゲート電極に蓄積されたキャリアが第 2絶 縁膜をトンネルするのを防ぐことができることから、第 1トランジスタのメモリ機能の信頼 性が低下するのを防ぐことができる。また、第 1絶縁膜とともに第 5絶縁膜を薄くするこ とにより、第 5絶縁膜の酸ィ匕シリコン換算膜厚を低減することができることから、第 3トラ ンジスタの高速応答化を実現することができる。更に、第 2絶縁膜とともに第 4絶縁膜 を厚くすることにより、第 2トランジスタの高耐圧化を実現することができる。そして、第 1絶縁膜、第 3絶縁膜及び第 5絶縁膜を同一の工程で形成することができ、かつ第 2 絶縁膜、第 4絶縁膜及び第 6絶縁膜を同一の工程で形成することができるため、製造 工程をより簡略ィ匕することができる。すなわち、これによれば、簡易な製造プロセスに より、第 1〜第 3トランジスタのそれぞれについてメモリ機能の向上、高耐圧化及び高 速応答化を同時に実現することができる。
[0040] 上記第 2半導体装置の好ましい形態としては、上記第 1トランジスタは、不揮発性メモ リ用のトランジスタであり、上記第 2トランジスタは、高電圧用のトランジスタであり、上 記第 3トランジスタは、低電圧用のトランジスタである形態が挙げられる。こうすることで 、不揮発性メモリ用のトランジスタと、高電圧用のトランジスタと、低電圧用のトランジス タとを同一基板上に作製して不揮発性メモリセルとする場合、高電圧用のトランジスタ は不揮発性メモリ用のトランジスタに情報を書き込みする、又は、不揮発性メモリ用の トランジスタに記憶された情報を消去することに用いることができ、低電圧用のトラン ジスタは不揮発性メモリ用のトランジスタに記憶された情報を読み出すことに用いるこ とができる。また、本形態によれば、第 1絶縁膜、第 3絶縁膜及び第 5絶縁膜を薄膜 化させることができるので、第 1トランジスタのメモリ効率を向上させることができるとと もに、第 3トランジスタの高速応答化を実現することができる。更に、第 2絶縁膜及び 第 4絶縁膜を厚膜ィ匕することができ、これにより、第 1トランジスタについてはフローテ イングゲート電極に溜まった電荷が第 2絶縁膜をトンネルし、コントロールゲート電極 に逃げてしまい、メモリ機能の信頼性が低下するのを防ぐとともに、第 2トランジスタの 高耐圧化を実現することができ、かつバイアスストレスによるスイッチング特性の変動 を抑えることができる。
[0041] 一方、高電圧用のトランジスタは、例えば、画素駆動用のトランジスタとして設けること もでき、同様に、高耐圧化を図る、あるいは、ノィァスストレスによるスイッチング特性 の変動を抑えるという効果を得ることができる。また、低電圧用のトランジスタは、例え ば、ロジック回路のトランジスタとして設けることもでき、同様に、スイッチングの高速応 答化、低消費電力化を図るという効果を得ることができる。
[0042] 上記第 1トランジスタが不揮発性メモリ用のトランジスタであるとき、上記第 1トランジス タが有する第 1半導体層は、第 1半導体装置と同様、逆ジャンクション (逆接合)構造 が付随していることが好ましい。これにより、不揮発性メモリ用のトランジスタに対して 消去作業を行うのに充分な高電圧を印加することができるので、メモリに記憶された 情報の消去作業の効率ィ匕を図ることができる。
[0043] 上記第 3ゲート電極及び第 4ゲート電極は、第 2ゲート電極の材料からなることが好ま しい。これによれば、それぞれのゲート電極材料が共通化され、各ゲート電極を一括 形成することができるので、製造工程の容易化を図ることができる。
[0044] 上記第 1〜第 5絶縁膜、第 1〜第 4ゲート電極の構造は、単層構造であってもよいし、 積層構造であってもよい。また、第 1絶縁膜、第 3絶縁膜及び第 5絶縁膜の構造が積 層構造となる場合において、「第 3絶縁膜及び第 5絶縁膜は、第 1絶縁膜の材料から なり」とは、第 3絶縁膜及び第 5絶縁膜の各層の材料が、第 1絶縁膜の対応する各層 の材料力もなることをいう。また、第 2絶縁膜及び第 4絶縁膜の構造が積層構造となる 場合において、「第 4絶縁膜は、第 2絶縁膜の材料カゝらなる」とは、第 4絶縁膜の各層 の材料が、第 2絶縁膜の対応する各層の材料力もなることをいう。更に、第 2〜第 4ゲ ート電極の構造が積層構造となる場合にぉ 、て、「第 3ゲート電極及び第 4ゲート電 極は、第 2ゲート電極の材料カゝらなる」とは、第 3ゲート電極及び第 4ゲート電極の各 層の材料力 第 2ゲート電極の各層の材料力もなることをいう。
[0045] なお、本発明の第 2半導体装置は、第 6絶縁膜が形成されない点で第 1半導体装置 と相違している。これにより、第 1半導体装置は、第 1ゲート電極と第 4ゲート電極とを 同じ材料とし、第 2ゲート電極と第 3ゲート電極とを同じ材料で形成することができるの に対し、第 2半導体装置は、第 2ゲート電極と第 3ゲート電極と第 4ゲート電極とを同じ 材料で形成することができる。
[0046] 本発明は更に、上記第 2半導体装置を製造する方法であって、上記製造方法は、第 1絶縁膜、第 3絶縁膜及び第 5絶縁膜を形成する工程と、第 2絶縁膜及び第 4絶縁膜 を形成する工程とを含む半導体装置の製造方法でもある。これによれば、第 2半導体 装置を容易に製造することができる。また、製造工程をより簡略ィ匕する観点から、第 2 半導体装置の製造方法は、第 2ゲート電極、第 3ゲート電極及び第 4ゲート電極を形 成する工程を含むことが好ましぐ第 1半導体層、第 2半導体層及び第 3半導体層を 形成する工程を含むことが好ま ヽ。
[0047] 本発明はそして、上記第 1半導体装置及び Z又は第 2半導体装置を含んで構成され た表示装置でもある。すなわち、本発明によれば、製造工程に優れた表示装置を提 供することができる。表示装置の種類としては特に限定されず、例えば液晶表示装置 、有機エレクトロルミネセンス表示装置等が挙げられる。 発明の効果
[0048] 本発明の半導体装置によれば、同一の絶縁基板上に異なる役割を持つ 3種のトラン ジスタを有し、各絶縁膜が共通の材料で構成されているため、製造工程の容易化が 図れる。
発明を実施するための最良の形態
[0049] 以下に実施形態を掲げ、本発明について図面を参照して更に詳細に説明するが、 本発明はこれらの実施形態のみに限定されるものではない。
[0050] (実施形態 1)
図 1は、実施形態 1の半導体装置の断面模式図である。実施形態 1は、本発明の第 1 半導体装置の一例である。
実施形態 1の半導体装置は、ガラス基板 (絶縁基板） 101上に不揮発性メモリ TFT( 第 1トランジスタ） 201、高電圧用 TFT (第 2トランジスタ） 202、及び、低電圧用 TFT( 第 3トランジスタ） 203を有する。図 1中では、これら 3つの TFTは隣接して記載されて いるが、これら 3つの TFTは、液晶表示パネル等の基板上に作製される場合もあるた め、必ずしも隣接されている必要はなぐ一定間隔を有していてもよい。
[0051] 不揮発性メモリ TFT201は、第 1半導体層 104、第 1絶縁膜 105、フローティングゲ ート電極 (第 1ゲート電極） 106、第 2絶縁膜 107及びコントロールゲート電極 (第 2ゲ ート電極） 108がこの順に積層された構造を有する。第 1半導体層 104には逆ジヤン クシヨン構造が付随している。詳しくは後述する。
[0052] 高電圧用 TFT202は、第 2半導体層 104、第 3絶縁膜 105、第 4絶縁膜 107及び第 3ゲート電極 108がこの順に積層された構造を有する。
低電圧用 TFT203は、第 3半導体層 104、第 5絶縁膜 105、第 4ゲート電極 106及び 第 6絶縁膜 107がこの順に積層された構造を有する。
[0053] これらの各 TFT201〜203の最上層には層間絶縁膜 109が設けられている。また、 層間絶縁膜 109には、チャネル領域 103の横にあるソース'ドレイン領域 102及び逆 ジャンクション領域へのコンタクトを取るためのコンタクトホールが形成されており、コ ンタクトホールには配線 110が設けられている。なお、半導体層 104は、ソース/ドレ イン領域 102及びチャネル領域 103で構成される。 [0054] 半導体層 104の材料としては、ポリシリコン、アモルファスシリコン、単結晶シリコン等 を用いることができる。絶縁膜の材料としては、酸ィ匕シリコン、窒化シリコン、酸化タン タル、酸ィ匕アルミニウム等、種々の絶縁材料を用いることができる。ゲート電極の材料 としては、モリブデン、タンタル、タングステン、チタン等の高融点金属、これらのシリ サイドや積層膜等を用いることができる。
[0055] 実施形態 1の半導体装置によれば、不揮発性メモリ用のトランジスタと、高電圧 (高耐 圧)用のトランジスタと、低電圧 (高速応答)用のトランジスタとの異なる 3種のトランジ スタを、同一基板上に有しているので、高電圧により不揮発性メモリ用のトランジスタ に情報を書き込み、又は、不揮発性メモリ用のトランジスタに記憶された情報を消去 することができ、かつ低電圧により不揮発性メモリ用のトランジスタに記憶された情報 を読み出すことができる不揮発性メモリセルを得ることができる。また、実施形態 1の 半導体装置は、第 1絶縁膜、第 3絶縁膜及び第 5絶縁膜を同一材料、同一工程にて 形成することができ、第 2絶縁膜、第 4絶縁膜及び第 6絶縁膜を同一材料、同一工程 にて形成することができ、第 1ゲート電極及び第 4ゲート電極を同一材料、同一工程 にて形成することができ、第 2ゲート電極及び第 3ゲート電極を同一材料、同一工程 にて形成することができるので、製造工程が大幅に簡略ィ匕できており、生産性に優れ た半導体装置といえる。なお、実施形態 1の半導体装置は、後述する実施形態 3の 半導体装置と異なり、第 1ゲート電極と第 4ゲート電極とを同じ材料で形成することが でき、第 2ゲート電極と第 3ゲート電極とを同じ材料で形成することができる。また、実 施形態 1の半導体装置は、実施形態 3の半導体装置と異なり製造工程上に絶縁膜の パターニングは不要である。
[0056] なお、上述のとおり、不揮発性メモリ TFT201は、逆ジャンクション構造となるボディコ ンタクトを備えている。実施形態 1では、基板 101に絶縁性を有するガラス基板を使 用しているので、不揮発性メモリ TFT201は、第 1半導体層 104のチャネル領域 103 にボディコンタクトが取り付けられる。逆ジャンクションとしているのは、トランジスタに 形成されるチャネルとは異なる極性とするためである。例えば、不揮発性メモリ TFT2 01の導電型が N型であれば、第 1半導体層 104のチャネル領域 103には、 P型のボ ディコンタクトが取り付けられる。一方、不揮発性メモリ TFT201の導電型が P型であ れば、第 1半導体層 104のチャネル領域 103には、 N型のボディコンタクトが取り付け られる。ボディコンタクトは、シリコンからなり、不純物の注入によって N型又は P型とす ることがでさる。
[0057] 図 2— 1は、 Nチャネル型の不揮発性メモリ TFTのメモリ消去時に使用する逆ジャンク シヨン構造を示す平面模式図であり、図 2— 2は、図 2—1の A—B線における断面模 式図である。
Nチャネル型の不揮発性メモリ TFTは、ガラス基板 10上に、 N型のチャネル領域 20 、下部絶縁膜 30、フローティングゲート (FG)電極 40、上部絶縁膜 50及びコントロー ルゲート (CG)電極 60がこの順に積層された構造を有し、 N型のチャネル領域 20に P型のボディコンタクト 70が取り付けられている。メモリの消去作業の際には、書き込 み時に FG電極 40に溜められたキャリアを抜くために、書き込み時とは逆の高い電圧 を印加する必要がある力 パネル等に供給される電源電圧の大きさには制限があり、 大きな電圧をかけられないため、消去の効率が低下する。そこで、 CG電極 60にかけ ている電圧の逆の電圧をボディコンタクト 70側に印加することにより、 CG電極 60とチ ャネル領域 20との間に高電圧をかけて消去の効率を向上させることとしている。例え ば、図 2— 2では、 CG電極 60に 5Vを印加すると同時にボディコンタクト（ボディ電 極） 70に + 5Vの電圧を印加することにより、 CG電極 60とチャネル領域 20との間の 電位差を 10Vとすることで、 FG電極 40に溜められたキャリアを抜きやすくしている。 なお、図 2— 2に示すように、メモリの消去作業のとき、ソース Zドレインの N+領域は 、電位が 0Vとなるように配線されている。
[0058] (実施形態 2)
図 3は、実施形態 2の半導体装置の断面模式図である。実施形態 2もまた、本発明の 第 1半導体装置の一例である。
実施形態 2の半導体装置は、ガラス基板 (絶縁基板） 101上に N型低電圧用 TFT( 第 2トランジスタ) 401、 N型不揮発性メモリ TFT (第 1トランジスタ) 402、 N型高電圧 用 TFT (第 3トランジスタ） 403、 P型低電圧用 TFT (第 2トランジスタ） 404、 P型不揮 発性メモリ TFT (第 1トランジスタ) 405、及び、 P型高電圧用 TFT (第 3トランジスタ） 4 06を有する。図 3中では、これら 6つの TFTは隣接して記載されている力 これら 3つ の TFTは、液晶表示パネル等の基板上に作製される場合もあるため、必ずしも隣接 されて 、る必要はなく、一定間隔を有して 、てもよ 、。
[0059] N型低電圧用 TFT401は、低抵抗の N型の第 3半導体層 104a、第 5絶縁膜 105、 第 4ゲート電極 106及び第 6絶縁膜 107がこの順に積層された構造を有する。
[0060] N型不揮発性メモリ TFT402は、低抵抗の N型の第 1半導体層 104a、第 1絶縁膜 10
5、フローティングゲート電極 (第 1ゲート電極） 106、第 2絶縁膜 107及びコントロール ゲート電極 (第 2ゲート電極） 108がこの順に積層された構造を有する。なお、 N型不 揮発性メモリ TFT402の第 1半導体層 104aには逆ジャンクション構造が付随してい る。
[0061] N型高電圧用 TFT403は、低抵抗の N型の第 2半導体層 104a、第 3絶縁膜 105、 第 4絶縁膜 107及び第 3ゲート電極 108がこの順に積層された構造を有する。
P型低電圧用 TFT404は、低抵抗の P型の第 3半導体層 104b、第 5絶縁膜 105、第 4ゲート電極 106及び第 6絶縁膜 107がこの順に積層された構造を有する。
[0062] P型不揮発性メモリ TFT405は、低抵抗の P型の第 1半導体層 104b、第 1絶縁膜 10 5、フローティングゲート電極 (第 1ゲート電極） 106、第 2絶縁膜 107及びコントロール ゲート電極 (第 2ゲート電極） 108がこの順に積層された構造を有する。なお、 P型不 揮発性メモリ TFT405の第 1半導体層 104bには逆ジャンクション構造が付随してい る。
[0063] P型高電圧用 TFT406は、低抵抗の P型の第 2半導体層 104b、第 3絶縁膜 105、第
4絶縁膜 107及び第 3ゲート電極 108がこの順に積層された構造を有する。
[0064] なお、 N型半導体層 104aは、 N型のソース Zドレイン領域 102a及びチャネル領域 1
03aで構成されており、 P型半導体層 104bは、 P型のソース Zドレイン領域 102b及 びチャネル領域 103bで構成されて 、る。
[0065] 図 4 1〜4 7は、実施形態 2の半導体装置の製造方法の一例を示すフロー模式 図である。
まず、図 4—1に示すように、ガラス基板 (絶縁基板） 101上にプラズマ CVD法で 6つ のアモルファスシリコン層 100を形成後、その上面に更に Ni層を形成し、これらをレ 一ザーァニール法でァニールしてポリシリコン化させた。このとき、ポリシリコンの膜厚 力 Sl0〜200nmとなるようにアモルファスシリコン層の領域を形成した。なお、実施形 態 2では、絶縁基板 101としてガラス基板を用いたが、特にこれに限定されるわけで はない。
[0066] 次に、図 4 2に示すように、基板全体に上からプラズマ CVD法で厚さ 10〜50nm の SiO膜 105を形成し、続いて、それぞれのチャネル領域の閾値を制御するため、
2
シリコン層 100に不純物 301を注入した。不純物 301は、 N型領域、 P型領域の両方 に添加しても、いずれか一方に添加してもよぐ両方添加しなくてもよい。本実施形態 においては、 30〜601¾¥で^12〜 ^ 14 (1011/«112)とするイオンドーピング法で 不純物 301としてボロンを注入 ·添加した。
[0067] 次【こ、図 4 3【こ示す Jう【こ、 TFT401、 402、 404及び 405の各領域【こ、ゲート電極 106としてタングステンと窒化タンタルとの積層の導電体をスパッタ法を用いて形成し た。このとき用いる材料は、モリブデン、タンタル、タングステン若しくはチタン等の高 融点金属又はこれらのシリサイドや積層膜でもよい。ゲート電極 106は、ー且全面に 金属膜を成膜したのち、フォトリソグラフィ一法によりパターユングを行った。なお、ゲ ート電極 106のパターユングは、マスクを用いたスパッタ成膜法を用いることもできる
[0068] 次に、図 4—4に示すように、 TFT401〜403のポリシリコン層 104aの一部を N型低 抵抗領域 102aとするために、イオンドーピング法で不純物 303としてリンを 30〜70k eVで lE13〜2E16 (ion/cm2)注入'添カ卩した。なお、ゲート電極 106の下にあたる 領域には不純物 303が注入されないので、チャネル領域 103aが形成される。また、 TFT403の領域には、 TFT401及び 402の領域と同条件とするために、ゲート電極 106と同じ範囲をレジスト 302で覆って注入を防いだ。更に、 TFT404〜406の全領 域にっ 、ても、イオンドーピング法の影響を受けな 、ようにレジスト 302で覆った。
[0069] 次【こ、図 4 5【こ示すよう【こ、 TFT404〜406のポリシリ =3ン層 104bのー咅を P型低 抵抗領域 102bとするために、イオンドーピング法で不純物 305としてボロンを 30〜7 OkeVで lE13〜2E16 (ionZcm2)注入'添カ卩した。上述と同様、ゲート電極 106の 下にあたる領域には不純物 305が注入されないので、チャネル領域 103bが形成さ れること〖こなる。また、 TFT406のチャネル領域及び TFT401〜403の全領域につ V、ては、イオンドーピング法の影響を受けな 、ようにレジスト 304で覆った。
[0070] なお、 GOLD構造 TFTを作製するために、ゲート電極 106の作製前にゲート電極 1
06の下部に当たる領域に、微量注入領域を作製してもよい。また、 LDD構造 TFTを 作製するために、チャネル領域の周辺に微量注入領域を形成してもよい。更に、そ のどちらの構造とも含む TFTを作製してもよ 、。
[0071] また、実施形態 2においては、この低抵抗領域を作製するための不純物注入は、ゲ ート電極の作製後に行ったが、以後に示すゲート電極 108の作製後に行ってもよい
。その場合、ゲート電極 106及び 108の各々がマスクとなって、チャネル領域への不 純物注入を防止できる。
[0072] 次に、図 4 6に示すように、基板全体に上からプラズマ CVD法で厚さ 10〜100nm の SiO膜 107を形成した。続いて、 TFT405及び 406の領域にゲート電極 108を、
2
スパッタ法を用いて形成した。ゲート電極 108は、一旦全面に金属膜を成膜した後、 下部にあるゲート電極 106又はチャネル領域 103a若しくは 103bとゲート電極 108と が互いに重なり合うようなパターユングをフォトリソグラフィ一法により行うことにより形 成した。なお、ゲート電極 108のパターユングは、マスクを用いたスパッタ成膜法を用 いることちでさる。
[0073] 次に、図 4 7に示すように、基板全体に上からプラズマ CVD法で 500〜1000nm の SiO膜及び 100〜500nmの SiN膜を連続成膜し、厚さ 500〜1500應の層間
2 X
絶縁膜 109を形成した。これにより、層間絶縁膜 109上の配線が TFTに影響を与え るのを防ぐことができる。その後、ランプアニール法による熱処理によって、ドープによ り注入した不純物を活性ィ匕させた。その他の熱処理の方法としては、例えば、炉ァ- ール法、ランプアニール法、レーザーァニール法、 自己活性法等を用いることができ る。続いて、 TFT401〜406の各領域に、チャネル横のソース'ドレイン領域及び逆 ジャンクション領域へのコンタクトを取るためのコンタクトホールを形成し、この部分に 配線 110を形成した。
[0074] 以上、本発明の実施形態 2について説明したが、本発明は上記実施形態に限定さ れるものではなぐ各種の変形が可能である。実施形態 2において、絶縁膜 105及び 絶縁膜 107を構成する絶縁材料としては、酸ィ匕シリコン、窒化シリコン、酸化タンタル 、酸ィ匕アルミニウム等、種々の絶縁材料を用いることができ、またこれらの膜を複数組 み合わせた積層構造にすることもできる。絶縁膜の形成方法としては、プラズマ CVD 法以外に、スパッタ法、常圧 CVD法、低圧 CVD法、リモートプラズマ CVD法、陽極 酸ィ匕法等を用いることができる。ゲート電極の形成方法としては、スパッタ法以外に、 例えば、蒸着法、 CVD法等を用いることができる。電極 106、電極 108、絶縁膜 105 、絶縁膜 107、不純物濃度、チャネル長、及び、半導体層の幅等、 TFT、配線、コン タクト孔等の各部分のサイズも用途によって適宜変更することができる。
[0075] 実施形態 2の半導体装置によれば、不揮発性メモリ用のトランジスタと、高電圧 (高耐 圧)用のトランジスタと、低電圧 (高速応答)用のトランジスタとの異なる 3種のトランジ スタを、同一基板上に有しているので、高電圧により不揮発性メモリ用のトランジスタ に情報を書き込み、又は、不揮発性メモリ用のトランジスタに記憶された情報を消去 することができ、かつ低電圧により不揮発性メモリ用のトランジスタに記憶された情報 を読み出すことができる不揮発性メモリセルを得ることができる。また、実施形態 2の 半導体装置は、このようなトランジスタを N型、 P型のそれぞれについて有しているの で、利用性が高い。更に、実施形態 2の半導体装置は、第 1絶縁膜、第 3絶縁膜及び 第 5絶縁膜を同一材料、同一工程にて形成し、第 2絶縁膜、第 4絶縁膜及び第 6絶縁 膜を同一材料、同一工程にて形成し、第 1ゲート電極及び第 4ゲート電極を同一材料 、同一工程にて形成し、第 2ゲート電極及び第 3ゲート電極を同一材料、同一工程に て形成しているので、製造工程が大幅に簡略ィ匕できており、生産性に優れた半導体 装置といえる。なお、実施形態 2の半導体装置によれば、実施形態 4の半導体装置と 異なり、第 1ゲート電極と第 4ゲート電極とを同じ材料で形成することができ、第 2ゲー ト電極と第 3ゲート電極とを同じ材料で形成することができる。また、実施形態 2の半 導体装置は、実施形態 4の半導体装置と異なり絶縁膜のパターニングの必要がない
[0076] (実施形態 3)
図 5は、実施形態 3の半導体装置の断面模式図である。実施形態 3は、本発明の第 2 半導体装置の一例である。
実施形態 3の半導体装置は、ガラス基板 (絶縁基板) 601上に不揮発性メモリ TFT( 第 1トランジスタ） 701、高電圧用 TFT (第 2トランジスタ） 702、及び、低電圧用 TFT( 第 3トランジスタ） 703を有する。図 5中では、これら 3つの TFTは隣接して記載されて いるが、これら 3つの TFTは、液晶表示パネル等の基板上に作製される場合もあるた め、必ずしも隣接されている必要はなぐ一定間隔を有していてもよい。
[0077] 不揮発性メモリ TFT701は、第 1半導体層 604、第 1絶縁膜 605、フローティングゲ ート電極 (第 1ゲート電極) 606及び第 2絶縁膜 607及びコントロールゲート電極 (第 2 ゲート電極) 608がこの順に積層された構造を有する。第 1半導体層 604には逆ジャ ンクシヨン構造が付随して 、る。逆ジャンクション構造の態様は実施形態 1と同様であ る。
[0078] 高電圧用 TFT702は、第 2半導体層 604、第 3絶縁膜 605、第 4絶縁膜 607及び第 3ゲート電極 608がこの順に積層された構造を有する。
低電圧用 TFT703は、第 3半導体層 604、第 5絶縁膜 605及び第 4ゲート電極 608 力 Sこの順に積層された構造を有する。
[0079] これらの各 TFT701〜703の最上層には層間絶縁膜 609が設けられている。また、 層間絶縁膜 109には、チャネル領域 603の横にあるソース'ドレイン領域 102及び逆 ジャンクション領域へのコンタクトを取るためのコンタクトホールが形成され、コンタクト ホールには配線 610が設けられている。なお、半導体層 604は、ソース Zドレイン領 域 602及びチャネル領域 603で構成される。
[0080] 実施形態 3の半導体装置によれば、不揮発性メモリ用のトランジスタと、高電圧 (高耐 圧)用のトランジスタと、低電圧 (高速応答)用のトランジスタとの異なる 3種のトランジ スタを、同一基板上に有しているので、高電圧により不揮発性メモリ用のトランジスタ に情報を書き込み、又は、不揮発性メモリ用のトランジスタに記憶された情報を消去 することができ、かつ低電圧により不揮発性メモリ用のトランジスタに記憶された情報 を読み出すことができる不揮発性メモリセルを得ることができる。また、実施形態 3の 半導体装置は、第 1絶縁膜、第 3絶縁膜及び第 5絶縁膜を同一材料、同一工程にて 形成することができ、第 2絶縁膜及び第 4絶縁膜を同一材料、同一工程にて形成す ることができ、第 2ゲート電極、第 3ゲート電極及び第 4ゲート電極を同一材料、同一 工程にて形成することができるので、製造工程が大幅に簡略ィ匕できており、生産性に 優れた半導体装置といえる。なお、実施形態 3の半導体装置は、実施形態 1の半導 体装置と異なり、第 2ゲート電極と第 3ゲート電極と第 4ゲート電極とを同じ材料で形 成することができる。
[0081] (実施形態 4)
図 6は、実施形態 4の半導体装置の断面模式図である。実施形態 4もまた、本発明の 第 2半導体装置の一例である。
実施形態 4の半導体装置は、ガラス基板 (絶縁基板) 601上に N型低電圧用 TFT( 第 3トランジスタ） 901、 N型不揮発性メモリ TFT (第 1トランジスタ） 902、 N型高電圧 用 TFT (第 2トランジスタ） 903、 P型低電圧用 TFT (第 3トランジスタ） 904、 P型不揮 発性メモリ TFT (第 1トランジスタ） 905、及び、 P型高電圧用 TFT (第 2トランジスタ） 9 06を有する。図 6中では、これら 6つの TFTは隣接して記載されている力 これら 6つ の TFTは、液晶表示パネル等の基板上に作製される場合もあるため、必ずしも隣接 されて 、る必要はなく、一定間隔を有して 、てもよ 、。
[0082] N型低電圧用 TFT901は、低抵抗の N型の第 3半導体層 604a、第 5絶縁膜 605及 び第 4ゲート電極 608がこの順に積層された構造を有する。
[0083] N型不揮発性メモリ TFT902は、低抵抗の N型の第 1半導体層 604a、第 1絶縁膜 60 5、フローティングゲート電極 (第 1ゲート電極） 606、第 2絶縁膜 607及びコントロール ゲート電極 (第 2ゲート電極) 608がこの順に積層された構造を有する。なお、第 1半 導体層 604aには逆ジャンクション構造が付随している。
[0084] N型高電圧用 TFT903は、低抵抗の N型の第 2半導体層 604a、第 3絶縁膜 605、 第 4絶縁膜 607及び第 3ゲート電極 608がこの順に積層された構造を有する。
[0085] P型低電圧用 TFT904は、低抵抗の P型の第 3半導体層 604b、第 5絶縁膜 605及 び第 4ゲート電極 608がこの順に積層された構造を有する。
[0086] P型不揮発性メモリ TFT905は、低抵抗の P型の第 1半導体層 604b、第 1絶縁膜 60 5、フローティングゲート電極 (第 1ゲート電極） 606、第 2絶縁膜 607及びコントロール ゲート電極 (第 2ゲート電極) 608がこの順に積層された構造を有する。なお、第 1半 導体層 604bには逆ジャンクション構造が付随して!/ヽる。
[0087] P型高電圧用 TFT906は、低抵抗の P型の第 2半導体層 604b、第 3絶縁膜 605、第 4絶縁膜 607及び第 3ゲート電極 608がこの順に積層された構造を有する。
[0088] なお、 N型半導体層 604aは、 N型のソース Zドレイン領域 602a及びチャネル領域 6
03aで構成されている。また、 P型半導体層 604bは、 P型のソース Zドレイン領域 60
2b及びチャネル領域 603bで構成されて!、る。
[0089] 図 7— 1〜7— 8は、実施形態 4の半導体装置の製造方法の一例を示すフロー模式 図である。
まず、図 7—1に示すように、ガラス基板 (絶縁基板) 601上にプラズマ CVD法で 6つ のアモルファスシリコン層 600を形成後、その上面に更に Ni層を形成し、これらをレ 一ザーァニール法でァニールしてポリシリコン化させた。このとき、ポリシリコンの膜厚 が 10〜200nmとなるようにアモルファスシリコン層領域を形成した。なお、実施形態 4では、絶縁基板 601としてガラス基板を用いた力 特にこれに限定されるわけでは ない。
[0090] 次に、図 7— 2に示すように、基板全体に上からプラズマ CVD法で厚さ 10〜50nm の SiO膜 605を形成し、続いて、それぞれのチャネル領域の閾値を制御するため、
2
シリコン層 600に不純物 801を注入した。不純物 801は、 N型領域、 P型領域の両方 に添加しても、いずれか一方に添加してもよぐ両方添加しなくてもよい。本実施形態 においては、 30〜601¾¥で^12〜^ 14 (1011/«112)とするイオンドーピング法で 不純物 801としてボロンを注入 ·添加した。
[0091] 次に、図 7— 3に示すように、 TFT902及び 905の各領域に、ゲート電極 606としてタ ングステンと窒化タンタルとの積層の導電体を、スパッタ法を用いて形成した。このと き用いる材料は、モリブデン、タンタル、タングステン若しくはチタン等の高融点金属 又はこれらのシリサイドや積層膜でもよい。ゲート電極 606は、一旦全面に金属膜を 成膜した後、フォトリソグラフィ一法によりパターユングを行った。なお、ゲート電極 60 6のパターユングは、マスクを用いたスパッタ成膜法を用いることもできる。
[0092] 次に、図 7— 4に示すように、 TFT901〜903のポリシリコン層 604aの一部を N型低 抵抗領域 602aとするために、イオンドーピング法で不純物 803としてリンを 30〜70k eVで lE13〜2E16 (ion/cm2)注入'添カ卩した。なお、ゲート電極 606の下にあたる 領域には不純物 803が注入されないので、チャネル領域 603aが形成される。また、 TFT901及び 903の領域には、 TFT902の領域と同条件とするために、ゲート電極 606と同じ範囲をレジスト 802で覆って注入を防いだ。更に、 TFT904〜906の全領 域にっ 、ても、イオンドーピング法の影響を受けな 、ようにレジスト 802で覆った。
[0093] 次【こ、図 7— 5【こ示すよう【こ、 TFT904〜906のポリシリ =3ン層 604bのー咅を P型低 抵抗領域 602bとするために、イオンドーピング法で不純物 805としてボロンを 30〜7 OkeVで lE13〜2E16 (ionZcm2)注入'添カ卩した。上述と同様、ゲート電極 606の 下にあたる領域には不純物 805が注入されないので、チャネル領域 603bが形成さ れること〖こなる。また、 TFT901〜903の全領域、並びに、 TFT404及び 906のチヤ ネル領域にっ 、ては、イオンドーピング法の影響を受けな 、ようにレジスト 804で覆つ た。
[0094] なお、 GOLD構造 TFTを作製するために、ゲート電極 606の作製前にゲート電極 6 06の下部に当たる領域に、微量注入領域を作製してもよい。また、 LDD構造 TFTを 作製するために、チャネル領域の周辺に微量注入領域を形成してもよい。更に、そ のどちらの構造とも含む TFTを作製してもよ 、。
[0095] また、実施形態 4においては、この低抵抗領域を作製するのための不純物注入は、 ゲート電極の作製後に行った力 以後に示すゲート電極 608の作製後に行ってもよ い。その場合、ゲート電極 606及び 608の各々がマスクとなって、チャネル領域への 不純物注入を防止できる。
[0096] 次に、図 7— 6に示すように、基板全体に上力もプラズマ CVD等で厚さ 10〜： LOOnm の SiN膜 607を形成した。続いて、 TFT902、 903、 905及び 906の領域をレジスト
X
806で覆い、図 7— 7に示すように、 TFT901及び 904の領域の絶縁膜 607をドライ エッチングした。なお、絶縁膜 607は、一旦全面に絶縁膜を成膜した後、マスクを用 V、たパターユング法を用いて形成することもできる。
[0097] 次に、図 7— 7に示すように、 TFT901〜906の各領域にゲート電極 608を、スパッタ 法を用いて形成した。ゲート電極 608は、一旦全面に金属膜を成膜した後、下部に あるゲート電極 606又はチャネル領域 603a若しくは 603bとゲート電極 608とが互!ヽ に重なり合うようなパターユングをフォトリソグラフィ一法により行うことにより形成した。 なお、ゲート電極 608のパターユングは、マスクを用いたスパッタ成膜法を用いること ちでさる。
[0098] 次に、図 7— 8に示すように、基板全体に上からプラズマ CVD法で厚さ 500〜1000 nmの SiO膜及び 100〜500 の SiN膜を連続成膜し、厚さ 500〜1500 の層
2 X
間絶縁膜 609を形成した。これにより、層間絶縁膜 609上の配線が TFTに影響を与 えるのを防ぐことができる。その後、ランプアニール法による熱処理によって、ドープ により注入した不純物を活性ィ匕させた。その他の熱処理の方法としては、例えば、炉 ァニール法、ランプアニール法、レーザーァニール法又は自己活性法等を用いるこ とができる。続いて、 TFT901〜906の各領域に、チャネル横のソース'ドレイン領域 及び逆ジャンクション領域へのコンタクトを取るためのコンタクトホールを形成し、この 部分に配線 610を形成した。
[0099] 以上、本発明の実施形態 4について説明したが、本発明は上記実施形態に限定さ れるものではなぐ各種の変形が可能である。実施形態 4において、絶縁膜 605、絶 縁膜 607を構成する絶縁材料としては、酸ィ匕シリコン、窒化シリコン、酸化タンタル、 酸ィ匕アルミニウム等、種々の絶縁材料を用いることができ、またこれらの膜を複数組 み合わせた積層構造にすることもできる。絶縁膜の形成方法としては、プラズマ CVD 法以外に、スパッタ法、常圧 CVD法、低圧 CVD法、リモートプラズマ CVD法、陽極 酸ィ匕法等を用いることができる。ゲート電極の形成方法としては、スパッタ法以外に、 例えば、蒸着法、 CVD法等を用いることができる。電極 606、電極 608、絶縁膜 605 、絶縁膜 607、不純物濃度、チャネル長、及び、半導体層の幅等、 TFT、配線、コン タクト孔等の各部分のサイズも用途によって適宜変更することができる。
[0100] 実施形態 4の半導体装置によれば、不揮発性メモリ用のトランジスタと、高電圧 (高耐 圧)用のトランジスタと、低電圧 (高速応答)用のトランジスタとの異なる 3種のトランジ スタを、同一基板上に有しているので、高電圧により不揮発性メモリ用のトランジスタ に情報を書き込み、又は、不揮発性メモリ用のトランジスタに記憶された情報を消去 することができ、かつ低電圧により不揮発性メモリ用のトランジスタに記憶された情報 を読み出すことができる不揮発性メモリセルを得ることができる。また、実施形態 4の 半導体装置は、このようなトランジスタを N型、 P型のそれぞれについて有しているの で、利用性が高い。更に、実施形態 4の半導体装置は、第 1絶縁膜、第 3絶縁膜及び 第 5絶縁膜を同一材料、同一工程にて形成し、第 2絶縁膜及び第 4絶縁膜を同一材 料、同一工程にて形成し、第 2ゲート電極、第 3ゲート電極及び第 4ゲート電極を同一 材料、同一工程にて形成しているので、製造工程が大幅に簡略ィ匕できており、生産 性に優れた半導体装置といえる。なお、実施形態 4の半導体装置によれば、実施形 態 2の半導体装置と異なり、第 2ゲート電極と第 3ゲート電極と第 4ゲート電極とを同じ 材料で形成することができる。
[0101] なお、本願は、 2006年 5月 31曰に出願された曰本国特許出願 2006— 151853号 を基礎として、パリ条約ないし移行する国における法規に基づく優先権を主張するも のである。該出願の内容は、その全体が本願中に参照として組み込まれている。
[0102] 本願明細書における「以上」及び「以下」は、当該数値を含むものである。
図面の簡単な説明
[0103] [図 1]実施形態 1の半導体装置を示す断面模式図である。
[図 2-1]Νチャネル型の不揮発性メモリ TFTのメモリ消去時に使用する逆ジャンクショ ン構造を示す平面模式図である。
[図 2-2]図 2— 1の A— B線における断面模式図である。
[図 3]実施形態 2の半導体装置を示す断面模式図である。
[図 4-1]実施形態 2の半導体装置の製造工程を示すフロー模式図である。
[図 4-2]実施形態 2の半導体装置の製造工程を示すフロー模式図である。
[図 4-3]実施形態 2の半導体装置の製造工程を示すフロー模式図である。
[図 4-4]実施形態 2の半導体装置の製造工程を示すフロー模式図である。
[図 4-5]実施形態 2の半導体装置の製造工程を示すフロー模式図である。
[図 4-6]実施形態 2の半導体装置の製造工程を示すフロー模式図である。
[図 4-7]実施形態 2の半導体装置の製造工程を示すフロー模式図である。
[図 5]実施形態 3の半導体装置を示す断面模式図である。
[図 6]実施形態 4の半導体装置を示す断面模式図である。
[図 7-1]実施形態 4の半導体装置の製造工程を示すフロー模式図である。
[図 7-2]実施形態 4の半導体装置の製造工程を示すフロー模式図である。
[図 7-3]実施形態 4の半導体装置の製造工程を示すフロー模式図である。 [図 7-4]実施形態 4の半導体装置の製造工程を示すフロー模式図である。
[図 7-5]実施形態 4の半導体装置の製造工程を示すフロー模式図である。
[図 7-6]実施形態 4の半導体装置の製造工程を示すフロー模式図である。
[図 7-7]実施形態 4の半導体装置の製造工程を示すフロー模式図である。
[図 7-8]実施形態 4の半導体装置の製造工程を示すフロー模式図である。 符号の説明
10:ガラス基板
20:チャネル領域
30:下部絶縁膜
40：フローティングゲート電極（FG電極）
50:上部絶縁膜
60：コントロールゲート電極（CG電極）
70:ボディコンタクト
100、 600:アモルファスシリコン層
101、 601:ガラス基板 (絶縁基板）
102、 102a, 102b, 602、 602a, 602b：低抵抗領域（a ίま N型、 biま P型）
103、 103a, 103b, 603、 603a, 603b:チャネル領域（aは N型、 bは P型)
104、 104a, 104b, 604、 604a, 604b:半導体層（aは N型、 bは P型）
105、 605:第 1絶縁膜、第 3絶縁膜、第 5絶縁膜
106:第 1ゲート電極、第 4ゲート電極
107、 607:第 2絶縁膜、第 4絶縁膜、第 6絶縁膜
108:第 2ゲート電極、第 3ゲート電極
109、 609:層間絶縁膜
110、 610:配線
201、 701:不揮発性メモリ TFT (第 1トランジスタ）
202、 702:高電圧用 TFT (第 2トランジスタ）
203、 703:低電圧用 TFT (第 3トランジスタ）
301、 303、 305、 801、 803、 805:不純物 302、 304、 802、 804、 806:レジス卜
401、 901 :N型低電圧用 TFT (第 3トランジスタ）
402、 902 :N型不揮発性メモリ TFT (第 1トランジスタ)
403、 903 :N型高電圧用 TFT (第 2トランジスタ）
404、 904 :P型低電圧用 TFT (第 3トランジスタ）
405、 905 :P型不揮発性メモリ TFT (第 1トランジスタ）
406、 906 :P型高電圧用 TFT (第 2トランジスタ） 606:第 1ゲート電極
608:第 2ゲート電極、第 3ゲート電極、第 4ゲート電極

Claims

請求の範囲
[1] 絶縁基板上に少なくとも 3種のトランジスタを備える半導体装置であって、
第 1トランジスタは、第 1半導体層、第 1絶縁膜、第 1ゲート電極、第 2絶縁膜及び第 2 ゲート電極力 Sこの順に積層された構造を有し、
第 2トランジスタは、第 2半導体層、第 3絶縁膜、第 4絶縁膜及び第 3ゲート電極がこ の順に積層された構造を有し、
第 3トランジスタは、第 3半導体層、第 5絶縁膜、第 4ゲート電極及び第 6絶縁膜がこ の順に積層された構造を有し、
該第 3絶縁膜及び第 5絶縁膜は、第 1絶縁膜の材料からなり、
該第 4絶縁膜及び第 6絶縁膜は、第 2絶縁膜の材料カゝらなる
ことを特徴とする半導体装置。
[2] 前記第 3絶縁膜及び第 5絶縁膜は、第 1絶縁膜と共通化されていることを特徴とする 請求項 1記載の半導体装置。
[3] 前記第 4絶縁膜及び第 6絶縁膜は、第 2絶縁膜と共通化されて ヽることを特徴とする 請求項 1記載の半導体装置。
[4] 前記第 3絶縁膜及び第 5絶縁膜は、第 1絶縁膜と共通化されており、
前記第 4絶縁膜及び第 6絶縁膜は、第 2絶縁膜と共通化されて ヽることを特徴とする 請求項 1記載の半導体装置。
[5] 前記第 1トランジスタは、不揮発性メモリ用のトランジスタであり、
前記第 2トランジスタは、高電圧用のトランジスタであり、
前記第 3トランジスタは、低電圧用のトランジスタである
ことを特徴とする請求項 4記載の半導体装置。
[6] 請求項 1記載の半導体装置を含んで構成されたことを特徴とする表示装置。
[7] 請求項 1記載の半導体装置を製造する方法であって、
該製造方法は、第 1絶縁膜、第 3絶縁膜及び第 5絶縁膜を形成する工程と、 第 2絶縁膜、第 4絶縁膜及び第 6絶縁膜を形成する工程とを含む
ことを特徴とする半導体装置の製造方法。
[8] 絶縁基板上に少なくとも 3種のトランジスタを備える半導体装置であって、 第 1トランジスタは、第 1半導体層、第 1絶縁膜、第 1ゲート電極、第 2絶縁膜及び第 2 ゲート電極力 Sこの順に積層された構造を有し、
第 2トランジスタは、第 2半導体層、第 3絶縁膜、第 4絶縁膜及び第 3ゲート電極がこ の順に積層された構造を有し、
第 3トランジスタは、第 3半導体層、第 5絶縁膜及び第 4ゲート電極力 Sこの順に積層さ れた構造を有し、
該第 3絶縁膜及び第 5絶縁膜は、第 1絶縁膜の材料からなり、
該第 4絶縁膜は、第 2絶縁膜の材料カゝらなる
ことを特徴とする半導体装置。
[9] 前記第 3絶縁膜及び第 5絶縁膜は、第 1絶縁膜と共通化されていることを特徴とする 請求項 8記載の半導体装置。
[10] 前記第 4絶縁膜は、第 2絶縁膜と共通化されて ヽることを特徴とする請求項 8記載の 半導体装置。
[11] 前記第 3絶縁膜及び第 5絶縁膜は、第 1絶縁膜と共通化されており、
前記第 4絶縁膜は、第 2絶縁膜と共通化されて ヽることを特徴とする請求項 8記載の 半導体装置。
[12] 前記第 1トランジスタは、不揮発性メモリ用のトランジスタであり、
前記第 2トランジスタは、高電圧用のトランジスタであり、
前記第 3トランジスタは、低電圧用のトランジスタである
ことを特徴とする請求項 11記載の半導体装置。
[13] 請求項 8記載の半導体装置を含んで構成されたことを特徴とする表示装置。
[14] 請求項 8記載の半導体装置を製造する方法であって、
該製造方法は、第 1絶縁膜、第 3絶縁膜及び第 5絶縁膜を形成する工程と、 第 2絶縁膜及び第 4絶縁膜を形成する工程とを含む
ことを特徴とする半導体装置の製造方法。
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