JP2000022094A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 高性能メモリを備えた半導体装置を提供す
る。 【解決手段】 データを記憶するメモリと、前記データ
を制御するロジック回路と、を備えた半導体装置が提供
される。前記メモリおよび前記ロジック回路は、ＳＯＩ
（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）技術を
用いて同一絶縁基板上に一体形成されるので、半導体装
置の小型化が実現される。

Description

【発明の詳細な説明】

【０００１】

【発明が属する技術分野】

【０００２】本発明は、半導体装置に関する。特に、デ
ータを記憶する不揮発性メモリと他のロジック回路と
が、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏ
ｒ）技術を用いて絶縁基板上に一体形成される半導体装
置に関する。

【０００３】

【従来の技術】

【０００４】最近安価なガラス基板上に半導体薄膜を形
成した半導体装置、例えば薄膜トランジスタ（ＴＦＴ）
を作製する技術が急速に発達してきている。その理由
は、アクティブマトリクス型液晶表示装置（液晶パネ
ル）の需要が高まってきたことによる。

【０００５】アクティブマトリクス型液晶パネルは、マ
トリクス状に配置された数十〜数百万個もの画素領域に
それぞれＴＦＴが配置され、各画素電極に出入りする電
荷をＴＦＴのスイッチング機能により制御するものであ
る。

【０００６】従来のアクティブマトリックス型液晶表示
装置を図１４に示す。従来のアクティブマトリックス型
液晶表示装置は、図１４に示すようにソース線側ドライ
バ１４０１と、ゲート線側ドライバ１４０２と、マトリ
クス状に配置された複数の画素ＴＦＴ１４０３と、画像
信号線１４０４とを有している。

【０００７】ソース線側ドライバおよびゲイト線側ドラ
イバは、シフトレジスタやバッファ回路などを含み、近
年アクティブマトリクス回路と同一基板上に一体形成さ
れる。

【０００８】アクティブマトリクス回路には、ガラス基
板上に形成されたアモルファスシリコンを利用した薄膜
トランジスタが配置されている。

【０００９】また、基板として石英を利用し、多結晶珪
素膜でもって薄膜トランジスタを作製する構成も知られ
ている。この場合、周辺駆動回路もアクティブマトリク
ス回路も石英基板上に形成される薄膜トランジスタでも
って構成される。

【００１０】また、レーザーアニール等の技術を利用す
ることにより、ガラス基板上に結晶性珪素膜を用いた薄
膜トランジスタを作製する技術も知られている。この技
術を利用すると、ガラス基板にアクティブマトリクス回
路と周辺駆動回路とを集積化することができる。

【００１１】図１４に示すような構成においては、ソー
ス線側ドライバのシフトレジスタ回路（水平走査用のシ
フトレジスタ）からの信号により、画像信号線１４０４
に供給される画像信号が選択される。そして対応するソ
ース信号線に所定の画像信号が供給される。

【００１２】ソース信号線に供給された画像信号は、画
素の薄膜トランジスタにより選択され、所定の画素電極
に書き込まれる。

【００１３】画素の薄膜トランジスタは、ゲイト線側ド
ライバのシフトレジスタ（垂直走査用のシフトレジス
タ）からゲイト信号線を介して供給される選択信号によ
り動作する。

【００１４】この動作をソース線側ドライバのシフトレ
ジスタからの信号と、ゲイト線側ドライバのシフトレジ
スタからの信号とにより、適当なタイミング設定で順次
繰り返し行うことによって、マトリクス状に配置された
各画素に順次情報が書き込まれる。

【００１５】

【発明が解決しようとする課題】

【００１６】近年、アクティブマトリクス型液晶表示装
置がノート型のパーソナルコンピュータに多用されてき
ている。パーソナルコンピュータにおいては、複数のソ
フトウエアを同時に起動したり、デジタルカメラからの
映像を取り込んで加工したりと、多階調の液晶表示装置
が要求されている。

【００１７】また、ハイビジョン信号などのテレビ信号
を写すことができる、大画面に対応した液晶プロジェク
タの需要が高まってきている。この場合も、階調表示を
いかに細かくできるかが提供される画像の良否にかかっ
ている。

【００１８】このように、高画質な映像を提供するため
には、階調表示がどこまで細かくできるかが重要とな
る。階調表示の方法としては、ソース線にビデオ信号や
テレビジョン信号などのアナログ信号を供給する場合
（アナログ階調）と、パーソナルコンピュータなどから
のデータ信号などのデジタル信号を供給する場合（デジ
タル階調）とがある。

【００１９】アナログ階調では、上述したようにソース
ドライバからの信号により、画像信号線に供給されるア
ナログ画像信号が順次選択され、対応するソース線に所
定の画像信号が供給される。

【００２０】デジタル階調では、画像信号線に供給され
るデジタル信号が順次選択され、Ｄ／Ａ変換された後、
対応するソース線に所定の画像信号が供給される。

【００２１】液晶表示装置の場合、いずれの階調表示を
用いる場合でも、液晶に印加する電圧（Ｖ）と透過光強
度との間には、図１５の点線で示されるような関係があ
る。ただし、液晶表示装置は、ＴＮ（ツイストネマチッ
ク）モードで電圧が印加されていない時に明状態となる
ノーマリホワイトモードを用いているものとする。

【００２２】図１５からもわかるように液晶に印加され
る電圧と透過光強度との間には、非線型の関係があり、
印加する電圧に応じた階調表示を行うことが難しい。

【００２３】上記のことを補うために、ガンマ補正とい
う手段が取られている。ガンマ補正とは、画像信号をゲ
インさせ、印加電圧に応じて、透過光強度が線形的に変
化するように補正するものであり、良好な階調表示を得
屡ことができる。ガンマ補正を施した場合の、印加電圧
と透過光強度との関係は図１５の実線で示される。

【００２４】しかし、画像信号にガンマ補正を施すに
は、別途ＩＣ回路が必要であり、液晶パネルの外部に回
路を設けなければならない。よって、商品の小型化が事
実上不可能であった。

【００２５】そこで本発明は、上記の事情を鑑みて、良
好な階調表示を行える、小型化が可能な半導体表示装
置、特に液晶表示装置を提供することを課題とする。

【００２６】

【課題を解決するための手段】

【００２７】本発明のある実施態様によると、データを
記憶するメモリと、前記データを制御するロジック回路
と、を備えた半導体装置であって、前記メモリと前記ロ
ジック回路とは、ＴＦＴによって構成され、かつ同一絶
縁基板上に一体形成される半導体装置が提供される。こ
のことによって上記目的が達成される。

【００２８】前記メモリは、不揮発性メモリであっても
よい。

【００２９】前記不揮発性メモリは、複数のＦＡＭＯＳ
型ＴＦＴを含んでいてもよい。

【００３０】前記ＴＦＴの活性層の厚さは、１０乃至１
００ｎｍであってもよい。

【００３１】また、本発明のある実施態様によると、デ
ータを記憶するメモリと、前記データを制御するロジッ
ク回路と、を備えた半導体装置であって、前記メモリと
前記ロジック回路とは、ＴＦＴによって構成され、かつ
同一絶縁基板上に一体形成され、 前記ＴＦＴの活性層
の厚さが１０乃至１００ｎｍであることにより、インパ
クトイオナイゼイションが施しやすくなる半導体装置が
提供される。このことによって上記目的が達成される。

【００３２】前記メモリは、不揮発性メモリであっても
よい。

【００３３】前記不揮発性メモリは、複数のＦＡＭＯＳ
型ＴＦＴを含んでいてもよい。

【００３４】

【発明の実施の形態】

【００３５】

【実施例】

【００３６】（実施例１）

【００３７】本実施例では、データを記憶するメモリを
ＳＯＩ（Ｓｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）技
術を用いて絶縁基板上に一体形成した半導体装置につい
て説明する。半導体装置の中でも、特に、液晶表示装置
について説明する。さらに、画像データをガンマ補正す
る為のデータを記憶するメモリに上記の技術を用いた液
晶表示装置について説明する。

【００３８】まず、本発明者は、本実施例で説明するＰ
チャネル型ＴＦＴのメモリ効果を確認した（図２０）。
図１９に示されるように、ＰチャネルＴＦＴに外付けで
コンデンサを接続し、コンデンサを介して高電圧を印加
した。この時のバイアス条件は、ソース・ドレイン間電
圧＝−２０Ｖ、ゲイト・ソース間電圧＝＋２０Ｖとし
た。

【００３９】次に、この状態で特性を計測すると、図２
０（Ｂ）のようになった。なお、初期の状態の計測結果
は図２０（Ａ）である。これら両者のグラフより、ＴＦ
Ｔのしきい値の変動を見出した。

【００４０】本発明者は、このＰチャネル型ＴＦＴに、
フローティングゲイトを設け、メモリに発展させた。

【００４１】図１を参照する。図１は、本実施例のアク
ティブマトリクス型液晶表示装置の概略構成図である。
１０１はアナログ画像信号供給源であり、ビデオ信号や
テレビジョン信号などのアナログ画像信号を供給する。
１０２はＡ／Ｄ変換回路であり、アナログ画像信号供給
源１０１から供給されるアナログ画像信号をデジタル信
号に変換する。１０３はデジタル画像信号供給源であ
り、コンピュータなどからのデジタル画像信号を供給す
る。なお本実施例では、アナログ画像信号供給源１０１
あるいはデジタル画像信号供給源１０３から画像信号が
供給されるものとする。必要に応じて、アナログ画像信
号供給源１０１あるいはデジタル画像信号供給源１０３
から画像信号が供給されるようなスイッチを設けてもよ
い。

【００４２】１０４はガンマ補正制御回路であり、１０
５は４ｋビットメモリである。ガンマ補正制御回路は、
メモリ１０５に記憶されているガンマ補正データに基づ
いてＡ／Ｄ変換回路１０２あるいはデジタル画像信号供
給源から供給されるデジタル画像信号をガンマ補正し、
ソース信号線側ドライバ１０６に送出する。なお、本実
施例では、メモリ１０５に４ｋビットのメモリを用いた
が、メモリ１０５の記憶容量はこれ限ることはない。メ
モリ１０５には、４ｋビット以下あるいは以上の記憶容
量を有するメモリが用いられてもよい。

【００４３】ソース信号線側ドライバ１０６は、シフト
レジスタ、バッファ、デジタルデコーダ、およびＤ／Ａ
コンバータなどによって構成される。ゲイト信号線側ド
ライバ１０７は、シフトレジスタおよびバッファなどに
よって構成される。なお、ソース信号線ドライバ１０６
およびゲイト信号線ドライバ１０７には、必要に応じて
その他の回路が設けられる。

【００４４】１０８は画素領域であり、マトリクス状に
配置された複数の薄膜トランジスタ（ＴＦＴ）によって
構成される。１０８を画素マトリクス回路とも呼ぶ。本
実施例では、画素の数は縦１０２４×横７６８とした。
なお、本実施例では、上記の画素数を有する液晶表示装
置について説明するが、本発明は上記の画素数を有する
液晶表示装置に限定されるわけではない。

【００４５】本実施例の液晶表示装置は、画素領域１０
８、ソース信号線側ドライバ１０６、ゲイト信号線側ド
ライバ１０７、ガンマ補正制御回路１０４、およびメモ
リ１０５のいずれもがＴＦＴによって構成され、基板上
に一体形成される。また、Ａ／Ｄ変換回路１０２は、Ｉ
Ｃチップとして基板上に搭載されてもよいし、ＴＦＴに
よって基板上に一体形成されてもよい。また、その他の
周辺回路もＴＦＴによって基板上に一体形成され得る。
さらに、その他の周辺回路は、ＩＣチップとして基板上
に搭載されてもよい。

【００４６】次に本実施例の液晶表示装置の動作につい
て説明する。図２を参照する。図２には、本実施例のメ
モリ１０５の概略構成図が示される。本実施例のメモリ
１０５は、複数のメモリ素子とＸおよびＹアドレスデコ
ーダ２０１、２０２によって構成される。図２に示され
るように、各ビット情報が記録される記憶素子（メモリ
素子）は、２個のＴＦＴによって構成され、１つはフロ
ーティングゲイトを有するＰチャネルＦＡＭＯＳ（Ｆｌ
ｏａｔｉｎｇ ｇａｔｅ Ａｖａｌａｎｃｈｅｉｎｊｅ
ｃｔｉｏｎ ＭＯＳ）型不揮発性記憶素子Ｔｒ１であ
り、もう一つはＮチャネルスイッチング素子Ｔｒ２であ
る。２個のＴＦＴＴｒ１およびＴｒ２は、ドレイン電極
が互いに直列に接続されており、この直列接続回路によ
って１ビットの記憶素子を構成する。この記憶素子が縦
６４個×横６４個マトリクス状に配列されている。各記
憶素子は１ビットの情報を記憶することができるので、
本実施例ではメモリ１０５は、４０９６ビット（＝約４
ｋビット）の記憶容量を有する。

【００４７】各列に配置されている記憶素子は、Ａ０、
Ｂ０〜Ａ６３、Ｂ６３によって構成される信号線に、そ
の両端が接続されている。また、各行に配列されている
記憶素子は、信号線Ｃ０、Ｄ０〜Ｃ６３〜Ｄ６３に各記
憶素子のゲイト電極が接続されている。なお図２に示さ
れるように、本実施例では、メモリ１０５を構成する記
憶素子に、（０、０）、（１、０）、（６３、６３）と
いった符号が付けられている。

【００４８】各信号線Ａ０、Ｂ０〜Ａ６３、Ｂ６３、お
よびＣ０、Ｄ０〜Ｃ６３〜Ｄ６３は、それぞれＸアドレ
スデコーダ２０１、およびＹアドレスデコーダ２０２に
接続されている。このＸアドレスデコーダ２０１および
Ｙアドレスデコーダ２０２によって、記憶素子のアドレ
スが指定され、データの書き込みあるいは読み出しが行
われる。

【００４９】次に、メモリ１０５の動作について、記憶
素子（１、１）を例にとって説明する。

【００５０】まず、記憶素子（１、１）にデータを書き
込む場合、信号線Ｃ１には５０Ｖの高電圧が印加され
る。また、信号線Ｄ１にも５Ｖの電圧が印加される。そ
こで信号線Ｂ１をＧＮＤにおとし、Ａ１に−５Ｖの電圧
を印加すると、Ｔｒ１のフローティングゲイトに電荷が
貯蓄される。

【００５１】次に、記憶素子（１、１）からデータを読
み出す場合、信号線Ｃ１には０Ｖが印加され、Ｄ１には
５Ｖが印加される。そしてＢ１をＧＮＤにおとすと、記
憶されていた信号がＡ１から読み出される。

【００５２】以上の動作を下の表にまとめる。

【００５３】

【表１】

【００５４】なお、記憶素子に記憶されている記憶内容
は、Ｘ線、紫外線、あるいは電子線などをメモリ１０５
に照射することによって消去できる。

【００５５】メモリ１０５には、デジタル画像信号にガ
ンマ補正する為のデータが記憶されている。これは、液
晶表示装置固有のデータであり、生産時にメモリ１０５
に書き込まれる。

【００５６】次に図３を参照する。図３は、本実施例の
液晶表示装置のソース信号線側ドライバ、ゲイト信号線
側ドライバ、および画素領域を示したものである。３０
１はソース信号線側シフトレジスタであり、３０２はソ
ース信号線側ドライバに入力されるデジタル信号を供給
するための信号線である。本実施例では、１６階調の表
示を行うために、この信号線３０２は４ビットのデータ
を扱えるようになっている。３０３はラッチ回路であ
り、信号線３０２に供給される信号をソース信号線側シ
フトレジスタ３０１の信号により選択し、一時的に記憶
しておく回路である。３０４はスイッチング回路であ
り、ラッチ回路３０３から供給される信号に従って、階
調電圧線３０５のＤＣ１〜ＤＣ１６のうちいずれかの電
圧線を選択し、ソース信号線３０７に供給する。なお、
１行に対応する画像情報がラッチ回路３０３群に記憶さ
れたら、ラッチ回路３０３群に記憶された画像情報は一
斉にスイッチング回路３０４に送出される。

【００５７】ソース信号線に供給された所定の階調に対
応した信号電圧と、ゲイト信号線側シフトレジスタ３０
６からの信号と、によって対応する画素ＴＦＴ３０８が
選択される。このようにして各画素に所定の階調に対応
した画像情報が書き込まれる。

【００５８】次に、本実施例の液晶表示装置の作製工程
について説明する。

【００５９】本実施例では絶縁表面を有する基板上に複
数のＴＦＴを形成し、画素領域のマトリクス回路とドラ
イバ回路を含む周辺回路とをモノリシックに構成する例
を図４〜図７に示す。なお、本実施例では、ガンマ補正
データを記憶するフローティングゲイトを有するＰチャ
ネルＦＡＭＯＳ回路とそのスイッチング素子、および画
素ＴＦＴについて説明する。なお、ドライバ等の周辺回
路に代表的に用いられるＣＭＯＳ回路も同様に作製され
得る。なお、本実施例では、Ｐチャンネル型とＮチャン
ネル型とがそれぞれ１つのゲイト電極を備えた回路につ
いて、その作製工程を説明するが、ダブルゲイト型のよ
うな複数のゲイト電極を備えた回路も同様に作製するこ
とができる。

【００６０】図４を参照する。まず、絶縁表面を有する
基板として石英基板４０１を準備する。石英基板の代わ
りに熱酸化膜を形成したシリコン基板を用いることもで
きる。また、石英基板上に一旦非晶質珪素膜を形成し、
それを完全に熱酸化して絶縁膜とする様な方法をとって
も良い。さらに、絶縁膜として窒化珪素膜を形成した石
英基板、セラミックス基板を用いても良い。

【００６１】４０２は非晶質珪素膜であり、最終的な膜
厚（熱酸化後の膜減りを考慮した膜厚）が１０〜１００
ｎｍ（好ましくは１５〜４５ｎｍ）となる様に調節す
る。なお、成膜に際して膜中の不純物濃度の管理を徹底
的に行うことは重要である。この膜厚を１０〜１００ｎ
ｍに調節することによって、記憶素子を構成するＦＡＭ
ＯＳ型ＴＦＴのインパクトイオナイゼイション（ｉｍｐ
ａｃｔ ｉｏｎｉｚａｔｉｏｎ）を施しやすくし、印加
電圧を下げ、電荷の注入を起こりやすくすることができ
る。

【００６２】本実施例の場合、非晶質珪素膜４０２中に
おいて代表的な不純物であるＣ（炭素）、Ｎ（窒素）、
Ｏ（酸素）、Ｓ（硫黄）の濃度はいずれも５×１０¹⁸ａ
ｔｏｍｓ／ｃｍ³ 未満（好ましくは １×１０¹⁸ａｔｏ
ｍｓ／ｃｍ³ 以下）となる様に管理している。各不純物
がこれ以上の濃度で存在すると、結晶化の際に悪影響を
及ぼし、結晶化後の膜質を低下させる原因となりうる。

【００６３】なお、非晶質珪素膜４０２中の水素濃度も
非常に重要なパラメータであり、水素含有量を低く抑え
た方が結晶性の良い膜が得られる様である。そのため、
非晶質珪素膜４０２の成膜は減圧熱ＣＶＤ法であること
が好ましい。なお、成膜条件を最適化することでプラズ
マＣＶＤ法を用いることも可能である。

【００６４】次に、非晶質珪素膜４０２の結晶化工程を
行う。結晶化の手段としては特開平７−１３０６５２号
公報記載の技術を用いる。同公報の実施例１および実施
例２のどちらの手段でも良いが、本実施例では、同広報
の実施例２に記載した技術内容（特開平８−７８３２９
号公報に詳しい）を利用するのが好ましい。

【００６５】特開平８−７８３２９号公報記載の技術
は、まず触媒元素の添加領域を選択するマスク絶縁膜４
０３を形成する。マスク絶縁膜４０３は触媒元素を添加
するために複数箇所の開口部を有している。この開口部
の位置によって結晶領域の位置を決定することができ
る。

【００６６】そして、非晶質珪素膜の結晶化を助長する
触媒元素としてニッケル（Ｎｉ）を含有した溶液をスピ
ンコート法により塗布し、Ｎｉ含有層４０４を形成す
る。なお、触媒元素としてはニッケル以外にも、コバル
ト（Ｃｏ）、鉄（Ｆｅ）、パラジウム（Ｐｄ）、白金
（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）等を用いることがで
きる（図４（Ａ））。

【００６７】また、上記触媒元素の添加工程は、レジス
トマスクを利用したイオン注入法またはプラズマドーピ
ング法を用いることもできる。この場合、添加領域の占
有面積の低減、横成長領域の成長距離の制御が容易とな
るので、微細化した回路を構成する際に有効な技術とな
る。

【００６８】次に、触媒元素の添加工程が終了したら、
４５０℃で１時間程度の水素出しの後、不活性雰囲気、
水素雰囲気または酸素雰囲気中において５００〜７００
℃（代表的には５５０〜６５０℃）の温度で４〜２４時
間の加熱処理を加えて非晶質珪素膜８０２の結晶化を行
う。本実施例では窒素雰囲気で５７０℃で１４時間の加
熱処理を行う。

【００６９】この時、非晶質珪素膜４０２の結晶化はニ
ッケルを添加した領域４０５および４０６で発生した核
から優先的に進行し、基板４０１の基板面に対してほぼ
平行に成長した結晶領域４０７および４０８が形成され
る。この結晶領域４０７および４０８を横成長領域と呼
ぶ。横成長領域は比較的揃った状態で個々の結晶が集合
しているため、全体的な結晶性に優れるという利点があ
る（図４（Ｂ））。

【００７０】なお、上述の特開平７−１３０６５２号公
報の実施例１に記載された技術を用いた場合も微視的に
は横成長領域と呼びうる領域が形成されている。しかし
ながら、核発生が面内において不均一に起こるので結晶
粒界の制御性の面で難がある。

【００７１】結晶化のための加熱処理が終了したら、マ
スク絶縁膜４０３を除去してパターニングを行い、横成
長領域４０７および４０８でなる島状半導体層（活性
層）４０９、４１０、および４１１を形成する（図４
（Ｃ））。

【００７２】ここで４０９はＣＭＯＳ回路を構成するＰ
型ＴＦＴの活性層、４１０は記憶素子のＣＭＯＳ回路を
構成するＮ型ＴＦＴの活性層、４１１は画素マトリクス
回路を構成するＮ型ＴＦＴ（画素ＴＦＴ）の活性層であ
る。

【００７３】活性層４０９、４１０、および４１１を形
成したら、その上に珪素を含む絶縁膜でなるゲイト絶縁
膜４１２を成膜する。

【００７４】そして、次に図４（Ｄ）に示す様に触媒元
素（ニッケル）を除去または低減するための加熱処理
（触媒元素のゲッタリングプロセス）を行う。この加熱
処理は処理雰囲気中にハロゲン元素を含ませ、ハロゲン
元素による金属元素のゲッタリング効果を利用するもの
である。

【００７５】なお、ハロゲン元素によるゲッタリング効
果を十分に得るためには、上記加熱処理を７００℃を超
える温度で行なうことが好ましい。この温度以下では処
理雰囲気中のハロゲン化合物の分解が困難となり、ゲッ
タリング効果が得られなくなる恐れがある。

【００７６】そのため本実施例ではこの加熱処理を７０
０℃を超える温度で行い、好ましくは８００〜１０００
℃（代表的には９５０℃）とし、処理時間は０．１〜６
ｈｒ、代表的には０．５〜１ｈｒとする。

【００７７】なお、本実施例では酸素雰囲気中に対して
塩化水素（ＨＣｌ）を０．５〜１０体積％（本実施例で
は３体積％）の濃度で含有させた雰囲気中において、９
５０℃で、３０分の加熱処理を行う例を示す。ＨＣｌ濃
度を上記濃度以上とすると、活性層４０９、４１０、お
よび４１１の表面に膜厚程度の凹凸が生じてしまうため
好ましくない。

【００７８】また、ハロゲン元素を含む化合物してＨＣ
ｌガスを用いる例を示したが、それ以外のガスとして、
代表的にはＨＦ、ＮＦ３ 、ＨＢｒ、Ｃｌ２ 、ＣｌＦ
３、ＢＣｌ３、Ｆ２、Ｂｒ２等のハロゲンを含む化合物
から選ばれた一種または複数種のものを用いることが出
来る。

【００７９】この工程においては活性層４０９、４１
０、および４１１中のニッケルが塩素の作用によりゲッ
タリングされ、揮発性の塩化ニッケルとなって大気中へ
離脱して除去されると考えられる。そして、この工程に
より活性層４０９、４１０、および４１１中のニッケル
の濃度は５×１０¹⁷ａｔｏｍｓ／ｃｍ³ 以下にまで低減
される。

【００８０】なお、５×１０¹⁷ａｔｏｍｓ／ｃｍ³ とい
う値はＳＩＭＳ（質量二次イオン分析）の検出下限であ
る。本発明者らが試作したＴＦＴを解析した結果、１×
１０¹⁸ａｔｏｍｓ／ｃｍ³ 以下（好ましくは ５×１０
¹⁷ａｔｏｍｓ／ｃｍ³ 以下）ではＴＦＴ特性に対するニ
ッケルの影響は確認されなかった。ただし、本明細書中
における不純物濃度は、ＳＩＭＳ分析の測定結果の最小
値でもって定義される。

【００８１】また、上記加熱処理により活性層４０９、
４１０、および４１１とゲイト絶縁膜４１２の界面では
熱酸化反応が進行し、熱酸化膜の分だけゲイト絶縁膜４
１２の膜厚は増加する。この様にして熱酸化膜を形成す
ると、非常に界面準位の少ない半導体／絶縁膜界面を得
ることができる。また、活性層端部における熱酸化膜の
形成不良（エッジシニング）を防ぐ効果もある。

【００８２】さらに、上記ハロゲン雰囲気における加熱
処理を施した後に、窒素雰囲気中で９５０℃で１時間程
度の加熱処理を行なうことで、ゲイト絶縁膜４１２の膜
質の向上を図ることも有効である。

【００８３】なお、ＳＩＭＳ分析により活性層４０９、
４１０、および４１１中にはゲッタリング処理に使用し
たハロゲン元素が、１×１０¹⁵ａｔｏｍｓ／ｃｍ³ 〜１
×１０²⁰ａｔｏｍｓ／ｃｍ³ の濃度で残存することも確
認されている。また、その際、活性層４０９、４１０、
および４１１と加熱処理によって形成される熱酸化膜と
の間に前述のハロゲン元素が高濃度に分布することがＳ
ＩＭＳ分析によって確かめられている。

【００８４】また、他の元素についてもＳＩＭＳ分析を
行った結果、代表的な不純物であるＣ（炭素）、Ｎ（窒
素）、Ｏ（酸素）、Ｓ（硫黄）はいずれも５×１０¹⁸ａ
ｔｏｍｓ／ｃｍ³ 未満（典型的には１×１０¹⁸ａｔｏｍ
ｓ／ｃｍ³ 以下）であることが確認された。

【００８５】次に、図５を参照する。図示しないアルミ
ニウムを主成分とする金属膜を成膜し、パターニングに
よって後のゲイト電極の原型４１３、４１４、および４
１５を形成する。本実施例では２ｗｔ％のスカンジウム
を含有したアルミニウム膜を用いる（図５（Ａ））。な
お、後に４１３はＰチャネルＦＡＭＯＳ型ＴＦＴのフロ
ーティングゲイトとなる。

【００８６】次に、特開平７−１３５３１８号公報記載
の技術により多孔性の陽極酸化膜４１６、４１７、およ
び４１８、無孔性の陽極酸化膜４１９、４２０、および
４２１、ゲイト電極４２２、４２３、および４２４を形
成する（図５（Ｂ））。

【００８７】こうして図５（Ｂ）の状態が得られたら、
次にゲイト電極４２２、４２３、および４２４、多孔性
の陽極酸化膜４１６、４１７、および４１８をマスクと
してゲイト絶縁膜４１２をエッチングする。そして、多
孔性の陽極酸化膜４１６、４１７、および４１８を除去
して図５（Ｃ）の状態を得る。なお、図４（Ｃ）におい
て４２５、４２６、および４２７で示されるのは加工後
のゲイト絶縁膜である。

【００８８】次に、ゲイト電極を分断し、フローティン
グゲイトを作製する。

【００８９】次に図６を参照する。図６に示す工程で
は、一導電性を付与する不純物元素の添加を行う。不純
物元素としてはＮ型ならばＰ（リン）またはＡｓ（砒
素）、Ｐ型ならばＢ（ボロン）を用いれば良い。

【００９０】本実施例では、不純物添加を２回の工程に
分けて行う。まず、１回目の不純物添加（本実施例では
Ｐ（リン）を用いる）を高加速電圧８０ｋｅＶ程度で行
い、ｎ−領域を形成する。このｎ−領域は、Ｐイオン濃
度が１×１０¹⁸ａｔｏｍｓ／ｃｍ³ 〜１×１０¹⁹ａｔｏ
ｍｓ／ｃｍ³ となるように調節する。

【００９１】さらに、２回目の不純物添加を低加速電圧
１０ｋe Ｖ程度で行い、 ｎ＋領域を形成する。この時
は、 加速電圧が低いので、 ゲイト絶縁膜がマスクとして
機能する。また、このｎ＋領域は、シート抵抗が５００
Ω以下（好ましくは３００Ω以下）となるように調節す
る。

【００９２】以上の工程を経て、ＣＭＯＳ回路を構成す
るＮ型ＴＦＴのソース領域４２８、ドレイン領域４２
９、低濃度不純物領域４３０、チャネル形成領域４３１
が形成される。また、画素ＴＦＴを構成するＮ型ＴＦＴ
のソース領域４３２、ドレイン領域４３３、低濃度不純
物領域４３４、チャネル形成領域４３５が確定する（図
６（Ａ））。

【００９３】なお、図６（Ａ）に示す状態ではＣＭＯＳ
回路を構成するＰ型ＴＦＴの活性層もＮ型ＴＦＴの活性
層と同じ構成となっている。

【００９４】次に、図６（Ｂ）に示すように、Ｎ型ＴＦ
Ｔを覆ってレジストマスク４３６を設け、Ｐ型を付与す
る不純物イオン（本実施例ではボロンを用いる）の添加
を行う。

【００９５】この工程も前述の不純物添加工程と同様に
２回に分けて行うが、Ｎ型をＰ型に反転させる必要があ
るため、前述のＰイオンの添加濃度の数倍程度の濃度の
Ｂ（ボロン）イオンを添加する。

【００９６】こうしてＣＭＯＳ回路を構成するＰ型ＴＦ
Ｔのソース領域４３７、ドレイン領域４３８、低濃度不
純物領域４３９、チャネル形成領域４４０が形成される
（図６（Ｂ））。

【００９７】以上の様にして活性層が完成したら、ファ
ーネスアニール、レーザーアニール、ランプアニール等
の組み合わせによって不純物イオンの活性化を行う。そ
れと同時に添加工程で受けた活性層の損傷も修復され
る。

【００９８】次に、層間絶縁膜４４１として酸化珪素膜
と窒化珪素膜との積層膜を形成した（図６（Ｃ））。次
に、層間絶縁膜４４１にコンタクトホールを形成した
後、ソース電極４４２、４４３、および４４４、ドレイ
ン電極４４５、４４６、およびゲイト電極４４７を形成
して図６（Ｄ）に示す状態を得る。

【００９９】次に図７を参照する。次に、有機性樹脂膜
でなる第２の層間絶縁膜４４８を０．５〜３μｍの厚さ
に形成する（図７（Ａ））。この有機性樹脂膜としては
ポリイミド、アクリル、ポリアミド、ポリイミドアミド
などが用いられ得る。この第２の層間絶縁膜４４８に有
機性樹脂膜を用いることの利点は、成膜方法が簡単で
あること、膜厚を容易に厚くできること、比誘電率
が低いので寄生容量を低減できること、平坦性に優れ
ていること、などが挙げられる。

【０１００】次に、１０〜５０ｎｍの厚さの窒化珪素膜
４５０、ブラックマスク４４９を形成する（図７
（Ａ））。

【０１０１】次に、酸化珪素膜、窒化珪素膜、有機性樹
脂膜のいずれかあるいはこれらの積層膜からなる第３の
層間絶縁膜４５０を０．１〜０．３μｍの厚さに形成す
る。そして、層間絶縁膜４５０にコンタクトホールを形
成し、成膜した導電膜をパターニングすることにより画
素電極４５１を形成する。本実施例は透過型の例である
ため画素電極４５１を構成する導電膜としてＩＴＯ等の
透明導電膜を用いる。

【０１０２】図７（Ａ）の構成では、層間絶縁膜４５０
をを介して、画素電極４５１とブラックマスク４４９と
が重畳する領域で補助容量が形成する。

【０１０３】なお、図７（Ａ）に示すような構成では、
広い面積を占めやすい補助容量をＴＦＴの上に形成する
ことで開口率の低下を防ぐことが可能である。また、誘
電率の高い窒化珪素膜を２５ｎｍ程度の厚さで用いる
と、少ない面積で非常に大きな容量を確保することが可
能である。

【０１０４】次に、基板全体を３５０℃の水素雰囲気で
１〜２時間加熱し、素子全体の水素化を行うことで膜中
（特に活性層中）のダングリングボンド（不対結合手）
を補償する。以上の工程を経て同一基板上にＣＭＯＳ回
路および画素マトリクス回路を作製することができる。

【０１０５】次に、図７（Ｂ）に示すように、上記の工
程によって作製されたアクティブマトリクス基板をもと
に、液晶パネルを作製する工程を説明する。

【０１０６】図７（Ａ）の状態のアクティブマトリクス
基板に配向膜４５２を形成する。本実施例では、配向膜
４５２には、ポリイミドを用いた。次に、対向基板を用
意する。対向基板は、ガラス基板４５３、透明導電膜４
５４、配向膜４５５とで構成される。

【０１０７】なお、本実施例では、配向膜には、液晶分
子が基板に対して垂直に配向するようなポリイミド膜を
用いた。なお、配向膜形成後、ラビング処理を施すこと
により、液晶分子がある一定のプレチルト角を持って垂
直配向するようにした。

【０１０８】なお、対向基板には必要に応じてブラック
マスクやカラーフィルタなどが形成されるが、ここでは
省略する。

【０１０９】次に、 上記の工程を経たアクティブマトリ
クス基板と対向基板とを公知のセル組み工程によって、
シール材やスペーサ（図示せず）などを介して貼り合わ
せる。その後、両基板の間に液晶材料４５６を注入し、
封止剤（図示せず）によって完全に封止する。よって、
図７（Ｂ）に示すような透過型の液晶パネルが完成す
る。

【０１１０】なお、本実施例では、液晶パネルが、ＴＮ
モードによって表示を行うようにした。そのため、１対
の偏光板（図示せず）がクロスニコル（１対の偏光板
が、それぞれの偏光軸を直交させるような状態）で、液
晶パネルを挟持するように配置された。

【０１１１】よって、本実施例では、液晶パネルに電圧
が印加されていないとき明状態となる、ノーマリホワイ
トモードで表示を行うことが理解される。

【０１１２】また、図７（Ａ）に示した様なアクティブ
マトリクス基板の外観を図８に簡略化して示す。図８に
おいて、８０１は石英基板、８０２は画素マトリクス回
路、８０３はソース信号線側ドライバ回路、８０４はゲ
イト信号線側ドライバ回路、８０５はガンマ補正制御回
路、およびガンマ補正データを記憶するメモリを含むロ
ジック回路である。

【０１１３】ロジック回路８０５は広義的にはＴＦＴで
構成される論理回路全てを含むが、ここでは従来から画
素マトリクス回路、ドライバ回路と呼ばれている回路と
区別するため、それ以外の信号処理回路を指す。

【０１１４】図１６にＦＡＭＯＳ型ＴＦＴを含む記憶素
子、画素ＴＦＴ、ロジック回路が、同一基板上に一体形
成されている様子を示す。

【０１１５】また、メモリに用いられているＦＡＭＯＳ
型ＴＦＴのフローティングゲイトにＳｉを用いた場合に
も、メモリは周辺回路やロジック回路と同一構造を有
し、本発明が適用できる。

【０１１６】また、本実施例では、ＦＡＭＯＳ型のＴＦ
Ｔを含むメモリを用いる場合について説明したが、メモ
リに他の型のＴＦＴを用いてもよい。

【０１１７】また、こうして形成された液晶パネルには
外部端子としてＦＰＣ（Flexible Print Circuit）端子
が取り付けられる。一般的に液晶モジュールと呼ばれる
のはＦＰＣを取り付けた状態の液晶パネルである。

【０１１８】次に、図９（Ａ）に本実施例のメモリ１０
５の回路図の一例を示す。図９（Ａ）には、Ｔｒ１〜Ｔ
ｒ８のＴＦＴによって構成される４個の記憶素子の回路
が示される。また、図９（Ｂ）には、図９（Ａ）の一点
鎖線Ａ−Ａ’の断面図を示す。さらに、図９（Ｃ）に
は、図９（Ａ）の等価回路が示される。

【０１１９】図９（Ａ）において、９０１〜９０８は半
導体層であり、ＴＦＴＴｒ１〜Ｔｒ８を構成している。
９０９〜９１２は第１の配線層であり、Ｔｒ２、Ｔｒ
４、Ｔｒ６、およびＴｒ８のゲイト電極、ゲイト信号線
の配線として利用している。なお、Ｔｒ１、Ｔｒ３、Ｔ
ｒ５、およびＴｒ７のフローティングゲイト電極９１３
〜９１６は、第１の配線層と同時に形成され、パターン
ニングされたのちにフローティングの状態となる。ま
た、９１７〜９２４は第２の配線層であり、Ｔｒ１とＴ
ｒ２、Ｔｒ３とＴｒ４、Ｔｒ５とＴｒ６、およびＴｒ７
とＴｒ８のソース・ドレイン領域をそれぞれ接続した
り、各Ｔｒのソース・ドレイン領域に接続される信号線
として用いられてる。また、図中において、９２５で示
したように黒く塗りつぶされている部分は、その下部の
配線あるいは半導体層とコンタクトをとっていることを
示している。なお、図中において同一柄の配線は全て同
一の配線層である。

【０１２０】図１７は、図９の構成のメモリと他のロジ
ック回路の代表的な回路であるＣＭＯＳ回路とが一体形
成されている様子を示す図である。１７０１はＦＡＭＯ
Ｓ型ＴＦＴのフローティングゲイトであり、１７０２は
コントロールゲイトである。

【０１２１】このように本実施例では、ガンマ補正制御
回路とガンマ補正データを記憶するメモリとが基板上に
一体形成されている。よって、液晶表示装置の小型化を
はかることができる。

【０１２２】なお、成膜時にＴＦＴのしきい値電圧（Ｖ
th）を制御するための不純物元素（１３族元素、代表的
にはボロン又は１５族元素、代表的にはリン）を添加す
ることは有効である。添加量は上記Ｖth制御用不純物を
添加しない場合のＶthを鑑みて決定する必要がある。

【０１２３】なお、本実施例では、本発明のメモリを備
えた半導体装置のうち、特に液晶表示装置について説明
したが、本発明のＦＡＭＯＳ型ＴＦＴメモリは、メモリ
を必要とするいかなる半導体装置にも用いることができ
る。

【０１２４】ここで、本実施例の作製方法によって作製
された半導体薄膜について説明する。本実施例の作製方
法によると、非晶質珪素膜を結晶化させて、本出願人が
「連続粒界結晶シリコン（いわゆるContinuous Grain S
ilicon：ＣＧＳ）」と呼ぶ結晶シリコン膜を得ることが
できる。

【０１２５】本実施例の作製方法によって得られた半導
体薄膜の横成長領域は棒状または偏平棒状結晶の集合体
からなる特異な結晶構造を示す。以下にその特徴につい
て示す。

【０１２６】〔活性層の結晶構造に関する知見〕

【０１２７】上述の作製工程に従って形成した横成長領
域は、微視的に見れば複数の棒状（または偏平棒状）結
晶が互いに概略平行に特定方向への規則性をもって並ん
だ結晶構造を有する。このことはＴＥＭ（透過型電子顕
微鏡法）による観察で容易に確認することができる。

【０１２８】また、本発明者らは上述した作製方法によ
って得られた半導体薄膜の結晶粒界をＨＲ−ＴＥＭ（高
分解能透過型電子顕微鏡法）を用いて８００万倍に拡大
し、詳細に観察した（図２１（Ａ））。ただし、本明細
書中において結晶粒界とは、断りがない限り異なる棒状
結晶同士が接した境界に形成される粒界を指すものと定
義する。従って、例えば別々の横成長領域がぶつかりあ
って形成される様なマクロな意味あいでの粒界とは区別
して考える。

【０１２９】ところで前述のＨＲ−ＴＥＭ（高分解能透
過型電子顕微鏡法）とは、試料に対して垂直に電子線を
照射し、透過電子や弾性散乱電子の干渉を利用して原子
・分子配列を評価する手法である。同手法を用いること
で結晶格子の配列状態を格子縞として観察することが可
能である。従って、結晶粒界を観察することで、結晶粒
界における原子同士の結合状態を推測することができ
る。

【０１３０】本発明者らが得たＴＥＭ写真（図２１
（Ａ））では異なる二つの結晶粒（棒状結晶粒）が結晶
粒界で接した状態が明瞭に観察された。また、この時、
二つの結晶粒は結晶軸に多少のずれが含まれているもの
の概略｛１１０｝配向であることが電子線回折により確
認されている。

【０１３１】ところで、前述の様なＴＥＭ写真による格
子縞観察では｛１１０｝面内に｛１１１｝面に対応する
格子縞が観察された。なお、｛１１１｝面に対応する格
子縞とは、その格子縞に沿って結晶粒を切断した場合に
断面に｛１１１｝面が現れる様な格子縞を指している。
格子縞がどの様な面に対応するかは、簡易的には格子縞
間の距離により確認できる。

【０１３２】この時、本発明者らは上述した作製方法に
よって得られた半導体薄膜のＴＥＭ写真を詳細に観察し
た結果、非常に興味深い知見を得た。写真に見える異な
る二つの結晶粒ではどちらにも｛１１１｝面に対応する
格子縞が見えていた。そして、互いの格子縞が明らかに
平行に走っているのが観察されたのである。

【０１３３】さらに、結晶粒界の存在と関係なく、結晶
粒界を横切る様にして異なる二つの結晶粒の格子縞が繋
がっていた。即ち、結晶粒界を横切る様にして観測され
る格子縞の殆どが、異なる結晶粒の格子縞であるにも拘
らず直線的に連続していることが確認できた。これは任
意の結晶粒界で同様であり、全体の９０％以上（典型的
には９５％以上）の格子縞が結晶粒界で連続性を保って
いる。

【０１３４】この様な結晶構造（正確には結晶粒界の構
造）は、結晶粒界において異なる二つの結晶粒が極めて
整合性よく接合していることを示している。即ち、結晶
粒界において結晶格子が連続的に連なり、結晶欠陥等に
起因するトラップ準位を非常に作りにくい構成となって
いる。換言すれば、結晶粒界において結晶格子に連続性
があるとも言える。

【０１３５】なお、図２１（Ｂ）に、本出願人らはリフ
ァレンスとして従来の多結晶珪素膜（いわゆる高温ポリ
シリコン膜）についても電子線回折およびＨＲ−ＴＥＭ
観察による解析を行った。その結果、異なる二つの結晶
粒において互いの格子縞は全くバラバラに走っており、
結晶粒界で整合性よく連続する様な接合は殆どなかっ
た。即ち、結晶粒界では格子縞が途切れた部分が多く、
結晶欠陥が多いことが判明した。このような部分では、
未結合手が存在することになり、トラップ準位としてキ
ャリアの移動を阻害する可能性が高い。

【０１３６】本発明者らは、上述した作製方法で得られ
る半導体薄膜の様に格子縞が整合性良く対応した場合の
原子の結合状態を整合結合と呼び、その時の結合手を整
合結合手と呼ぶ。また、逆に従来の多結晶珪素膜に多く
見られる様に格子縞が整合性良く対応しない場合の原子
の結合状態を不整合結合と呼び、その時の結合手を不整
合結合手（又は不対結合手）と呼ぶ。

【０１３７】本願発明で利用する半導体薄膜は結晶粒界
における整合性が極めて優れているため、上述の不整合
結合手が極めて少ない。本発明者らが任意の複数の結晶
粒界について調べた結果、全体の結合手に対する不整合
結合手の存在割合は10％以下（好ましくは５％以下、さ
らに好ましくは３％以下）であった。即ち、全体の結合
手の90％以上（好ましくは95％以上、さらに好ましくは
97％以上）が整合結合手によって構成されているのであ
る。

【０１３８】次に、本実施例の作製方法による結晶性珪
素膜を電子線回折によって調べた結果を図２２に示す。
ここでは、図２２（Ａ）に本実施例の作製方法による結
晶性珪素膜の代表的な電子線回折パターンを示し、図２
２（Ｂ）に参考として従来の高温ポリシリコン膜の代表
的な電子線回折パターンを示す。

【０１３９】なお、図２２（Ａ）および（Ｂ）は電子線
の照射スポットの径を1.35μｍとして測定を行っている
ため、格子縞レベルに比べて十分マクロな領域の情報を
拾っていると考えてよい。

【０１４０】また、図２２（Ｃ）は単結晶シリコンの
｛１１０｝面に垂直に電子線を照射した場合の電子線回
折パターンである。通常、この様な電子線回折パターン
と観測結果とを見比べ、観察試料の配向性が何であるか
を推測する。

【０１４１】図２２（Ａ）の場合、図２２（Ｃ）に示す
様な〈１１０〉入射に対応する回折斑点が比較的きれい
に現れており、結晶軸が〈１１０〉軸である（結晶面が
｛１１０｝面である）ことが確認できる。

【０１４２】なお、各斑点は同心円状の広がりを僅かに
もっているが、これは結晶軸まわりにある程度の回転角
度の分布をもつためと予想される。その広がりの程度は
パターンから見積もっても５°以内である。

【０１４３】また、多数観測するうちには回折斑点が部
分的に見えない場合があった（図２２（Ａ）でも一部分
の回折斑点が見えない）。おそらくは概略｛１１０｝配
向であるものの、わずかに結晶軸がずれているために回
折パターンが見えなくなっているものと思われる。

【０１４４】本発明者らは、結晶面内に殆ど必ず｛１１
１｝面が含まれるという事実を踏まえ、おそらく〈１１
１〉軸まわりの回転角のずれがその様な現象の原因であ
ろうと推測している。

【０１４５】一方、図２２（Ｂ）に示す電子線回折パタ
ーンの場合、回折斑点には明瞭な規則性が見られず、ほ
ぼランダムに配向していることが確認できる。即ち、
｛１１０｝面以外の面方位の結晶が不規則に混在すると
予想される。

【０１４６】これらの結果が示す様に、本願発明の結晶
性珪素膜の特徴は殆ど全ての結晶粒が概略｛１１０｝面
に配向しており、かつ、結晶粒界において格子に連続性
を有することにある。この特徴は、従来のポリシリコン
膜にはないものである。

【０１４７】以上の様に、前述した作製工程で作製され
た半導体薄膜は従来の半導体薄膜とは全く異なる結晶構
造（正確には結晶粒界の構造）を有する半導体薄膜であ
った。本発明者らは本願発明で利用する半導体薄膜につ
いて解析した結果を特願平9-55633 号、同9-165216号、
同9-212428号でも説明している。

【０１４８】なお、本出願人らは特開平7-321339号公報
に記載した手法に従ってＸ線回折を行い、上述の作製方
法の結晶性珪素膜について配向比率を算出した。同公報
では下記数１に示す様な算出方法で配向比率を定義して
いる。

【０１４９】

【数１】

【０１５０】ここで上述の半導体薄膜の配向性をＸ線回
折で測定した結果の一例を図２５に示す。なお、Ｘ線回
折パターンには（２２０）面に相当するピークが現れて
いるが、｛１１０｝面と等価であることは言うまでもな
い。この測定の結果、｛１１０｝面が主たる配向であ
り、配向比率は０．７以上（典型的には０．９以上）で
あることが判明した。

【０１５１】以上に示してきた通り、本実施例の作製方
法による結晶性珪素膜と従来のポリシリコン膜とは全く
異なる結晶構造（結晶構成）を有していることが判る。
この点からも本願発明の結晶性珪素膜は全く新しい半導
体膜であると言える。

【０１５２】なお、上述の半導体薄膜を形成するにあた
って結晶化温度以上の温度でのアニール工程は、結晶粒
内の欠陥低減に関して重要な役割を果たしている。その
事について説明する。

【０１５３】図２３（Ａ）は上述の結晶化工程までを終
了した時点での結晶シリコン膜を２５万倍に拡大したＴ
ＥＭ写真であり、結晶粒内（黒い部分と白い部分はコン
トラストの差に起因して現れる）に矢印で示される様な
ジグザグ状に見える欠陥が確認される。

【０１５４】この様な欠陥は主としてシリコン結晶格子
面の原子の積み重ね順序が食い違っている積層欠陥であ
るが、転位などの場合もある。図２３（Ａ）は｛１１
１｝面に平行な欠陥面を有する積層欠陥と思われる。そ
の事は、ジグザグ状に見える欠陥が約７０°の角をなし
て折れ曲がっていることから推測できる。

【０１５５】一方、図２３（Ｂ）に示す様に、同倍率で
見た本実施例の作製方法による結晶シリコン膜は、結晶
粒内には殆ど積層欠陥や転位などに起因する欠陥が見ら
れず、非常に結晶性が高いことが確認できる。この傾向
は膜面全体について言えることであり、欠陥数をゼロに
することは現状では困難であるが、実質的にゼロと見な
せる程度にまで低減することができる。

【０１５６】即ち、図２３（Ｂ）に示す結晶シリコン膜
は結晶粒内の欠陥が殆ど無視しうる程度にまで低減さ
れ、且つ、結晶粒界が高い連続性によってキャリア移動
の障壁になりえないため、単結晶または実質的に単結晶
と見なせる。

【０１５７】この様に、図２３（Ａ）と（Ｂ）との写真
に示した結晶シリコン膜は結晶粒界はほぼ同等の連続性
を有しているが、結晶粒内の欠陥数には大きな差があ
る。本発明の結晶シリコン膜が図２３（Ａ）に示した結
晶シリコン膜よりも遙に高い電気特性を示す理由はこの
欠陥数の差によるところが大きい。

【０１５８】こうして得られた本実施例の作製方法によ
る結晶シリコン膜（図２３（Ｂ））は、単に結晶化を行
っただけの結晶シリコン膜（図２３（Ａ））に較べて格
段に結晶粒内の欠陥数が少ないという特徴を有してい
る。

【０１５９】この欠陥数の差は電子スピン共鳴分析（El
ectron Spin Resonance ：ＥＳＲ）によってスピン密度
の差となって現れる。現状では本実施例の作製方法によ
る結晶シリコン膜のスピン密度は少なくとも 5×10¹⁷sp
ins/cm³ 以下（好ましくは 3×10¹⁷spins/cm³ 以下）で
あることが判明している。ただし、この測定値はは現存
する測定装置の検出限界に近いので、実際のスピン密度
はさらに低いと予想される。

【０１６０】以上の様な結晶構造および特徴を有する上
述の結晶シリコン膜を、本出願人は連続粒界結晶シリコ
ン（Continuous Grain Silicon：ＣＧＳ）と呼ぶ。

【０１６１】従来の半導体薄膜では結晶粒界がキャリア
の移動を妨げる障壁として機能していたのだが、本実施
例の作製方法による半導体薄膜ではその様な結晶粒界が
実質的に存在しないので高いキャリア移動度が実現され
る。そのため、本実施例の作製方法による半導体薄膜を
用いて作製したＴＦＴの電気特性は非常に優れた値を示
す。この事については以下に示す。

【０１６２】〔ＴＦＴの電気特性に関する知見〕

【０１６３】本実施例の作製方法による半導体薄膜は実
質的に単結晶と見なせる（実質的に結晶粒界が存在しな
い）ため、それを活性層とするＴＦＴは単結晶シリコン
を用いたＭＯＳＦＥＴに匹敵する電気特性を示す。本出
願人らが試作したＴＦＴからは次に示す様なデータが得
られている。

【０１６４】（１）ＴＦＴのスイッチング性能（オン／
オフ動作の切り換えの俊敏性）の指標となるサブスレッ
ショルド係数が、Ｎチャネル型ＴＦＴおよびＰチャネル
型ＴＦＴともに60〜100mV/decade（代表的には60〜85mV
/decade ）と小さい。 （２）ＴＦＴの動作速度の指標となる電界効果移動度
（μ_FE）が、Ｎチャネル型ＴＦＴで200 〜650cm²/Vs
（代表的には250 〜300cm²/Vs ）、Ｐチャネル型ＴＦＴ
で100 〜300cm²/Vs （代表的には150 〜200cm²/Vs ）と
大きい。 （３）ＴＦＴの駆動電圧の指標となるしきい値電圧（Ｖ
_th）が、Ｎチャネル型ＴＦＴで-0.5〜1.5 Ｖ、Ｐチャネ
ル型ＴＦＴで-1.5〜0.5 Ｖと小さい。

【０１６５】以上の様に、極めて優れたスイッチング特
性および高速動作特性が実現可能であることが確認され
ている。

【０１６６】なお、ＣＧＳを形成するにあたって前述し
た結晶化温度以上の温度（７００〜１１００℃）でのア
ニール工程は、結晶粒内の欠陥低減に関して重要な役割
を果たしている。そのことについて以下に説明する。

【０１６７】以上のことから、ＣＧＳを作製するにあた
って、触媒元素のゲッタリングプロセスは必要不可欠な
工程であることが判る。本発明者らは、この工程によっ
て起こる現象について次のようなモデルを考えている。

【０１６８】まず、図２３（Ａ）に示す状態では結晶粒
内の欠陥（主として積層欠陥）には触媒元素（代表的に
はニッケル）が偏析している。即ち、Si-Ni-Siといった
形の結合が多数存在していると考えられる。

【０１６９】しかしながら、触媒元素のゲッタリングプ
ロセスを行うことで欠陥に存在するNiが除去されるとSi
-Ni 結合は切れる。そのため、シリコンの余った結合手
は、すぐにSi-Si 結合を形成して安定する。こうして欠
陥が消滅する。

【０１７０】勿論、高い温度での熱アニールによって結
晶シリコン膜中の欠陥が消滅することは知られている
が、ニッケルとの結合が切れて、未結合手が多く発生す
るためのシリコンの再結合がスムーズに行われると推測
できる。

【０１７１】また、本発明者らは結晶化温度以上の温度
（７００〜１１００℃）で加熱処理を行うことで結晶シ
リコン膜とその下地との間が固着し、密着性が高まるこ
とで欠陥が消滅するというモデルも考えている。

【０１７２】〔ＴＦＴ特性とＣＧＳの関係に関する知
見〕上述の様な優れたＴＦＴ特性は、ＴＦＴの活性層と
して、結晶粒界において結晶格子に連続性を有する半導
体薄膜を利用している点によるところが大きい。その理
由について以下に考察する。

【０１７３】結晶粒界における結晶格子の連続性は、そ
の結晶粒界が「平面状粒界」と呼ばれる粒界であること
に起因する。本明細書における平面状粒界の定義は、
「Characterization of High-Efficiency Cast-Si Sola
r Cell Wafers by MBIC Measurement ；Ryuichi Shimok
awa and Yutaka Hayashi，Japanese Journal of Applie
d Physics vol.27，No.5，pp.751-758，1988」に記載さ
れた「Planar boundary」である。

【０１７４】上記論文によれば、平面状粒界には｛１１
１｝双晶粒界、｛１１１｝積層欠陥、｛２２１｝双晶粒
界、｛２２１｝twist 粒界などが含まれる。この平面状
粒界は電気的に不活性であるという特徴を持つ。即ち、
結晶粒界でありながらキャリアの移動を阻害するトラッ
プとして機能しないため、実質的に存在しないと見なす
ことができる。

【０１７５】特に｛１１１｝双晶粒界はΣ３の対応粒
界、｛２２１｝双晶粒界はΣ９の対応粒界とも呼ばれ
る。Σ値は対応粒界の整合性の程度を示す指針となるパ
ラメータであり、Σ値が小さいほど整合性の良い粒界で
あることが知られている。

【０１７６】本出願人が本実施例の作製方法による半導
体薄膜を詳細にＴＥＭで観察した結果、結晶粒界の殆ど
（９０％以上、典型的には９５％以上）がΣ３の対応粒
界、即ち｛１１１｝双晶粒界であることが判明した。

【０１７７】二つの結晶粒の間に形成された結晶粒界に
おいて、両方の結晶の面方位が｛１１０｝である場合、
｛１１１｝面に対応する格子縞がなす角をθとすると、
θ＝70.5°の時にΣ３の対応粒界となることが知られて
いる。

【０１７８】従って、図２１（Ａ）のＴＥＭ写真に示さ
れた結晶粒界では、隣接する結晶粒の各格子縞が約70°
の角度で連続しており、この結晶粒界は｛１１１｝双晶
粒界であると容易に推察することができる。

【０１７９】なお、θ＝ 38.9 °の時にはΣ９の対応粒
界となるが、この様な他の結晶粒界も存在した。

【０１８０】この様な対応粒界は、同一面方位の結晶粒
間にしか形成されない。即ち、本願発明の半導体薄膜は
面方位が概略｛１１０｝で揃っているからこそ、広範囲
に渡ってこの様な対応粒界を形成しうるのである。この
特徴は、面方位が不規則な他のポリシリコン膜ではあり
得ることではない。

【０１８１】ここで、本実施例の作製方法による半導体
薄膜を１万５千倍に拡大したＴＥＭ写真（暗視野像）を
図２４（Ａ）に示す。白く見える領域と黒く見える領域
とが存在するが、同色に見える部分は配向性が同一であ
ることを示している。

【０１８２】図２４（Ａ）で特筆すべきはこれだけ広範
囲の暗視野像において、白く見える領域がかなりの割合
で連続的にまとまっている点である。これは配向性の同
じ結晶粒がある程度の方向性をもって存在し、隣接する
結晶粒同士で殆ど同一の配向性を有していることを意味
している。

【０１８３】他方、従来の高温ポリシリコン膜を１万５
千倍に拡大したＴＥＭ写真（暗視野像）を図２４（Ｂ）
に示す。従来の高温ポリシリコン膜では同一面方位の部
分はばらばらに点在するのみであり、図２４（Ａ）に示
す様な方向性のあるまとまりは確認できない。これは隣
接する結晶粒同士の配向性が全く不規則であるためと考
えられる。

【０１８４】また、本出願人は図２１に示した測定点以
外にも多数の領域に渡って観察と測定を繰り返し、ＴＦ
Ｔを作製するのに十分な広い領域において、結晶粒界に
おける結晶格子の連続性が保たれていることを確認して
いる。

【０１８５】（実施例２）

【０１８６】本実施例では、アナログ画像信号供給源か
ら供給されるアナログ画像信号をそのままガンマ補正
し、アナログ階調を実現できる液晶表示装置について説
明する。

【０１８７】図１０を参照する。１００１は、ビデオ信
号やテレビジョン信号などのアナログ画像信号を供給す
るアナログ画像信号供給源である。１００２は、アナロ
グ画像信号供給源１００２から供給されるアナログ画像
信号をガンマ補正するガンマ補正制御回路である。１０
０３はＤ／Ａ変換回路であり、１００４はメモリであ
る。メモリ１００４には、実施例１と同様のものが用い
られる。１００５はソース信号線側ドライバであり、１
００６はゲイト信号線側ドライバである。１００７は画
素領域であり、マトリクス状に配置された複数の薄膜ト
ランジスタ（ＴＦＴ）によって構成される。１００７を
画素マトリクス回路とも呼ぶ。本実施例では、画素の数
は縦１０２４×横７６８とした。なお、本実施例では、
上記の画素数を有する液晶表示装置について説明する
が、本発明は上記の画素数を有する液晶表示装置に限定
されるわけではない。

【０１８８】本実施例の液晶表示装置は、画素領域１０
０７、ソース信号線側ドライバ１００５、ゲイト信号線
側ドライバ１００６、ガンマ補正制御回路１００２、Ｄ
／Ａ変換回路１００３およびメモリ１００４のいずれも
がＴＦＴによって構成され、基板上に一体形成される。
また、Ａ／Ｄ変換回路１００３は、ＩＣチップとして基
板上に搭載されてもよいし、ＴＦＴによって基板上に一
体形成されてもよい。また、その他の周辺回路もＴＦＴ
によって基板上に一体形成され得る。さらに、その他の
周辺回路は、ＩＣチップとして基板上に搭載されてもよ
い。

【０１８９】アナログ画像信号供給源１００１から供給
されるアナログ画像信号は、ガンマ補正制御回路１００
２に供給される。１００４は４ｋビットメモリ、１００
３はＡ／Ｄ変換回路である。ガンマ補正制御回路は、メ
モリ１００４に記憶されているガンマ補正データに基づ
いて、アナログ画像信号供給源１００１から供給される
アナログ画像信号をガンマ補正し、ソース信号線側ドラ
イバ１０６に送出する。なお、メモリ１００４に記憶さ
れているガンマ補正の為のデータは、Ｄ／Ａ変換回路１
００３によってアナログ信号に変換され、ガンマ補正制
御回路１００２に送出される。

【０１９０】ガンマ補正制御回路１００２では、アナロ
グ信号の処理に、画像信号にガンマ補正が行われ、ガン
マ補正が行われたアナログ画像信号はソース信号線側ド
ライバに供給される。

【０１９１】ソース信号線側ドライバに供給されたアナ
ログ信号は、ソース信号線ドライバのシフトレジスタか
らの信号によって選択され、ソース信号線に供給され
る。そして、ゲイト信号線側ドライバのシフトレジスタ
からの信号に従って、所望の画素が点灯する。

【０１９２】本実施例では、ソース信号線側ドライバ１
００５、ゲイト信号線側ドライバ１００６、画素マトリ
クス回路（画素領域）１００７、ガンマ補正制御回路１
００２、Ｄ／Ａ変換回路１００３、メモリ１００４が基
板上にＴＦＴによって一体形成される。Ｄ／Ａ変換回路
１００３は、Ｄ／Ａ変換回路が含まれるＩＣチップによ
って基板上に搭載されてもい。また、必要に応じてその
他の周辺回路が一体形成される。更に、必要に応じて、
その他の周辺回路が含まれるＩＣチップが基板上に搭載
される。

【０１９３】なお、本実施例の液晶表示装置も実施例１
の製造方法によって製造され得る。

【０１９４】なお、本実施例では、本発明のメモリを備
えた半導体装置のうち、特に液晶表示装置について説明
したが、本発明のＦＡＭＯＳ型ＴＦＴメモリは、メモリ
を必要とするいかなる半導体装置にも用いることができ
る。

【０１９５】（実施例３）

【０１９６】本実施例では、デジタル階調の液晶表示装
置の別の実施態様について説明する。

【０１９７】図１１を参照する。図１１には、本実施例
の液晶表示装置のソース信号線側ドライバ、ゲイト信号
線側ドライバ、画素領域、ガンマ補正制御回路、および
メモリを示したものである。１１０１はソース信号線側
シフトレジスタであり、１１０２はソース信号線側ドラ
イバに入力されるデジタル信号を供給するための信号線
である。本実施例では、１６階調の表示を行うために、
この信号線１１０２は４ビットのデータを扱えるように
なっている。１１０３はラッチ回路であり、信号線１１
０２に供給される信号をソース信号線側シフトレジスタ
１１０１の信号により選択し、一時的に記憶しておく回
路である。１１０４はスイッチング回路であり、ラッチ
回路１１０３から供給される信号に従って、階調電圧制
御回路で電圧が調整された電圧線ＤＣ１〜ＤＣ１６のう
ちいずれかの電圧線を選択し、ソース信号線１１０９に
供給する。なお、１行に対応する画像情報がラッチ回路
１１０３群に記憶されたら、ラッチ回路１１０３群に記
憶された画像情報は一斉にスイッチング回路１１０４に
送出される。

【０１９８】ソース信号線に供給された所定の階調に対
応した信号電圧と、ゲイト信号線側シフトレジスタ１１
０８からの信号と、によって対応する画素ＴＦＴ１１１
０が選択される。このようにして各画素に所定の階調に
対応した画像情報が書き込まれる。

【０１９９】本実施例においては、信号線１１０２に供
給されるデジタル信号は、ガンマ補正されていない。本
実施例では、スイッチング回路１１０４によって選択さ
れる電圧線ＤＣ１〜ＤＣ１６に、それぞれ等電圧を印加
するのではなく、あらかじめ非線型に電圧が印加される
ようにしておく。そうすることによって、画像信号にガ
ンマ補正をすることができる。

【０２００】図１２を参照する。図１２には、本実施例
におけるガンマ補正回路が示されている。１１０６はガ
ンマ補正制御回路で、ガンマ補正のデータを記憶するメ
モリ１１０７からのデータに基づいて、階調電圧制御回
路１１０５のＴＦＴＴｒ１、１〜Ｔｒ１５、４のスイッ
チングをし、ＤＣ１〜ＤＣ１６に印加される電圧を調整
する。

【０２０１】階調電圧制御回路１１０５は、電圧線ＤＣ
１〜ＤＣ１６に接続された複数のＴＦＴＴｒ１、１〜Ｔ
ｒ１５、４と複数の抵抗とからなり、ガンマ補正制御回
路によって選択されるＴＦＴに応じて電圧線ＤＣ１〜Ｄ
Ｃ１６に印加される電圧がガンマ補正されるようになっ
ている。

【０２０２】ガンマ補正の為のデータは、メモリ１１０
７に記憶されており、供給されるデジタル画像信号に応
じて、必要なデータが読み出される。なお、メモリ１１
０７には、実施例１で用いたメモリと同様のものが用い
られる。

【０２０３】図１３を参照する。図１３には、本実施例
で用いられるＤＣ１〜ＤＣ１６に印加される電圧の状態
を示した一例である。縦軸は電圧（Ｖ）を示している。
なお、点線で示されているものはガンマ補正前のもので
あり、実線で示されているものはガンマ補正後のもので
ある。

【０２０４】本実施例では、電圧線ＤＣ１〜ＤＣ１６に
印加される階調電圧に、ガンマ補正を施すことによっ
て、デジタル画像信号に応じてスイッチング回路１１０
４にいよって選択された電圧線が所望の階調電圧をソー
ス信号線に供給することができる。

【０２０５】なお、本実施例のメモリ１１０７には、ガ
ンマ補正の為のデータが記憶されているが、このデータ
は実施例１で述べた方法によって記憶される。また、本
実施例においても、メモリ、ガンマ補正制御回路、階調
電圧制御回路などの周辺回路は、画素領域にマトリクス
状に配置されるＴＦＴやドライバ回路を構成するＴＦＴ
と同時に、基板上に一体形成される。その製造方法は、
実施例１にて述べた方法によることができる。

【０２０６】なお、本実施例では、本発明のメモリを備
えた半導体装置のうち、特に液晶表示装置について説明
したが、本発明のＦＡＭＯＳ型ＴＦＴメモリは、メモリ
を必要とするいかなる半導体装置にも用いることができ
る。

【０２０７】（実施例４）

【０２０８】上記実施例で用いられた液晶表示装置を、
投射型の液晶表示装置に組み込んで用いることも可能で
ある。この場合も、装置の小型化が実現でき、良好な階
調表示を行うことができる。

【０２０９】なお、本実施例では、本発明のメモリを備
えた半導体装置のうち、特に投射型の液晶表示装置につ
いて説明したが、本発明のＦＡＭＯＳ型ＴＦＴメモリ
は、メモリを必要とするいかなる半導体装置にも用いる
ことができる。

【０２１０】（実施例５）

【０２１１】なお、上記実施例１〜４では、表示媒体と
して液晶を用いる場合について説明してきたが、本発明
の半導体表示装置に、液晶と高分子との混合層を用い、
いわゆる高分子分散型液晶表示装置とすることもでき
る。また、本発明を、印加電圧に応答して光学的特性が
変調され得るその他のいかなる表示媒体を備えた表示装
置に用いてもよい。例えば、エレクトロルミネセンス素
子などを表示媒体として備えた表示装置に用いてもよ
い。この場合も、メモリや周辺回路などを含むアクティ
ブマトリクス基板の作製には、実施例１で説明した工程
が利用される。

【０２１２】なお、本実施例では、本発明のメモリを備
えた半導体装置のうち、特に表示装置について説明した
が、本発明のＦＡＭＯＳ型ＴＦＴメモリは、メモリを必
要とするいかなる半導体装置にも用いることができる。

【０２１３】（実施例６）

【０２１４】本実施例では、実施例１で説明した作製に
おいて、ゲイト電極にＴａ（タンタル）またはＴａ合金
を用いた場合について説明する。

【０２１５】ＴａまたはＴａ合金をゲイト電極に用いる
と、約４５０℃から約６００℃で熱酸化することがで
き、Ｔａ₂ Ｏ ₃等の膜質の良い酸化膜がゲイト電極上に
形成される。この酸化膜は、上記実施例１で説明した、
Ａｌ（アルミニウム）をゲイト電極として用いたときに
形成される酸化膜よりも膜質は良いことがわかってい
る。

【０２１６】このことは、絶縁膜の耐圧評価の一つであ
るＪ−Ｅ特性（電流密度−電界強度特性）において、Ｔ
ａまたはＴａ合金の酸化膜がＡｌの酸化膜よりも良い特
性を有することによってわかった。

【０２１７】また、Ｔａ₂ Ｏ ₃は、比誘電率が１１．６
前後であり、フローティングゲイト−コントロールゲイ
ト間の容量Ｃ３（実施例１の数式参照）が大きいので、
Ａｌをゲイト電極に用いた場合に比較してフローティン
グゲイトに電荷が注入されやすいという利点もある。

【０２１８】また、Ｔａをゲイト電極に用いた場合、上
記実施例で行ったように陽極酸化することもできる。

【０２１９】なお、上記実施例１〜５においてゲイト電
極にＴａまたはＴａ合金を用いることができる。

【０２２０】

【発明の効果】

【０２２１】本発明によると、メモリを必要とする半導
体装置において、ＦＡＭＯＳ型ＴＦＴメモリを、工程を
増やすことなく容易に作製することができ、半導体装置
の高性能化、小型化がはかれる。

【０２２２】また、本発明によると、ガンマ補正を行う
演算回路およびガンマ補正を行うためのデータを記憶す
るメモリが、画素ＴＦＴ、ドライバ回路、その他の周辺
回路と同時に一体形成されるので、液晶表示装置の小型
化を図りながら、かつ階調表示の良好な液晶表示装置が
実現できる。

【図面の簡単な説明】

【図１】 本発明の液晶表示装置の概略構成図である。

【図２】 本発明の液晶表示装置のガンマ補正データを
記憶するメモリの構成図である。

【図３】 本発明の液晶表示装置のドライバおよび画素
領域の構成図である。

【図４】 本発明の液晶表示装置の作製工程を示す図で
ある。

【図５】 本発明の液晶表示装置の作製工程を示す図で
ある。

【図６】 本発明の液晶表示装置の作製工程を示す図で
ある。

【図７】 本発明の液晶表示装置の作製工程を示す図で
ある。

【図８】 本発明の液晶表示装置のアクティブマトリク
ス基板の回路配置を示す図である。

【図９】 本発明の液晶表示装置のガンマ補正データを
記憶するメモリの回路図である。

【図１０】 本発明の液晶表示装置の概略構成図であ
る。

【図１１】 本発明の液晶表示装置の概略構成図であ
る。

【図１２】 本発明の液晶表示装置の電圧線およびガン
マ補正を行うための回路図である。

【図１３】 本発明によるガンマ補正の効果を示した図
である。

【図１４】 従来の液晶表示装置の概略構成図である。

【図１５】 ガンマ補正の説明に関する図である。

【図１６】 本発明の液晶表示装置の断面図である。

【図１７】 本発明のメモリとロジック回路との断面図
である。

【図１８】 本発明の液晶表示装置を利用した半導体装
置の概略図である。

【図１９】 ＰチャネルＴＦＴのメモリ効果の確認を行
うための回路図である。

【図２０】 ＰチャネルＴＦＴのメモリ効果の出現を示
す図である。

【図２１】 半導体薄膜の結晶粒界を拡大したＨＲ−Ｔ
ＥＭ写真図である。

【図２２】 電子回折パターンの写真図および模式図で
ある。

【図２３】 結晶シリコン膜の結晶粒を示すＴＥＭ写真
図である。

【図２４】 半導体薄膜の暗視野像の写真図である。

【図２５】 Ｘ線回折の結果を示す図である。

【符号の説明】

１０１ アナログ画像信号供給源 １０２ Ａ／Ｄ変換回路 １０３ デジタル画像信号供給源 １０４ ガンマ補正制御回路 １０５ メモリ １０６ ソース信号線側ドライバ １０７ ゲイト信号線側ドライバ １０８ 画素領域

フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/792 Ｈ０１Ｌ 29/78 ６１３Ｂ 29/786 21/336 Ｆターム(参考） 2H092 GA59 JA25 JA33 JA40 JB42 JB52 JB63 JB67 KA05 KA10 KA18 KA19 KB25 MA06 MA07 MA08 MA10 MA20 MA24 MA25 MA27 MA29 MA30 MA37 MA41 NA07 NA27 PA01 PA06 PA08 PA09 QA07 RA05 5F001 AA02 AD03 AD12 AD70 AG40 5F083 EP02 HA02 JA06 JA36 JA39 JA58 LA04 LA05 LA10 PR18 PR33 PR43 PR44 PR45 PR53 PR54 PR55 ZA12

Claims (7)

【特許請求の範囲】
1. 【請求項１】 データを記憶するメモリと、前記データ
   を制御するロジック回路と、を備えた半導体装置であっ
   て、 前記メモリと前記ロジック回路とは、ＴＦＴによって構
   成され、かつ同一絶縁基板上に一体形成される半導体装
   置。
2. 【請求項２】 前記メモリは、不揮発性メモリである請
   求項１に記載の半導体装置。
3. 【請求項３】 前記不揮発性メモリは、複数のＦＡＭＯ
   Ｓ型ＴＦＴを含む請求項２に記載の半導体装置。
4. 【請求項４】 前記ＴＦＴの活性層の厚さは、１０乃至
   １００ｎｍである請求項１から３のうちいずれか１つに
   記載の半導体表示装置。
5. 【請求項５】 データを記憶するメモリと、前記データ
   を制御するロジック回路と、を備えた半導体装置であっ
   て、 前記メモリと前記ロジック回路とは、ＴＦＴによって構
   成され、かつ同一絶縁基板上に一体形成され、 前記Ｔ
   ＦＴの活性層の厚さが１０乃至１００ｎｍであることに
   より、インパクトイオナイゼイションが施しやすくなる
   半導体装置。
6. 【請求項６】 前記メモリは、不揮発性メモリである請
   求項５に記載の半導体装置。
7. 【請求項７】 前記不揮発性メモリは、複数のＦＡＭＯ
   Ｓ型ＴＦＴを含む請求項６に記載の半導体装置。