JP2000022094A - 半導体装置 - Google Patents
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Abstract
る。 【解決手段】 データを記憶するメモリと、前記データ
を制御するロジック回路と、を備えた半導体装置が提供
される。前記メモリおよび前記ロジック回路は、SOI
(Silicon On Insulator)技術を
用いて同一絶縁基板上に一体形成されるので、半導体装
置の小型化が実現される。
Description
ータを記憶する不揮発性メモリと他のロジック回路と
が、SOI(Silicon On Insulato
r)技術を用いて絶縁基板上に一体形成される半導体装
置に関する。
成した半導体装置、例えば薄膜トランジスタ(TFT)
を作製する技術が急速に発達してきている。その理由
は、アクティブマトリクス型液晶表示装置(液晶パネ
ル)の需要が高まってきたことによる。
トリクス状に配置された数十〜数百万個もの画素領域に
それぞれTFTが配置され、各画素電極に出入りする電
荷をTFTのスイッチング機能により制御するものであ
る。
装置を図14に示す。従来のアクティブマトリックス型
液晶表示装置は、図14に示すようにソース線側ドライ
バ1401と、ゲート線側ドライバ1402と、マトリ
クス状に配置された複数の画素TFT1403と、画像
信号線1404とを有している。
イバは、シフトレジスタやバッファ回路などを含み、近
年アクティブマトリクス回路と同一基板上に一体形成さ
れる。
板上に形成されたアモルファスシリコンを利用した薄膜
トランジスタが配置されている。
素膜でもって薄膜トランジスタを作製する構成も知られ
ている。この場合、周辺駆動回路もアクティブマトリク
ス回路も石英基板上に形成される薄膜トランジスタでも
って構成される。
ることにより、ガラス基板上に結晶性珪素膜を用いた薄
膜トランジスタを作製する技術も知られている。この技
術を利用すると、ガラス基板にアクティブマトリクス回
路と周辺駆動回路とを集積化することができる。
ス線側ドライバのシフトレジスタ回路(水平走査用のシ
フトレジスタ)からの信号により、画像信号線1404
に供給される画像信号が選択される。そして対応するソ
ース信号線に所定の画像信号が供給される。
素の薄膜トランジスタにより選択され、所定の画素電極
に書き込まれる。
ライバのシフトレジスタ(垂直走査用のシフトレジス
タ)からゲイト信号線を介して供給される選択信号によ
り動作する。
ジスタからの信号と、ゲイト線側ドライバのシフトレジ
スタからの信号とにより、適当なタイミング設定で順次
繰り返し行うことによって、マトリクス状に配置された
各画素に順次情報が書き込まれる。
置がノート型のパーソナルコンピュータに多用されてき
ている。パーソナルコンピュータにおいては、複数のソ
フトウエアを同時に起動したり、デジタルカメラからの
映像を取り込んで加工したりと、多階調の液晶表示装置
が要求されている。
を写すことができる、大画面に対応した液晶プロジェク
タの需要が高まってきている。この場合も、階調表示を
いかに細かくできるかが提供される画像の良否にかかっ
ている。
には、階調表示がどこまで細かくできるかが重要とな
る。階調表示の方法としては、ソース線にビデオ信号や
テレビジョン信号などのアナログ信号を供給する場合
(アナログ階調)と、パーソナルコンピュータなどから
のデータ信号などのデジタル信号を供給する場合(デジ
タル階調)とがある。
ドライバからの信号により、画像信号線に供給されるア
ナログ画像信号が順次選択され、対応するソース線に所
定の画像信号が供給される。
るデジタル信号が順次選択され、D/A変換された後、
対応するソース線に所定の画像信号が供給される。
用いる場合でも、液晶に印加する電圧(V)と透過光強
度との間には、図15の点線で示されるような関係があ
る。ただし、液晶表示装置は、TN(ツイストネマチッ
ク)モードで電圧が印加されていない時に明状態となる
ノーマリホワイトモードを用いているものとする。
る電圧と透過光強度との間には、非線型の関係があり、
印加する電圧に応じた階調表示を行うことが難しい。
う手段が取られている。ガンマ補正とは、画像信号をゲ
インさせ、印加電圧に応じて、透過光強度が線形的に変
化するように補正するものであり、良好な階調表示を得
屡ことができる。ガンマ補正を施した場合の、印加電圧
と透過光強度との関係は図15の実線で示される。
は、別途IC回路が必要であり、液晶パネルの外部に回
路を設けなければならない。よって、商品の小型化が事
実上不可能であった。
好な階調表示を行える、小型化が可能な半導体表示装
置、特に液晶表示装置を提供することを課題とする。
記憶するメモリと、前記データを制御するロジック回路
と、を備えた半導体装置であって、前記メモリと前記ロ
ジック回路とは、TFTによって構成され、かつ同一絶
縁基板上に一体形成される半導体装置が提供される。こ
のことによって上記目的が達成される。
よい。
型TFTを含んでいてもよい。
00nmであってもよい。
ータを記憶するメモリと、前記データを制御するロジッ
ク回路と、を備えた半導体装置であって、前記メモリと
前記ロジック回路とは、TFTによって構成され、かつ
同一絶縁基板上に一体形成され、 前記TFTの活性層
の厚さが10乃至100nmであることにより、インパ
クトイオナイゼイションが施しやすくなる半導体装置が
提供される。このことによって上記目的が達成される。
よい。
型TFTを含んでいてもよい。
SOI(Slicon On Insulator)技
術を用いて絶縁基板上に一体形成した半導体装置につい
て説明する。半導体装置の中でも、特に、液晶表示装置
について説明する。さらに、画像データをガンマ補正す
る為のデータを記憶するメモリに上記の技術を用いた液
晶表示装置について説明する。
チャネル型TFTのメモリ効果を確認した(図20)。
図19に示されるように、PチャネルTFTに外付けで
コンデンサを接続し、コンデンサを介して高電圧を印加
した。この時のバイアス条件は、ソース・ドレイン間電
圧=−20V、ゲイト・ソース間電圧=+20Vとし
た。
0(B)のようになった。なお、初期の状態の計測結果
は図20(A)である。これら両者のグラフより、TF
Tのしきい値の変動を見出した。
フローティングゲイトを設け、メモリに発展させた。
ティブマトリクス型液晶表示装置の概略構成図である。
101はアナログ画像信号供給源であり、ビデオ信号や
テレビジョン信号などのアナログ画像信号を供給する。
102はA/D変換回路であり、アナログ画像信号供給
源101から供給されるアナログ画像信号をデジタル信
号に変換する。103はデジタル画像信号供給源であ
り、コンピュータなどからのデジタル画像信号を供給す
る。なお本実施例では、アナログ画像信号供給源101
あるいはデジタル画像信号供給源103から画像信号が
供給されるものとする。必要に応じて、アナログ画像信
号供給源101あるいはデジタル画像信号供給源103
から画像信号が供給されるようなスイッチを設けてもよ
い。
5は4kビットメモリである。ガンマ補正制御回路は、
メモリ105に記憶されているガンマ補正データに基づ
いてA/D変換回路102あるいはデジタル画像信号供
給源から供給されるデジタル画像信号をガンマ補正し、
ソース信号線側ドライバ106に送出する。なお、本実
施例では、メモリ105に4kビットのメモリを用いた
が、メモリ105の記憶容量はこれ限ることはない。メ
モリ105には、4kビット以下あるいは以上の記憶容
量を有するメモリが用いられてもよい。
レジスタ、バッファ、デジタルデコーダ、およびD/A
コンバータなどによって構成される。ゲイト信号線側ド
ライバ107は、シフトレジスタおよびバッファなどに
よって構成される。なお、ソース信号線ドライバ106
およびゲイト信号線ドライバ107には、必要に応じて
その他の回路が設けられる。
配置された複数の薄膜トランジスタ(TFT)によって
構成される。108を画素マトリクス回路とも呼ぶ。本
実施例では、画素の数は縦1024×横768とした。
なお、本実施例では、上記の画素数を有する液晶表示装
置について説明するが、本発明は上記の画素数を有する
液晶表示装置に限定されるわけではない。
8、ソース信号線側ドライバ106、ゲイト信号線側ド
ライバ107、ガンマ補正制御回路104、およびメモ
リ105のいずれもがTFTによって構成され、基板上
に一体形成される。また、A/D変換回路102は、I
Cチップとして基板上に搭載されてもよいし、TFTに
よって基板上に一体形成されてもよい。また、その他の
周辺回路もTFTによって基板上に一体形成され得る。
さらに、その他の周辺回路は、ICチップとして基板上
に搭載されてもよい。
て説明する。図2を参照する。図2には、本実施例のメ
モリ105の概略構成図が示される。本実施例のメモリ
105は、複数のメモリ素子とXおよびYアドレスデコ
ーダ201、202によって構成される。図2に示され
るように、各ビット情報が記録される記憶素子(メモリ
素子)は、2個のTFTによって構成され、1つはフロ
ーティングゲイトを有するPチャネルFAMOS(Fl
oating gate Avalancheinje
ction MOS)型不揮発性記憶素子Tr1であ
り、もう一つはNチャネルスイッチング素子Tr2であ
る。2個のTFTTr1およびTr2は、ドレイン電極
が互いに直列に接続されており、この直列接続回路によ
って1ビットの記憶素子を構成する。この記憶素子が縦
64個×横64個マトリクス状に配列されている。各記
憶素子は1ビットの情報を記憶することができるので、
本実施例ではメモリ105は、4096ビット(=約4
kビット)の記憶容量を有する。
B0〜A63、B63によって構成される信号線に、そ
の両端が接続されている。また、各行に配列されている
記憶素子は、信号線C0、D0〜C63〜D63に各記
憶素子のゲイト電極が接続されている。なお図2に示さ
れるように、本実施例では、メモリ105を構成する記
憶素子に、(0、0)、(1、0)、(63、63)と
いった符号が付けられている。
よびC0、D0〜C63〜D63は、それぞれXアドレ
スデコーダ201、およびYアドレスデコーダ202に
接続されている。このXアドレスデコーダ201および
Yアドレスデコーダ202によって、記憶素子のアドレ
スが指定され、データの書き込みあるいは読み出しが行
われる。
素子(1、1)を例にとって説明する。
込む場合、信号線C1には50Vの高電圧が印加され
る。また、信号線D1にも5Vの電圧が印加される。そ
こで信号線B1をGNDにおとし、A1に−5Vの電圧
を印加すると、Tr1のフローティングゲイトに電荷が
貯蓄される。
み出す場合、信号線C1には0Vが印加され、D1には
5Vが印加される。そしてB1をGNDにおとすと、記
憶されていた信号がA1から読み出される。
は、X線、紫外線、あるいは電子線などをメモリ105
に照射することによって消去できる。
ンマ補正する為のデータが記憶されている。これは、液
晶表示装置固有のデータであり、生産時にメモリ105
に書き込まれる。
液晶表示装置のソース信号線側ドライバ、ゲイト信号線
側ドライバ、および画素領域を示したものである。30
1はソース信号線側シフトレジスタであり、302はソ
ース信号線側ドライバに入力されるデジタル信号を供給
するための信号線である。本実施例では、16階調の表
示を行うために、この信号線302は4ビットのデータ
を扱えるようになっている。303はラッチ回路であ
り、信号線302に供給される信号をソース信号線側シ
フトレジスタ301の信号により選択し、一時的に記憶
しておく回路である。304はスイッチング回路であ
り、ラッチ回路303から供給される信号に従って、階
調電圧線305のDC1〜DC16のうちいずれかの電
圧線を選択し、ソース信号線307に供給する。なお、
1行に対応する画像情報がラッチ回路303群に記憶さ
れたら、ラッチ回路303群に記憶された画像情報は一
斉にスイッチング回路304に送出される。
応した信号電圧と、ゲイト信号線側シフトレジスタ30
6からの信号と、によって対応する画素TFT308が
選択される。このようにして各画素に所定の階調に対応
した画像情報が書き込まれる。
について説明する。
数のTFTを形成し、画素領域のマトリクス回路とドラ
イバ回路を含む周辺回路とをモノリシックに構成する例
を図4〜図7に示す。なお、本実施例では、ガンマ補正
データを記憶するフローティングゲイトを有するPチャ
ネルFAMOS回路とそのスイッチング素子、および画
素TFTについて説明する。なお、ドライバ等の周辺回
路に代表的に用いられるCMOS回路も同様に作製され
得る。なお、本実施例では、Pチャンネル型とNチャン
ネル型とがそれぞれ1つのゲイト電極を備えた回路につ
いて、その作製工程を説明するが、ダブルゲイト型のよ
うな複数のゲイト電極を備えた回路も同様に作製するこ
とができる。
基板として石英基板401を準備する。石英基板の代わ
りに熱酸化膜を形成したシリコン基板を用いることもで
きる。また、石英基板上に一旦非晶質珪素膜を形成し、
それを完全に熱酸化して絶縁膜とする様な方法をとって
も良い。さらに、絶縁膜として窒化珪素膜を形成した石
英基板、セラミックス基板を用いても良い。
厚(熱酸化後の膜減りを考慮した膜厚)が10〜100
nm(好ましくは15〜45nm)となる様に調節す
る。なお、成膜に際して膜中の不純物濃度の管理を徹底
的に行うことは重要である。この膜厚を10〜100n
mに調節することによって、記憶素子を構成するFAM
OS型TFTのインパクトイオナイゼイション(imp
act ionization)を施しやすくし、印加
電圧を下げ、電荷の注入を起こりやすくすることができ
る。
おいて代表的な不純物であるC(炭素)、N(窒素)、
O(酸素)、S(硫黄)の濃度はいずれも5×1018a
toms/cm3 未満(好ましくは 1×1018ato
ms/cm3 以下)となる様に管理している。各不純物
がこれ以上の濃度で存在すると、結晶化の際に悪影響を
及ぼし、結晶化後の膜質を低下させる原因となりうる。
非常に重要なパラメータであり、水素含有量を低く抑え
た方が結晶性の良い膜が得られる様である。そのため、
非晶質珪素膜402の成膜は減圧熱CVD法であること
が好ましい。なお、成膜条件を最適化することでプラズ
マCVD法を用いることも可能である。
行う。結晶化の手段としては特開平7−130652号
公報記載の技術を用いる。同公報の実施例1および実施
例2のどちらの手段でも良いが、本実施例では、同広報
の実施例2に記載した技術内容(特開平8−78329
号公報に詳しい)を利用するのが好ましい。
は、まず触媒元素の添加領域を選択するマスク絶縁膜4
03を形成する。マスク絶縁膜403は触媒元素を添加
するために複数箇所の開口部を有している。この開口部
の位置によって結晶領域の位置を決定することができ
る。
触媒元素としてニッケル(Ni)を含有した溶液をスピ
ンコート法により塗布し、Ni含有層404を形成す
る。なお、触媒元素としてはニッケル以外にも、コバル
ト(Co)、鉄(Fe)、パラジウム(Pd)、白金
(Pt)、銅(Cu)、金(Au)等を用いることがで
きる(図4(A))。
トマスクを利用したイオン注入法またはプラズマドーピ
ング法を用いることもできる。この場合、添加領域の占
有面積の低減、横成長領域の成長距離の制御が容易とな
るので、微細化した回路を構成する際に有効な技術とな
る。
450℃で1時間程度の水素出しの後、不活性雰囲気、
水素雰囲気または酸素雰囲気中において500〜700
℃(代表的には550〜650℃)の温度で4〜24時
間の加熱処理を加えて非晶質珪素膜802の結晶化を行
う。本実施例では窒素雰囲気で570℃で14時間の加
熱処理を行う。
ッケルを添加した領域405および406で発生した核
から優先的に進行し、基板401の基板面に対してほぼ
平行に成長した結晶領域407および408が形成され
る。この結晶領域407および408を横成長領域と呼
ぶ。横成長領域は比較的揃った状態で個々の結晶が集合
しているため、全体的な結晶性に優れるという利点があ
る(図4(B))。
報の実施例1に記載された技術を用いた場合も微視的に
は横成長領域と呼びうる領域が形成されている。しかし
ながら、核発生が面内において不均一に起こるので結晶
粒界の制御性の面で難がある。
スク絶縁膜403を除去してパターニングを行い、横成
長領域407および408でなる島状半導体層(活性
層)409、410、および411を形成する(図4
(C))。
型TFTの活性層、410は記憶素子のCMOS回路を
構成するN型TFTの活性層、411は画素マトリクス
回路を構成するN型TFT(画素TFT)の活性層であ
る。
成したら、その上に珪素を含む絶縁膜でなるゲイト絶縁
膜412を成膜する。
素(ニッケル)を除去または低減するための加熱処理
(触媒元素のゲッタリングプロセス)を行う。この加熱
処理は処理雰囲気中にハロゲン元素を含ませ、ハロゲン
元素による金属元素のゲッタリング効果を利用するもの
である。
果を十分に得るためには、上記加熱処理を700℃を超
える温度で行なうことが好ましい。この温度以下では処
理雰囲気中のハロゲン化合物の分解が困難となり、ゲッ
タリング効果が得られなくなる恐れがある。
0℃を超える温度で行い、好ましくは800〜1000
℃(代表的には950℃)とし、処理時間は0.1〜6
hr、代表的には0.5〜1hrとする。
塩化水素(HCl)を0.5〜10体積%(本実施例で
は3体積%)の濃度で含有させた雰囲気中において、9
50℃で、30分の加熱処理を行う例を示す。HCl濃
度を上記濃度以上とすると、活性層409、410、お
よび411の表面に膜厚程度の凹凸が生じてしまうため
好ましくない。
lガスを用いる例を示したが、それ以外のガスとして、
代表的にはHF、NF3 、HBr、Cl2 、ClF
3、BCl3、F2、Br2等のハロゲンを含む化合物
から選ばれた一種または複数種のものを用いることが出
来る。
0、および411中のニッケルが塩素の作用によりゲッ
タリングされ、揮発性の塩化ニッケルとなって大気中へ
離脱して除去されると考えられる。そして、この工程に
より活性層409、410、および411中のニッケル
の濃度は5×1017atoms/cm3 以下にまで低減
される。
う値はSIMS(質量二次イオン分析)の検出下限であ
る。本発明者らが試作したTFTを解析した結果、1×
1018atoms/cm3 以下(好ましくは 5×10
17atoms/cm3 以下)ではTFT特性に対するニ
ッケルの影響は確認されなかった。ただし、本明細書中
における不純物濃度は、SIMS分析の測定結果の最小
値でもって定義される。
410、および411とゲイト絶縁膜412の界面では
熱酸化反応が進行し、熱酸化膜の分だけゲイト絶縁膜4
12の膜厚は増加する。この様にして熱酸化膜を形成す
ると、非常に界面準位の少ない半導体/絶縁膜界面を得
ることができる。また、活性層端部における熱酸化膜の
形成不良(エッジシニング)を防ぐ効果もある。
処理を施した後に、窒素雰囲気中で950℃で1時間程
度の加熱処理を行なうことで、ゲイト絶縁膜412の膜
質の向上を図ることも有効である。
410、および411中にはゲッタリング処理に使用し
たハロゲン元素が、1×1015atoms/cm3 〜1
×1020atoms/cm3 の濃度で残存することも確
認されている。また、その際、活性層409、410、
および411と加熱処理によって形成される熱酸化膜と
の間に前述のハロゲン元素が高濃度に分布することがS
IMS分析によって確かめられている。
行った結果、代表的な不純物であるC(炭素)、N(窒
素)、O(酸素)、S(硫黄)はいずれも5×1018a
toms/cm3 未満(典型的には1×1018atom
s/cm3 以下)であることが確認された。
ニウムを主成分とする金属膜を成膜し、パターニングに
よって後のゲイト電極の原型413、414、および4
15を形成する。本実施例では2wt%のスカンジウム
を含有したアルミニウム膜を用いる(図5(A))。な
お、後に413はPチャネルFAMOS型TFTのフロ
ーティングゲイトとなる。
の技術により多孔性の陽極酸化膜416、417、およ
び418、無孔性の陽極酸化膜419、420、および
421、ゲイト電極422、423、および424を形
成する(図5(B))。
次にゲイト電極422、423、および424、多孔性
の陽極酸化膜416、417、および418をマスクと
してゲイト絶縁膜412をエッチングする。そして、多
孔性の陽極酸化膜416、417、および418を除去
して図5(C)の状態を得る。なお、図4(C)におい
て425、426、および427で示されるのは加工後
のゲイト絶縁膜である。
グゲイトを作製する。
は、一導電性を付与する不純物元素の添加を行う。不純
物元素としてはN型ならばP(リン)またはAs(砒
素)、P型ならばB(ボロン)を用いれば良い。
分けて行う。まず、1回目の不純物添加(本実施例では
P(リン)を用いる)を高加速電圧80keV程度で行
い、n−領域を形成する。このn−領域は、Pイオン濃
度が1×1018atoms/cm3 〜1×1019ato
ms/cm3 となるように調節する。
10ke V程度で行い、 n+領域を形成する。この時
は、 加速電圧が低いので、 ゲイト絶縁膜がマスクとして
機能する。また、このn+領域は、シート抵抗が500
Ω以下(好ましくは300Ω以下)となるように調節す
る。
るN型TFTのソース領域428、ドレイン領域42
9、低濃度不純物領域430、チャネル形成領域431
が形成される。また、画素TFTを構成するN型TFT
のソース領域432、ドレイン領域433、低濃度不純
物領域434、チャネル形成領域435が確定する(図
6(A))。
回路を構成するP型TFTの活性層もN型TFTの活性
層と同じ構成となっている。
Tを覆ってレジストマスク436を設け、P型を付与す
る不純物イオン(本実施例ではボロンを用いる)の添加
を行う。
2回に分けて行うが、N型をP型に反転させる必要があ
るため、前述のPイオンの添加濃度の数倍程度の濃度の
B(ボロン)イオンを添加する。
Tのソース領域437、ドレイン領域438、低濃度不
純物領域439、チャネル形成領域440が形成される
(図6(B))。
ーネスアニール、レーザーアニール、ランプアニール等
の組み合わせによって不純物イオンの活性化を行う。そ
れと同時に添加工程で受けた活性層の損傷も修復され
る。
と窒化珪素膜との積層膜を形成した(図6(C))。次
に、層間絶縁膜441にコンタクトホールを形成した
後、ソース電極442、443、および444、ドレイ
ン電極445、446、およびゲイト電極447を形成
して図6(D)に示す状態を得る。
でなる第2の層間絶縁膜448を0.5〜3μmの厚さ
に形成する(図7(A))。この有機性樹脂膜としては
ポリイミド、アクリル、ポリアミド、ポリイミドアミド
などが用いられ得る。この第2の層間絶縁膜448に有
機性樹脂膜を用いることの利点は、成膜方法が簡単で
あること、膜厚を容易に厚くできること、比誘電率
が低いので寄生容量を低減できること、平坦性に優れ
ていること、などが挙げられる。
450、ブラックマスク449を形成する(図7
(A))。
脂膜のいずれかあるいはこれらの積層膜からなる第3の
層間絶縁膜450を0.1〜0.3μmの厚さに形成す
る。そして、層間絶縁膜450にコンタクトホールを形
成し、成膜した導電膜をパターニングすることにより画
素電極451を形成する。本実施例は透過型の例である
ため画素電極451を構成する導電膜としてITO等の
透明導電膜を用いる。
をを介して、画素電極451とブラックマスク449と
が重畳する領域で補助容量が形成する。
広い面積を占めやすい補助容量をTFTの上に形成する
ことで開口率の低下を防ぐことが可能である。また、誘
電率の高い窒化珪素膜を25nm程度の厚さで用いる
と、少ない面積で非常に大きな容量を確保することが可
能である。
1〜2時間加熱し、素子全体の水素化を行うことで膜中
(特に活性層中)のダングリングボンド(不対結合手)
を補償する。以上の工程を経て同一基板上にCMOS回
路および画素マトリクス回路を作製することができる。
程によって作製されたアクティブマトリクス基板をもと
に、液晶パネルを作製する工程を説明する。
基板に配向膜452を形成する。本実施例では、配向膜
452には、ポリイミドを用いた。次に、対向基板を用
意する。対向基板は、ガラス基板453、透明導電膜4
54、配向膜455とで構成される。
子が基板に対して垂直に配向するようなポリイミド膜を
用いた。なお、配向膜形成後、ラビング処理を施すこと
により、液晶分子がある一定のプレチルト角を持って垂
直配向するようにした。
マスクやカラーフィルタなどが形成されるが、ここでは
省略する。
クス基板と対向基板とを公知のセル組み工程によって、
シール材やスペーサ(図示せず)などを介して貼り合わ
せる。その後、両基板の間に液晶材料456を注入し、
封止剤(図示せず)によって完全に封止する。よって、
図7(B)に示すような透過型の液晶パネルが完成す
る。
モードによって表示を行うようにした。そのため、1対
の偏光板(図示せず)がクロスニコル(1対の偏光板
が、それぞれの偏光軸を直交させるような状態)で、液
晶パネルを挟持するように配置された。
が印加されていないとき明状態となる、ノーマリホワイ
トモードで表示を行うことが理解される。
マトリクス基板の外観を図8に簡略化して示す。図8に
おいて、801は石英基板、802は画素マトリクス回
路、803はソース信号線側ドライバ回路、804はゲ
イト信号線側ドライバ回路、805はガンマ補正制御回
路、およびガンマ補正データを記憶するメモリを含むロ
ジック回路である。
構成される論理回路全てを含むが、ここでは従来から画
素マトリクス回路、ドライバ回路と呼ばれている回路と
区別するため、それ以外の信号処理回路を指す。
子、画素TFT、ロジック回路が、同一基板上に一体形
成されている様子を示す。
型TFTのフローティングゲイトにSiを用いた場合に
も、メモリは周辺回路やロジック回路と同一構造を有
し、本発明が適用できる。
Tを含むメモリを用いる場合について説明したが、メモ
リに他の型のTFTを用いてもよい。
外部端子としてFPC(Flexible Print Circuit)端子
が取り付けられる。一般的に液晶モジュールと呼ばれる
のはFPCを取り付けた状態の液晶パネルである。
5の回路図の一例を示す。図9(A)には、Tr1〜T
r8のTFTによって構成される4個の記憶素子の回路
が示される。また、図9(B)には、図9(A)の一点
鎖線A−A’の断面図を示す。さらに、図9(C)に
は、図9(A)の等価回路が示される。
導体層であり、TFTTr1〜Tr8を構成している。
909〜912は第1の配線層であり、Tr2、Tr
4、Tr6、およびTr8のゲイト電極、ゲイト信号線
の配線として利用している。なお、Tr1、Tr3、T
r5、およびTr7のフローティングゲイト電極913
〜916は、第1の配線層と同時に形成され、パターン
ニングされたのちにフローティングの状態となる。ま
た、917〜924は第2の配線層であり、Tr1とT
r2、Tr3とTr4、Tr5とTr6、およびTr7
とTr8のソース・ドレイン領域をそれぞれ接続した
り、各Trのソース・ドレイン領域に接続される信号線
として用いられてる。また、図中において、925で示
したように黒く塗りつぶされている部分は、その下部の
配線あるいは半導体層とコンタクトをとっていることを
示している。なお、図中において同一柄の配線は全て同
一の配線層である。
ック回路の代表的な回路であるCMOS回路とが一体形
成されている様子を示す図である。1701はFAMO
S型TFTのフローティングゲイトであり、1702は
コントロールゲイトである。
回路とガンマ補正データを記憶するメモリとが基板上に
一体形成されている。よって、液晶表示装置の小型化を
はかることができる。
th)を制御するための不純物元素(13族元素、代表的
にはボロン又は15族元素、代表的にはリン)を添加す
ることは有効である。添加量は上記Vth制御用不純物を
添加しない場合のVthを鑑みて決定する必要がある。
えた半導体装置のうち、特に液晶表示装置について説明
したが、本発明のFAMOS型TFTメモリは、メモリ
を必要とするいかなる半導体装置にも用いることができ
る。
された半導体薄膜について説明する。本実施例の作製方
法によると、非晶質珪素膜を結晶化させて、本出願人が
「連続粒界結晶シリコン(いわゆるContinuous Grain S
ilicon:CGS)」と呼ぶ結晶シリコン膜を得ることが
できる。
体薄膜の横成長領域は棒状または偏平棒状結晶の集合体
からなる特異な結晶構造を示す。以下にその特徴につい
て示す。
域は、微視的に見れば複数の棒状(または偏平棒状)結
晶が互いに概略平行に特定方向への規則性をもって並ん
だ結晶構造を有する。このことはTEM(透過型電子顕
微鏡法)による観察で容易に確認することができる。
って得られた半導体薄膜の結晶粒界をHR−TEM(高
分解能透過型電子顕微鏡法)を用いて800万倍に拡大
し、詳細に観察した(図21(A))。ただし、本明細
書中において結晶粒界とは、断りがない限り異なる棒状
結晶同士が接した境界に形成される粒界を指すものと定
義する。従って、例えば別々の横成長領域がぶつかりあ
って形成される様なマクロな意味あいでの粒界とは区別
して考える。
過型電子顕微鏡法)とは、試料に対して垂直に電子線を
照射し、透過電子や弾性散乱電子の干渉を利用して原子
・分子配列を評価する手法である。同手法を用いること
で結晶格子の配列状態を格子縞として観察することが可
能である。従って、結晶粒界を観察することで、結晶粒
界における原子同士の結合状態を推測することができ
る。
(A))では異なる二つの結晶粒(棒状結晶粒)が結晶
粒界で接した状態が明瞭に観察された。また、この時、
二つの結晶粒は結晶軸に多少のずれが含まれているもの
の概略{110}配向であることが電子線回折により確
認されている。
子縞観察では{110}面内に{111}面に対応する
格子縞が観察された。なお、{111}面に対応する格
子縞とは、その格子縞に沿って結晶粒を切断した場合に
断面に{111}面が現れる様な格子縞を指している。
格子縞がどの様な面に対応するかは、簡易的には格子縞
間の距離により確認できる。
よって得られた半導体薄膜のTEM写真を詳細に観察し
た結果、非常に興味深い知見を得た。写真に見える異な
る二つの結晶粒ではどちらにも{111}面に対応する
格子縞が見えていた。そして、互いの格子縞が明らかに
平行に走っているのが観察されたのである。
粒界を横切る様にして異なる二つの結晶粒の格子縞が繋
がっていた。即ち、結晶粒界を横切る様にして観測され
る格子縞の殆どが、異なる結晶粒の格子縞であるにも拘
らず直線的に連続していることが確認できた。これは任
意の結晶粒界で同様であり、全体の90%以上(典型的
には95%以上)の格子縞が結晶粒界で連続性を保って
いる。
造)は、結晶粒界において異なる二つの結晶粒が極めて
整合性よく接合していることを示している。即ち、結晶
粒界において結晶格子が連続的に連なり、結晶欠陥等に
起因するトラップ準位を非常に作りにくい構成となって
いる。換言すれば、結晶粒界において結晶格子に連続性
があるとも言える。
ァレンスとして従来の多結晶珪素膜(いわゆる高温ポリ
シリコン膜)についても電子線回折およびHR−TEM
観察による解析を行った。その結果、異なる二つの結晶
粒において互いの格子縞は全くバラバラに走っており、
結晶粒界で整合性よく連続する様な接合は殆どなかっ
た。即ち、結晶粒界では格子縞が途切れた部分が多く、
結晶欠陥が多いことが判明した。このような部分では、
未結合手が存在することになり、トラップ準位としてキ
ャリアの移動を阻害する可能性が高い。
る半導体薄膜の様に格子縞が整合性良く対応した場合の
原子の結合状態を整合結合と呼び、その時の結合手を整
合結合手と呼ぶ。また、逆に従来の多結晶珪素膜に多く
見られる様に格子縞が整合性良く対応しない場合の原子
の結合状態を不整合結合と呼び、その時の結合手を不整
合結合手(又は不対結合手)と呼ぶ。
における整合性が極めて優れているため、上述の不整合
結合手が極めて少ない。本発明者らが任意の複数の結晶
粒界について調べた結果、全体の結合手に対する不整合
結合手の存在割合は10%以下(好ましくは5%以下、さ
らに好ましくは3%以下)であった。即ち、全体の結合
手の90%以上(好ましくは95%以上、さらに好ましくは
97%以上)が整合結合手によって構成されているのであ
る。
素膜を電子線回折によって調べた結果を図22に示す。
ここでは、図22(A)に本実施例の作製方法による結
晶性珪素膜の代表的な電子線回折パターンを示し、図2
2(B)に参考として従来の高温ポリシリコン膜の代表
的な電子線回折パターンを示す。
の照射スポットの径を1.35μmとして測定を行っている
ため、格子縞レベルに比べて十分マクロな領域の情報を
拾っていると考えてよい。
{110}面に垂直に電子線を照射した場合の電子線回
折パターンである。通常、この様な電子線回折パターン
と観測結果とを見比べ、観察試料の配向性が何であるか
を推測する。
様な〈110〉入射に対応する回折斑点が比較的きれい
に現れており、結晶軸が〈110〉軸である(結晶面が
{110}面である)ことが確認できる。
もっているが、これは結晶軸まわりにある程度の回転角
度の分布をもつためと予想される。その広がりの程度は
パターンから見積もっても5°以内である。
分的に見えない場合があった(図22(A)でも一部分
の回折斑点が見えない)。おそらくは概略{110}配
向であるものの、わずかに結晶軸がずれているために回
折パターンが見えなくなっているものと思われる。
1}面が含まれるという事実を踏まえ、おそらく〈11
1〉軸まわりの回転角のずれがその様な現象の原因であ
ろうと推測している。
ーンの場合、回折斑点には明瞭な規則性が見られず、ほ
ぼランダムに配向していることが確認できる。即ち、
{110}面以外の面方位の結晶が不規則に混在すると
予想される。
性珪素膜の特徴は殆ど全ての結晶粒が概略{110}面
に配向しており、かつ、結晶粒界において格子に連続性
を有することにある。この特徴は、従来のポリシリコン
膜にはないものである。
た半導体薄膜は従来の半導体薄膜とは全く異なる結晶構
造(正確には結晶粒界の構造)を有する半導体薄膜であ
った。本発明者らは本願発明で利用する半導体薄膜につ
いて解析した結果を特願平9-55633 号、同9-165216号、
同9-212428号でも説明している。
に記載した手法に従ってX線回折を行い、上述の作製方
法の結晶性珪素膜について配向比率を算出した。同公報
では下記数1に示す様な算出方法で配向比率を定義して
いる。
折で測定した結果の一例を図25に示す。なお、X線回
折パターンには(220)面に相当するピークが現れて
いるが、{110}面と等価であることは言うまでもな
い。この測定の結果、{110}面が主たる配向であ
り、配向比率は0.7以上(典型的には0.9以上)で
あることが判明した。
法による結晶性珪素膜と従来のポリシリコン膜とは全く
異なる結晶構造(結晶構成)を有していることが判る。
この点からも本願発明の結晶性珪素膜は全く新しい半導
体膜であると言える。
って結晶化温度以上の温度でのアニール工程は、結晶粒
内の欠陥低減に関して重要な役割を果たしている。その
事について説明する。
了した時点での結晶シリコン膜を25万倍に拡大したT
EM写真であり、結晶粒内(黒い部分と白い部分はコン
トラストの差に起因して現れる)に矢印で示される様な
ジグザグ状に見える欠陥が確認される。
面の原子の積み重ね順序が食い違っている積層欠陥であ
るが、転位などの場合もある。図23(A)は{11
1}面に平行な欠陥面を有する積層欠陥と思われる。そ
の事は、ジグザグ状に見える欠陥が約70°の角をなし
て折れ曲がっていることから推測できる。
見た本実施例の作製方法による結晶シリコン膜は、結晶
粒内には殆ど積層欠陥や転位などに起因する欠陥が見ら
れず、非常に結晶性が高いことが確認できる。この傾向
は膜面全体について言えることであり、欠陥数をゼロに
することは現状では困難であるが、実質的にゼロと見な
せる程度にまで低減することができる。
は結晶粒内の欠陥が殆ど無視しうる程度にまで低減さ
れ、且つ、結晶粒界が高い連続性によってキャリア移動
の障壁になりえないため、単結晶または実質的に単結晶
と見なせる。
に示した結晶シリコン膜は結晶粒界はほぼ同等の連続性
を有しているが、結晶粒内の欠陥数には大きな差があ
る。本発明の結晶シリコン膜が図23(A)に示した結
晶シリコン膜よりも遙に高い電気特性を示す理由はこの
欠陥数の差によるところが大きい。
る結晶シリコン膜(図23(B))は、単に結晶化を行
っただけの結晶シリコン膜(図23(A))に較べて格
段に結晶粒内の欠陥数が少ないという特徴を有してい
る。
ectron Spin Resonance :ESR)によってスピン密度
の差となって現れる。現状では本実施例の作製方法によ
る結晶シリコン膜のスピン密度は少なくとも 5×1017sp
ins/cm3 以下(好ましくは 3×1017spins/cm3 以下)で
あることが判明している。ただし、この測定値はは現存
する測定装置の検出限界に近いので、実際のスピン密度
はさらに低いと予想される。
述の結晶シリコン膜を、本出願人は連続粒界結晶シリコ
ン(Continuous Grain Silicon:CGS)と呼ぶ。
の移動を妨げる障壁として機能していたのだが、本実施
例の作製方法による半導体薄膜ではその様な結晶粒界が
実質的に存在しないので高いキャリア移動度が実現され
る。そのため、本実施例の作製方法による半導体薄膜を
用いて作製したTFTの電気特性は非常に優れた値を示
す。この事については以下に示す。
質的に単結晶と見なせる(実質的に結晶粒界が存在しな
い)ため、それを活性層とするTFTは単結晶シリコン
を用いたMOSFETに匹敵する電気特性を示す。本出
願人らが試作したTFTからは次に示す様なデータが得
られている。
オフ動作の切り換えの俊敏性)の指標となるサブスレッ
ショルド係数が、Nチャネル型TFTおよびPチャネル
型TFTともに60〜100mV/decade(代表的には60〜85mV
/decade )と小さい。 (2)TFTの動作速度の指標となる電界効果移動度
(μFE)が、Nチャネル型TFTで200 〜650cm2/Vs
(代表的には250 〜300cm2/Vs )、Pチャネル型TFT
で100 〜300cm2/Vs (代表的には150 〜200cm2/Vs )と
大きい。 (3)TFTの駆動電圧の指標となるしきい値電圧(V
th)が、Nチャネル型TFTで-0.5〜1.5 V、Pチャネ
ル型TFTで-1.5〜0.5 Vと小さい。
性および高速動作特性が実現可能であることが確認され
ている。
た結晶化温度以上の温度(700〜1100℃)でのア
ニール工程は、結晶粒内の欠陥低減に関して重要な役割
を果たしている。そのことについて以下に説明する。
って、触媒元素のゲッタリングプロセスは必要不可欠な
工程であることが判る。本発明者らは、この工程によっ
て起こる現象について次のようなモデルを考えている。
内の欠陥(主として積層欠陥)には触媒元素(代表的に
はニッケル)が偏析している。即ち、Si-Ni-Siといった
形の結合が多数存在していると考えられる。
ロセスを行うことで欠陥に存在するNiが除去されるとSi
-Ni 結合は切れる。そのため、シリコンの余った結合手
は、すぐにSi-Si 結合を形成して安定する。こうして欠
陥が消滅する。
晶シリコン膜中の欠陥が消滅することは知られている
が、ニッケルとの結合が切れて、未結合手が多く発生す
るためのシリコンの再結合がスムーズに行われると推測
できる。
(700〜1100℃)で加熱処理を行うことで結晶シ
リコン膜とその下地との間が固着し、密着性が高まるこ
とで欠陥が消滅するというモデルも考えている。
見〕上述の様な優れたTFT特性は、TFTの活性層と
して、結晶粒界において結晶格子に連続性を有する半導
体薄膜を利用している点によるところが大きい。その理
由について以下に考察する。
の結晶粒界が「平面状粒界」と呼ばれる粒界であること
に起因する。本明細書における平面状粒界の定義は、
「Characterization of High-Efficiency Cast-Si Sola
r Cell Wafers by MBIC Measurement ;Ryuichi Shimok
awa and Yutaka Hayashi,Japanese Journal of Applie
d Physics vol.27,No.5,pp.751-758,1988」に記載さ
れた「Planar boundary」である。
1}双晶粒界、{111}積層欠陥、{221}双晶粒
界、{221}twist 粒界などが含まれる。この平面状
粒界は電気的に不活性であるという特徴を持つ。即ち、
結晶粒界でありながらキャリアの移動を阻害するトラッ
プとして機能しないため、実質的に存在しないと見なす
ことができる。
界、{221}双晶粒界はΣ9の対応粒界とも呼ばれ
る。Σ値は対応粒界の整合性の程度を示す指針となるパ
ラメータであり、Σ値が小さいほど整合性の良い粒界で
あることが知られている。
体薄膜を詳細にTEMで観察した結果、結晶粒界の殆ど
(90%以上、典型的には95%以上)がΣ3の対応粒
界、即ち{111}双晶粒界であることが判明した。
おいて、両方の結晶の面方位が{110}である場合、
{111}面に対応する格子縞がなす角をθとすると、
θ=70.5°の時にΣ3の対応粒界となることが知られて
いる。
れた結晶粒界では、隣接する結晶粒の各格子縞が約70°
の角度で連続しており、この結晶粒界は{111}双晶
粒界であると容易に推察することができる。
界となるが、この様な他の結晶粒界も存在した。
間にしか形成されない。即ち、本願発明の半導体薄膜は
面方位が概略{110}で揃っているからこそ、広範囲
に渡ってこの様な対応粒界を形成しうるのである。この
特徴は、面方位が不規則な他のポリシリコン膜ではあり
得ることではない。
薄膜を1万5千倍に拡大したTEM写真(暗視野像)を
図24(A)に示す。白く見える領域と黒く見える領域
とが存在するが、同色に見える部分は配向性が同一であ
ることを示している。
囲の暗視野像において、白く見える領域がかなりの割合
で連続的にまとまっている点である。これは配向性の同
じ結晶粒がある程度の方向性をもって存在し、隣接する
結晶粒同士で殆ど同一の配向性を有していることを意味
している。
千倍に拡大したTEM写真(暗視野像)を図24(B)
に示す。従来の高温ポリシリコン膜では同一面方位の部
分はばらばらに点在するのみであり、図24(A)に示
す様な方向性のあるまとまりは確認できない。これは隣
接する結晶粒同士の配向性が全く不規則であるためと考
えられる。
外にも多数の領域に渡って観察と測定を繰り返し、TF
Tを作製するのに十分な広い領域において、結晶粒界に
おける結晶格子の連続性が保たれていることを確認して
いる。
ら供給されるアナログ画像信号をそのままガンマ補正
し、アナログ階調を実現できる液晶表示装置について説
明する。
号やテレビジョン信号などのアナログ画像信号を供給す
るアナログ画像信号供給源である。1002は、アナロ
グ画像信号供給源1002から供給されるアナログ画像
信号をガンマ補正するガンマ補正制御回路である。10
03はD/A変換回路であり、1004はメモリであ
る。メモリ1004には、実施例1と同様のものが用い
られる。1005はソース信号線側ドライバであり、1
006はゲイト信号線側ドライバである。1007は画
素領域であり、マトリクス状に配置された複数の薄膜ト
ランジスタ(TFT)によって構成される。1007を
画素マトリクス回路とも呼ぶ。本実施例では、画素の数
は縦1024×横768とした。なお、本実施例では、
上記の画素数を有する液晶表示装置について説明する
が、本発明は上記の画素数を有する液晶表示装置に限定
されるわけではない。
07、ソース信号線側ドライバ1005、ゲイト信号線
側ドライバ1006、ガンマ補正制御回路1002、D
/A変換回路1003およびメモリ1004のいずれも
がTFTによって構成され、基板上に一体形成される。
また、A/D変換回路1003は、ICチップとして基
板上に搭載されてもよいし、TFTによって基板上に一
体形成されてもよい。また、その他の周辺回路もTFT
によって基板上に一体形成され得る。さらに、その他の
周辺回路は、ICチップとして基板上に搭載されてもよ
い。
されるアナログ画像信号は、ガンマ補正制御回路100
2に供給される。1004は4kビットメモリ、100
3はA/D変換回路である。ガンマ補正制御回路は、メ
モリ1004に記憶されているガンマ補正データに基づ
いて、アナログ画像信号供給源1001から供給される
アナログ画像信号をガンマ補正し、ソース信号線側ドラ
イバ106に送出する。なお、メモリ1004に記憶さ
れているガンマ補正の為のデータは、D/A変換回路1
003によってアナログ信号に変換され、ガンマ補正制
御回路1002に送出される。
グ信号の処理に、画像信号にガンマ補正が行われ、ガン
マ補正が行われたアナログ画像信号はソース信号線側ド
ライバに供給される。
ログ信号は、ソース信号線ドライバのシフトレジスタか
らの信号によって選択され、ソース信号線に供給され
る。そして、ゲイト信号線側ドライバのシフトレジスタ
からの信号に従って、所望の画素が点灯する。
005、ゲイト信号線側ドライバ1006、画素マトリ
クス回路(画素領域)1007、ガンマ補正制御回路1
002、D/A変換回路1003、メモリ1004が基
板上にTFTによって一体形成される。D/A変換回路
1003は、D/A変換回路が含まれるICチップによ
って基板上に搭載されてもい。また、必要に応じてその
他の周辺回路が一体形成される。更に、必要に応じて、
その他の周辺回路が含まれるICチップが基板上に搭載
される。
の製造方法によって製造され得る。
えた半導体装置のうち、特に液晶表示装置について説明
したが、本発明のFAMOS型TFTメモリは、メモリ
を必要とするいかなる半導体装置にも用いることができ
る。
置の別の実施態様について説明する。
の液晶表示装置のソース信号線側ドライバ、ゲイト信号
線側ドライバ、画素領域、ガンマ補正制御回路、および
メモリを示したものである。1101はソース信号線側
シフトレジスタであり、1102はソース信号線側ドラ
イバに入力されるデジタル信号を供給するための信号線
である。本実施例では、16階調の表示を行うために、
この信号線1102は4ビットのデータを扱えるように
なっている。1103はラッチ回路であり、信号線11
02に供給される信号をソース信号線側シフトレジスタ
1101の信号により選択し、一時的に記憶しておく回
路である。1104はスイッチング回路であり、ラッチ
回路1103から供給される信号に従って、階調電圧制
御回路で電圧が調整された電圧線DC1〜DC16のう
ちいずれかの電圧線を選択し、ソース信号線1109に
供給する。なお、1行に対応する画像情報がラッチ回路
1103群に記憶されたら、ラッチ回路1103群に記
憶された画像情報は一斉にスイッチング回路1104に
送出される。
応した信号電圧と、ゲイト信号線側シフトレジスタ11
08からの信号と、によって対応する画素TFT111
0が選択される。このようにして各画素に所定の階調に
対応した画像情報が書き込まれる。
給されるデジタル信号は、ガンマ補正されていない。本
実施例では、スイッチング回路1104によって選択さ
れる電圧線DC1〜DC16に、それぞれ等電圧を印加
するのではなく、あらかじめ非線型に電圧が印加される
ようにしておく。そうすることによって、画像信号にガ
ンマ補正をすることができる。
におけるガンマ補正回路が示されている。1106はガ
ンマ補正制御回路で、ガンマ補正のデータを記憶するメ
モリ1107からのデータに基づいて、階調電圧制御回
路1105のTFTTr1、1〜Tr15、4のスイッ
チングをし、DC1〜DC16に印加される電圧を調整
する。
1〜DC16に接続された複数のTFTTr1、1〜T
r15、4と複数の抵抗とからなり、ガンマ補正制御回
路によって選択されるTFTに応じて電圧線DC1〜D
C16に印加される電圧がガンマ補正されるようになっ
ている。
7に記憶されており、供給されるデジタル画像信号に応
じて、必要なデータが読み出される。なお、メモリ11
07には、実施例1で用いたメモリと同様のものが用い
られる。
で用いられるDC1〜DC16に印加される電圧の状態
を示した一例である。縦軸は電圧(V)を示している。
なお、点線で示されているものはガンマ補正前のもので
あり、実線で示されているものはガンマ補正後のもので
ある。
印加される階調電圧に、ガンマ補正を施すことによっ
て、デジタル画像信号に応じてスイッチング回路110
4にいよって選択された電圧線が所望の階調電圧をソー
ス信号線に供給することができる。
ンマ補正の為のデータが記憶されているが、このデータ
は実施例1で述べた方法によって記憶される。また、本
実施例においても、メモリ、ガンマ補正制御回路、階調
電圧制御回路などの周辺回路は、画素領域にマトリクス
状に配置されるTFTやドライバ回路を構成するTFT
と同時に、基板上に一体形成される。その製造方法は、
実施例1にて述べた方法によることができる。
えた半導体装置のうち、特に液晶表示装置について説明
したが、本発明のFAMOS型TFTメモリは、メモリ
を必要とするいかなる半導体装置にも用いることができ
る。
投射型の液晶表示装置に組み込んで用いることも可能で
ある。この場合も、装置の小型化が実現でき、良好な階
調表示を行うことができる。
えた半導体装置のうち、特に投射型の液晶表示装置につ
いて説明したが、本発明のFAMOS型TFTメモリ
は、メモリを必要とするいかなる半導体装置にも用いる
ことができる。
して液晶を用いる場合について説明してきたが、本発明
の半導体表示装置に、液晶と高分子との混合層を用い、
いわゆる高分子分散型液晶表示装置とすることもでき
る。また、本発明を、印加電圧に応答して光学的特性が
変調され得るその他のいかなる表示媒体を備えた表示装
置に用いてもよい。例えば、エレクトロルミネセンス素
子などを表示媒体として備えた表示装置に用いてもよ
い。この場合も、メモリや周辺回路などを含むアクティ
ブマトリクス基板の作製には、実施例1で説明した工程
が利用される。
えた半導体装置のうち、特に表示装置について説明した
が、本発明のFAMOS型TFTメモリは、メモリを必
要とするいかなる半導体装置にも用いることができる。
おいて、ゲイト電極にTa(タンタル)またはTa合金
を用いた場合について説明する。
と、約450℃から約600℃で熱酸化することがで
き、Ta2 O 3等の膜質の良い酸化膜がゲイト電極上に
形成される。この酸化膜は、上記実施例1で説明した、
Al(アルミニウム)をゲイト電極として用いたときに
形成される酸化膜よりも膜質は良いことがわかってい
る。
るJ−E特性(電流密度−電界強度特性)において、T
aまたはTa合金の酸化膜がAlの酸化膜よりも良い特
性を有することによってわかった。
前後であり、フローティングゲイト−コントロールゲイ
ト間の容量C3(実施例1の数式参照)が大きいので、
Alをゲイト電極に用いた場合に比較してフローティン
グゲイトに電荷が注入されやすいという利点もある。
記実施例で行ったように陽極酸化することもできる。
極にTaまたはTa合金を用いることができる。
体装置において、FAMOS型TFTメモリを、工程を
増やすことなく容易に作製することができ、半導体装置
の高性能化、小型化がはかれる。
演算回路およびガンマ補正を行うためのデータを記憶す
るメモリが、画素TFT、ドライバ回路、その他の周辺
回路と同時に一体形成されるので、液晶表示装置の小型
化を図りながら、かつ階調表示の良好な液晶表示装置が
実現できる。
記憶するメモリの構成図である。
領域の構成図である。
ある。
ある。
ある。
ある。
ス基板の回路配置を示す図である。
記憶するメモリの回路図である。
る。
る。
マ補正を行うための回路図である。
である。
である。
置の概略図である。
うための回路図である。
す図である。
EM写真図である。
ある。
図である。
Claims (7)
- 【請求項1】 データを記憶するメモリと、前記データ
を制御するロジック回路と、を備えた半導体装置であっ
て、 前記メモリと前記ロジック回路とは、TFTによって構
成され、かつ同一絶縁基板上に一体形成される半導体装
置。 - 【請求項2】 前記メモリは、不揮発性メモリである請
求項1に記載の半導体装置。 - 【請求項3】 前記不揮発性メモリは、複数のFAMO
S型TFTを含む請求項2に記載の半導体装置。 - 【請求項4】 前記TFTの活性層の厚さは、10乃至
100nmである請求項1から3のうちいずれか1つに
記載の半導体表示装置。 - 【請求項5】 データを記憶するメモリと、前記データ
を制御するロジック回路と、を備えた半導体装置であっ
て、 前記メモリと前記ロジック回路とは、TFTによって構
成され、かつ同一絶縁基板上に一体形成され、 前記T
FTの活性層の厚さが10乃至100nmであることに
より、インパクトイオナイゼイションが施しやすくなる
半導体装置。 - 【請求項6】 前記メモリは、不揮発性メモリである請
求項5に記載の半導体装置。 - 【請求項7】 前記不揮発性メモリは、複数のFAMO
S型TFTを含む請求項6に記載の半導体装置。
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