JP2005268774A - 半導体装置の製造方法、ｉｃカード、ｉｃタグ、ｒｆｉｄ、トランスポンダ、紙幣、有価証券、パスポート、電子機器、バッグ及び衣類 - Google Patents

半導体装置の製造方法、ｉｃカード、ｉｃタグ、ｒｆｉｄ、トランスポンダ、紙幣、有価証券、パスポート、電子機器、バッグ及び衣類 Download PDF

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Abstract

【課題】ＩＤチップに用いる半導体装置の製造方法において、スループットの高いデータ書き込み方法を提供することを課題とする。
【解決手段】本発明は、絶縁基板上に変調回路と、復調回路と、論理回路と、メモリ回路と、アンテナ回路とを有する半導体装置の製造方法であり、前記メモリ回路は不揮発性メモリ回路であり、不揮発性メモリ回路のデータは製造時に書き込まれ、データ部の素子形成は電子ビーム露光またはレーザ露光を用いて行い、他の部分の露光はミラープロジェクション露光、ステップ・アンド・リピート露光、またはステップ・アンド・スキャン露光を使用することを特徴とする。
【選択図】図１

Description

本発明は、無線通信など非接触手段により、メモリ回路に必要な情報を記憶させ、或いは情報を読み取ることのできるＩＣチップ（以下「ＩＤチップ」ともいう。）として用いる半導体装置の製造方法に関する。特に、ガラス、プラスチックなどの絶縁基板上に形成されたＩＤチップとして用いる半導体装置の製造方法に関する。
コンピュータ技術の発展や、画像認識技術の向上によって、バーコードなどの媒体を用いた情報認識が広く普及し、商品データの認識などに用いられている。今後はさらに多量の情報認識が実施されると予想される。その一方、バーコードによる情報読み取りなどではバーコードリーダーがバーコードとの接触を必要とすることや、またバーコードに記録される情報量があまり多くできないという欠点があり、非接触の情報認識および媒体の記憶容量増大が望まれている。
このような要望から、近年ＩＣを用いたＩＤチップが開発されている。ＩＤチップとはＩＣチップ内のメモリ回路に必要な情報を記憶し、非接触手段、一般的には無線手段を用いて内部の情報を読み取るものである。このようなＩＤチップの実用化によって、商品流通などの簡素化、低コスト化、高いセキュリティの確保が可能になるものと期待されている。
ＩＤチップを用いた個体認証システムの概要について図４を用いて説明する。図４はバッグの個体情報を非接触で得ることを目的とした個体認証システムの概要を示す図である。特定の個体情報を記憶したＩＤチップ４０１はバッグ４０４に貼り付けられている、もしくは埋め込まれている。このＩＤチップ４０１に対して質問器（リードライタともいう）４０３のアンテナユニット４０２より電磁波が発信される。その電磁波を受けるとＩＤチップ４０１はそのＩＤチップが持っている個体情報をアンテナユニット４０２に対して送り返す。アンテナユニット４０２は送り返された個体情報を質問器４０３に送り、質問器４０３は個体情報の判別をおこなう。このようにして、バッグ４０４の情報を質問器４０３は得ることが可能になる。また、このシステムを用いることによって物流管理、集計、偽造品の除去などが可能になる。
このようなＩＤチップとしては例えば図２に示すようなものがある。ＩＤチップに用いる半導体装置２００はアンテナ回路２０１、整流回路２０２、安定電源回路２０３、アンプ２０８、復調回路２１３、論理回路２０９、メモリコントロール回路２１２、メモリ回路２１１、論理回路２０７、アンプ２０６、変調回路２０５によって構成される。また、アンテナ回路２０１はアンテナコイル３０１、同調容量３０２によって構成される（図３（Ａ））。また、整流回路２０２はダイオード３０３、３０４、平滑容量３０５によって構成される（図３（Ｂ））。
このようなＩＤチップの動作を以下に説明する。アンテナ回路２０１で受信した交流信号はダイオード３０３、３０４によって半波整流され、平滑容量３０５によって平滑される。この平滑された電圧は多数のリップルを含んでいるため、安定電源回路２０３で安定化され、安定化された後の電圧を復調回路２１３、変調回路２０５、アンプ２０６、論理回路２０７、アンプ２０８、論理回路２０９、メモリ回路２１１、メモリコントロール回路２１２に供給する。一方、アンテナ回路２０１で受信された信号はアンプ２０８を介して、クロック信号として、論理回路２０９に入力される。また、アンテナコイル３０１から入力された信号は復調回路２１３で復調され、データとして論理回路２０９に入力される。
論理回路２０９において、入力されたデータはデコードされる。質問器がデータを変形ミラー符号、ＮＲＺ−Ｌ符号などでエンコードして送信するため、それを論理回路２０９はデコードする。デコードされたデータは、メモリコントロール回路２１２に送られ、それに従いメモリ回路２１１に記憶された記憶データが読み出される。メモリ回路２１１は電源が切れても保持できる不揮発性メモリ回路である必要があり、マスクＲＯＭなどが使用される。記憶される内容は、例えば１６バイトのデータ（図１２参照）であり、ＩＤチップの系列を示すファミリーコード４バイト、アプリケーションコード４バイト、使用者が設定するユーザーコード４バイトが２種類となっている。
送受信される信号は、１２５ｋＨｚ、１３．５６ＭＨｚ、９１５ＭＨｚ、２．４５ＧＨｚなどがあり、それぞれＩＳＯ規格などが設定される。また、送受信の際の変調・復調方式も規格化されている。このようなＩＤチップの例として例えば特許文献１などがある。
特開２００１−２５０３９３号公報
以上に述べた、従来のＩＤチップ用半導体装置は、以下のような課題があった。メモリ回路にマスクＲＯＭを用いた場合、チップ製造時以外ではデータ書き込みをおこなうことができない。従って、チップ製造時にデータの書き込みを行うことが必要であり、それらのチップに書き込まれるデータは個々のチップによってそれぞれ異なっている。そのためこのようなチップを製造する際には電子ビーム露光を用いて、個々のチップのパターンを作成していた。電子ビーム露光は、露光の自由度が大きい反面、スループットが良くないという欠点があった。
一般に同一のチップを大量に製造するためには以下のような方法がとられていた。図５にミラープロジェクション露光装置の概要を示す。ミラープロジェクション露光装置は凹面鏡５０１、凸面鏡５０２、レチクル５０３、基板５０４、スリット５０５、光源５０６によって構成される。光源５０６を出た光はスリット５０５で通過領域の制限を受ける。スリット５０５を通過した光はレチクル５０３を通過し、凹面鏡５０１、凸面鏡５０２で反射されたのち、基板５０４に照射される。レチクル５０３および基板５０４を移動させることによって、レチクル５０３上のパターンが基板５０４に露光される。レチクル５０３は図５において右から左へ、基板５０４は図５において左から右へ移動する。レチクル５０３上に同一のチップを多数描いておくことによって、同じパターンが基板５０４上に転写される。
図６にステップ・アンド・スキャン露光装置の概要を示す。ステップ・アンド・スキャン露光装置はステージ６０１、基板６０２、光学系６０３、レチクル６０４、光学系６０５、スリット６０６、光学系６０７、光源６０８によって構成される。光源６０８を出た光は光学系６０７を介してスリット６０６に照射され、スリット６０６で通過制限を受ける。その後光は光学系６０５を介してレチクル６０４に照射される。レチクル６０４を通過した光は光学系６０３を介して基板６０２に照射される。基板６０２はステージ６０１とともにレチクル６０４と同一方向（図６においては左から右方向）へ移動する。これによって、レチクル６０４のパターンが基板６０２へ転写される。ステップ・アンド・スキャン方式の露光は大面積且つ高精細の露光が可能である。
以上のミラープロジェクション露光、およびステップ・アンド・スキャン露光、また、説明をおこなっていないがステップ・アンド・リピート露光（ステッパ露光）などは同一のパターンを製造するのには有利であるが、前述したように、チップ１個１個の内容を変えて製造することは困難である。
またメモリ回路にＥＥＰＲＯＭを用いた場合、ユーザーが製造後にデータを自由に書き換えられる反面、本来のユーザー以外の人が、認証用として書き換えられるべきでない情報を書き換えることが可能になり、偽造をおこなうことも可能である。従って、そのような偽造が不可能なＩＤチップが求められている。
そこで本発明は、ＩＤチップに用いる半導体装置において、スループットが良く、偽造が困難な半導体装置の製造方法を提供することを課題とする。
本発明は、絶縁基板上に第一の露光手段を用いて、変調回路と、復調回路と、論理回路と有する半導体装置を形成する工程と、同一基板上に第二の露光手段を用いて、それぞれが異なる複数のメモリ回路を形成する工程を有することを特徴としている。
本発明は、絶縁基板上にフォトレジストを塗布する工程と、前記フォトレジストに第一の露光手段を用いて露光をおこない、変調回路と、復調回路と、論理回路とを有する複数の半導体装置のパターン形成をおこなう第一の露光工程と、前記フォトレジストに第二の露光手段を用いて露光をおこない、それぞれが異なる複数のメモリ回路のパターン形成をおこなう第二の露光工程と、前記第一、第二の露光工程によって露光された前記フォトレジストを現像し、エッチングをおこなう工程を有することを特徴としている。
本発明は、上記において、メモリ回路はマスクＲＯＭであることを特徴としている。
本発明は、上記において、前記複数のメモリ回路の差異は記憶されるデータの差異であることを特徴としている。
本発明は、上記において、前記第二の露光手段はプログラムによって、露光内容を変えられることを特徴としている。
本発明は、上記において、前記第一の露光手段はミラープロジェクション露光装置を用いた露光手段であることを特徴としている。
本発明は、上記において、前記第一の露光手段はステップ・アンド・リピート露光装置を用いた露光手段であることを特徴としている。
本発明は、上記において、前記第一の露光手段はステップ・アンド・スキャン露光装置を用いた露光手段であることを特徴としている。
本発明は、上記において、前記第二の露光手段は電子ビーム露光装置を用いた露光手段であることを特徴としている。
本発明は、上記において、前記第二の露光手段はレーザ露光装置を用いた露光手段であることを特徴としている。
本発明は、上記において、前記第二の露光手段で露光をおこなう部位はコンタクトホールであることを特徴としている。
本発明は、上記において、絶縁基板はガラス、プラスチック、フィルム状の絶縁体から選ばれた一つであることを特徴としている。
本発明において、ＩＤチップとは個体認識に用いる半導体チップのことであり、ＩＣタグ、無線タグ、ＲＦＩＤ、ＩＣカード、トランスポンダ、紙幣、有価証券、パスポート、電子機器、バッグ、衣類などに使用されるものとする。また、無線通信など非接触手段により、メモリ回路に必要な情報を記憶させ、或いは情報を読み取ることのできるＩＤチップのことを、無線チップともいう。
以上に述べたように、本発明をＩＤチップ用半導体装置の製造工程に用いることによって、スループットの高い半導体装置の製造方法を提供することが可能である。また、本発明によって、偽造が困難なＩＤチップを製造することが可能になる。
以下、本発明の実施の態様について、図面を参照して説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。なお、以下に示す図面において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
絶縁基板上に不揮発性メモリ回路、変調回路、復調回路、論理回路などに用いるＴＦＴを作製する方法について図１３を用いて説明する。なお、本実施の形態では半導体素子としてｎチャネル型薄膜トランジスタ（以下ＴＦＴと記す）、ｐチャネル型ＴＦＴを例に挙げて示すが、本発明においてメモリ部および論理回路部に含まれる半導体素子はこれに限定されない。また、この作製方法は一例であって、絶縁基板上での作製方法を限定するものではない。
まず、ガラス基板である絶縁基板３０００上に酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜、窒化酸化シリコン膜などの絶縁膜から成る下地膜３００１、３００２を形成する。例えば、下地膜３００１として酸化窒化シリコン膜を１０〜２００ｎｍ、下地膜３００２として酸化窒化水素化シリコン膜を５０〜２００ｎｍの厚さに順に積層形成する。
島状半導体層３００３〜３００５は、非晶質構造を有する半導体膜を公知のレーザー結晶化法や熱結晶化法を用いて作製した結晶質半導体膜で形成する。この島状半導体層３００３〜３００５の厚さは２５〜８０ｎｍの厚さで形成する。結晶質半導体膜の材料に限定はないが、好ましくはシリコンまたはシリコン・ゲルマニウム（ＳｉＧｅ）合金などで形成すると良い。
次いで、島状半導体層３００３〜３００５を覆うゲート絶縁膜３００６を形成する。ゲート絶縁膜３００６はプラズマＣＶＤ法またはスパッタ法を用い、厚さを１０〜８０ｎｍとしてシリコンを含む絶縁膜で形成する。
そして、ゲート絶縁膜３００６上に第１の導電層３００７〜３００９を形成する。続いて第２の導電層３０１１〜３０１３を形成し、積層された第１の導電層３００７〜３００９と第２の導電層３０１１〜３０１３（通常のＴＦＴ）を一括でエッチングを行い、ＴＦＴのゲート電極を形成する。
本実施の形態では、第１の導電層３００７〜３００９をＴａＮで５０〜１００ｎｍの厚さに形成し、第２の導電層３０１１〜３０１３をＷで１００〜３００ｎｍの厚さに形成したが、導電層の材料は特に限定されず、いずれもＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕなどから選ばれた元素、または前記元素を主成分とする合金材料もしくは化合物材料で形成しても良い。
次に論理回路部で用いるｐチャネル型ＴＦＴにｐ型を付与する元素のドーピングを行い、第１の不純物領域３０１６、３０１７を形成する。続いて記憶素子、論理回路部で用いるｎチャネル型ＴＦＴのＬＤＤ領域を形成するために、ｎ型を付与する元素のドーピングを行い、第２の不純物領域３０１８、３０１９を形成する。その後、サイドウォール３０２０、３０２１を形成して、メモリ部、論理回路部で用いるｎチャネル型ＴＦＴにｎ型を付与するドーピングを行い第３の不純物領域３０２２、３０２３を形成する。これらのドーピング方法はイオンドープ法もしくはイオン注入法で行えば良い。以上までの工程でそれぞれの島状半導体層に不純物領域が形成される。
次に、それぞれの島状半導体層に添加された不純物元素を活性化する工程を行う。この工程はファーネスアニール炉を用いる熱アニール法で行う。その他に、レーザアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することができる。さらに、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行い、島状半導体層を水素化する工程を行う。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。
次いで、第１の層間絶縁膜３０２４を酸化窒化シリコン膜で形成する。第１の層間絶縁膜３０２４の膜厚は、ゲート絶縁膜と同程度の１０〜８０ｎｍとする。続いてアクリルなどの有機絶縁物材料から成る第２の層間絶縁膜３０２５を形成する。また、第２の層間絶縁膜３０２５として有機絶縁物材料の代わりに無機材料を用いることもできる。無機材料としては無機ＳｉＯ2やプラズマＣＶＤ法で作製したＳｉＯ2（ＰＣＶＤ‐ＳｉＯ2）、ＳＯＧ（Spin on Glass；塗布珪素酸化膜）等が用いられる。
以上において、各パターニング工程は第一の露光手段（たとえばミラープロジェクション露光、ステップ・アンド・リピート露光（ステッパー露光）、ステップ・アンド・スキャン露光など）によって、露光をおこない、レジストを感光させ、パターンを形成し、そのレジストをマスクとしてエッチングをおこなっている。
本発明において、前述した層間膜にコンタクトホールを開口する場合には、上記と異なる方法を用いる。図１（Ａ）に示すように、まずレジストを塗布し、ベークをおこなう。つぎに不揮発性メモリ回路のデータ部以外の場所を前述した第一の露光手段、すなわちミラープロジェクション露光、ステップ・アンド・リピート露光、ステップ・アンド・スキャン露光などによってレジストを露光して形成する（図１（Ｂ））。このような露光手段は、同じパターンをいくつも露光する際には非常に有効な露光が可能である。図１３においてコンタクトホール３０３１、３０３２はこのような露光方法で形成する。
次に、第二の露光手段（電子ビーム露光、レーザ露光など）によってレジストを露光することで、不揮発性メモリ回路のデータ部のコンタクトホール、またはデータ部のコンタクトホールおよびチップの一部のコンタクトホールを形成する（図１（Ｃ））。図１３において、コンタクトホール３０３３はこのような手段で形成する。電子ビーム露光などの露光手段はプログラムによって、露光内容が変更することが可能であるため、同一基板内に異なる記憶データを有するメモリ回路、チップなどを製造することが可能になる。また、電子ビーム露光など第二の露光手段によって形成する場所は不揮発性メモリ回路のデータ部、またはデータ部およびチップの一部であるため、全体に占める割合は小さくスループットの低下は十分小さく抑えられる。
次に現像等の処理（図１（Ｄ））をおこなったあと、層間膜のエッチングをおこない、コンタクトホールを形成する（図１（Ｅ））。
そして、メモリ部において島状半導体層のソース領域、ドレイン領域とコンタクトをとる電極３０２６、３０２７を形成する。また、論理回路部においても同様に、電極３０２８〜３０３０を形成する。
以上の説明において、コンタクトホール形成工程において、従来のミラープロジェクション露光、ステップ・アンド・リピート露光、またはステップ・アンド・スキャン露光と電子ビーム露光又はレーザ露光を組み合わせることで、スループットが高く、且つ、同一基板上に異なるデータを有するチップの製造方法を述べたが、上記方法はコンタクトホール形成工程に限らず、ソース・ドレイン電極形成工程やドーピング工程などその他の工程で用いても良い。
以上においては、第１の露光手段の次に第２の露光手段を用いているが、まず第２の露光手段で、メモリ部を形成し、その後に第１の露光手段で他の回路部分を形成してもよい。
以上のようにして、不揮発性メモリ素子を有するメモリ部と、ＬＤＤ構造のｎチャネル型ＴＦＴおよびシングルドレイン構造のｐチャネル型ＴＦＴを有する論理回路部と、を同一の基板上に形成することができる（図１３参照）。
また、図９に示すように、一度共通部分を形成し、その後で不揮発性メモリ回路のデータ部を形成しても良い。これは、レジストを塗布し、ベークをおこなう（図９（Ａ））。次に第一の露光手段（ミラープロジェクション露光、ステップ・アンド・リピート露光、ステップ・アンド・スキャン露光など）で共通部分のレジストの露光をおこなう。（図９（Ｂ））。次に、現像、ベークなどをおこなう。（図９（Ｃ））。次に、エッチングを行い共通部分のパターンを形成する（図９（Ｄ））。次に、再度、レジストを塗布し、ベークをおこなう（図９（Ｅ））。次に、第二の露光手段（電子ビーム露光、レーザ露光など）にて、不揮発性メモリ回路のデータ部のレジストを露光する（図９（Ｆ））。次に、現像、ベークをおこなう（図９（Ｇ））。最後に、エッチングをおこない不揮発性メモリ回路のデータ部を形成する（図９（Ｈ））。このようにして、個々のチップごとに異なるデータの記憶が可能であり、且つ、スループットを落とさずに半導体装置の製造が可能になる。
本実施形態では、メモリ部および論理回路部を形成し、フレキシブル基板へ転写するまでの作製方法について図１４、図１５を用いて説明する。なお、本実施形態では半導体素子として、不揮発性メモリ素子、ｎチャネル型ＴＦＴ、およびｐチャネル型ＴＦＴを例に挙げて示すが、本発明においてメモリ部および論理回路部に含まれる半導体素子はこれに限定されない。また、この作製方法は一例であって、絶縁基板上での作製方法を限定するものではない。
絶縁基板３０００上に剥離層４０００を形成する。剥離層４０００は、非晶質シリコン、多結晶シリコン、単結晶シリコン、微結晶シリコン（セミアモルファスシリコンを含む）等、シリコンを主成分とする層を用いることができる。剥離層４０００は、スパッタ法、プラズマＣＶＤ法等を用いて形成することができる。本実施の形態では、膜厚５００ｎｍ程度の非晶質シリコンをスパッタ法で形成し、剥離層４０００として用いる。続いて上記に示した作業工程に従い、図１３に示すようなメモリ部、論理回路部を形成する。
次に、第２の層間絶縁膜３０２５上に第３の層間絶縁膜４００１を形成し、パッド４００２〜４００５を形成する。パッド４００２〜４００５は、Ａｇ、Ａｕ、Ｃｕ、Ｐｄ、Ｃｒ、Ｍｏ、Ｔｉ、Ｔａ、Ｗ、Ａｌなどの金属、金属化合物を１つまたは複数有する導電材料を用いることができる。
そしてパッド４００２〜４００５を覆うように、第３の層間絶縁膜４００１上に保護層４００６を形成する。保護層４００６は、後に剥離層４０００をエッチングにより除去する際に、パッド４００２〜４００５を保護することができる材料を用いる。例えば、水またはアルコール類に可溶なエポキシ系、アクリレート系、シリコン系の樹脂を全面に塗布することで保護層４００６を形成することができる（図１４（Ａ））。
次に、剥離層４０００を分離するための溝４００７を形成する（図１４（Ｂ）参照）。溝４００７は、剥離層４０００が露出する程度であれば良い。溝４００７の形成は、エッチング、ダイシング、スクライビングなどを用いることができる。
次に、剥離層４０００をエッチングにより除去する（図１５（Ａ）参照）。本実施の形態では、エッチングガスとしてフッ化ハロゲンを用い、該ガスを溝４００７から導入する。本実施の形態では、例えばＣｌＦ3（三フッ化塩素）を用い、温度：３５０℃、流量：３００ｓｃｃｍ、気圧：８００Ｐａ、時間：３ｈの条件で行う。また、ＣｌＦ3ガスに窒素を混ぜたガスを用いても良い。ＣｌＦ3等のフッ化ハロゲンを用いることで、剥離層４０００が選択的にエッチングされ、絶縁基板３０００を剥離することができる。なおフッ化ハロゲンは、気体であっても液体であってもどちらでも良い。
次に、剥離されたメモリ部および論理回路部を、接着剤４００８を用いて支持体４００９に貼り合わせる（図１５（Ｂ）参照）。接着剤４００８は、支持体４００９と下地膜３００１とを貼り合わせることができる材料を用いる。接着剤４００８は、例えば反応硬化型接着剤、熱硬化型接着剤、紫外線硬化型接着剤等の光硬化型接着剤、嫌気型接着剤などの各種硬化型接着剤を用いることができる。
支持体４００９として、フレキシブルな紙またはプラスチックなどの有機材料を用いることができる。または支持体４００９として、フレキシブル無機材料を用いていても良い。支持体４００９は集積回路において発生した熱を拡散させるために、２〜３０Ｗ／ｍＫ程度の高い熱伝導率を有するのが望ましい。
なおメモリ部および論理回路部の集積回路を絶縁基板３０００から剥離する方法は、本実施の形態で示したようにシリコンを主成分とする層のエッチングを用いる方法に限定されず、他の様々な方法を用いることができる。例えば、耐熱性の高い基板と集積回路の間に金属酸化膜を設け、該金属酸化膜を結晶化により脆弱化して集積回路を剥離することができる。また例えば、剥離層をレーザー光の照射により破壊し、集積回路を基板から剥離することもできる。また例えば、集積回路が形成された基板を機械的に削除または溶液やガスによるエッチングで除去することで、集積回路を基板から剥離することもできる。
また対象物の表面が曲面を有しており、それにより該曲面に貼り合わされたＩＤチップの支持体が、錐面、柱面など母線の移動によって描かれる曲面を有するように曲がってしまう場合、該母線の方向とＴＦＴのキャリアが移動する方向とを揃えておくことが望ましい。上記構成により、支持体が曲がっても、それによってＴＦＴの特性に影響が出るのを抑えることができる。また、島状の半導体膜が集積回路内において占める面積の割合を、１〜３０％とすることで、支持体が曲がっても、それによってＴＦＴの特性に影響が出るのをより抑えることができる。本実施の形態は、上記の実施の形態や他の実施例と組み合わせて用いることが可能である。
マスクＲＯＭを用いた不揮発性メモリ回路の実施例を図７に示す。図７に示す不揮発性メモリ回路はＴＦＴのドレイン端子のコンタクトホールを開口するかどうかで、記憶状態を表すものである。
以下、マスクＲＯＭを用いた不揮発性メモリ回路の動作について、図７を用いて説明をおこなう。図７の不揮発性メモリ回路は説明簡略化のため、４ビットのメモリ回路としているが、４ビットに限定されるものではない。図７に示す不揮発性メモリ回路は列デコーダー７０１、行デコーダー７０２、アンプ７１５、ｎチャネル型ＴＦＴ７０３〜７０６、ビット線（データ線）７０９、７１０、ワード線７０７、７０８、電源線７１３、列スイッチ７１１、７１２、出力配線７１７、負荷抵抗７１４、出力端子７１６、電源１、電源２によって構成されている。負荷抵抗７１４の代わりに定電流源を用いても良い。
電源１はハイ電位を設定する電位であり、電源２はロウ電位を設定する電位である。ただしＴＦＴ７０３〜７０６をｐチャネル型ＴＦＴとする場合においては、電源１はロウ電位を設定し、電源２はハイ電位を設定する。以下の説明ではＴＦＴ７０３〜７０６はＮ型とし、電源１は＋３Ｖ、電源２は０Ｖとするが適宜変えてもよい。また、ＴＦＴ７０３〜７０６によって、メモリセル７１８〜７２１は構成される。
以下、読み出しをおこなう場合について説明をおこなう。メモリセル７１８のデータを読み出す場合は、行デコーダ７０２を動作させ、ワード線７０７をアクティブとする。それによってＴＦＴ７０３、７０４はオンとなる。次に、列デコーダ７０１を動作させ、列スイッチ７１１をオンさせる。それによってビット線（データ線）７０９、出力配線７１７、負荷抵抗７１４、アンプ７１５が接続される。ＴＦＴ７０３がオンしているので、電流は電源１、負荷抵抗７１４、出力配線７１７、列スイッチ７１１、データ線７０９、ＴＦＴ７０３、電源線７１３を介して電源２へ流れる。これによってメモリセル７１８の出力はロウになる。
メモリセル７１９のデータを読み出す場合は、行デコーダ７０２を動作させ、ワード線７０７をアクティブとする。それによってＴＦＴ７０３、７０４はオンとなる。次に、列デコーダ７０１を動作させ、列スイッチ７１２をオンさせる。それによってビット線（データ線）７１０、出力配線７１７、負荷抵抗７１４、アンプ７１５が接続される。ＴＦＴ７０３がオンしているが、ＴＦＴ７０４のドレイン端子はどこにも接続されていないため、電流は流れない。電源１の電位が負荷抵抗７１４、出力配線７１７、列スイッチ７１２、データ線７１０に供給されるが、電流が流れないのでメモリセル７１９の出力はハイになる。
メモリセル７２０のデータを読み出す場合は、行デコーダ７０２を動作させ、ワード線７０８をアクティブとする。それによってＴＦＴ７０５、７０６はオンとなる。次に、列デコーダ７０１を動作させ、列スイッチ７１１をオンさせる。それによってビット線７０９、出力配線７１７、負荷抵抗７１４、アンプ７１５が接続される。ＴＦＴ７０５がオンしているが、ＴＦＴ７０５のドレイン端子はどこにも接続されていないため、電流は流れない。電源１の電位が負荷抵抗７１４、出力配線７１７、列スイッチ７１１、データ線７０９に供給されるが、電流が流れないのでメモリセル７２０の出力はハイになる。
メモリセル７２１のデータを読み出す場合は、行デコーダ７０２を動作させ、ワード線７０８をアクティブとする。それによってＴＦＴ７０５、７０６はオンとなる。次に、列デコーダ７０１を動作させ、列スイッチ７１２をオンさせる。それによってビット線７１０、出力配線７１７、負荷抵抗７１４、アンプ７１５が接続される。ＴＦＴ７０６がオンしているので、電流は電源１、負荷抵抗７１４、出力配線７１７、列スイッチ７１２、データ線７１０、ＴＦＴ７０６、電源線７１３を介して電源２へ流れる。これによってメモリセル７２１の出力はロウになる。
このようにして、メモリに記憶されたデータを出力端子７１６に読み出すことができる。
図８は図７のメモリセルのレイアウト図である。ＴＦＴ７０３〜７０６、データ線７０９、７１０、ワード線７０７、７０８電源線７１３から構成され、ＴＦＴ７０３〜７０６のソース電極はコンタクトホール８０２、８０３を介して電源線７１３に接続されている。ＴＦＴ７０３のドレイン電極はコンタクトホール８０１を介してビット線７０９に接続され、ＴＦＴ７０６のドレイン電極はコンタクトホール８０４を介してビット線７１０に接続されている。ＴＦＴ７０４、７０５のドレイン電極はどこにも接続されていない。
前述したように、コンタクトホール８０１、８０４の形成を電子ビーム露光又は、レーザ露光することによって、その位置を変え、記憶するデータを変更することが可能である。例えば、コンタクトホール８０１の位置をＴＦＴ７０５のドレイン端子に移動することなどが露光プログラムの変更にて可能である。
また、記憶データの内容に関係しないもの、図８ではコンタクトホール８０１、８０４以外の露光データのようなものは、ミラープロジェクション露光、ステップ・アンド・リピート露光、ステップ・アンド・スキャン露光などで形成が可能である。
剥離プロセスを用いて、フレキシブルなＩＤタグを構成する場合の例について図１８を用いて説明する。ＩＤタグはフレキシブル保護層１８０１、１８０３、および剥離プロセスを用いて形成されたＩＤチップ１８０２より構成される。本実施例において、アンテナ１８０４はＩＤチップ１８０２上ではなく、保護層１８０３上に形成され、ＩＤチップ１８０２に電気的に接続されている。図１８（Ａ）では保護層１８０３上にのみ形成されているが、保護層１８０１上にもアンテナを形成しても良い。アンテナは銀、銅、またはそれらでメッキされた金属であることが望ましい。ＩＤチップ１８０２とアンテナとの接続は異方性導電膜を用い、ＵＶ処理をおこない接続をおこなうが、接続方法はこれに限定されない。
図１８（Ｂ）は図１８（Ａ）の断面を示したものである。ＩＤチップ１８０２の厚さは５μｍ以下であり、望ましくは０．１μｍ〜３μｍの厚さを有する。また保護層１８０１、１８０３の厚さは、保護層１８０１、１８０３を重ねたときの厚さをｄとしたとき、（ｄ／２）±３０μｍとなっていることが望ましく、とくに（ｄ／２）±１０μｍであれば最良である。保護層１８０１、１８０３の厚さは１０μｍ〜２００μｍであることが望ましい。ＩＤチップ１８０２の面積は５ｍｍ角以下であり、望ましくは０．３ｍｍ角〜４ｍｍ角の面積を有する。
保護層１８０１、１８０３は有機樹脂材料で形成され折り曲げに対して強い構造をもっている。剥離プロセスを用いたＩＤチップ１８０２自体も単結晶半導体に比べて、折り曲げに対して強いため、保護層１８０１、１８０３と密着させることが可能である。このような保護層１８０１、１８０３で囲われたＩＤチップをさらに他の個体物の表面または内部に配置しても良い。また、紙の中に埋め込んでも良い。
ＩＤチップを曲面にはる場合、つまり、ＩＤチップが弧を描いている方向と垂直にＴＦＴを配置した例について図１７を用いて説明する。図１７のＩＤチップが含むＴＦＴは、電流が流れる方向、すなわち、ドレイン電極〜ゲート電極〜ソース電極の位置は直線状にあり、応力の影響が少なくなるような配置となっている。このような配置をおこなうことによって、ＴＦＴ特性の変動を抑えることができる。また、ＴＦＴを構成する結晶は電流の流れる方向にそろっており、これらをＣＷＬＣなどで形成することによって、Ｓ値を０．３５Ｖ／ｄｅｃ以下、（好ましくは０．０９〜０．２５Ｖ／ｄｅｃ）、移動度を１００ｃｍ2／Ｖｓ以上にすることができる。このようなＴＦＴを用いて１９段リングオシレータを構成した場合において、電源電圧３〜５Ｖにおいて、その発振周波数は１ＭＨｚ以上、好ましくは１００ＭＨｚ以上の特性を有する。電源電圧３〜５Ｖにおいて、インバータ１段あたりの遅延時間は２６ｎｓ、好ましくは０．２６ｎｓ以下を有する。
また、応力に対して、ＴＦＴなどのアクティブ素子を破壊させないためには、ＴＦＴなどのアクティブ素子の活性領域（シリコンアイランド部分）の面積が全体の面積に占める割合は、５％〜５０％であることが望ましい。ＴＦＴなどのアクティブ素子の存在しない領域には下地絶縁材料、層間絶縁材料および配線材料が主として設けられている。ＴＦＴの活性領域以外の面積は全体の面積の６０％以上であることが望ましい。アクティブ素子の活性領域の厚さは２０ｎｍ〜２００ｎｍ、代表的には４０〜１７０ｎｍ、好ましくは活性領域を広く取る場合は４５〜５５ｎｍ、活性領域を狭く取る場合は１４５〜１５５ｎｍを有する。
本実施例では本発明を用いた回路に外付けのアンテナをつけた例について図１０、図１１を用いて説明する。
図１０（Ａ）は回路の周りを一面のアンテナで覆ったものである。基板１０００上にアンテナ１００１を構成し、本発明を用いた回路１００２を接続する。図面では回路１００２の周りをアンテナ１００１で覆う構成になっているが、基板全面をアンテナ１００１で覆い、その上に電極を構成した回路１００２を貼り付けるような構造を取っても良い。
図１０（Ｂ）は細いアンテナを回路の周りを回るように配置したものである。基板１００３上にアンテナ１００４を構成し、本発明を用いた回路１００５を接続する。なお、アンテナの配線の配置は一例であってこれに限定するものではない。
図１０（Ｃ）は高周波数のアンテナである。基板１００６上にアンテナ１００７を構成し、本発明を用いた回路１００８を接続する。
図１０（Ｄ）は１８０度無指向性（どの方向からでも同じく受信可能）なアンテナである。基板１００９上にアンテナ１０１０を構成し、本発明を用いた回路１０１１を接続する。
図１０（Ｅ）は棒状に長く伸ばしたアンテナである。基板１０１２上にアンテナ１０１３を構成し、本発明を用いた回路１０１４を接続する。
本発明を用いた回路とこれらのアンテナへの接続は公知の方法で行うことができる。例えばアンテナと回路をワイヤボンディング接続やバンプ接続を用いて接続する、あるいはチップ化した回路の一面を電極にしてアンテナに貼り付けるという方法を取ってもよい。この方式ではＡＣＦ（anisotropic conductive film；異方性導電性フィルム）を用いて貼り付けることができる。
アンテナに必要な長さは受信に用いる周波数によって適正な長さが異なる。一般には波長の整数分の１の長さにすると良いとされる。例えば周波数が２．４５ＧＨｚの場合は約６０ｍｍ（１／２波長）、約３０ｍｍ（１／４波長）とすれば良い。
また、本発明の回路上に基板を取りつけ、さらにその上にアンテナを構成してもよい。図１１（Ａ）〜（Ｃ）にその一例として回路上に基板１１００を取りつけ、らせん状のアンテナ１１０１を配置したものの上面図および断面図を示す。
なお、本実施例に示した例はごく一例であり、アンテナの形状を限定するものではない。あらゆる形状のアンテナについて本発明は実施することが可能である。この実施例は実施形態および上記の実施例１〜４のどのような組み合わせからなる構成を用いても実現することができる。
本実施例では、図１９〜２１を参照して、ＴＦＴを含む薄膜集積回路装置の具体的な作製方法について説明する。ここでは、簡単のため、ｎ型ＴＦＴとｐ型ＴＦＴを用いたＣＰＵ（論理回路部）とメモリ部の断面構造を示すことによって、その作製方法について説明する。
まず、基板６０上に、剥離層６１を形成する（図１９（Ａ））。ここでは、ガラス基板（例えば、コーニング社製１７３７基板）上に、５０ｎｍ（５００Å）の膜厚のａ−Ｓｉ膜（非晶質シリコン膜）を減圧ＣＶＤ法により形成した。なお、基板６０としては、ガラス基板の他にも、石英基板、アルミナなど絶縁物質で形成される基板、シリコンウエハ基板、後工程の処理温度に耐え得る耐熱性を有するプラスチック基板等を用いることができる。
また、剥離層６１としては、非晶質シリコンの他に、多結晶シリコン、単結晶シリコン、ＳＡＳ（セミアモルファスシリコン（微結晶シリコン、マイクロクリスタルシリコンともいう。））等、シリコンを主成分とする膜を用いることが望ましいが、これらに限定されるものではない。剥離層６１は、減圧ＣＶＤ法の他にも、プラズマＣＶＤ法、スパッタ法等によって形成しても良い。また、リンなどの不純物をドープした膜を用いてもよい。また、剥離層６１の膜厚は、５０〜６０ｎｍとするのが望ましい。ＳＡＳに関しては、３０〜５０ｎｍとしてもよい。
次に、剥離層６１上に、保護膜５５（下地膜、下地絶縁膜と呼ぶこともある。）を形成する（図１９（Ａ））。ここでは、保護膜５５を剥離層６１側から順に、膜厚１００ｎｍのＳｉＯＮ（窒素を含む酸化珪素）膜、膜厚５０ｎｍのＳｉＮＯ（酸素を含む窒化珪素）膜、膜厚１００ｎｍのＳｉＯＮ膜の３層構造としたが、材質、膜厚、積層数は、これに限定されるものではない。例えば、下層のＳｉＯＮ膜に代えて、膜厚０．５〜３μｍのシロキサン等の耐熱性樹脂をスピンコート法、スリットコーター法、液滴吐出法などによって形成しても良い。また、窒化珪素膜（ＳｉＮ、Ｓｉ3Ｎ4等）を用いてもよい。また、上層のＳｉＯＮ膜に代えて、酸化珪素膜を用いてもよい。また、それぞれの膜厚は、０．０５〜３μｍとするのが望ましく、その範囲から自由に選択することができる。
ここで、酸化珪素膜は、ＳｉＨ4／Ｏ2、ＴＥＯＳ（テトラエトキシシラン）／Ｏ2等の混合ガスを用い、熱ＣＶＤ、プラズマＣＶＤ、常圧ＣＶＤ、バイアスＥＣＲＣＶＤ等の方法によって形成することができる。また、窒化珪素膜は、代表的には、ＳｉＨ4／ＮＨ3の混合ガスを用い、プラズマＣＶＤによって形成することができる。また、ＳｉＯＮ膜又はＳｉＮＯ膜は、代表的には、ＳｉＨ4／Ｎ2Ｏの混合ガスを用い、プラズマＣＶＤによって形成することができる。
なお、剥離層６１及び島状半導体膜５７として、ａ−Ｓｉ等の珪素を主成分とする材料を用いる場合には、それらに接する保護膜５５としては、密着性確保の点から、ＳｉＯｘＮｙ（ｘ＞ｙ＞０）を用いてもよい。
次に、保護膜５５上に、薄膜集積回路装置のＣＰＵ（論理回路部）やメモリ部を構成する薄膜トランジスタ（ＴＦＴ）を形成する。なお、ＴＦＴ以外にも、有機ＴＦＴ、薄膜ダイオード等の薄膜能動素子を形成することもできる。
ＴＦＴの作製方法として、まず、保護膜５５上に、島状半導体膜５７を形成する（図１９（Ｂ））。島状半導体膜５７は、アモルファス半導体、結晶性半導体、又はセミアモルファス半導体で形成する。いずれも、シリコン、シリコン・ゲルマニウム（ＳｉＧｅ）等を主成分とする半導体膜を用いることができる。
ここでは、７０ｎｍの膜厚のアモルファスシリコンを形成し、さらにその表面をニッケルを含む溶液で処理した。さらに、５００〜７５０℃の熱結晶化工程によって結晶質シリコン半導体膜を得、レーザー結晶化を行って結晶性の改善を施した。また、成膜方法としては、プラズマＣＶＤ法、スパッタ法、ＬＰＣＶＤ法などを用いても良い。結晶化方法としては、レーザー結晶化法、熱結晶化法、他の触媒（Ｆｅ，Ｒｕ，Ｒｈ，Ｐｄ，Ｏｓ，Ｉｒ，Ｐｔ，Ｃｕ，Ａｕ等）を用いた熱結晶化、あるいはそれらを交互に複数回行っても良い。
また、非晶質構造を有する半導体膜の結晶化処理としては、連続発振のレーザーを用いても良く、結晶化に際し大粒径の結晶を得るためには、連続発振が可能な固体レーザーを用い、基本波の第２高調波〜第４高調波を適用するのが好ましい（この場合の結晶化をＣＷＬＣという。）。代表的には、Ｎｄ：ＹＶＯ4レーザー（基本波１０６４ｎｍ）の第２高調波（５３２ｎｍ）や第３高調波（３５５ｎｍ）を適用すればよい。連続発振のレーザーを用いる場合には、出力１０Ｗの連続発振のＹＶＯ4レーザーから射出されたレーザー光を非線形光学素子により高調波に変換する。また、共振器の中にＹＶＯ4結晶又はＧｄＶＯ4結晶と非線形光学素子を入れて、高調波を射出する方法もある。そして、好ましくは光学系により照射面にて矩形状または楕円形状のレーザー光に成形して、被処理体に照射する。このときのエネルギー密度は０．０１〜１００ＭＷ／ｃｍ2程度（好ましくは０．１〜１０ＭＷ／ｃｍ2）が必要である。そして、１０〜２０００ｃｍ／ｓ程度の速度でレーザー光に対して相対的に半導体膜を移動させて照射すればよい。
また、パルス発振のレーザーを用いる場合、通常、数十Ｈｚ〜数百Ｈｚの周波数帯を用いるが、それよりも著しく高い１０ＭＨｚ以上の発振周波数を有するパルス発振レーザーを用いてもよい（この場合の結晶化をＭＨｚＬＣという。）。パルス発振でレーザー光を半導体膜に照射してから半導体膜が完全に固化するまでの時間は数十ｎｓｅｃ〜数百ｎｓｅｃと言われているため、上記高周波数帯を用いることで、半導体膜がレーザー光によって溶融してから固化するまでに、次のパルスのレーザー光を照射できる。よって、従来のパルス発振のレーザーを用いる場合と異なり、半導体膜中において固液界面を連続的に移動させることができるので、走査方向に向かって連続的に成長した結晶粒を有する半導体膜が形成される。具体的には、含まれる結晶粒の走査方向における幅が１０〜３０μｍ、走査方向に対して垂直な方向における幅が１〜５μｍ程度の結晶粒の集合を形成することができる。該走査方向に沿って長く延びた単結晶の結晶粒を形成することで、少なくともＴＦＴのチャネル方向には結晶粒界のほとんど存在しない半導体膜の形成が可能となる。
なお、保護膜５５の一部に耐熱性有機樹脂であるシロキサンを用いた場合には、上記結晶化の際に、半導体膜中から熱が漏れることを防止することができ、効率よく結晶化を行うことができる。
上記の方法によって結晶性シリコン半導体膜を得る。なお、結晶は、ソース、チャネル、ドレイン方向にそろっていることが望ましい。また、結晶層の厚さは、２０〜２００ｎｍ（代表的には４０〜１７０ｎｍ、さらに好ましくは、５０〜１５０ｎｍ）となるようにするのがよい。その後、半導体膜上に酸化膜を介して、金属触媒をゲッタリングするためのアモルファスシリコン膜を成膜し、５００〜７５０℃の熱処理によってゲッタリング処理を行った。さらに、ＴＦＴ素子としての閾値を制御するために、結晶性シリコン半導体膜に対し、１０13／ｃｍ2オーダーのドーズ量のホウ素イオンを注入した。その後、レジストをマスクとしてエッチングを行うことにより、島状半導体膜５７を形成した。
なお、結晶性半導体膜を形成するにあたっては、ジシラン（Ｓｉ2Ｈ6）とフッ化ゲルマニウム（ＧｅＦ4）の原料ガスとして、ＬＰＣＶＤ（減圧ＣＶＤ）法によって、多結晶半導体膜を直接形成することによっても、結晶性半導体膜を得ることができる。ガス流量比は、Ｓｉ2Ｈ6／ＧｅＦ4＝２０／０．９、成膜温度は４００〜５００℃、キャリアガスとしてＨｅ又はＡｒを用いたが、これに限定されるものではない。
なお、ＴＦＴ内の特にチャネル領域には、１×１０19〜１×１０22ｃｍ-3、好ましくは１×１０19〜５×１０20ｃｍ-3の水素又はハロゲンが添加されているのがよい。ＳＡＳに関しては、１×１０19〜２×１０21ｃｍ-3とするのが望ましい。いずれにしても、ＩＣチップに用いられる単結晶に含まれる水素又はハロゲンの含有量よりも多く含有させておくことが望ましい。これにより、ＴＦＴ部に局部クラックが生じても、水素又はハロゲンによってターミネート（終端）されうる。
次に、島状半導体膜５７上にゲート絶縁膜５８を形成する（図１９（Ｂ））。ゲート絶縁膜５８はプラズマＣＶＤ法又はスパッタリング法などの薄膜形成法を用い、窒化珪素、酸化珪素、窒化酸化珪素又は酸化窒化珪素を含む膜を、単層で、又は積層させて形成することが好ましい。積層する場合には、例えば、基板側から酸化珪素膜、窒化珪素膜、酸化珪素膜の３層構造とするのがよい。
次に、ゲート電極５６を形成する（図１９（Ｃ））。ここでは、ＳｉとＷ（タングステン）をスパッタ法により積層形成した後に、レジスト６２をマスクとしてエッチングを行うことにより、ゲート電極５６を形成した。勿論、ゲート電極５６の材料、構造、作製方法は、これに限定されるものではなく、適宜選択することができる。例えば、ｎ型不純物がドーピングされたＳｉとＮｉＳｉ（ニッケルシリサイド）との積層構造や、ＴａＮ（窒化タンタル）とＷ（タングステン）の積層構造としてもよい。また、種々の導電材料を用いて単層で形成しても良い。
また、レジストマスクの代わりに、ＳｉＯｘ等のマスクを用いてもよい。この場合、ＳｉＯｘ、ＳｉＯＮ等のマスク（ハードマスクと呼ばれる。）のパターニング形成工程が加わるが、エッチング時におけるマスクの膜減りがレジストよりも少ないため、所望の幅のゲート電極層を形成することができる。また、レジスト６２を用いずに、液滴吐出法を用いて選択的にゲート電極５６を形成しても良い。
導電材料としては、導電膜の機能に応じて種々の材料を選択することができる。また、ゲート電極とアンテナとを同時に形成する場合には、それらの機能を考慮して材料を選択すればよい。
なお、ゲート電極をエッチング形成する際のエッチングガスとしては、ＣＦ4、Ｃｌ2、Ｏ2の混合ガスやＣｌ2ガスを用いたが、これに限定されるものではない。
次に、ｐ型ＴＦＴ７０、７２となる部分をレジスト６３で覆い、ゲート電極をマスクとして、ｎ型ＴＦＴ６９、７１の島状半導体膜中に、ｎ型を付与する不純物元素６４（代表的にはＰ（リン）又はＡｓ（砒素））を低濃度にドープする（第１のドーピング工程、図１９（Ｄ））。第１のドーピング工程の条件は、ドーズ量：１×１０13〜６×１０13／ｃｍ2、加速電圧：５０〜７０ｋｅＶとしたが、これに限定されるものではない。この第１のドーピング工程によって、ゲート絶縁膜５８を介してドープがなされ、一対の低濃度不純物領域６５が形成される。なお、第１のドーピング工程は、ｐ型ＴＦＴ領域をレジストで覆わずに、全面に行っても良い。
次に、レジスト６３をアッシング等により除去した後、ｎ型ＴＦＴ領域を覆うレジスト６６を新たに形成し、ゲート電極をマスクとして、ｐ型ＴＦＴ７０、７２の島状半導体膜中に、ｐ型を付与する不純物元素６７（代表的にはＢ（ホウ素））を高濃度にドープする（第２のドーピング工程、図１９（Ｅ））。第２のドーピング工程の条件は、ドーズ量：１×１０16〜３×１０16／ｃｍ2、加速電圧：２０〜４０ｋｅＶとして行う。この第２のドーピング工程によって、ゲート絶縁膜５８を介してスルードープがなされ、一対のｐ型の高濃度不純物領域６８が形成される。
次に、レジスト６６をアッシング等により除去した後、基板表面に、絶縁膜７５を形成した（図２０（Ａ））。ここでは、膜厚１００ｎｍのＳｉＯ2膜をプラズマＣＶＤ法によって形成した。その後、エッチバック法により、絶縁膜７５、ゲート絶縁膜５８をエッチング除去し、サイドウォール（側壁）７６を自己整合的（セルフアライン）に形成した（図２０（Ｂ））。エッチングガスとしては、ＣＨＦ3とＨｅの混合ガスを用いた。なお、サイドウォールを形成する工程は、これらに限定されるものではない。
なお、サイドウォール７６の形成方法は上記に限定されるものではない。例えば、図２１に示した方法を用いることができる。図２１（Ａ）は、絶縁膜７５を二層又はそれ以上の積層構造とした例を示している。絶縁膜７５としては、例えば、膜厚１００ｎｍのＳｉＯＮ（酸窒化珪素）膜と、膜厚２００ｎｍのＬＴＯ膜（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ、低温酸化膜）の２層構造とした。ここでは、ＳｉＯＮ膜は、プラズマＣＶＤ法で形成し、ＬＴＯ膜としは、ＳｉＯ2膜を減圧ＣＶＤ法で形成した。その後、エッチバックを行うことにより、Ｌ字状と円弧状からなるサイドウォール７６が形成される。
また、図２１（Ｂ）は、エッチバック時に、ゲート絶縁膜５８を残すようにエッチングを行った例を示している。この場合の絶縁膜７５は、単層構造でも積層構造でも良い。
上記サイドウォールは、後に高濃度のｎ型不純物をドーピングし、サイドウォール７６の下部に低濃度不純物領域又はノンドープのオフセット領域を形成する際のマスクとして機能するものであるが、上述したサイドウォールのいずれの形成方法においても、形成したい低濃度不純物領域又はオフセット領域の幅によって、エッチバックの条件を適宜変更すればよい。
次に、ｐ型ＴＦＴ領域を覆うレジスト７７を新たに形成し、ゲート電極５６及びサイドウォール７６をマスクとして、ｎ型を付与する不純物元素７８（代表的にはＰ又はＡｓ）を高濃度にドープする（第３のドーピング工程、図２０（Ｃ））。第３のドーピング工程の条件は、ドーズ量：１×１０13〜５×１０15／ｃｍ2、加速電圧：６０〜１００ｋｅＶとして行う。この第３のドーピング工程によってドープがなされ、一対のｎ型の高濃度不純物領域７９が形成される。
なお、レジスト７７をアッシング等により除去した後、不純物領域の熱活性化を行っても良い。例えば、５０ｎｍのＳｉＯＮ膜を成膜した後、５５０℃、４時間、窒素雰囲気下において、加熱処理を行えばよい。また、水素を含むＳｉＮｘ膜を、１００ｎｍの膜厚に形成した後、４１０℃、１時間、窒素雰囲気下において、加熱処理を行うことにより、結晶性半導体膜の欠陥を改善することができる。これは、例えば、結晶性シリコン中に存在するダングリングボンドを終端させるものであり、水素化処理工程などと呼ばれる。さらに、この後、ＴＦＴを保護するキャップ絶縁膜として、膜厚６００ｎｍのＳｉＯＮ膜を形成する。なお、水素化処理工程は、該ＳｉＯＮ膜形成後に行っても良い。この場合、ＳｉＮｘとＳｉＮｘ上に形成されたＳｉＯＮ膜は連続成膜することができる。このように、ＴＦＴ上には、基板側からＳｉＯＮ、ＳｉＮｘ、ＳｉＯＮの順に３層の絶縁膜が形成されることになるが、その構造や材料はこれらに限定されるものではない。また、これらの絶縁膜は、ＴＦＴを保護する機能をも有しているため、できるだけ形成しておくのが望ましい。
次に、ＴＦＴ上に、層間膜５３を形成する（図２０（Ｄ））。層間膜５３としては、ポリイミド、アクリル、ポリアミドや、シロキサン等の耐熱性有機樹脂を用いることができる。形成方法としては、その材料に応じて、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法、スクリーン印刷、オフセット印刷等）、ドクターナイフ、ロールコーター、カーテンコーター、ナイフコーター等を採用することができる。また、無機材料を用いてもよく、その際には、酸化珪素、窒化珪素、酸窒化珪素、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）、アルミナ膜等を用いることができる。なお、これらの絶縁膜を積層させて、層間膜５３を形成しても良い。
さらに、層間膜５３上に、保護膜５４を形成しても良い。保護膜５４としては、ＤＬＣ（ダイヤモンドライクカーボン）或いは窒化炭素（ＣＮ）等の炭素を有する膜、又は、酸化珪素膜、窒化珪素膜或いは窒化酸化珪素膜等を用いることができる。形成方法としては、プラズマＣＶＤ法や、大気圧プラズマ等を用いることができる。あるいは、ポリイミド、アクリル、ポリアミド、レジスト又はベンゾシクロブテン等の感光性又は非感光性の有機材料や、シロキサン等の耐熱性有機樹脂を用いてもよい。
なお、層間膜５３又は保護膜５４と、後に形成される配線を構成する導電材料等との熱膨張率の差から生じる応力によって、これらの膜の膜剥がれや割れが生じるのを防ぐために、層間膜５３又は保護膜５４中にフィラーを混入させておいても良い。
次に、レジストを形成した後、エッチングによりコンタクトホールを形成し、ＴＦＴ同士を接続する配線５１及び外部アンテナと接続するための接続配線２１を形成する（図２０（Ｄ））。コンタクトホール開孔時のエッチングに用いられるガスは、ＣＨＦ3とＨｅの混合ガスを用いたが、これに限定されるものではない。また、配線５１と接続配線２１は同一材料を用いて同時に形成しても良いし、別々に形成しても良い。ここでは、ＴＦＴと接続される配線５１は、Ｔｉ、ＴｉＮ、Ａｌ−Ｓｉ、Ｔｉ、ＴｉＮの順に形成した５層構造とし、スパッタ法によって形成した後、パターニング形成した。
なお、Ａｌ層において、Ｓｉを混入させることにより、配線パターニング時のレジストベークにおけるヒロックの発生を防止することができる。また、Ｓｉの代わりに、０．５％程度のＣｕを混入させても良い。また、ＴｉやＴｉＮでＡｌ−Ｓｉ層をサンドイッチすることにより、耐ヒロック性がさらに向上する。なお、パターニング時には、ＳｉＯＮ等からなる上記ハードマスクを用いるのが望ましい。なお、配線の材料や、形成方法はこれらに限定されるものではなく、前述したゲート電極に用いられる材料を採用しても良い。
なお、本実施例では、ＣＰＵ７３、メモリ７４等を構成するＴＦＴ領域とアンテナと接続する端子部８０のみを一体形成する場合について示したが、ＴＦＴ領域とアンテナとを一体形成する場合にも、本実施例を適用できる。この場合には、層間膜５３又は保護膜５４上にアンテナを形成し、さらに、別の保護膜で覆うと良い。アンテナの導電材料としては、Ａｇ、Ａｕ、Ａｌ、Ｃｕ、Ｚｎ、Ｓｎ、Ｎｉ、Ｃｒ、Ｆｅ、Ｃｏ若しくはＴｉ、又はそれらを含む合金を用いることができるが、これらに限定されるものではない。また、配線とアンテナで材料が異なっていても良い。なお、配線及びアンテナは、展性、延性に富む金属材料を有するように形成し、更に好ましくは膜厚を厚くして変形による応力に耐えるようにするのが望ましい。
また、形成方法としては、スパッタ法によって全面成膜した後、レジストマスクを用いてパターニングを行ってもよいし、液滴吐出法によってノズルを用いて選択的に形成しても良い。なお、ここでいう液滴吐出法には、インクジェット法のみならず、オフセット印刷法やスクリーン印刷等も含まれる。配線とアンテナは、同時に形成しても良いし、一方を先に形成した後に、他方が乗り上げるように形成しても良い。
以上の工程を経て、ＴＦＴからなる薄膜集積回路装置が完成する。なお、本実施例では、トップゲート構造としたが、ボトムゲート構造（逆スタガ構造）としてもよい。なお、ＴＦＴのような薄膜能動素子部（アクティブエレメント）の存在しない領域には、下地絶縁膜材料、層間絶縁膜材料、配線材料が主として設けられているが、該領域は、薄膜集積回路装置全体の５０％以上、好ましくは７０〜９５％を占めていることが望ましい。これにより、ＩＤチップを曲げやすくし、ＩＤラベル等の完成品の取り扱いが容易となる。この場合、ＴＦＴ部を含むアクティブエレメントの島状半導体領域（アイランド）は、薄膜集積回路装置全体の１〜３０％、好ましくは、５〜１５％を占めているのがよい。
また、図２０（Ｄ）に示すように、薄膜集積回路装置におけるＴＦＴの半導体層から下部の保護膜までの距離（ｔunder）と、半導体層から上部の層間膜（保護膜が形成されている場合には該保護膜）までの距離（ｔover）が、等しく又は概略等しくなるように、上下の保護膜又は層間膜の厚さを調整するのが望ましい。このようにして、半導体層を薄膜集積回路装置の中央に配置せしめることで、半導体層への応力を緩和することができ、クラックの発生を防止することができる。
本実施例では本発明の半導体装置は、ＩＣカード、ＩＣタグ、ＲＦＩＤ、トランスポンダ、紙幣、有価証券、パスポート、電子機器、バッグ及び衣類に用いることができる。ここでは、ＩＣカード、ＩＤタグおよびＩＤチップなどの例について図１６を用いて説明する。
図１６（Ａ）はＩＣカードであり、個人の識別用のほかに内蔵されたメモリ回路が書き換え可能であることを利用して現金を使わずに代金の決済が可能なクレジットカード、あるいは電子マネーといったような使い方もできる。ＩＣカード１６００の中に本発明を用いた回路部１６０１を組み込んでいる。
図１６（Ｂ）はＩＤタグであり、個人の識別用のほかに、小型化可能であることから特定の場所での入場管理などに用いることができる。ＩＤタグ１６１０の中に本発明を用いた回路部１６１１を組み込んでいる。
図１６（Ｃ）はスーパーマーケットなどの小売店で商品を扱う際の商品管理を行うためのＩＤチップ１６２２を商品１６２０に貼付した例である。本発明はＩＤチップ１６２２内の回路に適用される。このようにＩＤチップを用いることにより、在庫管理が容易になるだけではなく、万引きなどの被害を防ぐことも可能である。図面ではＩＤチップ１６２２が剥がれ落ちてしまうことを防ぐために接着を兼ねた保護膜１６２１を用いているが、ＩＤチップ１６２２を接着剤を用いて直接貼付するような構造を取っていてもよい。また、商品１６２０に貼付する構造上、実施例２で挙げたフレキシブル基板を用いて作製すると好ましい。
図１６（Ｄ）は商品製造時に識別用のＩＤチップを組み込んだ例である。図面では例としてディスプレイの筐体１６３０にＩＤチップ１６３１を組み込まれている。本発明はＩＤチップ１６３１内の回路に適用される。このような構造を取ることにより製造メーカーの識別、商品の流通管理などを容易に行うことができる。なお、図面ではディスプレイの筐体を例として取り上げているが、本発明はこれに限定されることはなく、さまざまな電子機器、物品に対して適用することが可能である。
図１６（Ｅ）は物品搬送用の荷札である。図面では荷札１６４０内にＩＤチップ１６４１が組み込まれている。本発明はＩＤチップ１６４１内の回路に適用される。このような構造を取ることにより搬送先の選別や商品の流通管理などを容易に行うことができる。なお、図面では物品を縛るひも状のものにくくりつけるような構造を取っているが、本発明はこれに限定されることはなく、シール材のようなものを用いて物品に直接貼付するような構造を取ってもよい。
図１６（Ｆ）は本１６５０にＩＤチップ１６５２が組み込まれたものである。本発明はＩＤチップ１６５２内の回路に適用される。このような構造を取ることにより書店における流通管理や図書館などでの貸し出し処理などを容易に行うことができる。図面ではＩＤチップ１６５２が剥がれ落ちてしまうことを防ぐために接着を兼ねた保護膜１６５１を用いているが、ＩＤチップ１６５２を接着剤を用いて直接貼付するような構造を取る、または本１６５０の表紙に埋め込む構造を取っていてもよい。
図１６（Ｇ）は紙幣１６６０にＩＤチップ１６６１が組み込まれたものである。本発明はＩＤチップ１６６１内の回路に適用される。このような構造を取ることにより偽札の流通を阻止することが容易に行える。なお、紙幣の性質上ＩＤ１６６１チップが剥がれ落ちるのを防ぐために紙幣１６６０に埋め込むような構造を取るとより好ましい。本発明は紙幣に限らず、有価証券、パスポートなど紙を材質にしたものに適用可能である。
図１６（Ｈ）は靴１６７０にＩＤチップ１６７２が組み込まれたものである。本発明はＲＦＩＤチップ１６７２内の回路に適用される。このような構造を取ることにより製造メーカーの識別、商品の流通管理などを容易に行うことができる。図面ではＩＤチップ１６７２が剥がれ落ちてしまうことを防ぐために接着を兼ねた保護膜１６７１を用いているが、ＩＤチップ１６７２を接着剤を用いて直接貼付するような構造を取る、または靴１６７０に埋め込む構造を取っていてもよい。本発明は靴に限らず、バッグ、衣類など身に付けるものに適用可能である。
セキュリティ確保を目的として、多様な物品へＩＤチップを実装する場合を説明する。セキュリティ確保とは、盗難防止又は偽造防止の面から捉えることができる。
盗難防止の例として、バッグにＩＤチップを実装する場合を説明する。図２２に示すように、バッグ２２０１にＩＤチップ２２０２を実装する。例えば、バッグ２２０１の底又は側面の一部等にＩＤチップ２２０２を実装することができる。ＩＤチップ２２０２は非常に薄型で小さいため、バッグ２２０１のデザイン性を低下させずに実装することができる。加えてＩＤチップ２２０２は透光性を有し、盗難者はＩＤチップ２２０２が実装されているかを判断しにくい。そのため、盗難者によってＩＤチップ２２０２が取り外される恐れがない。
このようなＩＤチップ実装バッグが盗難された場合、例えばＧＰＳ（Ｇｌｏｂａｌ Ｐｏｓｉｔｉｏｎｉｎｇ Ｓｙｓｔｅｍ）を用いてバッグの現在位置に関する情報を得ることができる。なおＧＰＳとは、ＧＰＳ用の衛星から送られる信号をとらえてその時間差を求め、これをもとに測位するシステムである。
また盗難された物品以外にも忘れ物や落とし物を、ＧＰＳを用いて現在位置に関する情報を得ることができる。
またバッグ以外にも、自動車、自転車等の乗物、時計やアクセサリーにＩＤチップを実装することができる。
次に偽造防止の例として、パスポートや免許証等にＩＤチップを実装する場合を説明する。
図２３（Ａ）に、ＩＤチップを実装したパスポート２３０１を示す。図２３（Ａ）ではＩＤチップ２３０２がパスポート２３０１の表紙に実装されているが、その他のページに実装してもよく、ＩＤチップ２３０２は透光性を有するため表面に実装してもよい。またＩＤチップ２３０２を表紙等の材料で挟み込むようにし、表紙の内部に実装することも可能である。
図２３（Ｂ）には、ＩＤチップを実装した免許証２３０３を示す。図２３（Ｂ）では、ＩＤチップ２３０４が免許証２３０３の内部に実装されている。またＩＤチップ２３０４は透光性を有するため、免許証２３０３の印刷面上に設けても構わない。例えば、ＩＤチップ２３０４は免許証２３０３の印字面上に実装し、その上下に熱硬化性を有する樹脂膜及び樹脂フィルムを１組ずつ配置して挟み込み、熱圧着することによって、ＩＤチップ２３０４を実装した免許証２３０３を覆うことができる。またＩＤチップ２３０４を免許証２３０３の材料で挟み込むようにし、内部に実装することも可能である。
以上のような物品にＩＤチップを実装することにより、偽造を防止することができる。また上述したバッグにＩＤチップを実装し、偽造を防止することもできる。加えて非常に薄型で小さいＩＤチップを用いるため、パスポートや免許証等のデザイン性を損ねることがない。さらにＩＤチップは透光性を有するため、表面に実装しても構わない。
またＩＤチップにより、パスポートや免許証等の管理を簡便に行うことができる。さらにパスポートや免許証等に直接情報を記入することなく、ＩＤチップに保存することができるため、プライバシーを守ることができる。
安全管理を行うため、食料品等の商品へＩＤチップを実装する場合を図２４を用いて説明する。
ＩＤチップ２４０３を実装したラベル２４０２と、当該ラベル２４０２が貼られた肉のパック２４０１を示す。ＩＤチップ２４０３はラベル２４０２の表面に実装していてもよいし、ラベル２４０２内部に実装してもよい。また野菜等の生鮮食品の場合、生鮮食品を覆うラップにＩＤチップを実装してもよい。
ＩＤチップ２４０３には、商品の生産地、生産者、加工年月日、賞味期限等の商品に関する基本事項、更には商品を用いた調理例等の応用事項を記録することができる。このような基本事項は、書き換える必要がないためＭＲＯＭ等の書き換え不能なメモリを用いて記録するとよい。またこのような応用事項は、ＥＥＰＲＯＭ等の書き換え、消去可能なメモリを用いて記録するとよい。
また食料品の安全管理を行うためには、加工前の動植物の状態を知り得ることが重要である。そのため、動植物内にＩＤチップを埋め込み、リーダ装置によって動植物に関する情報を取得するとよい。動植物に関する情報とは、飼育地、飼料、飼育者、伝染病の感染の有無等である。
またＩＤチップに、商品の値段が記録されていれば、従来のバーコードを用いる方式よりも、簡便、短時間に商品の精算を行うことが可能となる。すなわち、ＩＤチップが実装された複数の商品を一挙に精算することができる。但し、このように複数のＩＤチップを読み取る場合、アンチコリジョン機能をリーダ装置に搭載する必要がある。
さらにＩＤチップの通信距離によっては、レジスターと商品との距離が遠くても、商品の精算を可能とすることができる。またＩＤチップは万引き防止にも役立つ。
さらにＩＤチップは、バーコード、磁気テープ等のその他の情報媒体と併用することもできる。例えば、ＩＤチップには書き換え不要な基本事項を記録し、バーコードには更新すべき情報、例えば値引き価格や特価情報を記録するとよい。バーコードはＩＤチップと異なり、情報の修正を簡便に行うことができるからである。
このようにＩＤチップを実装することにより、消費者へ提供できる情報を増大させることができるため、消費者は安心して商品を購入することができる。
物流管理を行うため、ビール瓶等の商品へＩＤチップを実装する場合を説明する。図２５（Ａ）に示すように、ビール瓶にＩＤチップ２５０２を実装する。例えば、ラベル２５０１を用いてＩＤチップ２５０２を実装することができる。
ＩＤチップ２５０２には、製造日、製造場所、使用材料等の基本事項を記録する。このような基本事項は、書き換える必要がないためＭＲＯＭ等の書き換え不能なメモリを用いて記録するとよい。加えてＩＤチップには、各ビール瓶の配送先、配送日時等の個別事項を記録する。例えば、図２５（Ｂ）に示すように、各ビール瓶２５０３がベルトコンベア２５０６により流れ、ライタ装置２５０５を通過するときに、ラベル２５０４に内蔵されたＩＤチップ２５０７に各配送先、配送日時を記録することができる。このような個別事項は、ＥＥＰＲＯＭ等の書き換え、消去可能なメモリを用いて記録するとよい。
また配達先から購入された商品情報がネットワークを通じて物流管理センターへ送信されると、この商品情報に基づき、ライタ装置又は当該ライタ装置を制御するパーソナルコンピュータ等が配送先や配送日時を算出し、ＩＤチップへ記録するようなシステムを構築するとよい。
また配達はケース毎に行われるため、ケース毎、又は複数のケース毎にＩＤチップを実装し、個別事項を記録することもできる。
このような複数の配達先が記録されうる飲料品は、ＩＤチップを実装することにより、手作業で行う入力にかかる時間を削減でき、それに起因した入力ミスを低減することができる。加えて物流管理の分野において最もコストのかかる人件費用を削減することができる。従って、ＩＤチップを実装したことにより、ミスの少ない、低コストな物流管理を行うことができる。
さらに配達先において、ビールに合う食料品や、ビールを使った料理法等の応用事項を記録してもよい。その結果、食料品等の宣伝を兼ねることができ、消費者の購買意欲を高めることができる。このような応用事項は、ＥＥＰＲＯＭ等の書き換え、消去可能なメモリを用いて記録するとよい。このようにＩＤチップを実装することにより、消費者へ提供できる情報を増大させることができるため、消費者は安心して商品を購入することができる。
製造管理を行うため、ＩＤチップを実装した製造品と、当該ＩＤチップの情報に基づき制御される製造装置（製造ロボット）について説明する。
現在、オリジナル商品を生産する場面が多くみられ、このような場合、生産ラインでは当該商品のオリジナル情報に基づくように生産する。例えば、ドアの塗装色を自由に選択することができる自動車の生産ラインにおいては、自動車の一部にＩＤチップを実装し、当該ＩＤチップからの情報に基づき、塗装装置を制御する。そしてオリジナルな自動車を生産することができる。
ＩＤチップを実装する結果、事前に生産ラインに投入される自動車の順序や同色を有する数を調整する必要がない。強いては、自動車の順序や数に合わせるように塗装装置を制御するプログラムを設定しなくてすむ。すなわち製造装置は、自動車に実装されたＩＤチップの情報に基づき、個別に動作することができる。
このようにＩＤチップは様々な場所で使用することができる。そしてＩＤチップに記録された情報により、製造に関する固有情報を得ることができ、当該情報に基づき製造装置を制御することができる。
次に、本発明のＩＤチップを用いたＩＣカードを、電子マネーとして利用する形態について説明する。図２６に、ＩＣカード２６０１を用いて、決済をおこなっている様子を示す。ＩＣカード２６０１は、本発明のＩＤチップ２６０２を有している。ＩＣカード２６０１の利用の際には、レジスター２６０３、リーダ／ライタ２６０４を用いる。ＩＤチップ２６０２には、ＩＣカード２６０１に入金されている金額の情報が保持されており、リーダ／ライタ２６０４は該金額の情報を非接触で読み取り、レジスター２６０３に送信することができる。レジスター２６０３では、ＩＣカード２６０１に入金されている金額が、決済する金額以上であることを確認し、決済を行なう。そしてリーダ／ライタ２６０４に決済後の残額の情報を送信する。リーダ／ライタ２６０４は該残額の情報を、ＩＣカード２６０１のＩＤチップ２６０２に書き込むことができる。
なおリーダ／ライタ２６０４に、暗証番号などを入力することができるキー２６０５を付加し、第三者によってＩＣカード２６０１を用いた決済が無断で行なわれるのを制限できるようにしても良い。
なお、本実施例に示した例はごく一例であり、これらの用途に限定するものではないことを付記する。
以上の様に、本発明の適用範囲は極めて広く、あらゆる物品の個体認識用のチップとして適用することが可能である。また、本実施例は実施形態、実施例１〜６のどのような組み合わせからなる構成を用いても実現することができる。
本発明の半導体装置の製造方法のフローを示す図。 従来の半導体装置の構成を示すブロック図。 従来の半導体装置の構成を示すブロック図。 ＲＦタグシステムの概要を示す図。 ミラープロジェクション露光装置の構成を示す図。 ステップ・アンド・スキャン露光装置の構成を示す図。 マスクＲＯＭの回路構成を示す図。 マスクＲＯＭのレイアウト構成を示す図。 本発明の半導体装置の製造方法のフローを示す図。 本発明のアンテナの実施例を示す図。 本発明のアンテナの実施例を示す図。 メモリ回路に記憶されるデータの例を示す図。 本発明の作製工程を示す断面図。 本発明の作製工程を示す断面図。 本発明の作製工程を示す断面図。 本発明の応用例を示す図。 本発明におけるＴＦＴの配置を示す図。 本発明の半導体装置と保護層を組み合わせた図。 本発明の作製工程を示す断面図。 本発明の作製工程を示す断面図。 本発明の作製工程を示す断面図。 本発明を用いたバッグを示す図。 本発明を用いた証明書を示す図。 本発明を用いた食料品管理を説明する図。 本発明を用いた物流管理を説明する図。 本発明を用いたＩＣカード決済を説明する図。
符号の説明
１ 電源
２ 電源
２１ 接続配線
５１ 配線
５３ 層間膜
５４ 保護膜
５５ 保護膜
５６ ゲート電極
５７ 島状半導体膜
５８ ゲート絶縁膜
６０ 基板
６１ 剥離層
６２ レジスト
６３ レジスト
６４ 不純物元素
６５ 低濃度不純物領域
６６ レジスト
６７ 不純物元素
６８ 高濃度不純物領域
６９ ｎ型ＴＦＴ
７０ ｐ型ＴＦＴ
７３ ＣＰＵ
７４ メモリ
７５ 絶縁膜
７６ サイドウォール（側壁）
７７ レジスト
７８ 不純物元素
７９ 高濃度不純物領域
８０ 端子部

Claims (13)

  1. 絶縁基板上に第一の露光手段を用いて、変調回路と、復調回路と、論理回路とを有する複数の半導体装置を形成し、
    同一基板上に第二の露光手段を用いて、それぞれが異なる複数のメモリ回路を形成することを特徴とした半導体装置の製造方法。
  2. 絶縁基板上にフォトレジストを塗布し、
    前記フォトレジストに第一の露光手段を用いて露光をおこない、変調回路と、復調回路と、論理回路を有する複数の半導体装置のパターンを形成し、
    前記フォトレジストに第二の露光手段を用いて露光をおこない、それぞれが異なる複数のメモリ回路のパターンを形成し、
    前記第一及び第二の露光手段を用いて露光された前記フォトレジストを現像し、
    エッチングをすることを特徴とした半導体装置の製造方法。
  3. 請求項１又は請求項２において、メモリ回路はマスクＲＯＭであることを特徴とした半導体装置の製造方法。
  4. 請求項１乃至請求項３に記載のいずれか一項において、前記複数のメモリ回路の差異は記憶されるデータの差異であることを特徴とした半導体装置の製造方法。
  5. 請求項１乃至請求項４に記載のいずれか一項において、前記第二の露光手段はプログラムによって、露光内容を変えられることを特徴とした半導体装置の製造方法。
  6. 請求項１乃至請求項５に記載のいずれか一項において、前記第一の露光手段はミラープロジェクション露光装置を用いた露光手段であることを特徴とする半導体装置の製造方法。
  7. 請求項１乃至請求項５に記載のいずれか一項において、前記第一の露光手段はステップ・アンド・リピート露光装置を用いた露光手段であることを特徴とした半導体装置の製造方法。
  8. 請求項１乃至請求項５に記載のいずれか一項において、前記第一の露光手段はステップ・アンド・スキャン露光装置を用いた露光手段であることを特徴とした半導体装置の製造方法。
  9. 請求項１乃至請求項８に記載のいずれか一項において、前記第二の露光手段は電子ビーム露光装置を用いた露光手段であることを特徴とした半導体装置の製造方法。
  10. 請求項１乃至請求項８に記載のいずれか一項において、前記第二の露光手段はレーザ露光装置を用いた露光手段であることを特徴とした半導体装置の製造方法。
  11. 請求項１乃至請求項１０に記載のいずれか一項において、前記第二の露光手段で露光をおこなう部位はコンタクトホールであることを特徴とする半導体装置の製造方法。
  12. 請求項１乃至請求項１１に記載のいずれか一項において、前記絶縁基板はガラス、プラスチック、フィルム状の絶縁体のいずれかを用いることを特徴とする半導体装置の製造方法。
  13. 請求項１乃至請求項１２のいずれか一項に記載された半導体装置の製造方法で製造された半導体装置を有するＩＣカード、ＩＣタグ、ＲＦＩＤ、トランスポンダ、紙幣、有価証券、パスポート、電子機器、バッグ、衣類。
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Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007088795A1 (en) * 2006-02-03 2007-08-09 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of memory element, laser irradiation apparatus, and laser irradiation method
JP2007235117A (ja) * 2006-02-03 2007-09-13 Semiconductor Energy Lab Co Ltd 記憶素子の作製方法、レーザ照射装置及びレーザ照射方法
JP2008034819A (ja) * 2006-06-30 2008-02-14 Semiconductor Energy Lab Co Ltd 半導体装置とその作製方法
US7532378B2 (en) 2006-02-21 2009-05-12 Semiconductor Energy Laboratory Co., Ltd. Laser irradiation apparatus, method of laser irradiation, and method for manufacturing semiconductor device
US8432718B2 (en) 2009-12-04 2013-04-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device
US8580700B2 (en) 2006-02-17 2013-11-12 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR101362955B1 (ko) 2006-06-30 2014-02-12 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치 및 그 제조 방법
JP2016531424A (ja) * 2013-07-17 2016-10-06 エイアールエム リミテッド 直接描画リソグラフィを使用する集積回路製造
JP2018527610A (ja) * 2015-07-27 2018-09-20 中国科学院理化技術研究所 クロススケール構造の協同的な作業におけるマスクレスフォトリソグラフィーシステム

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI424499B (zh) * 2006-06-30 2014-01-21 Semiconductor Energy Lab 製造半導體裝置的方法
US7541213B2 (en) 2006-07-21 2009-06-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
CN102224740B (zh) 2008-11-26 2015-02-11 薄膜电子有限公司 用于薄膜电晶电路之随机延迟产生
CN102622639B (zh) * 2011-01-28 2014-09-17 中国机动车辆安全鉴定检测中心 电子护照元件层制作方法
TWI433625B (zh) 2011-07-04 2014-04-01 Ind Tech Res Inst 軟性電子元件的製法
US9691709B2 (en) 2015-02-26 2017-06-27 International Business Machines Corporation Semiconductor device security
US10204347B2 (en) * 2015-08-11 2019-02-12 Mehmet Ertugrul Authenticity control system
KR101808605B1 (ko) * 2016-12-22 2018-01-18 김재범 전파 전달이 가능하거나 방열특성을 가지는 전도층이 코팅된 비전도성 프레임
CN108696947B (zh) * 2017-03-16 2020-05-01 中兴通讯股份有限公司 一种用户信息管理的方法和系统
CN110021559B (zh) * 2018-01-09 2021-08-24 联华电子股份有限公司 半导体元件及其制作方法

Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03218005A (ja) * 1990-01-23 1991-09-25 Oki Electric Ind Co Ltd レジストパターン形成方法
JPH05343278A (ja) * 1992-06-10 1993-12-24 Nec Corp 半導体装置の製造方法
JPH07283373A (ja) * 1994-03-30 1995-10-27 Motorola Inc 半導体デバイス製造方法
JPH11145406A (ja) * 1997-11-10 1999-05-28 Nec Corp 半導体装置の製造方法
JP2000022094A (ja) * 1997-08-19 2000-01-21 Semiconductor Energy Lab Co Ltd 半導体装置
JP2000019557A (ja) * 1997-08-20 2000-01-21 Semiconductor Energy Lab Co Ltd 半導体装置および半導体表示装置
JP2000022004A (ja) * 1997-08-29 2000-01-21 Semiconductor Energy Lab Co Ltd 不揮発性メモリおよび半導体装置
JP2001077377A (ja) * 2000-08-07 2001-03-23 Seiko Instruments Inc 半導体装置とその製造方法
JP2001250393A (ja) * 2000-03-07 2001-09-14 Nec Corp 昇圧回路、それを搭載したｉｃカード及びそれを搭載した電子機器
JP2002184872A (ja) * 2000-12-15 2002-06-28 Hitachi Ltd 認識番号を有する半導体装置、その製造方法及び電子装置
JP2002270617A (ja) * 2001-12-28 2002-09-20 Seiko Instruments Inc 半導体装置
JP2003229436A (ja) * 2003-01-20 2003-08-15 Seiko Instruments Inc 半導体装置の製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01293616A (ja) * 1988-05-23 1989-11-27 Nec Corp 半導体集積回路の製造方法
JPH08139208A (ja) 1994-11-04 1996-05-31 Toyota Motor Corp 不揮発性メモリの製造システム及びその製造方法
JPH1126357A (ja) 1997-07-08 1999-01-29 Hitachi Ltd 半導体装置の製造方法
JPH11121369A (ja) * 1997-08-13 1999-04-30 Fujitsu Ltd パターン描画方法及び装置
US6509217B1 (en) * 1999-10-22 2003-01-21 Damoder Reddy Inexpensive, reliable, planar RFID tag structure and method for making same
KR100859825B1 (ko) * 2000-01-20 2008-09-23 자비탄 세미콘덕터, 인코포레이티드 개별화된 하드웨어
JP2001337439A (ja) * 2000-05-26 2001-12-07 Hitachi Ltd 半導体集積回路の設計、製造方法および検査方法並びに半導体集積回路
US6814832B2 (en) * 2001-07-24 2004-11-09 Seiko Epson Corporation Method for transferring element, method for producing element, integrated circuit, circuit board, electro-optical device, IC card, and electronic appliance
US6872658B2 (en) 2001-11-30 2005-03-29 Semiconductor Energy Laboratory Co., Ltd. Method of fabricating semiconductor device by exposing resist mask
KR100516968B1 (ko) * 2002-07-23 2005-09-26 (주)아이피에스 비접촉식 집적회로 카드에 사용되는 저전력 카드 리더 장치

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03218005A (ja) * 1990-01-23 1991-09-25 Oki Electric Ind Co Ltd レジストパターン形成方法
JPH05343278A (ja) * 1992-06-10 1993-12-24 Nec Corp 半導体装置の製造方法
JPH07283373A (ja) * 1994-03-30 1995-10-27 Motorola Inc 半導体デバイス製造方法
JP2000022094A (ja) * 1997-08-19 2000-01-21 Semiconductor Energy Lab Co Ltd 半導体装置
JP2000019557A (ja) * 1997-08-20 2000-01-21 Semiconductor Energy Lab Co Ltd 半導体装置および半導体表示装置
JP2000022004A (ja) * 1997-08-29 2000-01-21 Semiconductor Energy Lab Co Ltd 不揮発性メモリおよび半導体装置
JPH11145406A (ja) * 1997-11-10 1999-05-28 Nec Corp 半導体装置の製造方法
JP2001250393A (ja) * 2000-03-07 2001-09-14 Nec Corp 昇圧回路、それを搭載したｉｃカード及びそれを搭載した電子機器
JP2001077377A (ja) * 2000-08-07 2001-03-23 Seiko Instruments Inc 半導体装置とその製造方法
JP2002184872A (ja) * 2000-12-15 2002-06-28 Hitachi Ltd 認識番号を有する半導体装置、その製造方法及び電子装置
JP2002270617A (ja) * 2001-12-28 2002-09-20 Seiko Instruments Inc 半導体装置
JP2003229436A (ja) * 2003-01-20 2003-08-15 Seiko Instruments Inc 半導体装置の製造方法

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007235117A (ja) * 2006-02-03 2007-09-13 Semiconductor Energy Lab Co Ltd 記憶素子の作製方法、レーザ照射装置及びレーザ照射方法
US7940441B2 (en) 2006-02-03 2011-05-10 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of memory element, laser irradiation apparatus, and laser irradiation method
US8426324B2 (en) 2006-02-03 2013-04-23 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of memory element, laser irradiation apparatus, and laser irradiation method
WO2007088795A1 (en) * 2006-02-03 2007-08-09 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of memory element, laser irradiation apparatus, and laser irradiation method
US8580700B2 (en) 2006-02-17 2013-11-12 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US7532378B2 (en) 2006-02-21 2009-05-12 Semiconductor Energy Laboratory Co., Ltd. Laser irradiation apparatus, method of laser irradiation, and method for manufacturing semiconductor device
KR101362955B1 (ko) 2006-06-30 2014-02-12 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치 및 그 제조 방법
JP2008034819A (ja) * 2006-06-30 2008-02-14 Semiconductor Energy Lab Co Ltd 半導体装置とその作製方法
US8432718B2 (en) 2009-12-04 2013-04-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device
US9153338B2 (en) 2009-12-04 2015-10-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device
JP2016531424A (ja) * 2013-07-17 2016-10-06 エイアールエム リミテッド 直接描画リソグラフィを使用する集積回路製造
US10303840B2 (en) 2013-07-17 2019-05-28 Arm Limited Integrated circuit manufacture using direct write lithography
JP2018527610A (ja) * 2015-07-27 2018-09-20 中国科学院理化技術研究所 クロススケール構造の協同的な作業におけるマスクレスフォトリソグラフィーシステム

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