JP2005501419A - 不揮発性半導体メモリ - Google Patents
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Abstract
フローティングゲート・トランジスタと結合コンデンサとを含む少なくとも一つのＥＰＲＯＭ／ＥＥＰＲＯＭメモリ・セルを含む不揮発性半導体メモリであって、前記フローティングゲート・トランジスタは電界効果トランジスタと多結晶シリコン層とを含み、前記結合コンデンサは第１の電極と第２の電極と前記電極間に介在する誘電体とを含み、前記結合コンデンサの前記第１電極は前記フローティングゲート・トランジスタの前記多結晶シリコン層と電気的に接続されており、前記フローティングゲート・トランジスタの制御電極は前記結合コンデンサの前記第２電極を形成することを特徴とする不揮発性半導体メモリ。本発明はまた、各々が不揮発性半導体メモリを含む表示装置と表示装置を制御するための機構とに関する。
Description
【技術分野】
【０００１】
本発明は、フローティングゲート・トランジスタと結合コンデンサとを有する少なくとも一つのＥＰＲＯＭ（消去可能でプログラム可能な読出し専用メモリ）／ＥＥＰＲＯＭ（電気的に消去可能でプログラム可能な読出し専用メモリ）メモリ・セルを含む不揮発性半導体メモリであって、前記フローティングゲート・トランジスタは電界効果トランジスタと多結晶シリコン層とを含み、前記結合コンデンサは第１の電極と第２の電極と前記電極間に介在する誘電体とを含むことを特徴とする不揮発性半導体メモリに関する。本発明はまた、表示装置と表示装置を制御するための機構とに関する。
【背景技術】
【０００２】
ＥＰＲＯＭ／ＥＥＰＲＯＭメモリ・セルは、特定的には集積回路（埋め込み型ＥＰＲＯＭ／ＥＥＰＲＯＭ）のための、一般的にはコンピュータ内での使用または電源電圧が印加されないときにも保持されるべきプログラムおよびデータの少なくとも一方を格納するためのマイクロプロセッサ制御される装置内での使用のための不揮発性半導体メモリを構築するために使用される。また表示画面、例えば液晶表示画面のためのいわゆるドライバ回路は、表示画面の目視コントラストを最適化するいくつかのパラメータを調整するために数個の不揮発性半導体メモリを含む。
【０００３】
ＥＰＲＯＭ／ＥＥＰＲＯＭメモリ・セルは、一般に、そのフローティングゲートが正に帯電、または負に帯電し、それによってそれぞれ消去された状態またはプログラムされた状態を表すフローティングゲート・トランジスタを含む。ＥＰＲＯＭ／ＥＥＰＲＯＭメモリ・セルは更に、制御電極に印加される電圧をそのフローティングゲート内に誘発する結合コンデンサを含むことがある。ＥＥＰＲＯＭメモリ・セルは、一般に、アクセス・トランジスタとなる第２のトランジスタも含む。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
慣例的に、制御電極とフローティングゲートは各々、多結晶シリコン層によって形成される。これは、製造プロセスが複雑であり、したがって高価であるという欠点を持っている。更なる欠点は、別個の結合コンデンサを収容するために半導体基板の比較的大きな領域が必要とされる点にある。
【０００５】
したがって、本発明の目的は、改良されたＥＰＲＯＭ／ＥＥＰＲＯＭメモリ・セルを含む不揮発性半導体メモリを提供することである。
【課題を解決するための手段】
【０００６】
この目的は、フローティングゲート・トランジスタと結合コンデンサとを含む少なくとも一つのＥＰＲＯＭ／ＥＥＰＲＯＭメモリ・セルを含む不揮発性半導体メモリであって、前記フローティングゲート・トランジスタは電界効果トランジスタと多結晶シリコン層とを含み、前記結合コンデンサは第１の電極と第２の電極と前記電極間に介在する誘電体とを含み、前記結合コンデンサの前記第１電極は前記フローティングゲート・トランジスタの前記多結晶シリコン層と電気的に接続されており、前記フローティングゲート・トランジスタの制御電極は前記結合コンデンサの前記第２電極を形成することを特徴とする不揮発性半導体メモリによって達成される。
【発明の効果】
【０００７】
メモリ・セルのフローティングゲート・トランジスタと結合コンデンサは、互いに隣接してよりもむしろ、互いに上下にまたは一方を他方の中に配置されることが有利である。その効果によって、半導体基板上の不揮発性半導体メモリに必要とされるスペースは削減され、貴重な半導体材料の節約ができる。単に１層の多結晶シリコン層が使用されるだけなので、製造コストは更に削減される。
【０００８】
更にこのようなフローティングゲートの寄生容量は、フローティングゲート・トランジスタで慣例的に使用されているような分離された多結晶シリコン層で作られたフローティングゲートの寄生容量よりも低い。
【０００９】
従属クレームに記載の本発明の有利な実施形態は、このようなＥＰＲＯＭ／ＥＥＰＲＯＭメモリ・セルのための製造ステップが集積回路用の従来のＣＭＯＳ（相補形金属酸化物半導体）製造方法に追加費用なしに挿入されることを可能にしている。
【発明を実施するための最良の形態】
【００１０】
本発明は更に、フローティングゲート・トランジスタと結合コンデンサとを有する少なくとも一つのＥＰＲＯＭ／ＥＥＰＲＯＭメモリ・セルを含む不揮発性半導体メモリを含む表示装置を制御するための機構を装備した表示装置と表示装置を制御するための機構であって、前記フローティングゲート・トランジスタは電界効果トランジスタと多結晶シリコン層とを含み、前記結合コンデンサは第１の電極と第２の電極と前記電極間に介在する誘電体とを含み、前記結合コンデンサの前記第１電極は前記フローティングゲート・トランジスタの前記多結晶シリコン層と電気的に接続されており、前記フローティングゲート・トランジスタの制御電極は前記結合コンデンサの前記第２電極を形成することを特徴とする前記表示装置と前記機構とに関する。
【００１１】
本発明のこれらおよび他の態様は、以下に説明される実施形態から明らかであり、実施形態の参照により解明されるであろう。
【００１２】
表示装置、例えば液晶表示装置は、少なくとも前記表示装置を制御するための機構、例えば集積回路を含む。データを格納するために表示装置を制御するための機構は、１個以上のＥＰＲＯＭ／ＥＥＰＲＯＭメモリ・セルを有する不揮発性半導体メモリを含むことができる。不揮発性半導体メモリのＥＰＲＯＭメモリ・セルは、フローティングゲート・トランジスタと結合コンデンサとを含む。ＥＥＰＲＯＭメモリ・セルは、一般に、アクセス・トランジスタを更に含む。メモリ・セル内の個々の構成要素を電気的にアドレス指定するために、不揮発性半導体メモリは線、すなわちワード線とビット線とを含む。
【００１３】
フローティングゲート・トランジスタは、電界効果トランジスタ、好適にはＭＯＳ（金属酸化物半導体）電界効果トランジスタと多結晶シリコン層とを含む。この電界効果トランジスタがｎチャネルＭＯＳ電界効果トランジスタであることは特に好適である。電界効果トランジスタは、エミッタ（ソース）とコレクタ（ドレイン）と制御電極とを含む。結合コンデンサは、好適には、二つの金属電極を含むＭＩＭ（金属・絶縁物・金属）コンデンサである。
【００１４】
少なくとも一つのＥＰＲＯＭ／ＥＥＰＲＯＭメモリ・セルを含む不揮発性メモリは、例えばＣＭＯＳテクノロジーを使用して製造できる。本発明によるＥＰＲＯＭ／ＥＥＰＲＯＭメモリ・セルを製造するために、これは多結晶層と二つ以上の金属層とが設けられるＣＭＯＳプロセスで作ることができる。
【実施例１】
【００１５】
図１は、ＣＭＯＳプロセスによって製造できる不揮発性メモリのＥＰＲＯＭメモリ・セルの一実施形態の平面図であって、この実施形態では多結晶シリコン層と４層の導電層いわゆる相互接続層とが設けられる。このＥＰＲＯＭメモリ・セルは、フローティングゲート・トランジスタと結合コンデンサとを含む。図１は、半導体基板１と、この半導体基板１内のドープされた半導体領域２，３と、多結晶シリコン層６と、導電性相互接続層８，１０，１２，１４と、これら多結晶シリコン層６とドープ済み半導体領域２，３と導電性相互接続層８，１０，１２，１４といった個々の層および領域を電気的に相互接続する導電性コンタクトホール（バイア）１５，１６，１８，１９，２０，２１とを示す。半導体基板１と多結晶シリコン層６と個別の相互接続層８，１０，１２，１４との間に位置する誘電体層は、図１には図示されていない。個別のＥＰＲＯＭメモリ・セルのフローティングゲート・トランジスタを電気的に絶縁するフィールド酸化物層も図示されていない。
【００１６】
図２は、図１に示すＥＰＲＯＭメモリ・セルのこの実施形態の横断線Ａ−Ａ'に沿う略図的断面図である。好適にｎドープされた半導体領域２，３は、好適にｐドープされた半導体基板１に打ち込まれる。第１の半導体領域２はコレクタ（ドレイン）であり、第２の半導体領域３はフローティングゲート・トランジスタのエミッタ（ソース）である。半導体基板１の上には、半導体基板１の活性領域、すなわち第１、第２の半導体領域２，３の領域内に中断されたフィールド酸化物層４が存在する。このフィールド酸化物層４は好適にはＳｉＯ２を含む。第１の誘電体層５は、第１、第２の半導体領域２，３の上と前記領域間にサンドイッチされた半導体基板１の上とフィールド酸化物層４の上とに存在する。多結晶層６は、第１の誘電体層５に埋め込まれる。多結晶シリコン層６は好適には、ドープされた多結晶シリコンを含み、第１の誘電体層５の材料の薄い層だけが半導体基板１または第１、第２の半導体領域２，３と多結晶シリコン層６との間に存在するような仕方で第１の誘電体層５に埋め込まれる。このいわゆるトンネル酸化物領域７は、電子が半導体基板１から多結晶シリコン層６に、または多結晶シリコン層６から半導体領域２に通り抜けできるほど薄いものである。（ファウラー・ノルドハイム・トネンネル）。
【００１７】
第１の誘電体層５の上の構造にしたがって第１の相互接続層８が設けられる。第１の相互接続層８は、この第１の相互接続層８の一部が第１のコンタクトホール１６を介して第２の半導体領域３、すなわちエミッタに接触するように構成される。更に第１の相互接続層８の他の一部は、第２のコンタクトホール１５を介して第１の半導体領域２、すなわちコレクタに接触する。この領域では、第１の相互接続層８はエミッタとコレクタとをアドレス指定するビット線として働く。
【００１８】
第１の誘電体層５の上と第１の相互接続層８の上には第２の誘電体層が存在する。この第２の誘電体層９の上には第２の相互接続層１０が存在する。前記第２の相互接続層１０は、第３のコンタクトホール１８によって第１の相互接続層８と電気的に接続される。第２の相互接続層１０の上には、第３の誘電体層１１が設けられる。第３の誘電体層１１の上には、結合コンデンサの第１電極として働くように構成された第３の相互接続層１２が設けられる。この第３の相互接続層１２は、第４の誘電体層１３を備えている。第４の誘電体層１３には、フローティングゲート・トランジスタの制御電極として働くように構成された第４の相互接続層１４が埋め込まれる。更に第４の相互接続層１４は、結合コンデンサの第２電極として働く。第４の相互接続層１４を適当に構成することによって前記相互接続層が更に制御電極を制御するためのワード線として働くことが達成される。
【００１９】
不揮発性メモリの領域の外側に、第１の相互接続層８と第２の相互接続層１０は、それらが更に表示装置を制御するための機構の構成要素を形成するように構成することができる。このような構成要素は、例えば不揮発性半導体メモリのアレイ用の列復号器、入出力チップ（Ｉ／Ｏチップ）、ＳＲＡＭ（スタティック・ランダムアクセスメモリ）メモリ・セル、ＲＯＭ（読出し専用メモリ）メモリ・セル、または論理コンポーネントであり得る。
【００２０】
図３は、図１に示すＥＰＲＯＭメモリ・セルの実施形態の横断線Ｂ−Ｂ'に沿う略図的断面図である。図３に示すように、第３の相互接続層１２は、第４のコンタクトホール２１を介して第２の相互接続層１０に、第５のコンタクトホール１８を介して第１の相互接続層８に、第６のコンタクトホール２０を介してフローティングゲート・トランジスタの多結晶シリコン層６に電気的に接続される。更に第４のコンタクトホール２１は、第３の相互接続層１２を第２の相互接続層１０に接続し、第５のコンタクトホール１８は、第２の相互接続層１０を第１の相互接続層８に接続し、第６のコンタクトホール２０は、第１の相互接続層８を多結晶シリコン層６に接続する。第３の相互接続層１２と多結晶シリコン層６は、フローティングゲート・トランジスタのフローティングゲートを形成する。コンタクトホール１９は、第４の相互接続層１４と第３の相互接続層１２の一部との間の電気的接触を確立する。
【００２１】
誘電体層５，９，１１，１３は、ＳｉＯ２，Ｓｉ３Ｎ４またはこれらの材料の組合せを含むことが好ましく、また例えばＰＥＣＶＤ（プラズマＣＶＤ：プラズマ強化化学蒸着）プロセスによって形成されることが好ましい。相互接続層８，１０，１２，１４ならびに導電性コンタクトホール１５，１６，１８，１９，２０，２１は、導電性材料としてＴｉ／ＴｉＮ／Ａｌ（Ｃｕ）を含むことが好ましい。代替として相互接続層８，１０，１２，１４は各々、異なる導電材料を含んでも良い。
【００２２】
更なる可能な実施形態ではＥＰＲＯＭメモリ・セルは単に、結合コンデンサの第１電極として働く第１の相互接続層と制御電極および結合コンデンサの第２電極として働く第２の相互接続層との二つの相互接続層と、二つの誘電体層とを含む。
【００２３】
本発明によるＥＰＲＯＭ／ＥＥＰＲＯＭメモリ・セルのプログラミングと消去と読出しは、従来のプロセスと方法とによって行われる。
【図面の簡単な説明】
【００２４】
【図１】不揮発性メモリのＥＰＲＯＭメモリ・セルの平面図。
【図２】横断線Ａ−Ａ'に沿うＥＰＲＯＭメモリ・セルの略図的断面図。
【図３】横断線Ｂ−Ｂ'に沿うＥＰＲＯＭメモリ・セルの略図的断面図。
【符号の説明】
【００２５】
１ 半導体基板
２，３ 半導体領域
４ フィールド酸化物層
５，９，１１，１３ 誘電体層
６ 多結晶シリコン層
７ トンネル酸化物層
８，１０，１２，１４ 相互接続層
１５，１６，１８，１９，２０，２１ 導電性コンタクトホール
【０００１】
本発明は、フローティングゲート・トランジスタと結合コンデンサとを有する少なくとも一つのＥＰＲＯＭ（消去可能でプログラム可能な読出し専用メモリ）／ＥＥＰＲＯＭ（電気的に消去可能でプログラム可能な読出し専用メモリ）メモリ・セルを含む不揮発性半導体メモリであって、前記フローティングゲート・トランジスタは電界効果トランジスタと多結晶シリコン層とを含み、前記結合コンデンサは第１の電極と第２の電極と前記電極間に介在する誘電体とを含むことを特徴とする不揮発性半導体メモリに関する。本発明はまた、表示装置と表示装置を制御するための機構とに関する。
【背景技術】
【０００２】
ＥＰＲＯＭ／ＥＥＰＲＯＭメモリ・セルは、特定的には集積回路（埋め込み型ＥＰＲＯＭ／ＥＥＰＲＯＭ）のための、一般的にはコンピュータ内での使用または電源電圧が印加されないときにも保持されるべきプログラムおよびデータの少なくとも一方を格納するためのマイクロプロセッサ制御される装置内での使用のための不揮発性半導体メモリを構築するために使用される。また表示画面、例えば液晶表示画面のためのいわゆるドライバ回路は、表示画面の目視コントラストを最適化するいくつかのパラメータを調整するために数個の不揮発性半導体メモリを含む。
【０００３】
ＥＰＲＯＭ／ＥＥＰＲＯＭメモリ・セルは、一般に、そのフローティングゲートが正に帯電、または負に帯電し、それによってそれぞれ消去された状態またはプログラムされた状態を表すフローティングゲート・トランジスタを含む。ＥＰＲＯＭ／ＥＥＰＲＯＭメモリ・セルは更に、制御電極に印加される電圧をそのフローティングゲート内に誘発する結合コンデンサを含むことがある。ＥＥＰＲＯＭメモリ・セルは、一般に、アクセス・トランジスタとなる第２のトランジスタも含む。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
慣例的に、制御電極とフローティングゲートは各々、多結晶シリコン層によって形成される。これは、製造プロセスが複雑であり、したがって高価であるという欠点を持っている。更なる欠点は、別個の結合コンデンサを収容するために半導体基板の比較的大きな領域が必要とされる点にある。
【０００５】
したがって、本発明の目的は、改良されたＥＰＲＯＭ／ＥＥＰＲＯＭメモリ・セルを含む不揮発性半導体メモリを提供することである。
【課題を解決するための手段】
【０００６】
この目的は、フローティングゲート・トランジスタと結合コンデンサとを含む少なくとも一つのＥＰＲＯＭ／ＥＥＰＲＯＭメモリ・セルを含む不揮発性半導体メモリであって、前記フローティングゲート・トランジスタは電界効果トランジスタと多結晶シリコン層とを含み、前記結合コンデンサは第１の電極と第２の電極と前記電極間に介在する誘電体とを含み、前記結合コンデンサの前記第１電極は前記フローティングゲート・トランジスタの前記多結晶シリコン層と電気的に接続されており、前記フローティングゲート・トランジスタの制御電極は前記結合コンデンサの前記第２電極を形成することを特徴とする不揮発性半導体メモリによって達成される。
【発明の効果】
【０００７】
メモリ・セルのフローティングゲート・トランジスタと結合コンデンサは、互いに隣接してよりもむしろ、互いに上下にまたは一方を他方の中に配置されることが有利である。その効果によって、半導体基板上の不揮発性半導体メモリに必要とされるスペースは削減され、貴重な半導体材料の節約ができる。単に１層の多結晶シリコン層が使用されるだけなので、製造コストは更に削減される。
【０００８】
更にこのようなフローティングゲートの寄生容量は、フローティングゲート・トランジスタで慣例的に使用されているような分離された多結晶シリコン層で作られたフローティングゲートの寄生容量よりも低い。
【０００９】
従属クレームに記載の本発明の有利な実施形態は、このようなＥＰＲＯＭ／ＥＥＰＲＯＭメモリ・セルのための製造ステップが集積回路用の従来のＣＭＯＳ（相補形金属酸化物半導体）製造方法に追加費用なしに挿入されることを可能にしている。
【発明を実施するための最良の形態】
【００１０】
本発明は更に、フローティングゲート・トランジスタと結合コンデンサとを有する少なくとも一つのＥＰＲＯＭ／ＥＥＰＲＯＭメモリ・セルを含む不揮発性半導体メモリを含む表示装置を制御するための機構を装備した表示装置と表示装置を制御するための機構であって、前記フローティングゲート・トランジスタは電界効果トランジスタと多結晶シリコン層とを含み、前記結合コンデンサは第１の電極と第２の電極と前記電極間に介在する誘電体とを含み、前記結合コンデンサの前記第１電極は前記フローティングゲート・トランジスタの前記多結晶シリコン層と電気的に接続されており、前記フローティングゲート・トランジスタの制御電極は前記結合コンデンサの前記第２電極を形成することを特徴とする前記表示装置と前記機構とに関する。
【００１１】
本発明のこれらおよび他の態様は、以下に説明される実施形態から明らかであり、実施形態の参照により解明されるであろう。
【００１２】
表示装置、例えば液晶表示装置は、少なくとも前記表示装置を制御するための機構、例えば集積回路を含む。データを格納するために表示装置を制御するための機構は、１個以上のＥＰＲＯＭ／ＥＥＰＲＯＭメモリ・セルを有する不揮発性半導体メモリを含むことができる。不揮発性半導体メモリのＥＰＲＯＭメモリ・セルは、フローティングゲート・トランジスタと結合コンデンサとを含む。ＥＥＰＲＯＭメモリ・セルは、一般に、アクセス・トランジスタを更に含む。メモリ・セル内の個々の構成要素を電気的にアドレス指定するために、不揮発性半導体メモリは線、すなわちワード線とビット線とを含む。
【００１３】
フローティングゲート・トランジスタは、電界効果トランジスタ、好適にはＭＯＳ（金属酸化物半導体）電界効果トランジスタと多結晶シリコン層とを含む。この電界効果トランジスタがｎチャネルＭＯＳ電界効果トランジスタであることは特に好適である。電界効果トランジスタは、エミッタ（ソース）とコレクタ（ドレイン）と制御電極とを含む。結合コンデンサは、好適には、二つの金属電極を含むＭＩＭ（金属・絶縁物・金属）コンデンサである。
【００１４】
少なくとも一つのＥＰＲＯＭ／ＥＥＰＲＯＭメモリ・セルを含む不揮発性メモリは、例えばＣＭＯＳテクノロジーを使用して製造できる。本発明によるＥＰＲＯＭ／ＥＥＰＲＯＭメモリ・セルを製造するために、これは多結晶層と二つ以上の金属層とが設けられるＣＭＯＳプロセスで作ることができる。
【実施例１】
【００１５】
図１は、ＣＭＯＳプロセスによって製造できる不揮発性メモリのＥＰＲＯＭメモリ・セルの一実施形態の平面図であって、この実施形態では多結晶シリコン層と４層の導電層いわゆる相互接続層とが設けられる。このＥＰＲＯＭメモリ・セルは、フローティングゲート・トランジスタと結合コンデンサとを含む。図１は、半導体基板１と、この半導体基板１内のドープされた半導体領域２，３と、多結晶シリコン層６と、導電性相互接続層８，１０，１２，１４と、これら多結晶シリコン層６とドープ済み半導体領域２，３と導電性相互接続層８，１０，１２，１４といった個々の層および領域を電気的に相互接続する導電性コンタクトホール（バイア）１５，１６，１８，１９，２０，２１とを示す。半導体基板１と多結晶シリコン層６と個別の相互接続層８，１０，１２，１４との間に位置する誘電体層は、図１には図示されていない。個別のＥＰＲＯＭメモリ・セルのフローティングゲート・トランジスタを電気的に絶縁するフィールド酸化物層も図示されていない。
【００１６】
図２は、図１に示すＥＰＲＯＭメモリ・セルのこの実施形態の横断線Ａ−Ａ'に沿う略図的断面図である。好適にｎドープされた半導体領域２，３は、好適にｐドープされた半導体基板１に打ち込まれる。第１の半導体領域２はコレクタ（ドレイン）であり、第２の半導体領域３はフローティングゲート・トランジスタのエミッタ（ソース）である。半導体基板１の上には、半導体基板１の活性領域、すなわち第１、第２の半導体領域２，３の領域内に中断されたフィールド酸化物層４が存在する。このフィールド酸化物層４は好適にはＳｉＯ２を含む。第１の誘電体層５は、第１、第２の半導体領域２，３の上と前記領域間にサンドイッチされた半導体基板１の上とフィールド酸化物層４の上とに存在する。多結晶層６は、第１の誘電体層５に埋め込まれる。多結晶シリコン層６は好適には、ドープされた多結晶シリコンを含み、第１の誘電体層５の材料の薄い層だけが半導体基板１または第１、第２の半導体領域２，３と多結晶シリコン層６との間に存在するような仕方で第１の誘電体層５に埋め込まれる。このいわゆるトンネル酸化物領域７は、電子が半導体基板１から多結晶シリコン層６に、または多結晶シリコン層６から半導体領域２に通り抜けできるほど薄いものである。（ファウラー・ノルドハイム・トネンネル）。
【００１７】
第１の誘電体層５の上の構造にしたがって第１の相互接続層８が設けられる。第１の相互接続層８は、この第１の相互接続層８の一部が第１のコンタクトホール１６を介して第２の半導体領域３、すなわちエミッタに接触するように構成される。更に第１の相互接続層８の他の一部は、第２のコンタクトホール１５を介して第１の半導体領域２、すなわちコレクタに接触する。この領域では、第１の相互接続層８はエミッタとコレクタとをアドレス指定するビット線として働く。
【００１８】
第１の誘電体層５の上と第１の相互接続層８の上には第２の誘電体層が存在する。この第２の誘電体層９の上には第２の相互接続層１０が存在する。前記第２の相互接続層１０は、第３のコンタクトホール１８によって第１の相互接続層８と電気的に接続される。第２の相互接続層１０の上には、第３の誘電体層１１が設けられる。第３の誘電体層１１の上には、結合コンデンサの第１電極として働くように構成された第３の相互接続層１２が設けられる。この第３の相互接続層１２は、第４の誘電体層１３を備えている。第４の誘電体層１３には、フローティングゲート・トランジスタの制御電極として働くように構成された第４の相互接続層１４が埋め込まれる。更に第４の相互接続層１４は、結合コンデンサの第２電極として働く。第４の相互接続層１４を適当に構成することによって前記相互接続層が更に制御電極を制御するためのワード線として働くことが達成される。
【００１９】
不揮発性メモリの領域の外側に、第１の相互接続層８と第２の相互接続層１０は、それらが更に表示装置を制御するための機構の構成要素を形成するように構成することができる。このような構成要素は、例えば不揮発性半導体メモリのアレイ用の列復号器、入出力チップ（Ｉ／Ｏチップ）、ＳＲＡＭ（スタティック・ランダムアクセスメモリ）メモリ・セル、ＲＯＭ（読出し専用メモリ）メモリ・セル、または論理コンポーネントであり得る。
【００２０】
図３は、図１に示すＥＰＲＯＭメモリ・セルの実施形態の横断線Ｂ−Ｂ'に沿う略図的断面図である。図３に示すように、第３の相互接続層１２は、第４のコンタクトホール２１を介して第２の相互接続層１０に、第５のコンタクトホール１８を介して第１の相互接続層８に、第６のコンタクトホール２０を介してフローティングゲート・トランジスタの多結晶シリコン層６に電気的に接続される。更に第４のコンタクトホール２１は、第３の相互接続層１２を第２の相互接続層１０に接続し、第５のコンタクトホール１８は、第２の相互接続層１０を第１の相互接続層８に接続し、第６のコンタクトホール２０は、第１の相互接続層８を多結晶シリコン層６に接続する。第３の相互接続層１２と多結晶シリコン層６は、フローティングゲート・トランジスタのフローティングゲートを形成する。コンタクトホール１９は、第４の相互接続層１４と第３の相互接続層１２の一部との間の電気的接触を確立する。
【００２１】
誘電体層５，９，１１，１３は、ＳｉＯ２，Ｓｉ３Ｎ４またはこれらの材料の組合せを含むことが好ましく、また例えばＰＥＣＶＤ（プラズマＣＶＤ：プラズマ強化化学蒸着）プロセスによって形成されることが好ましい。相互接続層８，１０，１２，１４ならびに導電性コンタクトホール１５，１６，１８，１９，２０，２１は、導電性材料としてＴｉ／ＴｉＮ／Ａｌ（Ｃｕ）を含むことが好ましい。代替として相互接続層８，１０，１２，１４は各々、異なる導電材料を含んでも良い。
【００２２】
更なる可能な実施形態ではＥＰＲＯＭメモリ・セルは単に、結合コンデンサの第１電極として働く第１の相互接続層と制御電極および結合コンデンサの第２電極として働く第２の相互接続層との二つの相互接続層と、二つの誘電体層とを含む。
【００２３】
本発明によるＥＰＲＯＭ／ＥＥＰＲＯＭメモリ・セルのプログラミングと消去と読出しは、従来のプロセスと方法とによって行われる。
【図面の簡単な説明】
【００２４】
【図１】不揮発性メモリのＥＰＲＯＭメモリ・セルの平面図。
【図２】横断線Ａ−Ａ'に沿うＥＰＲＯＭメモリ・セルの略図的断面図。
【図３】横断線Ｂ−Ｂ'に沿うＥＰＲＯＭメモリ・セルの略図的断面図。
【符号の説明】
【００２５】
１ 半導体基板
２，３ 半導体領域
４ フィールド酸化物層
５，９，１１，１３ 誘電体層
６ 多結晶シリコン層
７ トンネル酸化物層
８，１０，１２，１４ 相互接続層
１５，１６，１８，１９，２０，２１ 導電性コンタクトホール
Claims (4)
- フローティングゲート・トランジスタと結合コンデンサとを含む少なくとも一つのＥＰＲＯＭ／ＥＥＰＲＯＭメモリ・セルを含む不揮発性半導体メモリであって、前記フローティングゲート・トランジスタは電界効果トランジスタと多結晶シリコン層とを含み、
前記結合コンデンサは第１の電極と第２の電極と前記電極間に介在する誘電体とを含み、
前記結合コンデンサの前記第１電極は前記フローティングゲート・トランジスタの前記多結晶シリコン層と電気的に接続されており、
前記フローティングゲート・トランジスタの制御電極は前記結合コンデンサの前記第２電極を形成することを特徴とする、不揮発性半導体メモリ。 - 請求項１記載の不揮発性半導体メモリにおいて、
前記結合コンデンサはＭＩＭ（金属・絶縁体・金属）コンデンサであることを特徴とする不揮発性半導体メモリ。 - フローティングゲート・トランジスタと結合コンデンサとを有する少なくとも一つのＥＰＲＯＭ／ＥＥＰＲＯＭメモリ・セルを含む不揮発性半導体メモリを含む、表示装置を制御するための機構を装備した表示装置であって、
前記フローティングゲート・トランジスタは電界効果トランジスタと多結晶シリコン層とを含み、
前記結合コンデンサは第１の電極と第２の電極と前記電極間に介在する誘電体とを含み、
前記結合コンデンサの前記第１電極は前記フローティングゲート・トランジスタの前記多結晶シリコン層と電気的に接続されており、
前記フローティングゲート・トランジスタの制御電極は前記結合コンデンサの前記第２電極を形成することを特徴とする、表示装置。 - フローティングゲート・トランジスタと結合コンデンサとを含む少なくとも一つのＥＰＲＯＭ／ＥＥＰＲＯＭメモリ・セルを有する不揮発性半導体メモリを含む、表示装置を制御するための機構であって、
前記フローティングゲート・トランジスタは電界効果トランジスタと多結晶シリコン層とを含み、
前記結合コンデンサは第１の電極と第２の電極と前記電極間に介在する誘電体とを含み、
前記結合コンデンサの前記第１電極は前記フローティングゲート・トランジスタの前記多結晶シリコン層と電気的に接続されており、
前記フローティングゲート・トランジスタの制御電極は前記結合コンデンサの前記第２の電極を形成することを特徴とする、表示装置を制御するための機構。
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Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20100730 |