JP2001036010A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2001036010A JP2001036010A JP11202504A JP20250499A JP2001036010A JP 2001036010 A JP2001036010 A JP 2001036010A JP 11202504 A JP11202504 A JP 11202504A JP 20250499 A JP20250499 A JP 20250499A JP 2001036010 A JP2001036010 A JP 2001036010A
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Abstract
(57)【要約】
【課題】製造工程を簡略化し、平坦化の容易な半導体装
置の製造方法を提供することを目的とする。 【解決手段】半導体素子を有する半導体基板１上に形成
された層間膜のうち、第二の層間膜７内にキャパシタの
下部電極１１及び第一の配線１０を一度に形成する工程
と、第３の層間膜８及び第四の層間膜９内に、前記キャ
パシタの上部電極１５の溝及び第二の配線１３の溝を一
度に形成する工程と、キャパシタの上部電極１５の溝に
絶縁膜１４を形成し、第二の配線１３の溝と絶縁膜１４
の形成されたキャパシタの上部電極１５の溝に、キャパ
シタの上部電極１５と第二の配線１３を一度に形成する
工程を有することを特徴とする。
置の製造方法を提供することを目的とする。 【解決手段】半導体素子を有する半導体基板１上に形成
された層間膜のうち、第二の層間膜７内にキャパシタの
下部電極１１及び第一の配線１０を一度に形成する工程
と、第３の層間膜８及び第四の層間膜９内に、前記キャ
パシタの上部電極１５の溝及び第二の配線１３の溝を一
度に形成する工程と、キャパシタの上部電極１５の溝に
絶縁膜１４を形成し、第二の配線１３の溝と絶縁膜１４
の形成されたキャパシタの上部電極１５の溝に、キャパ
シタの上部電極１５と第二の配線１３を一度に形成する
工程を有することを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は同一基板上に回路と
ＭＩＭキャパシタを有する半導体装置の製造方法に関す
る。
ＭＩＭキャパシタを有する半導体装置の製造方法に関す
る。
【０００２】
【従来の技術】アナログ/ロジック混載製品等、回路と
同一基板上にＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ
−Ｍｅｔａｌ）キャパシタを有する半導体装置の従来の
製造方法はキャパシタ上部電極、キャパシタ下部電極と
下層配線、上層配線をパターニングされたフォトレジス
トをマスクとしてエッチングすることにより形成してい
た。図２９から図４４は従来の半導体装置の製造方法を
示す断面図である。製造方法について更に詳しく説明す
る。シリコン基板１０１上に既存の技術を用いて素子分
離領域１０２、ゲート電極１０３、拡散層領域１０４を
順次形成し、ついで層間絶縁膜１０５を堆積し、平坦化
する。層間絶縁膜１０５内にヴィアホールを形成し、金
属膜１０６を埋め込む（図２９）。層間絶縁膜１０５上
に第一の配線層１０７をスパッタ法により堆積する。な
お、第一の配線層１０７はＴｉ/ＴｉＮ層、ＡｌＣｕ
層、Ｔｉ/ＴｉＮ層の積層構造である（図３０）。次に
第一の配線層１０７上に窒化シリコン膜１０８を形成
し、更に窒化シリコン膜１０８上に金属膜１０９を形成
する（図３１）。金属膜１０９上にリソグラフィー技術
を用いてパターニングしたフォトレジスト１１０を形成
し（図３２）、ＲＩＥ（Ｒｅａｃｔｉｖｅ−Ｉｏｎ−Ｅ
ｔｃｈｉｎｇ）法あるいはＣＤＥ（Ｃｈｅｍｉｃａｌ−
Ｄｒｙ−Ｅｔｃｈｉｎｇ）技術を用いてキャパシタ部以
外の金属膜１０９、窒化シリコン膜１０８を除去し、上
部電極１０９及び絶縁膜１０８を形成する（図３３）。
同一基板上にＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ
−Ｍｅｔａｌ）キャパシタを有する半導体装置の従来の
製造方法はキャパシタ上部電極、キャパシタ下部電極と
下層配線、上層配線をパターニングされたフォトレジス
トをマスクとしてエッチングすることにより形成してい
た。図２９から図４４は従来の半導体装置の製造方法を
示す断面図である。製造方法について更に詳しく説明す
る。シリコン基板１０１上に既存の技術を用いて素子分
離領域１０２、ゲート電極１０３、拡散層領域１０４を
順次形成し、ついで層間絶縁膜１０５を堆積し、平坦化
する。層間絶縁膜１０５内にヴィアホールを形成し、金
属膜１０６を埋め込む（図２９）。層間絶縁膜１０５上
に第一の配線層１０７をスパッタ法により堆積する。な
お、第一の配線層１０７はＴｉ/ＴｉＮ層、ＡｌＣｕ
層、Ｔｉ/ＴｉＮ層の積層構造である（図３０）。次に
第一の配線層１０７上に窒化シリコン膜１０８を形成
し、更に窒化シリコン膜１０８上に金属膜１０９を形成
する（図３１）。金属膜１０９上にリソグラフィー技術
を用いてパターニングしたフォトレジスト１１０を形成
し（図３２）、ＲＩＥ（Ｒｅａｃｔｉｖｅ−Ｉｏｎ−Ｅ
ｔｃｈｉｎｇ）法あるいはＣＤＥ（Ｃｈｅｍｉｃａｌ−
Ｄｒｙ−Ｅｔｃｈｉｎｇ）技術を用いてキャパシタ部以
外の金属膜１０９、窒化シリコン膜１０８を除去し、上
部電極１０９及び絶縁膜１０８を形成する（図３３）。
【０００３】フォトレジスト１１０を除去した後、第一
の配線層１０７上にパターニングしたフォトレジスト１
１１を形成し（図３４）、エッチングを行って第一の配
線１１７及びキャパシタの下部電極１０７を形成する
（図３５）。その後フォトレジスト１１１を剥離する
（図３６）。第一の配線１１７及びキャパシタの上部電
極１０９、露出した半導体基板１０１上に層間膜１１２
を堆積する（図３７）。層間膜１１２の上部はＣＭＰ
（Ｃｈｅｍｉｃａｌ−Ｍｅｃｈａｎｉｃａｌ−Ｐｏｌｉ
ｓｈ）法を用いて平坦化する（図３８）。層間膜１１２
上にパターニングされたフォトレジストを形成し、フォ
トレジストをマスクとしてエッチングを行い、層間膜１
１２にヴィアホールを形成する。ヴィアホール内部に金
属膜を埋め込んで、ヴィア１１３を形成する（図３
９）。次に層間膜１１２上及びヴィア１１３上にスパッ
タ法を用いて第二の配線層１１４を形成する。第二の配
線層１１４はＴｉ/ＴｉＮ層、ＡｌＣｕ層、Ｔｉ/ＴｉＮ
層の積層構造である（図４０）。第二の配線層１１４上
にパターニングされたフォトレジスト１１５を形成し
（図４１）、ＲＩＥ法により、第二の配線１１４を形成
し（図４２）、フォトレジスト１１５を除去する（図４
３）。
の配線層１０７上にパターニングしたフォトレジスト１
１１を形成し（図３４）、エッチングを行って第一の配
線１１７及びキャパシタの下部電極１０７を形成する
（図３５）。その後フォトレジスト１１１を剥離する
（図３６）。第一の配線１１７及びキャパシタの上部電
極１０９、露出した半導体基板１０１上に層間膜１１２
を堆積する（図３７）。層間膜１１２の上部はＣＭＰ
（Ｃｈｅｍｉｃａｌ−Ｍｅｃｈａｎｉｃａｌ−Ｐｏｌｉ
ｓｈ）法を用いて平坦化する（図３８）。層間膜１１２
上にパターニングされたフォトレジストを形成し、フォ
トレジストをマスクとしてエッチングを行い、層間膜１
１２にヴィアホールを形成する。ヴィアホール内部に金
属膜を埋め込んで、ヴィア１１３を形成する（図３
９）。次に層間膜１１２上及びヴィア１１３上にスパッ
タ法を用いて第二の配線層１１４を形成する。第二の配
線層１１４はＴｉ/ＴｉＮ層、ＡｌＣｕ層、Ｔｉ/ＴｉＮ
層の積層構造である（図４０）。第二の配線層１１４上
にパターニングされたフォトレジスト１１５を形成し
（図４１）、ＲＩＥ法により、第二の配線１１４を形成
し（図４２）、フォトレジスト１１５を除去する（図４
３）。
【０００４】上部にパッシベーション膜１１６を堆積
し、半導体装置が完成する（図４４）。
し、半導体装置が完成する（図４４）。
【０００５】
【発明が解決しようとする課題】従来の半導体装置の製
造方法は、同一基板１０１上に配線及びキャパシタを形
成するために、各々パターニングの工程を必要としてい
た。上部電極１０９、第一の配線１０７、ヴィア１１
３、第二の配線１１４を形成するため、計４回ものパタ
ーニングが必要であった。また、第一の配線１０７とキ
ャパシタの上部電極１０９の高さの違いにより、層間膜
１１２の堆積面にはキャパシタ部と配線部で異なる高さ
の段差が生じ（図３７）、またキャパシタ部は面積が大
きいため層間膜１１２の堆積面の平坦化は困難であっ
た。そこで本発明は製造工程を簡略化し、平坦化の容易
な半導体装置の製造方法を提供することを目的とする。
造方法は、同一基板１０１上に配線及びキャパシタを形
成するために、各々パターニングの工程を必要としてい
た。上部電極１０９、第一の配線１０７、ヴィア１１
３、第二の配線１１４を形成するため、計４回ものパタ
ーニングが必要であった。また、第一の配線１０７とキ
ャパシタの上部電極１０９の高さの違いにより、層間膜
１１２の堆積面にはキャパシタ部と配線部で異なる高さ
の段差が生じ（図３７）、またキャパシタ部は面積が大
きいため層間膜１１２の堆積面の平坦化は困難であっ
た。そこで本発明は製造工程を簡略化し、平坦化の容易
な半導体装置の製造方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明における半導体装
置の製造方法は、半導体素子の形成された基板上に２つ
以上の層間膜を有する半導体装置の製造方法において、
前記２つ以上の層間膜のうち、隣接する層間膜の下部層
間膜内にキャパシタの下部電極及び下部配線を一度に形
成する工程と、前記２つ以上の層間膜のうち、隣接する
層間膜の上部層間膜内に前記キャパシタの上部電極及び
上部配線を一度に形成する工程とを有することを特徴と
する。また、前記隣接する層間膜の上部層間膜内に前記
キャパシタの上部電極及び上部配線を一度に形成する工
程は、前記上部層間膜に前記キャパシタの上部電極の溝
と、ヴィアとトレンチを有する前記上部配線の溝を形成
し、前記キャパシタの上部電極の溝に絶縁膜を形成し、
前記上部配線の溝と前記絶縁膜の形成された前記キャパ
シタの上部電極の溝に、前記キャパシタの上部電極と前
記上部配線を一度に形成する工程であることを特徴とす
る。あるいは、前記隣接する層間膜の上部層間膜内に前
記キャパシタの上部電極及び上部配線を一度に形成する
工程は、前記上部層間膜に前記キャパシタの上部電極の
溝と、ヴィアとトレンチを有する前記上部配線の溝を形
成し、前記キャパシタの上部電極の溝に金属膜及び絶縁
膜を順次形成し、前記上部配線の溝と前記絶縁膜の形成
された前記キャパシタの上部電極の溝に、前記キャパシ
タの上部電極と前記上部配線を一度に形成する工程であ
ることを特徴とする。
置の製造方法は、半導体素子の形成された基板上に２つ
以上の層間膜を有する半導体装置の製造方法において、
前記２つ以上の層間膜のうち、隣接する層間膜の下部層
間膜内にキャパシタの下部電極及び下部配線を一度に形
成する工程と、前記２つ以上の層間膜のうち、隣接する
層間膜の上部層間膜内に前記キャパシタの上部電極及び
上部配線を一度に形成する工程とを有することを特徴と
する。また、前記隣接する層間膜の上部層間膜内に前記
キャパシタの上部電極及び上部配線を一度に形成する工
程は、前記上部層間膜に前記キャパシタの上部電極の溝
と、ヴィアとトレンチを有する前記上部配線の溝を形成
し、前記キャパシタの上部電極の溝に絶縁膜を形成し、
前記上部配線の溝と前記絶縁膜の形成された前記キャパ
シタの上部電極の溝に、前記キャパシタの上部電極と前
記上部配線を一度に形成する工程であることを特徴とす
る。あるいは、前記隣接する層間膜の上部層間膜内に前
記キャパシタの上部電極及び上部配線を一度に形成する
工程は、前記上部層間膜に前記キャパシタの上部電極の
溝と、ヴィアとトレンチを有する前記上部配線の溝を形
成し、前記キャパシタの上部電極の溝に金属膜及び絶縁
膜を順次形成し、前記上部配線の溝と前記絶縁膜の形成
された前記キャパシタの上部電極の溝に、前記キャパシ
タの上部電極と前記上部配線を一度に形成する工程であ
ることを特徴とする。
【０００７】
【発明の実施の形態】本発明における半導体装置の製造
方法の実施の形態を以下の実施例によって説明する。図
１は本発明の第一の実施例における半導体装置の構造を
示す断面図である。第一の実施例における半導体装置の
製造方法は第二の配線１３をデュアルダマシン技術を用
いて形成しており、キャパシタの上部電極１５と同一層
内に同時に形成する点で、従来例と異なる。まず、第一
の実施例における半導体装置の構造について説明する。
従来例と同様に、半導体基板１上部に素子分離領域２、
拡散層３を形成しており、拡散層３間の半導体基板１上
にゲート電極４を有している。拡散層３及び素子分離領
域２を有する半導体基板１上には第一の層間膜５を有し
ており、第一の層間膜５内部にコンタクト６を有してい
る。従来例と異なる点は以下の部分である。第一の層間
膜５上に第二の層間膜７、第三の層間膜８、第四の層間
膜９を順次形成している。なお、それぞれの層間膜は下
層に窒化シリコンからなる絶縁膜、上層にシリコン酸化
膜の積層構造である。第二の層間膜７にはコンタクト６
に接続した第一の配線１０と、下部電極１１を有してい
る。第一の配線１０及び下部電極１１の側面と底面はバ
リアメタル１２を有している。第三の層間膜８及び第四
の層間膜９にはデュアルダマシン技術により形成された
第二の配線１３上部電極１５を有している。第二の配線
１３及び上部電極１５の底面と側面はバリアメタル１６
を有しており、更に上部電極１５はその外側に絶縁膜を
形成している。第四の層間膜９上及び、第二の配線１３
及び、上部電極１５上にはパッシベーション膜２１を形
成しており、第一の実施例における半導体装置が完成す
る。
方法の実施の形態を以下の実施例によって説明する。図
１は本発明の第一の実施例における半導体装置の構造を
示す断面図である。第一の実施例における半導体装置の
製造方法は第二の配線１３をデュアルダマシン技術を用
いて形成しており、キャパシタの上部電極１５と同一層
内に同時に形成する点で、従来例と異なる。まず、第一
の実施例における半導体装置の構造について説明する。
従来例と同様に、半導体基板１上部に素子分離領域２、
拡散層３を形成しており、拡散層３間の半導体基板１上
にゲート電極４を有している。拡散層３及び素子分離領
域２を有する半導体基板１上には第一の層間膜５を有し
ており、第一の層間膜５内部にコンタクト６を有してい
る。従来例と異なる点は以下の部分である。第一の層間
膜５上に第二の層間膜７、第三の層間膜８、第四の層間
膜９を順次形成している。なお、それぞれの層間膜は下
層に窒化シリコンからなる絶縁膜、上層にシリコン酸化
膜の積層構造である。第二の層間膜７にはコンタクト６
に接続した第一の配線１０と、下部電極１１を有してい
る。第一の配線１０及び下部電極１１の側面と底面はバ
リアメタル１２を有している。第三の層間膜８及び第四
の層間膜９にはデュアルダマシン技術により形成された
第二の配線１３上部電極１５を有している。第二の配線
１３及び上部電極１５の底面と側面はバリアメタル１６
を有しており、更に上部電極１５はその外側に絶縁膜を
形成している。第四の層間膜９上及び、第二の配線１３
及び、上部電極１５上にはパッシベーション膜２１を形
成しており、第一の実施例における半導体装置が完成す
る。
【０００８】次に第一の実施例における半導体装置の製
造方法を説明する。図２から図１９は本実施例における
半導体装置の製造方法を示す断面図である。半導体基板
１、素子分離領域２、拡散層３、ゲート電極４、第一の
層間膜５、コンタクト６の製造方法は従来例と同様であ
るため、説明を省略する。第一の層間膜５上及びコンタ
クト６上に数十ｎｍのシリコン窒化膜７ａ及び、シリコ
ン酸化膜７ｂを順次形成し、第二の層間膜７とする（図
２）。第二の層間膜７上にリソグラフィー技術によりパ
ターニングしたフォトレジスト１７を形成し（図３）、
ＲＩＥ法によりシリコン酸化膜７ｂ及びシリコン窒化膜
７ａをエッチング除去し、第一の配線１０の溝及びキャ
パシタ下部電極１１の溝を形成する（図４）。フォトレ
ジスト１７を剥離し（図５）、スパッタ法あるいはＣＶ
Ｄ（Ｃｈｅｍｉｃａｌ−Ｖａｐｏｒ−Ｄｅｐｏｓｉｔｉ
ｏｎ）法を用いて、第一の配線１０の溝及びキャパシタ
下部電極１１の溝にバリアメタル１２を形成する。そし
て、ＣＶＤ法により金属膜を溝に堆積する（図６）。Ｃ
ＭＰ法を用いて溝以外の部分に形成しているバリアメタ
ル１２及び金属膜を除去し、第一の配線１０と下部電極
１１を形成する（図７）。
造方法を説明する。図２から図１９は本実施例における
半導体装置の製造方法を示す断面図である。半導体基板
１、素子分離領域２、拡散層３、ゲート電極４、第一の
層間膜５、コンタクト６の製造方法は従来例と同様であ
るため、説明を省略する。第一の層間膜５上及びコンタ
クト６上に数十ｎｍのシリコン窒化膜７ａ及び、シリコ
ン酸化膜７ｂを順次形成し、第二の層間膜７とする（図
２）。第二の層間膜７上にリソグラフィー技術によりパ
ターニングしたフォトレジスト１７を形成し（図３）、
ＲＩＥ法によりシリコン酸化膜７ｂ及びシリコン窒化膜
７ａをエッチング除去し、第一の配線１０の溝及びキャ
パシタ下部電極１１の溝を形成する（図４）。フォトレ
ジスト１７を剥離し（図５）、スパッタ法あるいはＣＶ
Ｄ（Ｃｈｅｍｉｃａｌ−Ｖａｐｏｒ−Ｄｅｐｏｓｉｔｉ
ｏｎ）法を用いて、第一の配線１０の溝及びキャパシタ
下部電極１１の溝にバリアメタル１２を形成する。そし
て、ＣＶＤ法により金属膜を溝に堆積する（図６）。Ｃ
ＭＰ法を用いて溝以外の部分に形成しているバリアメタ
ル１２及び金属膜を除去し、第一の配線１０と下部電極
１１を形成する（図７）。
【０００９】次に、第一の配線１０と下部電極１１、第
二の層間膜７上に数十ｎｍのシリコン窒化膜８ａ及び、
シリコン酸化膜８ｂを順次形成し、第三の層間膜８とす
る（図８）。更に第三の層間膜８上に数十ｎｍのシリコ
ン窒化膜９ａ及び、シリコン酸化膜９ｂを順次形成し、
第四の層間膜９とする（図９）。第四の層間膜９上にリ
ソグラフィー技術によりパターニングしたフォトレジス
ト１８を形成し（図１０）、ＲＩＥ法によりシリコン酸
化膜９ｂ及びシリコン窒化膜９ａ及びシリコン酸化膜８
ｂをＲＩＥ法により順次エッチング除去する。形成され
た溝はデュアルダマシン構造を有する第二の配線１３の
ヴィア部分となる（図１１）。フォトレジスト１８を除
去した後（図１２）、ＲＩＥ法を用いてシリコン酸化膜
９ｂ及びシリコン窒化膜９ａ及びシリコン酸化膜８ｂに
対して選択比の高い条件でシリコン窒化膜８ａの露出部
分を除去する。（図１３）。各溝及び第四の層間膜９上
にシリコン窒化物からなる絶縁膜１４を薄く形成する
（図１４）。絶縁膜１４の形成された第四の層間膜９上
及び下部電極１１上にパターニングされたフォトレジス
ト１９を形成する（図１５）。
二の層間膜７上に数十ｎｍのシリコン窒化膜８ａ及び、
シリコン酸化膜８ｂを順次形成し、第三の層間膜８とす
る（図８）。更に第三の層間膜８上に数十ｎｍのシリコ
ン窒化膜９ａ及び、シリコン酸化膜９ｂを順次形成し、
第四の層間膜９とする（図９）。第四の層間膜９上にリ
ソグラフィー技術によりパターニングしたフォトレジス
ト１８を形成し（図１０）、ＲＩＥ法によりシリコン酸
化膜９ｂ及びシリコン窒化膜９ａ及びシリコン酸化膜８
ｂをＲＩＥ法により順次エッチング除去する。形成され
た溝はデュアルダマシン構造を有する第二の配線１３の
ヴィア部分となる（図１１）。フォトレジスト１８を除
去した後（図１２）、ＲＩＥ法を用いてシリコン酸化膜
９ｂ及びシリコン窒化膜９ａ及びシリコン酸化膜８ｂに
対して選択比の高い条件でシリコン窒化膜８ａの露出部
分を除去する。（図１３）。各溝及び第四の層間膜９上
にシリコン窒化物からなる絶縁膜１４を薄く形成する
（図１４）。絶縁膜１４の形成された第四の層間膜９上
及び下部電極１１上にパターニングされたフォトレジス
ト１９を形成する（図１５）。
【００１０】フォトレジスト１９をマスクとして、ＣＤ
Ｅ法あるいはＲＩＥ法によりエッチングを行い、各溝に
形成された絶縁膜１４を除去し、続いてシリコン酸化膜
９ｂ及びシリコン窒化膜９ａの一部を除去する（図１
６）。フォトレジスト１９を除去した後（図１７）、溝
及び下部電極１１上にバリアメタル１６を薄く堆積し、
更にその上部に金属膜２０を堆積する（図１８）。ＣＭ
Ｐ法を用いて溝以外の部分の金属膜２０及びバリアメタ
ル１６を研磨して除去し、続いて第四の層間膜９上に形
成された絶縁膜１４を除去して、上面を平坦化する。こ
れにより、デュアルダマシン構造の第二の配線１３及び
キャパシタ上部電極１５が形成する（図１９）。その後
平坦化した上面にパッシベーション膜２１を堆積して半
導体装置が完成する（図１）。第一の実施例における半
導体装置の製造方法について、第二の配線１３をデュア
ルダマシン構造とし、第二の配線１３のヴィアとキャパ
シタ上部電極１５の溝とを同時に開口する工程を行うこ
とにより、従来例の段差を有する層間膜を平坦化する工
程を回避でき、製造工程は容易になる。更に、全工程に
おけるパターニングの回数を低減できる。従来の製造方
法においては、図中の上部電極１０９、第一の配線１０
７、ヴィア１１３、第二の配線１１４を形成するため
に、計４回のパターニングを必要とした。第一の実施例
においては、第一の配線１０、第二の配線１３のヴィ
ア、第二の配線１３のトレンチを形成するために、３回
のパターニングを行えばよく、工程を簡略化できる。
Ｅ法あるいはＲＩＥ法によりエッチングを行い、各溝に
形成された絶縁膜１４を除去し、続いてシリコン酸化膜
９ｂ及びシリコン窒化膜９ａの一部を除去する（図１
６）。フォトレジスト１９を除去した後（図１７）、溝
及び下部電極１１上にバリアメタル１６を薄く堆積し、
更にその上部に金属膜２０を堆積する（図１８）。ＣＭ
Ｐ法を用いて溝以外の部分の金属膜２０及びバリアメタ
ル１６を研磨して除去し、続いて第四の層間膜９上に形
成された絶縁膜１４を除去して、上面を平坦化する。こ
れにより、デュアルダマシン構造の第二の配線１３及び
キャパシタ上部電極１５が形成する（図１９）。その後
平坦化した上面にパッシベーション膜２１を堆積して半
導体装置が完成する（図１）。第一の実施例における半
導体装置の製造方法について、第二の配線１３をデュア
ルダマシン構造とし、第二の配線１３のヴィアとキャパ
シタ上部電極１５の溝とを同時に開口する工程を行うこ
とにより、従来例の段差を有する層間膜を平坦化する工
程を回避でき、製造工程は容易になる。更に、全工程に
おけるパターニングの回数を低減できる。従来の製造方
法においては、図中の上部電極１０９、第一の配線１０
７、ヴィア１１３、第二の配線１１４を形成するため
に、計４回のパターニングを必要とした。第一の実施例
においては、第一の配線１０、第二の配線１３のヴィ
ア、第二の配線１３のトレンチを形成するために、３回
のパターニングを行えばよく、工程を簡略化できる。
【００１１】第一の実施例における半導体装置の製造方
法について、シリコン窒化膜７ａ及びシリコン窒化膜９
ａは形成しなくても良い。次に第二の実施例における半
導体装置の構造について説明する。図２０は本発明の第
二の実施例における半導体装置の構造を示す断面図であ
る。第二の実施例における半導体装置の構造は、上部電
極の側面において、上部電極/絶縁膜/金属膜の層を形成
して、キャパシタを形成する点で第一の実施例と異な
る。第二の実施例における半導体装置の構造について詳
しく説明する。半導体基板３１、素子分離領域３２、２
つの拡散層３３、ゲート電極３４、第一の層間膜３５、
コンタクト３６、第二の層間膜３７、第三の層間膜３
８、第四の層間膜３９、第一の配線４０、下部電極４
１、下部電極４１及び第一の配線４０の側面及び底面に
形成されたバリアメタル４２、第二の配線４３、絶縁膜
４４、上部電極４５、上部電極４５及び第二の配線４３
の側面及び底面に形成されたバリアメタル４６、パッシ
ベーション膜４７の構造は第一の実施例と同様であるた
め、説明を省略する。第一の半導体装置の構造に加え
て、第四の層間膜３９上にはシリコン窒化膜４９を形成
している。そして、金属膜４８を絶縁膜４４に接してバ
リアメタル４６形成面と反対の面に形成している。
法について、シリコン窒化膜７ａ及びシリコン窒化膜９
ａは形成しなくても良い。次に第二の実施例における半
導体装置の構造について説明する。図２０は本発明の第
二の実施例における半導体装置の構造を示す断面図であ
る。第二の実施例における半導体装置の構造は、上部電
極の側面において、上部電極/絶縁膜/金属膜の層を形成
して、キャパシタを形成する点で第一の実施例と異な
る。第二の実施例における半導体装置の構造について詳
しく説明する。半導体基板３１、素子分離領域３２、２
つの拡散層３３、ゲート電極３４、第一の層間膜３５、
コンタクト３６、第二の層間膜３７、第三の層間膜３
８、第四の層間膜３９、第一の配線４０、下部電極４
１、下部電極４１及び第一の配線４０の側面及び底面に
形成されたバリアメタル４２、第二の配線４３、絶縁膜
４４、上部電極４５、上部電極４５及び第二の配線４３
の側面及び底面に形成されたバリアメタル４６、パッシ
ベーション膜４７の構造は第一の実施例と同様であるた
め、説明を省略する。第一の半導体装置の構造に加え
て、第四の層間膜３９上にはシリコン窒化膜４９を形成
している。そして、金属膜４８を絶縁膜４４に接してバ
リアメタル４６形成面と反対の面に形成している。
【００１２】次に第二の実施例における半導体装置の製
造方法を説明する。図２１から図２８は本実施例におけ
る半導体装置の製造方法を示す断面図である。半導体基
板３１、素子分離領域３２、ゲート電極３４、２つの拡
散層３３、第一の層間膜３５、コンタクト３６、第二の
層間膜３７、第一の配線４０、下部電極４１、下部電極
４１及び第一の配線４０の側面及び底面に形成されたバ
リアメタル４２、第三の層間膜３８、第四の層間膜３９
の製造法工程は第一の実施例と同様であるため、説明を
省略する。第四の層間膜３９上にＣＶＤ法によりシリコ
ン窒化膜４９を形成する（図２１）。シリコン窒化膜４
９、第三の層間膜３８、第四の層間膜３９にヴィアホー
ルを形成する工程は第一の実施例と同様であるため、説
明を省略する。スパッタ法により、数十ｎｍの金属膜４
８をヴィアホール及びキャパシタ上部電極の溝上に形成
し、続いてＣＶＤ法により金属膜４８上にシリコン窒化
物からなる絶縁膜４４を形成する。この際、キャパシタ
の溝のような大面積の領域に比べヴィアホールの孔径は
小さいため、金属膜４８はヴィアホールの側面や底面に
はほとんど形成されない（図２２）。
造方法を説明する。図２１から図２８は本実施例におけ
る半導体装置の製造方法を示す断面図である。半導体基
板３１、素子分離領域３２、ゲート電極３４、２つの拡
散層３３、第一の層間膜３５、コンタクト３６、第二の
層間膜３７、第一の配線４０、下部電極４１、下部電極
４１及び第一の配線４０の側面及び底面に形成されたバ
リアメタル４２、第三の層間膜３８、第四の層間膜３９
の製造法工程は第一の実施例と同様であるため、説明を
省略する。第四の層間膜３９上にＣＶＤ法によりシリコ
ン窒化膜４９を形成する（図２１）。シリコン窒化膜４
９、第三の層間膜３８、第四の層間膜３９にヴィアホー
ルを形成する工程は第一の実施例と同様であるため、説
明を省略する。スパッタ法により、数十ｎｍの金属膜４
８をヴィアホール及びキャパシタ上部電極の溝上に形成
し、続いてＣＶＤ法により金属膜４８上にシリコン窒化
物からなる絶縁膜４４を形成する。この際、キャパシタ
の溝のような大面積の領域に比べヴィアホールの孔径は
小さいため、金属膜４８はヴィアホールの側面や底面に
はほとんど形成されない（図２２）。
【００１３】次に絶縁膜４４上にパターニングされたフ
ォトレジスト５０を形成し（図２３）、フォトレジスト
５０をマスクとして、絶縁膜４４及び金属膜４８を除去
し、更にシリコン窒化膜４９を除去する（図２４）。フ
ォトレジスト５０を除去し（図２５）、シリコン窒化膜
４９をマスクとして、第四の層間膜３９のシリコン酸化
膜を除去する（図２６）。内部にバリアメタル４６を薄
く堆積し、更にその上に金属膜５１を形成する（図２
７）。ＣＭＰ法により、第二の配線領域の溝及びキャパ
シタの溝以外に形成している金属膜５１、バリアメタル
４６、絶縁膜４４、金属膜４８を除去し、第二の配線４
３及びキャパシタ上部電極４５を形成する（図２８）。
その後平坦化した上面にパッシベーション膜４７を堆積
して半導体装置が完成する（図２０）。第二の実施例に
おける半導体装置の製造方法について、第二の配線４３
をデュアルダマシン構造とし、第二の配線４３のヴィア
とキャパシタ上部電極４５の溝とを同時に開口して形成
する工程を行うことにより、従来例において段差を有す
る層間膜を平坦化する工程を回避することができ、製造
工程を容易化できる。更に、キャパシタの上部電極４５
及び第二の配線４３を第三の層間膜３８及び第四の層間
膜３９の層内に、同時にパターニングして形成すること
により、全工程におけるパターニングの回数を低減でき
る。従来の製造方法においては、計４回のパターニング
を必要とした。第二の実施例においては、第一の配線４
０、第二の配線４３のヴィア、第二の配線４３のトレン
チを形成するために、３回のパターニングを行えばよ
く、工程を簡略化することができる。
ォトレジスト５０を形成し（図２３）、フォトレジスト
５０をマスクとして、絶縁膜４４及び金属膜４８を除去
し、更にシリコン窒化膜４９を除去する（図２４）。フ
ォトレジスト５０を除去し（図２５）、シリコン窒化膜
４９をマスクとして、第四の層間膜３９のシリコン酸化
膜を除去する（図２６）。内部にバリアメタル４６を薄
く堆積し、更にその上に金属膜５１を形成する（図２
７）。ＣＭＰ法により、第二の配線領域の溝及びキャパ
シタの溝以外に形成している金属膜５１、バリアメタル
４６、絶縁膜４４、金属膜４８を除去し、第二の配線４
３及びキャパシタ上部電極４５を形成する（図２８）。
その後平坦化した上面にパッシベーション膜４７を堆積
して半導体装置が完成する（図２０）。第二の実施例に
おける半導体装置の製造方法について、第二の配線４３
をデュアルダマシン構造とし、第二の配線４３のヴィア
とキャパシタ上部電極４５の溝とを同時に開口して形成
する工程を行うことにより、従来例において段差を有す
る層間膜を平坦化する工程を回避することができ、製造
工程を容易化できる。更に、キャパシタの上部電極４５
及び第二の配線４３を第三の層間膜３８及び第四の層間
膜３９の層内に、同時にパターニングして形成すること
により、全工程におけるパターニングの回数を低減でき
る。従来の製造方法においては、計４回のパターニング
を必要とした。第二の実施例においては、第一の配線４
０、第二の配線４３のヴィア、第二の配線４３のトレン
チを形成するために、３回のパターニングを行えばよ
く、工程を簡略化することができる。
【００１４】第一の実施例における半導体装置の製造方
法について、第二の層間膜に用いたシリコン窒化膜及び
第四の層間膜４９に用いたシリコン窒化膜は形成しなく
ても良い。
法について、第二の層間膜に用いたシリコン窒化膜及び
第四の層間膜４９に用いたシリコン窒化膜は形成しなく
ても良い。
【００１５】
【発明の効果】本発明の半導体装置の製造方法におい
て、段差を有する層間膜を平坦化する工程を回避するこ
とができ、製造工程を容易化できる。更に、製造工程を
簡略化することができる。
て、段差を有する層間膜を平坦化する工程を回避するこ
とができ、製造工程を容易化できる。更に、製造工程を
簡略化することができる。
【図１】本発明の第一の実施例における半導体装置の構
造を示す断面図、
造を示す断面図、
【図２】本発明の第一の実施例における半導体装置の製
造方法を示す断面図、
造方法を示す断面図、
【図３】本発明の第一の実施例における半導体装置の製
造方法を示す断面図、
造方法を示す断面図、
【図４】本発明の第一の実施例における半導体装置の製
造方法を示す断面図、
造方法を示す断面図、
【図５】本発明の第一の実施例における半導体装置の製
造方法を示す断面図、
造方法を示す断面図、
【図６】本発明の第一の実施例における半導体装置の製
造方法を示す断面図、
造方法を示す断面図、
【図７】本発明の第一の実施例における半導体装置の製
造方法を示す断面図、
造方法を示す断面図、
【図８】本発明の第一の実施例における半導体装置の製
造方法を示す断面図、
造方法を示す断面図、
【図９】本発明の第一の実施例における半導体装置の製
造方法を示す断面図、
造方法を示す断面図、
【図１０】本発明の第一の実施例における半導体装置の
製造方法を示す断面図、
製造方法を示す断面図、
【図１１】本発明の第一の実施例における半導体装置の
製造方法を示す断面図、
製造方法を示す断面図、
【図１２】本発明の第一の実施例における半導体装置の
製造方法を示す断面図、
製造方法を示す断面図、
【図１３】本発明の第一の実施例における半導体装置の
製造方法を示す断面図、
製造方法を示す断面図、
【図１４】本発明の第一の実施例における半導体装置の
製造方法を示す断面図、
製造方法を示す断面図、
【図１５】本発明の第一の実施例における半導体装置の
製造方法を示す断面図、
製造方法を示す断面図、
【図１６】本発明の第一の実施例における半導体装置の
製造方法を示す断面図、
製造方法を示す断面図、
【図１７】本発明の第一の実施例における半導体装置の
製造方法を示す断面図、
製造方法を示す断面図、
【図１８】本発明の第一の実施例における半導体装置の
製造方法を示す断面図、
製造方法を示す断面図、
【図１９】本発明の第一の実施例における半導体装置の
製造方法を示す断面図、
製造方法を示す断面図、
【図２０】本発明の第二の実施例における半導体装置の
構造を示す断面図、
構造を示す断面図、
【図２１】本発明の第二の実施例における半導体装置の
製造方法を示す断面図、
製造方法を示す断面図、
【図２２】本発明の第二の実施例における半導体装置の
製造方法を示す断面図、
製造方法を示す断面図、
【図２３】本発明の第二の実施例における半導体装置の
製造方法を示す断面図、
製造方法を示す断面図、
【図２４】本発明の第二の実施例における半導体装置の
製造方法を示す断面図、
製造方法を示す断面図、
【図２５】本発明の第二の実施例における半導体装置の
製造方法を示す断面図、
製造方法を示す断面図、
【図２６】本発明の第二の実施例における半導体装置の
製造方法を示す断面図、
製造方法を示す断面図、
【図２７】本発明の第二の実施例における半導体装置の
製造方法を示す断面図、
製造方法を示す断面図、
【図２８】本発明の第二の実施例における半導体装置の
製造方法を示す断面図、
製造方法を示す断面図、
【図２９】従来の半導体装置の製造方法を示す断面図、
【図３０】従来の半導体装置の製造方法を示す断面図、
【図３１】従来の半導体装置の製造方法を示す断面図、
【図３２】従来の半導体装置の製造方法を示す断面図、
【図３３】従来の半導体装置の製造方法を示す断面図、
【図３４】従来の半導体装置の製造方法を示す断面図、
【図３５】従来の半導体装置の製造方法を示す断面図、
【図３６】従来の半導体装置の製造方法を示す断面図、
【図３７】従来の半導体装置の製造方法を示す断面図、
【図３８】従来の半導体装置の製造方法を示す断面図、
【図３９】従来の半導体装置の製造方法を示す断面図、
【図４０】従来の半導体装置の製造方法を示す断面図、
【図４１】従来の半導体装置の製造方法を示す断面図、
【図４２】従来の半導体装置の製造方法を示す断面図、
【図４３】従来の半導体装置の製造方法を示す断面図、
【図４４】従来の半導体装置の構造を示す断面図。
１…半導体基板 ２…素子分離領域 ３…拡散層 ４…ゲート電極 ５…第一の層間膜 ６…コンタクト ７…第二の層間膜 ８…第三の層間膜 ９…第四の層間膜 １０…第一の配線 １１…下部電極 １２、１６…バリアメタル １３…第二の配線 １４…絶縁膜 １５…上部電極 ２１…パッシベーション膜
Claims (3)
- 【請求項１】半導体素子の形成された基板上に２つ以上
の層間膜を有する半導体装置の製造方法において、前記
２つ以上の層間膜のうち、隣接する層間膜の下部層間膜
内にキャパシタの下部電極及び下部配線を一度に形成す
る工程と、前記２つ以上の層間膜のうち、隣接する層間
膜の上部層間膜内に前記キャパシタの上部電極及び上部
配線を一度に形成する工程と、を有することを特徴とす
る半導体装置の製造方法。 - 【請求項２】前記隣接する層間膜の上部層間膜内に前記
キャパシタの上部電極及び上部配線を一度に形成する工
程は、前記上部層間膜に前記キャパシタの上部電極の溝
と、ヴィアとトレンチを有する前記上部配線の溝を形成
し、前記キャパシタの上部電極の溝に絶縁膜を形成し、
前記上部配線の溝と前記絶縁膜の形成された前記キャパ
シタの上部電極の溝に、前記キャパシタの上部電極と前
記上部配線を一度に形成する工程であることを特徴とす
る請求項１に記載の半導体装置の製造方法。 - 【請求項３】前記隣接する層間膜の上部層間膜内に前記
キャパシタの上部電極及び上部配線を一度に形成する工
程は、前記上部層間膜に前記キャパシタの上部電極の溝
と、ヴィアとトレンチを有する前記上部配線の溝を形成
し、前記キャパシタの上部電極の溝に金属膜及び絶縁膜
を順次形成し、前記上部配線の溝と前記絶縁膜の形成さ
れた前記キャパシタの上部電極の溝に、前記キャパシタ
の上部電極と前記上部配線を一度に形成する工程である
ことを特徴とする請求項１に記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11202504A JP2001036010A (ja) | 1999-07-16 | 1999-07-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11202504A JP2001036010A (ja) | 1999-07-16 | 1999-07-16 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001036010A true JP2001036010A (ja) | 2001-02-09 |
Family
ID=16458590
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11202504A Pending JP2001036010A (ja) | 1999-07-16 | 1999-07-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001036010A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002353328A (ja) * | 2001-05-30 | 2002-12-06 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP2003045967A (ja) * | 2001-06-12 | 2003-02-14 | Hynix Semiconductor Inc | 半導体素子及びその製造方法 |
| KR100442863B1 (ko) * | 2001-08-01 | 2004-08-02 | 삼성전자주식회사 | 금속-절연체-금속 커패시터 및 다마신 배선 구조를 갖는반도체 소자의 제조 방법 |
| US6770930B2 (en) | 2002-07-25 | 2004-08-03 | Renesas Technology Corp. | Semiconductor device having MIM structure capacitor |
| US6833604B2 (en) * | 2000-10-03 | 2004-12-21 | Broadcom Corporation | High density metal capacitor using dual-damascene copper interconnect |
| JP2005501419A (ja) * | 2001-08-28 | 2005-01-13 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 不揮発性半導体メモリ |
| US6888220B2 (en) | 2001-09-12 | 2005-05-03 | Kabushiki Kaisha Toshiba | Semiconductor device having a buried wiring lead structure |
| JP2005354080A (ja) * | 2004-06-11 | 2005-12-22 | Samsung Electronics Co Ltd | Ｍｉｍキャパシタ及びその製造方法 |
| JP2007189161A (ja) * | 2006-01-16 | 2007-07-26 | Fujitsu Ltd | 半導体装置及びその製造方法 |
-
1999
- 1999-07-16 JP JP11202504A patent/JP2001036010A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6833604B2 (en) * | 2000-10-03 | 2004-12-21 | Broadcom Corporation | High density metal capacitor using dual-damascene copper interconnect |
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| US7187015B2 (en) | 2000-10-03 | 2007-03-06 | Broadcom Corporation | High-density metal capacitor using dual-damascene copper interconnect |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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|
| RD04 | Notification of resignation of power of attorney |
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