JPH1174476A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JPH1174476A
JPH1174476A JP9233491A JP23349197A JPH1174476A JP H1174476 A JPH1174476 A JP H1174476A JP 9233491 A JP9233491 A JP 9233491A JP 23349197 A JP23349197 A JP 23349197A JP H1174476 A JPH1174476 A JP H1174476A
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conductive
contact
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semiconductor substrate
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Toshiyuki Ooashi
敏行 大芦
Hiroki Shinkawada
裕樹 新川田
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Mitsubishi Electric Corp
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Abstract

(57)【要約】 【課題】 半導体装置のコンタクトホール形成時に半導
体基板までオーバーエッチングされ、コンタクトが半導
体基板に入り込むのを防止する。 【解決手段】 半導体メモリ装置などの下部配線をシリ
コン窒化膜で覆い、その上にシリコン酸化膜の層間絶縁
膜を形成する。コンタクトホールの形成は、先ず層間絶
縁膜を異方性エッチングで開口し、次にこの開口からシ
リコン窒化膜を等方性エッチングで除去する。残留酸化
膜があれば、異方性の酸化膜エッチングをして半導体基
板まで開口する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、セルフアライン
コンタクトを用いた半導体装置及びその製造方法に関す
るものである。さらに詳しくは、セルフアラインコンタ
クトの形成方法を改善し、特性の安定したコンタクトを
得るようにした半導体装置とその製造方法に関するもの
である。
【０００２】
【従来の技術】半導体メモリの記憶容量が大規模化する
につれて、それに使用されている記憶素子も微細化され
てきている。それに伴い記憶素子内のコンタクトホール
（例えばDARMメモリセルのビット線コンタクト）の径及
び配線間隔（例えばDRAMメモリセルのトランスファーゲ
ート）も縮小されてきた。しかしこの場合、写真製版で
形成できるホール径では、写真製版の重ね合わせや寸法
誤差の限界の為、そのコンタクトホールに形成された上
部の配線（例えばDRAMメモリセルのビット線）とゲート
が短絡する可能性があるという問題があった。
【０００３】図１１は、従来の半導体装置の配線構造の
一例を示す図である。図において、１は半導体基板、１
ａはソース／ドレイン領域、２は分離絶縁膜、３はゲー
ト絶縁膜、４はゲート電極、５はゲート電極４の上面の
絶縁膜、６はゲート電極４の側面の絶縁膜、１０は層間
絶縁膜である。また、１１はビット線、１２はビット線
コンタクトである。従来の例では、図１１に示すよう
に、ビット線コンタクト１２がゲート電極４に接触する
場合があった。
【０００４】図１２は、以上のような問題を解決するた
めに採用されている自己整合コンタクト（セルフアライ
ンコンタクト）の構造を示す断面図である。図１２にお
いて、図１１と同一符号は同一または相当部分を示すの
で重複説明は省く。また、７は絶縁膜５，６（シリコン
酸化膜）を覆い半導体基板１の全面に形成された絶縁膜
（シリコン酸化膜）、９は絶縁膜７の上に形成されたシ
リコン窒化膜である。この例では、ビット線コンタクト
１２は、シリコン窒化膜９の開口部を通って半導体基板
１のソース／ドレイン領域１ａに達している。
【０００５】このような自己整合コンタクトホールを用
いることにより、上部の配線と下部の配線との短絡を防
ぐことができる。しかし、図１２に示したような構造の
場合、コンタクトホール開口時にシリコン基板１をもエ
ッチングしてしまうことにより、コンタクトホール底部
がソース／ドレイン領域１ａよりも下になり、ソース／
ドレイン領域１ａとシリコン基板１間の接合電流が大き
くなるという問題があった。また、コンタクトホール開
口時にシリコン窒化膜９の除去を異方性ドライエッチン
グで行った場合、シリコン窒化膜９がコンタクトホール
の側壁に残る。その結果、コンタクトホールと基板１と
の接触面積が小さくなりコンタクト抵抗が増大するとい
う問題があった。
【０００６】図１３は、このような従来の半導体装置の
製造方法を示す図である。図１２と同一の符号は同一ま
たは相当部分を示すので、重複説明は省略する。先ず、
図１３（ａ）は、層間絶縁膜１０（酸化膜）を酸化膜
の異方性ドライエッチングによりエッチングして開口１
０ａを設けた状態を示す。このとき、酸化膜と窒化膜と
のエッチングレートの比（選択比）は、約２０であるの
で、窒化膜９のエッチングはすすまない。
【０００７】次に、図１３（ｂ）に示すように、層間絶
縁膜１０の開口１０ａから、ストッパー窒化膜９と下敷
き酸化膜７を異方性ドライエッチングで除去し、ビット
線コンタクトを開口する。このとき、この窒化膜と酸化
膜の異方性ドライエッチングの対シリコン基板との選択
比は１と小さいため、オーバーエッチングによりシリコ
ン基板１もエッチングされてしまう。次に、図１３
（ｃ）に示すように、ビット線１１とビット線コンタク
ト１２を形成する。このような製造方法では、コンタク
ト１２の底部がソース／ドレイン領域１ａよりも下にな
り、ソース／ドレイン領域１ａとシリコン基板１間の接
合電流が大きくなるという問題があった。また、シリコ
ン窒化膜９がコンタクトホールの側壁に残り、コンタク
トホールと基板１との接触面積が小さくなりコンタクト
抵抗が増大するという問題があった。
【０００８】
【発明が解決しようとする課題】以上説明したように、
従来の半導体装置の製造方法及びその製造方法による半
導体装置では、コンタクトホール開口時にシリコン基板
をもエッチングしてしまい、コンタクトが基板の導電領
域を突き抜けるという問題があり、半導体装置の特性を
不安定なものとしていた。この発明は、このような従来
の問題を解決するためになされてもので、コンタクトホ
ールの形成方法を改善し、安定なコンタクトを具備する
半導体装置を提供しようとするものである。
【０００９】
【課題を解決するための手段】この発明の半導体装置
は、半導体基板と、この半導体基板の上に形成された複
数の第１の導電部と、少なくともこの第１の導電部の表
面に沿って形成された第１の絶縁膜と、この第１の絶縁
膜の表面を含み上記半導体基板の全面に形成された第２
の絶縁膜と、この第２の絶縁膜の上に形成された第３の
絶縁膜と、この第３の絶縁膜の上に形成された第２の導
電部と、上記第２の導電部から少なくとも上記第３の絶
縁膜と上記第２の絶縁膜とを貫いて上記複数の第１の導
電部のうち相隣る導電部の間を通り上記半導体基板に到
るコンタクト部とを備え、上記コンタクト部は上記第２
の絶縁膜の部分において径方向に鍔状に拡大した形状を
有することを特徴とするものである。
【００１０】また、この発明の半導体装置は、上記第１
の導電部をワード線とし、上記第２の導電部をビット線
とし、上記コンタクト部をビット線コンタクトとしたこ
とを特徴とするものである。
【００１１】また、この発明の半導体装置は、上記第３
の絶縁膜の中に形成された複数の第３の導電部を備え、
上記コンタクト部が上記複数の第３の導電部のうち相隣
る導電部の間を通っていることを特徴とするものであ
る。
【００１２】また、この発明の半導体装置は、上記第１
の導電部をワード線とし、上記第３の導電部をビット線
とし、上記第２の導電部をストレージノードとし、上記
コンタクト部をストレージノードコンタクトとしたこと
を特徴とするものである。
【００１３】また、この発明の半導体装置は、上記半導
体基板をシリコン基板とし、上記第1の絶縁膜をシリコ
ン酸化膜とし、上記第2の絶縁膜をシリコン窒化膜とし
たことを特徴とするものである。
【００１４】つぎに、この発明の半導体装置の製造方法
は、半導体基板の上に複数の第１の導電部を形成する第
１工程と、少なくとも上記複数の第１の導電部の表面に
第１の絶縁膜を形成する第２工程と、上記第１の絶縁膜
を覆い上記半導体基板の全面に第２の絶縁膜を形成する
第３工程と、上記第２の絶縁膜の上に第３の絶縁膜を形
成する第４工程と、上記複数の第１の導電部のうち隣り
合う導電部の間で上記第３の絶縁膜に上記第２の絶縁膜
に至る開口を形成する第５工程と、この開口から上記第
２の絶縁膜を等方性エッチングにより除去し上記第２の
絶縁膜の位置で鍔状に拡大した空隙部を形成する第６工
程とを含むことを特徴とするものである。
【００１５】また、この発明の半導体装置の製造方法
は、上記第６工程の後、上記開口に残留する上記第１の
絶縁膜を異方性エッチングにより除去する第７工程を含
むことを特徴とするものである。
【００１６】また、この発明の半導体装置の製造方法
は、上記第６工程又は第７工程の後、上記上記第３の絶
縁膜の上に上記開口を覆う第２の導電部とこの第２の導
電部から上記開口内に延在するコンタクト部を形成する
第８工程を含むことを特徴とするものである。
【００１７】また、この発明の半導体装置の製造方法
は、上記半導体基板がシリコン基板であり、上記第１の
絶縁膜がシリコン酸化膜であり、上記第２の絶縁膜がシ
リコン窒化膜であることを特徴とするものである。
【００１８】
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態について説明する。なお、図中同一の符号
は同一又は相当部分を示す。 実施の形態１．図１は、この発明の実施の形態１によ
る、半導体装置の構造を示す断面図である。図１におい
て、１はシリコン半導体基板、２は分離絶縁膜（シリコ
ン酸化膜）、３は絶縁膜（ゲート絶縁膜）、４は第１の
導電部としてのゲート電極、５はゲート電極４の上面の
絶縁膜（シリコン酸化膜）、６はゲート電極４の側面の
絶縁膜（シリコン酸化膜）、７は絶縁膜５，６を覆い半
導体基板１の全面に形成された絶縁膜（下地シリコン酸
化膜）である。絶縁膜５、６、７により全体としてゲー
ト電極４を覆う第１の絶縁膜８を構成している。
【００１９】次に、９は第１の絶縁膜８の上に形成され
た第２の絶縁膜としてのシリコン窒化膜、１０は第２の
絶縁膜９（シリコン窒化膜）の上に形成された第3の絶
縁膜としての層間絶縁膜（シリコン酸化膜）である。ま
た、１１は層間絶縁膜１０の開口１０ａを覆うように形
成された第２の導電部としてのビット線である。１２は
ビット線１１から開口１０ａに伸びたコンタクト部とし
てのビット線コンタクトであり、その下部は絶縁膜７を
貫通し、側面絶縁膜６の間を通って半導体基板１に達し
ている。１３はこのコンタクト部１２が第２の絶縁膜９
の位置で鍔状に拡大された拡大部である。あるいはリン
グ状に広がった部分といってもよい。また、コンタクト
部１２の底部は、半導体基板１の内部へ突出せず、その
表面で半導体基板１に形成された導電領域１ａ（ソース
／ドレイン領域）に導通している。
【００２０】この実施の形態１の半導体装置は以上のよ
うに構成されており、コンタクト部１２が、第２の絶縁
膜９の位置で鍔状に拡大した部分を有するとともに、そ
の底部は半導体基板１を実質的にえぐることなく半導体
基板１の表面に接している。従って、コンタクト部１１
と導電領域１４との接続が安定し、半導体装置の特性を
安定させることができる。また、コンタクト部１２の部
分では、第１の絶縁膜８（酸化膜）の第２の絶縁膜９
（シリコン窒化膜）が除去されているので、コンタクト
部１２の接触面積を大きくとることができコンタクト抵
抗を小さくすることができる。
【００２１】実施の形態２．次に、図２〜図４を参照し
て、この発明の実施の形態２による、半導体装置の製造
方法について説明する。この製造方法は、実施の形態１
に示した半導体装置の製造に適用されるものである。図
面の各頁に異なる図番号を付さねばならないという制約
から、図２（ｅ）は図３（ａ）に続き、図３（ｄ）は図
４（ａ）に続く一連の工程を示している。
【００２２】先ず、図２（ａ）に示すように、シリコン
半導体基板１を用意する。次に、図２（ｂ）に示すよう
に、半導体基板１に素子分離絶縁膜２を形成する。この
例では、素子分離絶縁膜２は、例えばLOCOS酸化膜を用
いる。
【００２３】次に、図２（ｃ）に示すように、半導体基
板１の表面に薄い絶縁膜３を、例えば１０ｎｍの厚さに
形成する。この例では、絶縁膜３はゲート絶縁膜となる
シリコン酸化膜である。次に、この絶縁膜３の上に、上
面に絶縁膜５（例えば厚さ５０ｎｍ）が積層された第１
の導電部４（例えば厚さ５０ｎｍ）を複数形成する（第
１工程）。この導電部４の幅は、例えば０．２５μｍ
で、隣り合う第１の導電部４の間隔は例えば０．３５μ
ｍである。この例では、絶縁膜５はCVDシリコン酸化
膜、第１の導電部４はゲート電極であり、このゲート電
極はポリシリコン又はポリシリコンとWSi等のメタル酸
化膜との積層膜で形成する。
【００２４】次に、図２（ｄ）に示すように、第１の導
電部４及び上面の絶縁膜５の側面を覆う側面絶縁膜６
（ゲートサイドウォール）を形成する。側面絶縁膜６の
厚みは、例えば５０ｎｍとする。この例では、側面絶縁
膜６はシリコン酸化膜で形成する。次に、図２（ｅ）に
示すように、半導体基板１の全面にわたり、絶縁膜７
（下敷き酸化膜）をデポジションにより形成する。この
絶縁膜７（下敷き酸化膜）は、厚さが例えば２０ｎｍ
で、CVD酸化膜により形成する。以上のように形成し
た、第１の導電部４（ゲート電極）上面の絶縁膜５と側
面の絶縁膜６と絶縁膜７（下敷き酸化膜）とにより、全
体として第１の導電部（ゲート電極）４を覆う第１の絶
縁膜８を構成している（第２工程）。
【００２５】次に、図３（ａ）に示すように、第１の絶
縁膜８の上に全面に第２の絶縁膜９（ストッパーシリコ
ン窒化膜）を形成する（第３工程）。この例では、CVD
シリコン窒化膜は、厚さが例えば５０ｎｍとし、デポジ
ションにより形成する。次に、図３（ｂ）に示すよう
に、第２の絶縁膜９（ストッパーシリコン窒化膜）の上
に第3の絶縁膜として層間絶縁膜１０を形成する（第４
工程）。次に、図３（ｃ）に示すように、層間絶縁膜１
０の全面にフォトレジスト１０ｂを施し、フォトレジス
ト１０ｂをパターニングして開口１０ｃを形成する。こ
の開口１０ｃの径は例えば０．３０μｍとする。この例
では、これはビット線コンタクトをとるための開口とな
る。
【００２６】次に、図３（ｄ）に示すように、フォトレ
ジスト１０ｂの開口１０ｃから、層間絶縁膜１０をエッ
チング除去する（第５工程）。このとき、層間絶縁膜１
０に対しては、酸化膜の異方性ドライエッチングを用い
る。層間絶縁膜１０（酸化膜）と第２の絶縁膜９（スト
ッパー窒化膜）とのエッチングレートの比（選択比）
は、約２０であるので、窒化膜のエッチングはすすまな
い。次に、図４（ａ）に示すように、フォトレジストを
除去する。以上までの工程は、従来の製法と同じであ
る。
【００２７】次に、図４（ｂ）に示すように、層間絶縁
膜１０の開口１０ａから、第２の絶縁膜９（ストッパー
窒化膜）を熱リン酸等での等方性ウェットエッチング法
で除去する（第６工程）。この時、図示○印部において
窒化膜が横方向にエッチングされ、鍔状の空隙が形成さ
れる。また、熱リン酸の窒化膜と酸化膜との選択比は10
0以上なので、絶縁膜７（下敷き酸化膜）はほとんどエ
ッチングされない。
【００２８】次に、図４（ｃ）に示すように、第１の絶
縁膜８（下敷き酸化膜７など）を異方性酸化膜ドライエ
ッチングで除去し、開口１０ａを下方に延長する（第７
工程）。すなわち、第１の導電部４を露出させることな
く、セルフアラインエッチングを行う。この異方性酸化
膜ドライエッチングでは、第１の絶縁膜８（酸化膜）と
半導体基板１（シリコン）との選択比は、10以上であ
る。従って、半導体基板１をエッチングしてえぐること
はない。
【００２９】次に、図４（ｄ）に示すように、開口１５
ａ内を満たし、開口１５ａを覆うように第２の導電部１
１とコンタクト部１２を形成する。第２の導電部１１
は、厚みを例えば１００ｎｍとし、ポリシリコン又はポ
リシリコンとWSi等のメタル酸化膜との積層膜で形成す
る。コンタクト部１２は、ポリシリコンで形成し、第２
の絶縁膜９の位置でリング状に拡大した空隙部を満た
し、鍔状部１３（リング状部）を形成する（第８工
程）。コンタクト部１２の底部は、半導体基板１の予め
形成された導電領域１ａ（図４（ｄ）では簡略化のため
図示せず。図１参照）に接し、電気的に接続する。この
例では、第２の導電部１１はビット線、コンタクト部１
２はビット線コンタクトとなる。
【００３０】この実施の形態２では、以上のように半導
体装置を製造するので、第１の導電部４（例えば、下部
配線、ワード線など）と短絡しない上部からのセルフア
ラインコンタクトを半導体基板１に対して形成するとと
もに、半導体基板１の表面が実質的に削れないようにし
て安定なコンタクトを形成することができる。また、コ
ンタクト部１２の部分では、第１の絶縁膜８（酸化膜）
の上の第２の絶縁膜９（シリコン窒化膜）を除去するの
で、半導体基板１に対するコンタクト部１２の接触面積
を大きくとることができコンタクト抵抗を小さくするこ
とができる。
【００３１】実施の形態３．図５は、この発明の実施の
形態３による、半導体装置の構造を示す断面図である。
図５の構造と図１の構造との相違は、図１で存在した絶
縁膜７（下地シリコン酸化膜）が、図５では存在しない
ことである。従ってこの場合は、絶縁膜５と絶縁膜６と
で、第１の絶縁膜８ａを構成している。第２の絶縁膜
（シリコン窒化膜）９は、この第１の絶縁膜８ａを覆う
ように、半導体基板１の全面に形成されている。そし
て、コンタクト部１２が層間絶縁膜１０及び第２の絶縁
膜９（シリコン窒化膜）を貫き、半導体基板１の表面に
達するように形成されている。
【００３２】コンタクト部１２は、第２の絶縁膜９の部
分で鍔状（リング状）に拡大した拡大部１３を有すると
ともに、その底部は、半導体基板１の内部へ突出せず、
その表面で半導体基板１に形成された導電領域１ａ（ソ
ース／ドレイン領域）に導通している。この特徴は、図
１と共通している。その他は、図１と同様であるから、
重複を省くため、詳細な説明は省略する。この実施の形
態３においても、実施の形態１と同様の効果を有する。
【００３３】実施の形態４．次に、図６〜図７を参照し
て、この発明の実施の形態４による、半導体装置の製造
方法について説明する。この製造方法は、実施の形態３
に示した半導体装置の製造に適用されるものである。先
ず、図２（ａ）から図２（ｄ）に示した工程と同様の工
程を実施する。重複した説明は避ける。この実施の形態
４では、図２（ｄ）で示した第１の導電部４上の絶縁膜
５と側面絶縁膜６とにより、第１の絶縁膜８ａを構成す
る（第２工程）。
【００３４】次に、図６（ａ）に示すように、第１の絶
縁膜８ａの上に全面に第２の絶縁膜９（ストッパーシリ
コン窒化膜）を形成する（第３工程）。この例では、CV
Dシリコン窒化膜をデポジションにより形成する。次
に、図６（ｂ）に示すように、第２の絶縁膜９（ストッ
パーシリコン窒化膜）の上に層間絶縁膜１０を形成する
（第４工程）。次に、図６（ｃ）に示すように、層間絶
縁膜１０の全面にフォトレジスト１０ｂを施し、フォト
レジスト１０ｂをパターニングすして開口１０ｃを形成
する。この例では、これはビット線コンタクトをとるた
めの開口となる。
【００３５】次に、図６（ｄ）に示すように、フォトレ
ジスト１０ｂの開口１０ｃから、層間絶縁膜１０をエッ
チング除去する（第５工程）。このとき、層間絶縁膜１
０に対しては、酸化膜の異方性ドライエッチングを用い
る。層間絶縁膜１０（酸化膜）と第２の絶縁膜９（スト
ッパー窒化膜）とのエッチングレートの比（選択比）
は、約２０であるので、窒化膜のエッチングはすすまな
い。次に、図７（ａ）に示すように、フォトレジストを
除去する。以上までの工程は、従来の製法と同じであ
る。
【００３６】次に、図７（ｂ）に示すように、層間絶縁
膜１０の開口１０ａから、第２の絶縁膜９（ストッパー
窒化膜）を熱リン酸等での等方性ウェットエッチング法
で除去する（第６工程）。この時、図示○印部において
窒化膜が横方向にエッチングされ、鍔状の空隙が形成さ
れる。また、熱リン酸の窒化膜と酸化膜との選択比は10
0以上なので、第１の絶縁膜８ａはほとんどエッチング
されない。すなわち、第１の導電部４を露出させること
なく、セルフアラインエッチングを行う。また、半導体
基板１もほとんどエッチングされない。
【００３７】次に、図７（ｃ）に示すように、開口１０
ａ内を満たし、開口１０ａを覆うように第２の導電部１
１とコンタクト部１２を形成する（第８工程）。コンタ
クト部１２は、第２の絶縁膜９の位置でリング状に拡大
した空隙部を満たし、鍔状部１３（リング状部）を形成
する。コンタクト部１２の底部は、半導体基板１の予め
形成された導電領域１ａ（この図７（ｃ）では簡略化の
ため図示せず。図５参照。）に接し、電気的に接続す
る。この例では、第２の導電部１１はビット線、コンタ
クト部１２はビット線コンタクトとなる。
【００３８】以上のようなこの実施の形態４の製造工程
を、実施の形態２の製造工程と比べると、この実施の形
態４では、実施の形態２で存在した絶縁膜７の形成工程
と、その後の絶縁膜７に対する開口工程とを不要にした
もので、後は同様の工程である。以上のように、この実
施の形態４の半導体装置の製造方法によれば、第１の導
電部４（例えば、下部配線、ワード線など）と短絡しな
い上部からのセルフアラインコンタクトを半導体基板１
に対して形成するとともに、半導体基板１の表面が実質
的に削れないようにして安定なコンタクトを形成するこ
とができる。また、コンタクト部１２の部分では、第１
の絶縁膜８ａ（酸化膜）の上の第２の絶縁膜９（シリコ
ン窒化膜）を除去するので、半導体基板１に対するコン
タクト部１２の接触面積を大きくとることができコンタ
クト抵抗を小さくすることができる。
【００３９】実施の形態５．図８は、この発明の実施の
形態５による、半導体装置の構造を示す断面図である。
図８の構造と図５の構造との相違は、図５で存在した側
面絶縁膜６が、図８では存在しないことである。一方、
図８において、１４は、絶縁膜５と第１の導電部４の表
面（側面を含む）を覆うように形成された薄い絶縁膜
（シリコン酸化膜）である。この薄い絶縁膜１４を覆う
ように、第２の絶縁膜９（シリコン窒化膜）が、半導体
基板１の全面に形成されている。そして、コンタクト部
１２が層間絶縁膜１０及び第２の絶縁膜（シリコン窒化
膜９）を貫き、半導体基板１の表面に達するように形成
されている。
【００４０】コンタクト部１１は、第２の絶縁膜９の部
分で鍔状（リング状）に拡大しているとともに、その底
部は、半導体基板１の内部へ突出せず、その表面で半導
体基板１に形成された導電領域１ａ（ソース／ドレイン
領域）に導通している。この特徴は、図３と共通してい
る。その他は、図３と同様であるから、重複を省くた
め、詳細な説明は省略する。この実施の形態５において
も、実施の形態１と同様の効果を有する。
【００４１】実施の形態６．図９は、この発明の実施の
形態６による、半導体装置の構造を示す断面図である。
図９において、下部Lの配線構造は、実施の形態１の構
造と実質的に同じ構造を有している。この下部Lの上に
中間部Mの配線構造が形成されている。この中間部Mの配
線構造は第３の絶縁膜１０の上に形成されているという
点を除き、実施の形態１の構造と同じ構造を有してい
る。４−２は、中間部Mに形成された第３の導電部であ
る。１０−２は中間部の第３の絶縁層、１３−２はコン
タクト部１２の鍔状部である。
【００４２】第２の導電部１１は、中間部の第３の絶縁
層１０−２の上に形成され、ここからコンタクト部１２
が、中間部の第３の絶縁膜１０−２及び下部の第３の絶
縁膜１０を貫いて半導体基板１に達している。また、コ
ンタクト部１２は、中間部の隣り合う第３の導電部４−
２の間を通過し、さらに下部の隣り合う第３の導電部４
の間を通過し、半導体基板１の導電領域１ａに接してい
る。
【００４３】ここで、下部の第３の絶縁膜１０及び中間
部の第３の絶縁膜１０−２を合わせて第３の絶縁膜とみ
ると、この第３の絶縁膜のなかに中間部の導電部４−２
が形成されているといえる。なお、図９では、中間部M
の配線構造を、下部Lの配線構造と同様に形成した例を
示しているが、これは必ずしも同じ構造であることを要
しない。また、コンタクト部１２は、中間部Ｍにおいて
も鍔状部１３−２を有しているが、この鍔状部はなくて
も差し支えない。
【００４４】この実施の形態６の半導体装置は以上のよ
うに構成されており、コンタクト部１１が、第２の絶縁
膜９の位置で鍔状に拡大した部分を有するとともに、そ
の底部は半導体基板１を実質的にえぐることなく半導体
基板１の表面に接している。従って、コンタクト部１１
と導電領域１ａとの接続が安定し、半導体装置の特性が
安定する。また、コンタクト部１２の部分では、第１の
絶縁膜８（酸化膜）の第２の絶縁膜９（シリコン窒化
膜）が除去されているので、コンタクト部１２の接触面
積を大きくとることができコンタクト抵抗を小さくする
ことができる。
【００４５】なお、図９に示した半導体装置の製造方法
は、配線構造を２段にする点を除き、実施の形態２で説
明した製造方法を応用して製造できる。下部の第２の絶
縁膜９のエッチングは、等方性エッチングで行うが、中
間部の第２の絶縁膜９−２のエッチングは、等方性エッ
チングでも異方性エッチングでも行える。その他の製造
工程は、実施の形態２を参酌して理解されるので、詳細
な説明は重複を避けるため省略する。
【００４６】実施の形態７．図１０は、この発明の実施
の形態７による、半導体装置の構造を示す断面図であ
る。この図１０の構造は、図９の構造と類似している。
図９の構造との相違点は、第３の導電部１１がキャパシ
タの下部電極用として大きく形成されていることであ
る。また、１５はキャパシタ用の誘電体膜、１６はキャ
パシタ用の上部電極である。その他の構造は、図９と同
様であるから、詳細な説明は省略する。
【００４７】この実施の形態７は、例えば下部の導電部
４をワード線として用い、中間部の導電部４−２をビッ
ト線として用い、第３の導電部１１をストレージノード
として用い、コンタクト部１２をストレージノードコン
タクトとして用いて、半導体メモリを構成するのに適す
る。この実施の形態７においても、実施の形態６と同様
の効果が得られる。また、図１０の構造の製造方法も、
図９の構造の製造方法から容易に理解されるので、詳細
な説明は重複を避けるため省略する。
【００４８】
【発明の効果】以上説明したように、この発明によれ
ば、コンタクトが、鍔状に拡大した部分を有するととも
に十分な径を有し、その底部は半導体基板を実質的にえ
ぐることなく半導体基板の表面に接するようにすること
ができる。従って、上部配線と下部配線が短絡しないコ
ンタクトが得られると同時に、コンタクトホール形成時
の基板削れを防止することができ、コンタクトと半導体
基板の導電領域との接続が安定し、もって特性の安定し
た半導体装置を得ることができる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１による、半導体装置
の構造を示す断面図である。
【図２】 この発明の実施の形態２による、半導体装置
の製造方法の工程を示す図である。
【図３】 この発明の実施の形態２による、半導体装置
の製造方法の工程を示す図である。
【図４】 この発明の実施の形態２による、半導体装置
の製造方法の工程を示す図である。
【図５】 この発明の実施の形態３による、半導体装置
の構造を示す断面図である。
【図６】 この発明の実施の形態４による、半導体装置
の製造方法の工程を示す図である。
【図７】 この発明の実施の形態４による、半導体装置
の製造方法の工程を示す図である。
【図８】 この発明の実施の形態５による、半導体装置
の構造を示す断面図である。
【図９】 この発明の実施の形態６による、半導体装置
の構造を示す断面図である。
【図１０】 この発明の実施の形態７による、半導体装
置の構造を示す断面図である。
【図１１】 従来の半導体装置の配線構造の一例を示す
図である。
【図１２】 従来の半導体装置の自己整合コンタクトの
構造を示す断面図である。
【図１３】 従来の半導体装置の製造方法を示す工程図
である。
【符号の説明】
１ 半導体基板（シリコン基板）、 １ａ 導電領域
（ソース／ドレイン領域）、 ２ 分離絶縁膜（シリコ
ン酸化膜）、 ３ 絶縁膜（ゲート絶縁膜）、４，４−
２ 第１の導電部（ゲート電極）、 ５，６，７ 第１
の絶縁膜（シリコン酸化膜）の構成部分、 ８ 第１の
絶縁膜（シリコン酸化膜）、 ９，９−２ 第２の絶縁
膜（シリコン窒化膜）、 １０，１０−２ 第３の絶縁
膜（層間絶縁膜、シリコン酸化膜）、 １１ 第２の導
電部（ビット線）、 １２ コンタクト部（ビット線コ
ンタクト）、 １３，１３−２ コンタクト部の鍔状拡
大部、 １４ 絶縁膜（シリコン酸化膜）、 １５ 誘
電膜、 １６ キャパシタ電極。

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板と、この半導体基板の上に形
    成された複数の第１の導電部と、少なくともこの第１の
    導電部の表面に沿って形成された第１の絶縁膜と、この
    第１の絶縁膜の表面を含み上記半導体基板の全面に形成
    された第２の絶縁膜と、この第２の絶縁膜の上に形成さ
    れた第３の絶縁膜と、この第３の絶縁膜の上に形成され
    た第２の導電部と、上記第２の導電部から少なくとも上
    記第３の絶縁膜と上記第２の絶縁膜とを貫いて上記複数
    の第１の導電部のうち相隣る導電部の間を通り上記半導
    体基板に到るコンタクト部とを備え、上記コンタクト部
    は上記第２の絶縁膜の部分において径方向に鍔状に拡大
    した形状を有することを特徴とする半導体装置。
  2. 【請求項２】 上記第１の導電部をワード線とし、上記
    第２の導電部をビット線とし、上記コンタクト部をビッ
    ト線コンタクトとしたことを特徴とする請求項１に記載
    の半導体装置。
  3. 【請求項３】 上記第３の絶縁膜の中に形成された複数
    の第３の導電部を備え、上記コンタクト部が上記複数の
    第３の導電部のうち相隣る導電部の間を通っていること
    を特徴とする半導体装置。
  4. 【請求項４】 上記第１の導電部をワード線とし、上記
    第３の導電部をビット線とし、上記第２の導電部をスト
    レージノードとし、上記コンタクト部をストレージノー
    ドコンタクトとしたことを特徴とする請求項３に記載の
    半導体装置。
  5. 【請求項５】 上記半導体基板をシリコン基板とし、上
    記第1の絶縁膜をシリコン酸化膜とし、上記第2の絶縁膜
    をシリコン窒化膜としたことを特徴とする請求項１〜４
    のいずれかに記載の半導体装置。
  6. 【請求項６】 半導体基板の上に複数の第１の導電部を
    形成する第１工程と、少なくとも上記複数の第１の導電
    部の表面に第１の絶縁膜を形成する第２工程と、上記第
    １の絶縁膜を覆い上記半導体基板の全面に第２の絶縁膜
    を形成する第３工程と、上記第２の絶縁膜の上に第３の
    絶縁膜を形成する第４工程と、上記複数の第１の導電部
    のうち隣り合う導電部の間で上記第３の絶縁膜に上記第
    ２の絶縁膜に至る開口を形成する第５工程と、この開口
    から上記第２の絶縁膜を等方性エッチングにより除去し
    上記第２の絶縁膜の位置で鍔状に拡大した空隙部を形成
    する第６工程とを含むことを特徴とする半導体装置の製
    造方法。
  7. 【請求項７】 上記第６工程の後、上記開口に残留する
    上記第１の絶縁膜を異方性エッチングにより除去する第
    ７工程を含むことを特徴とする請求項１に記載の半導体
    装置の製造方法。
  8. 【請求項８】 上記第６工程又は第７工程の後、上記第
    ３の絶縁膜の上に上記開口を覆う第２の導電部とこの第
    ２の導電部から上記開口内に延在するコンタクト部を形
    成する第８工程を含むことを特徴とする請求項６又は７
    に記載の半導体装置の製造方法。
  9. 【請求項９】 上記半導体基板がシリコン基板であり、
    上記第１の絶縁膜がシリコン酸化膜であり、上記第２の
    絶縁膜がシリコン窒化膜であることを特徴とする請求項
    ６〜８のいずれかに記載の半導体装置の製造方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000019959A (ko) * 1998-09-16 2000-04-15 김영환 반도체 소자의 플러그 형성방법
CN102157435A (zh) * 2010-02-11 2011-08-17 中芯国际集成电路制造(上海)有限公司 接触孔形成方法

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10238590B4 (de) * 2002-08-22 2007-02-15 Infineon Technologies Ag Verfahren zur Erzeugung einer Struktur auf einem Substrat
CN101336465B (zh) * 2005-11-24 2011-07-06 新南创新私人有限公司 小面积丝网印刷金属接点结构及方法
US7824991B2 (en) * 2006-01-18 2010-11-02 Macronix International Co., Ltd. Method for nitridation of the interface between a dielectric and a substrate in a MOS device
CN103137687B (zh) * 2011-11-25 2016-04-13 上海华虹宏力半导体制造有限公司 沟槽式功率mos晶体管的结构及其制造方法
US8866195B2 (en) 2012-07-06 2014-10-21 Taiwan Semiconductor Manufacturing Co., Ltd. III-V compound semiconductor device having metal contacts and method of making the same
US10741495B2 (en) * 2018-01-18 2020-08-11 Globalfoundries Inc. Structure and method to reduce shorts and contact resistance in semiconductor devices
TWI755079B (zh) * 2019-09-30 2022-02-11 台灣積體電路製造股份有限公司 半導體裝置及其形成方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000019959A (ko) * 1998-09-16 2000-04-15 김영환 반도체 소자의 플러그 형성방법
CN102157435A (zh) * 2010-02-11 2011-08-17 中芯国际集成电路制造(上海)有限公司 接触孔形成方法

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