JPH10256396A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH10256396A JPH10256396A JP9060752A JP6075297A JPH10256396A JP H10256396 A JPH10256396 A JP H10256396A JP 9060752 A JP9060752 A JP 9060752A JP 6075297 A JP6075297 A JP 6075297A JP H10256396 A JPH10256396 A JP H10256396A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/15—Static random access memory [SRAM] devices comprising a resistor load element
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Abstract
(57)【要約】
【課題】 半導体装置のセルフアラインコンタクト形成
においてゲート上のコンタクトと拡散層上のコンタクト
を同時に形成できるようにし、マスク数の増加を防ぎ生
産性を向上する。 【解決手段】 半導体基板上にシリコン窒化膜で覆われ
た第１の配線と、第１の配線上に第１の開口部を有する
第１の層間絶縁膜と、第１の層間絶縁膜上にあって、第
１の開口部において第１の配線に接続する第２の配線
と、半導体基板上に第２の開口部を有し第２の配線上に
第３の開口部を有する第２の層間絶縁膜と、第２の層間
絶縁膜上にあって、第２の開口部において半導体基板に
接続し、第３の開口部において第２の配線上に接続する
第３の配線と、を有する。
においてゲート上のコンタクトと拡散層上のコンタクト
を同時に形成できるようにし、マスク数の増加を防ぎ生
産性を向上する。 【解決手段】 半導体基板上にシリコン窒化膜で覆われ
た第１の配線と、第１の配線上に第１の開口部を有する
第１の層間絶縁膜と、第１の層間絶縁膜上にあって、第
１の開口部において第１の配線に接続する第２の配線
と、半導体基板上に第２の開口部を有し第２の配線上に
第３の開口部を有する第２の層間絶縁膜と、第２の層間
絶縁膜上にあって、第２の開口部において半導体基板に
接続し、第３の開口部において第２の配線上に接続する
第３の配線と、を有する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、特に多層配線構造を有する配線接
続構造およびその製造方法に関する。
その製造方法に関し、特に多層配線構造を有する配線接
続構造およびその製造方法に関する。
【０００２】
【従来の技術】従来、この種の半導体装置は、例えば図
５及び図６に示すように、コンタクトを自己整合的に開
口し、高集積化、メモリセルの安定性を図ることを目的
として用いられている。
５及び図６に示すように、コンタクトを自己整合的に開
口し、高集積化、メモリセルの安定性を図ることを目的
として用いられている。
【０００３】なお、図５Ａ〜Ｃ及び図６Ｄ〜Ｆは、従来
のＳＲＡＭの主要工程を示す断面図である。
のＳＲＡＭの主要工程を示す断面図である。
【０００４】この従来例では、まず半導体基板１上に素
子分離領域となる厚いシリコン酸化膜２を２００〜５０
０ｎｍ形成した後、ゲート酸化膜３となるシリコン酸化
膜を４〜１０ｎｍ形成し、続いてゲート電極または配線
となる例えば多結晶シリコンと高融点シリサイドとを積
層した膜を５０〜３００ｎｍ堆積し、その後シリコン窒
化膜５を５０〜２００ｎｍ堆積する。続いて多結晶シリ
コンと高融点シリサイドとを積層した膜上のシリコン窒
化膜５をエッチングし、その後多結晶シリコンと高融点
シリサイドとを積層した膜をエッチングし、ゲート電極
４を形成する。次に、ゲート電極４とシリコン窒化膜５
の側面にシリコン窒化膜の側壁６を形成し、その後層間
絶縁膜７を形成する。（図５Ａ参照）。
子分離領域となる厚いシリコン酸化膜２を２００〜５０
０ｎｍ形成した後、ゲート酸化膜３となるシリコン酸化
膜を４〜１０ｎｍ形成し、続いてゲート電極または配線
となる例えば多結晶シリコンと高融点シリサイドとを積
層した膜を５０〜３００ｎｍ堆積し、その後シリコン窒
化膜５を５０〜２００ｎｍ堆積する。続いて多結晶シリ
コンと高融点シリサイドとを積層した膜上のシリコン窒
化膜５をエッチングし、その後多結晶シリコンと高融点
シリサイドとを積層した膜をエッチングし、ゲート電極
４を形成する。次に、ゲート電極４とシリコン窒化膜５
の側面にシリコン窒化膜の側壁６を形成し、その後層間
絶縁膜７を形成する。（図５Ａ参照）。
【０００５】次に、ＳＲＡＭセルのシェアドコンタクト
８開口のためのマスクとなるフォトレジスト１０Ｂを形
成し、続いて異方性エッチングを行いシェアドコンタク
ト８を開口する。シェアドコンタクト８とは半導体基板
とゲート電極４とを接続するためのコンタクトである。
（図５Ｂ参照）。
８開口のためのマスクとなるフォトレジスト１０Ｂを形
成し、続いて異方性エッチングを行いシェアドコンタク
ト８を開口する。シェアドコンタクト８とは半導体基板
とゲート電極４とを接続するためのコンタクトである。
（図５Ｂ参照）。
【０００６】次に、シェアドコンタクト８の接続、負荷
素子１４およびＶｃｃ配線１３を形成するために、多結
晶シリコン膜或いはＳＩＰＯＳ膜１１を２０〜１００ｎ
ｍ堆積し、続いて負荷素子およびＶｃｃ配線を形成する
ためのマスクとなるフォトレジスト１２Ｂを形成する。
ここで、ＳＩＰＯＳ膜の説明をする。ＳＩＰＯＳとは半
絶縁性多結晶シリコン（Ｓｅｍｉ−Ｉｎｓｕｌａｔｉｎ
ｇ Ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ Ｓｉｌｉｃｏ
ｎ）であり、高抵抗な負荷素子を形成するためにＣＶＤ
法にてＳｉＨ4 とＮ2 Ｏとを混合して膜を形成する。そ
の後、フォトレジスト１２Ｂをマスクに膜１１の異方性
エッチングを行い、負荷素子１４およびＶｃｃ配線１３
を形成する。（図５Ｃ参照）。
素子１４およびＶｃｃ配線１３を形成するために、多結
晶シリコン膜或いはＳＩＰＯＳ膜１１を２０〜１００ｎ
ｍ堆積し、続いて負荷素子およびＶｃｃ配線を形成する
ためのマスクとなるフォトレジスト１２Ｂを形成する。
ここで、ＳＩＰＯＳ膜の説明をする。ＳＩＰＯＳとは半
絶縁性多結晶シリコン（Ｓｅｍｉ−Ｉｎｓｕｌａｔｉｎ
ｇ Ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ Ｓｉｌｉｃｏ
ｎ）であり、高抵抗な負荷素子を形成するためにＣＶＤ
法にてＳｉＨ4 とＮ2 Ｏとを混合して膜を形成する。そ
の後、フォトレジスト１２Ｂをマスクに膜１１の異方性
エッチングを行い、負荷素子１４およびＶｃｃ配線１３
を形成する。（図５Ｃ参照）。
【０００７】次に、層間絶縁膜１６を形成し、続いてゲ
ート上のコンタクト１９Ｂを開口するためのマスクとな
るフォトレジスト１７Ｂを形成する。その後層間絶縁膜
７、１６およびゲート上のシリコン窒化膜５を異方性エ
ッチングにより除去しゲート上コンタクト１９Ｂを開口
する。（図６Ｄ参照）。
ート上のコンタクト１９Ｂを開口するためのマスクとな
るフォトレジスト１７Ｂを形成する。その後層間絶縁膜
７、１６およびゲート上のシリコン窒化膜５を異方性エ
ッチングにより除去しゲート上コンタクト１９Ｂを開口
する。（図６Ｄ参照）。
【０００８】次に、メモリセル内の拡散層上のコンタク
ト１８を開口するためのマスクとなるフォトレジスト１
７Ｃを形成し、その後層間絶縁膜７、１６を異方性エッ
チングにより除去しコンタクト１８を開口する。この際
のエッチングはシリコン窒化膜５、６に対して十分に選
択比のある条件で行うため、仮にコンタクト１８がゲー
トに掛かっていてもゲートはシリコン窒化膜５、６で覆
われているのでゲートとコンタクト間でショートするこ
とを防止できる。（図６Ｅ参照）。
ト１８を開口するためのマスクとなるフォトレジスト１
７Ｃを形成し、その後層間絶縁膜７、１６を異方性エッ
チングにより除去しコンタクト１８を開口する。この際
のエッチングはシリコン窒化膜５、６に対して十分に選
択比のある条件で行うため、仮にコンタクト１８がゲー
トに掛かっていてもゲートはシリコン窒化膜５、６で覆
われているのでゲートとコンタクト間でショートするこ
とを防止できる。（図６Ｅ参照）。
【０００９】次に、コンタクト１８、１９Ｂを例えばタ
ングステンを用いてタングステンプラグ２０を形成し、
続いてアルミ配線２１を形成する。（図６Ｆ参照）。
ングステンを用いてタングステンプラグ２０を形成し、
続いてアルミ配線２１を形成する。（図６Ｆ参照）。
【００１０】
【発明が解決しようとする課題】従来の技術に於いて
は、拡散層上のコンタクトをゲート電極に対してセルフ
アラインにするためにゲート上にシリコン窒化膜を設け
てコンタクトとゲート電極がショートしないようにして
いる。したがって、ゲート電極上のコンタクトは拡散層
上のコンタクトとは別に開口しなければならない。その
ために必要なマスク数が増加し、製造コストは高くなり
生産性が低下する。
は、拡散層上のコンタクトをゲート電極に対してセルフ
アラインにするためにゲート上にシリコン窒化膜を設け
てコンタクトとゲート電極がショートしないようにして
いる。したがって、ゲート電極上のコンタクトは拡散層
上のコンタクトとは別に開口しなければならない。その
ために必要なマスク数が増加し、製造コストは高くなり
生産性が低下する。
【００１１】本発明はこのような従来技術の問題点を解
決するものであり、セルフアラインコンタクト形成にお
いてゲート上のコンタクトと拡散層上のコンタクトを同
時に形成できるようにし、マスク数の増加を防ぎ生産性
を向上することを目的としている。
決するものであり、セルフアラインコンタクト形成にお
いてゲート上のコンタクトと拡散層上のコンタクトを同
時に形成できるようにし、マスク数の増加を防ぎ生産性
を向上することを目的としている。
【００１２】
【課題を解決するための手段】上述した問題点を解決す
るため、本発明の半導体装置の製造方法は次のように構
成されている。すなわち、本発明の製造方法は、半導体
基板上に素子分離領域となるシリコン酸化膜を形成する
工程と、ゲート電極となる導電膜上にシリコン窒化膜を
形成する工程と、前記シリコン窒化膜および導電膜を順
次エッチング除去し前記ゲート電極となる第１の配線を
形成する工程と、シリコン窒化膜の側壁を形成する工程
と、第１の層間絶縁膜を形成する工程と、前記第１の配
線上と前記半導体基板上とに同時に第１の開口部および
第２の配線を形成するための開口部を形成する工程と、
第２の配線を形成する工程と、第２の層間絶縁膜を形成
する工程と、前記半導体基板上と前記第２の配線上とに
同時に第２の開口部および第３の開口部を形成する工程
と、第３の配線を形成する工程と、を有することを特徴
とするものである。
るため、本発明の半導体装置の製造方法は次のように構
成されている。すなわち、本発明の製造方法は、半導体
基板上に素子分離領域となるシリコン酸化膜を形成する
工程と、ゲート電極となる導電膜上にシリコン窒化膜を
形成する工程と、前記シリコン窒化膜および導電膜を順
次エッチング除去し前記ゲート電極となる第１の配線を
形成する工程と、シリコン窒化膜の側壁を形成する工程
と、第１の層間絶縁膜を形成する工程と、前記第１の配
線上と前記半導体基板上とに同時に第１の開口部および
第２の配線を形成するための開口部を形成する工程と、
第２の配線を形成する工程と、第２の層間絶縁膜を形成
する工程と、前記半導体基板上と前記第２の配線上とに
同時に第２の開口部および第３の開口部を形成する工程
と、第３の配線を形成する工程と、を有することを特徴
とするものである。
【００１３】また、本発明の半導体装置は、半導体基板
上にシリコン窒化膜で覆われた第１の配線と、第１の配
線上に第１の開口部を有する第１の層間絶縁膜と、第１
の層間絶縁膜上にあって、第１の開口部において第１の
配線に接続する第２の配線と、半導体基板上に第２の開
口部を有し第２の配線上に第３の開口部を有する第２の
層間絶縁膜と、第２の層間絶縁膜上にあって、第２の開
口部において半導体基板に接続し、第３の開口部におい
て第２の配線上に接続する第３の配線と、を有すること
を特徴とするものである。
上にシリコン窒化膜で覆われた第１の配線と、第１の配
線上に第１の開口部を有する第１の層間絶縁膜と、第１
の層間絶縁膜上にあって、第１の開口部において第１の
配線に接続する第２の配線と、半導体基板上に第２の開
口部を有し第２の配線上に第３の開口部を有する第２の
層間絶縁膜と、第２の層間絶縁膜上にあって、第２の開
口部において半導体基板に接続し、第３の開口部におい
て第２の配線上に接続する第３の配線と、を有すること
を特徴とするものである。
【００１４】本発明の半導体装置は、上記製造方法によ
り製造することができる。
り製造することができる。
【００１５】
【作用】本発明の製造方法に於いては、シリコン窒化膜
で覆われた第１の配線に第２の配線を接続し、さらに第
２の配線に第３の配線を接続するため、本発明の半導体
装置に於いては、第３の配線をシリコン窒化膜で覆われ
た第１の配線に接続する構造が無くなる。したがって、
本発明の製造方法に於いては、第３の配線を半導体基板
と第２の配線とに同時に接続可能となる。このため、マ
スク数の増加を防ぎ生産性が向上する。
で覆われた第１の配線に第２の配線を接続し、さらに第
２の配線に第３の配線を接続するため、本発明の半導体
装置に於いては、第３の配線をシリコン窒化膜で覆われ
た第１の配線に接続する構造が無くなる。したがって、
本発明の製造方法に於いては、第３の配線を半導体基板
と第２の配線とに同時に接続可能となる。このため、マ
スク数の増加を防ぎ生産性が向上する。
【００１６】
【発明の実施の形態】本発明の半導体装置に於いて、第
２の配線は第４の開口部において半導体基板にも接続さ
れていることができる。
２の配線は第４の開口部において半導体基板にも接続さ
れていることができる。
【００１７】また、上記第４の開口部は半導体基板上と
第１の配線上との両方にまたいで開口されていることが
できる。
第１の配線上との両方にまたいで開口されていることが
できる。
【００１８】
【実施例】次に、本発明を抵抗を負荷素子とするＳＲＡ
Ｍセルに適用した場合の実施例について図面を参照して
説明する。
Ｍセルに適用した場合の実施例について図面を参照して
説明する。
【００１９】実施例１ まず半導体基板１上に素子分離領域となる厚いシリコン
酸化膜２を２００〜５００ｎｍ形成した後、ゲート酸化
膜３となるシリコン酸化膜を４〜１０ｎｍ形成し、続い
てゲート電極または配線となる例えば多結晶シリコンと
高融点シリサイドとを積層した膜を５０〜３００ｎｍ堆
積し、その後シリコン窒化膜５を５０〜２００ｎｍ堆積
する。続いて多結晶シリコンと高融点シリサイドとを積
層した膜上のシリコン窒化膜５をエッチングし、その後
多結晶シリコンと高融点シリサイドとを積層した膜をエ
ッチングし、ゲート電極４を形成する。次に、ゲート電
極４とシリコン窒化膜５の側面にシリコン窒化膜の側壁
６を形成し、その後層間絶縁膜７を形成する。（図１Ａ
参照）。
酸化膜２を２００〜５００ｎｍ形成した後、ゲート酸化
膜３となるシリコン酸化膜を４〜１０ｎｍ形成し、続い
てゲート電極または配線となる例えば多結晶シリコンと
高融点シリサイドとを積層した膜を５０〜３００ｎｍ堆
積し、その後シリコン窒化膜５を５０〜２００ｎｍ堆積
する。続いて多結晶シリコンと高融点シリサイドとを積
層した膜上のシリコン窒化膜５をエッチングし、その後
多結晶シリコンと高融点シリサイドとを積層した膜をエ
ッチングし、ゲート電極４を形成する。次に、ゲート電
極４とシリコン窒化膜５の側面にシリコン窒化膜の側壁
６を形成し、その後層間絶縁膜７を形成する。（図１Ａ
参照）。
【００２０】次に、ＳＲＡＭセルのシェアドコンタクト
８とゲート上コンタクト９とを開口するためのマスクと
なるフォトレジスト１０を形成し、続いて異方性エッチ
ングを行いそれぞれシェアドコンタクト８とゲート上コ
ンタクト９とを同時に開口する。この時の異方性エッチ
ングはシリコン酸化膜とシリコン窒化膜とで選択比の小
さい条件で行うことによって、コンタクト９はシリコン
窒化膜５を貫通しゲート電極４に達する。（図１Ｂ参
照）。
８とゲート上コンタクト９とを開口するためのマスクと
なるフォトレジスト１０を形成し、続いて異方性エッチ
ングを行いそれぞれシェアドコンタクト８とゲート上コ
ンタクト９とを同時に開口する。この時の異方性エッチ
ングはシリコン酸化膜とシリコン窒化膜とで選択比の小
さい条件で行うことによって、コンタクト９はシリコン
窒化膜５を貫通しゲート電極４に達する。（図１Ｂ参
照）。
【００２１】次に、シェアドコンタクト８とゲート上コ
ンタクト９の接続、負荷素子１４、Ｖｃｃ電源１３およ
びゲート上コンタクトパッド１５を形成するために、多
結晶シリコン膜或いはＳＩＰＯＳ膜１１を２０〜１００
ｎｍ堆積し、続いて負荷素子１４、Ｖｃｃ配線１３およ
びゲート上コンタクトパッド１５を形成するためのマス
クとなるフォトレジスト１２を形成する。（図１Ｃ参
照）。
ンタクト９の接続、負荷素子１４、Ｖｃｃ電源１３およ
びゲート上コンタクトパッド１５を形成するために、多
結晶シリコン膜或いはＳＩＰＯＳ膜１１を２０〜１００
ｎｍ堆積し、続いて負荷素子１４、Ｖｃｃ配線１３およ
びゲート上コンタクトパッド１５を形成するためのマス
クとなるフォトレジスト１２を形成する。（図１Ｃ参
照）。
【００２２】次に、フォトレジスト１２をマスクに多結
晶シリコン膜或いはＳＩＰＯＳ膜１１の異方性エッチン
グを行い、Ｖｃｃ配線１３、負荷素子１４、ゲート上コ
ンタクトパッド１５を形成する。ここで負荷素子１４は
ノンドープもしくはリンを１Ｅ１２〜１Ｅ１４ｃｍ−２
の比較的低ドーズでイオン注入を行い高抵抗になるよう
に形成し、負荷素子１４以外の部分はリンを５Ｅ１４〜
１Ｅ１６の比較的高いドーズでイオン注入を行い低抵抗
になるように形成する。続いて、層間絶縁膜１６を形成
する。（図２Ｄ参照）。
晶シリコン膜或いはＳＩＰＯＳ膜１１の異方性エッチン
グを行い、Ｖｃｃ配線１３、負荷素子１４、ゲート上コ
ンタクトパッド１５を形成する。ここで負荷素子１４は
ノンドープもしくはリンを１Ｅ１２〜１Ｅ１４ｃｍ−２
の比較的低ドーズでイオン注入を行い高抵抗になるよう
に形成し、負荷素子１４以外の部分はリンを５Ｅ１４〜
１Ｅ１６の比較的高いドーズでイオン注入を行い低抵抗
になるように形成する。続いて、層間絶縁膜１６を形成
する。（図２Ｄ参照）。
【００２３】次に、拡散層上のコンタクト１８とゲート
上コンタクトパッド１５上のコンタクト１９を開口する
ためのマスクであるフォトレジスト１７を形成する。そ
の後層間絶縁膜７、１６を異方性エッチングにより除去
し拡散層上コンタクト１８とパッド上コンタクト１９と
を開口する。この時、コンタクト開口のための異方性エ
ッチングはシリコン窒化膜に対して選択比が１０以上あ
る条件で行う。（図２Ｅ参照）。
上コンタクトパッド１５上のコンタクト１９を開口する
ためのマスクであるフォトレジスト１７を形成する。そ
の後層間絶縁膜７、１６を異方性エッチングにより除去
し拡散層上コンタクト１８とパッド上コンタクト１９と
を開口する。この時、コンタクト開口のための異方性エ
ッチングはシリコン窒化膜に対して選択比が１０以上あ
る条件で行う。（図２Ｅ参照）。
【００２４】次に、コンタクト１８、１９を例えばタン
グステンを用いてタングステンプラグ２０を形成し、続
いてアルミ配線２１を形成する。（図２Ｆ参照）。
グステンを用いてタングステンプラグ２０を形成し、続
いてアルミ配線２１を形成する。（図２Ｆ参照）。
【００２５】したがって、このように構成した半導体装
置は、メモリセル内のシェアドコンタクト８開口の際に
ゲート電極上のコンタクト９を開口し、Ｖｃｃ配線１３
形成の際にゲート電極上のコンタクトパッド１５を形成
し、拡散層上のコンタクト１８形成時にコンタクトパッ
ド上のコンタクト１９を同時に開口する。このため、ゲ
ート上のコンタクトと拡散層上のコンタクトを同時に形
成できるため、コンタクトを分けて形成する場合と比べ
マスク数を１回減らすことができ、生産性が向上する。
置は、メモリセル内のシェアドコンタクト８開口の際に
ゲート電極上のコンタクト９を開口し、Ｖｃｃ配線１３
形成の際にゲート電極上のコンタクトパッド１５を形成
し、拡散層上のコンタクト１８形成時にコンタクトパッ
ド上のコンタクト１９を同時に開口する。このため、ゲ
ート上のコンタクトと拡散層上のコンタクトを同時に形
成できるため、コンタクトを分けて形成する場合と比べ
マスク数を１回減らすことができ、生産性が向上する。
【００２６】実施例２ 図３及び図４は本発明の第２の実施例を説明するための
図である。
図である。
【００２７】まず半導体基板１上に素子分離領域となる
厚いシリコン酸化膜２を２００〜５００ｎｍ形成した
後、ゲート酸化膜３となるシリコン酸化膜を４〜１０ｎ
ｍ形成し、続いてゲート電極または配線となる例えば多
結晶シリコンと高融点シリサイドとを積層した膜を５０
〜３００ｎｍ堆積し、その後シリコン窒化膜５を５０〜
２００ｎｍ堆積する。続いて多結晶シリコンと高融点シ
リサイドとを積層した膜上のシリコン窒化膜５をエッチ
ングし、その後多結晶シリコンと高融点シリサイドとを
積層した膜をエッチングし、ゲート電極４を形成する。
次に、ゲート電極４とシリコン窒化膜５の側面にシリコ
ン窒化膜の側壁６を形成し、その後層間絶縁膜７を形成
する。（図３Ａ参照）。
厚いシリコン酸化膜２を２００〜５００ｎｍ形成した
後、ゲート酸化膜３となるシリコン酸化膜を４〜１０ｎ
ｍ形成し、続いてゲート電極または配線となる例えば多
結晶シリコンと高融点シリサイドとを積層した膜を５０
〜３００ｎｍ堆積し、その後シリコン窒化膜５を５０〜
２００ｎｍ堆積する。続いて多結晶シリコンと高融点シ
リサイドとを積層した膜上のシリコン窒化膜５をエッチ
ングし、その後多結晶シリコンと高融点シリサイドとを
積層した膜をエッチングし、ゲート電極４を形成する。
次に、ゲート電極４とシリコン窒化膜５の側面にシリコ
ン窒化膜の側壁６を形成し、その後層間絶縁膜７を形成
する。（図３Ａ参照）。
【００２８】次に、ＳＲＡＭセルのシェアドコンタクト
８とゲート上コンタクト９Ａとを開口するためのマスク
となるフォトレジスト１０Ａを形成し、続いて異方性エ
ッチングを行いそれぞれシェアドコンタクト８とゲート
上コンタクト９Ａを同時に開口する。この時の異方性エ
ッチングはシリコン酸化膜とシリコン窒化膜とで選択比
の小さい条件で行うことによって、コンタクト９Ａはシ
リコン窒化膜５を貫通しゲート電極４に達する。（図３
Ｂ参照）。
８とゲート上コンタクト９Ａとを開口するためのマスク
となるフォトレジスト１０Ａを形成し、続いて異方性エ
ッチングを行いそれぞれシェアドコンタクト８とゲート
上コンタクト９Ａを同時に開口する。この時の異方性エ
ッチングはシリコン酸化膜とシリコン窒化膜とで選択比
の小さい条件で行うことによって、コンタクト９Ａはシ
リコン窒化膜５を貫通しゲート電極４に達する。（図３
Ｂ参照）。
【００２９】次に、シェアドコンタクト８とゲート上コ
ンタクト９Ａの接続、負荷素子１４、Ｖｃｃ配線１３お
よびゲート上コンタクト引き出しパッド１５Ａを形成す
るために、多結晶シリコン膜或いはＳＩＰＯＳ膜１１を
２０〜１００ｎｍ堆積し、続いて負荷素子１４、Ｖｃｃ
配線１３およびゲート上コンタクト引き出しパッド１５
Ａを形成するためのマスクとなるフォトレジスト１２Ａ
を形成する。（図３Ｃ参照）。
ンタクト９Ａの接続、負荷素子１４、Ｖｃｃ配線１３お
よびゲート上コンタクト引き出しパッド１５Ａを形成す
るために、多結晶シリコン膜或いはＳＩＰＯＳ膜１１を
２０〜１００ｎｍ堆積し、続いて負荷素子１４、Ｖｃｃ
配線１３およびゲート上コンタクト引き出しパッド１５
Ａを形成するためのマスクとなるフォトレジスト１２Ａ
を形成する。（図３Ｃ参照）。
【００３０】次に、フォトレジスト１２Ａをマスクに多
結晶シリコン膜或いはＳＩＰＯＳ膜１１の異方性エッチ
ングを行い、Ｖｃｃ配線１３、負荷素子１４、ゲート上
コンタクト引き出しパッド１５Ａを形成する。ここで、
負荷素子１４はノンドープもしくはリンを１Ｅ１２〜１
Ｅ１４ｃｍ−２の比較的低ドーズでイオン注入を行い高
抵抗になるように形成し、負荷素子１４以外の部分はリ
ンを５Ｅ１４〜１Ｅ１６の比較的高いドーズでイオン注
入を行い低抵抗になるように形成する。続いて、層間絶
縁膜１６を形成する。（図４Ｄ参照）。
結晶シリコン膜或いはＳＩＰＯＳ膜１１の異方性エッチ
ングを行い、Ｖｃｃ配線１３、負荷素子１４、ゲート上
コンタクト引き出しパッド１５Ａを形成する。ここで、
負荷素子１４はノンドープもしくはリンを１Ｅ１２〜１
Ｅ１４ｃｍ−２の比較的低ドーズでイオン注入を行い高
抵抗になるように形成し、負荷素子１４以外の部分はリ
ンを５Ｅ１４〜１Ｅ１６の比較的高いドーズでイオン注
入を行い低抵抗になるように形成する。続いて、層間絶
縁膜１６を形成する。（図４Ｄ参照）。
【００３１】次に、拡散層上のコンタクト１８とゲート
上コンタクト引き出しパッド１５Ａ上のコンタクト１９
Ａとを開口するためのマスクであるフォトレジスト１７
Ａを形成する。その後層間絶縁膜７、１６を異方性エッ
チングにより除去し拡散層上コンタクト１８とゲート上
コンタクト引き出しパッド１５Ａ上のコンタクト１９Ａ
とを開口する。この時、コンタクト開口のための異方性
エッチングはシリコン窒化膜に対して選択比が１０以上
ある条件で行う。（図４Ｅ参照）。
上コンタクト引き出しパッド１５Ａ上のコンタクト１９
Ａとを開口するためのマスクであるフォトレジスト１７
Ａを形成する。その後層間絶縁膜７、１６を異方性エッ
チングにより除去し拡散層上コンタクト１８とゲート上
コンタクト引き出しパッド１５Ａ上のコンタクト１９Ａ
とを開口する。この時、コンタクト開口のための異方性
エッチングはシリコン窒化膜に対して選択比が１０以上
ある条件で行う。（図４Ｅ参照）。
【００３２】次に、コンタクト１８、１９Ａを例えばタ
ングステンを用いてタングステンプラグ２０を形成し、
続いてアルミ配線２１を形成する。（図４Ｆ参照）。
ングステンを用いてタングステンプラグ２０を形成し、
続いてアルミ配線２１を形成する。（図４Ｆ参照）。
【００３３】したがって、このように構成した半導体装
置は、第１の実施例の動作に加え、ゲート上のコンタク
トに引き出しパッド１５Ａを形成するため、引き出しパ
ッド上コンタクト１９Ａの位置を必要に応じて変更する
ことができるため、設計する際の自由度が増し、装置の
構成が容易になる。
置は、第１の実施例の動作に加え、ゲート上のコンタク
トに引き出しパッド１５Ａを形成するため、引き出しパ
ッド上コンタクト１９Ａの位置を必要に応じて変更する
ことができるため、設計する際の自由度が増し、装置の
構成が容易になる。
【００３４】
【発明の効果】第１の効果は、マスク数が減るため製造
コストが低くなり生産性が向上する。
コストが低くなり生産性が向上する。
【００３５】その理由は、ゲート上のコンタクトを拡散
層上のコンタクトと同時に開口するからである。
層上のコンタクトと同時に開口するからである。
【００３６】第２の効果は、ゲート上のコンタクトの設
計自由度が大きくなり装置構成の簡易化が可能である。
計自由度が大きくなり装置構成の簡易化が可能である。
【００３７】その理由は、Ｖｃｃ配線形成の際にゲート
上コンタクト引き出しパッドを形成するためである。
上コンタクト引き出しパッドを形成するためである。
【図１】本発明の第１の実施例の主要工程の前半
（Ａ）、（Ｂ）、（Ｃ）を説明するための断面図であ
る。
（Ａ）、（Ｂ）、（Ｃ）を説明するための断面図であ
る。
【図２】本発明の第１の実施例の主要工程の後半
（Ｄ）、（Ｅ）、（Ｆ）を説明するための断面図であ
る。
（Ｄ）、（Ｅ）、（Ｆ）を説明するための断面図であ
る。
【図３】本発明の第２の実施例の主要工程の前半
（Ａ）、（Ｂ）、（Ｃ）を説明するための断面図であ
る。
（Ａ）、（Ｂ）、（Ｃ）を説明するための断面図であ
る。
【図４】本発明の第２の実施例の主要工程の後半
（Ｄ）、（Ｅ）、（Ｆ）を説明するための断面図であ
る。
（Ｄ）、（Ｅ）、（Ｆ）を説明するための断面図であ
る。
【図５】従来例の主要工程の前半（Ａ）、（Ｂ）、
（Ｃ）を説明する断面図である。
（Ｃ）を説明する断面図である。
【図６】従来例の主要工程の後半（Ｄ）、（Ｅ）、
（Ｆ）を説明する断面図である。
（Ｆ）を説明する断面図である。
１ 半導体基板 ２ 素子分離領域 ３ ゲート酸化膜 ４ ゲート電極 ５ ゲート上シリコン窒化膜 ６ シリコン窒化膜側壁 ７、１６ 層間絶縁膜 ８ シェアドコンタクト ９、９Ａ ゲート上コンタクト １０、１２、１７ フォトレジスト １０Ａ、１２Ａ、１７Ａ フォトレジスト １０Ｂ、１２Ｂ、１７Ｂ、１７Ｃ フォトレジスト １１ 多結晶ポリシリコン膜またはＳＩＰＯＳ膜 １３ Ｖｃｃ配線 １４ 負荷素子 １５ ゲート上コンタクトパッド １５Ａ ゲート上コンタクト引き出しパッド １８ 拡散層上コンタクト １９ コンタクトパッド上のコンタクト １９Ａ 引き出しパッド上コンタクト １９Ｂ ゲート上コンタクト ２０ タングステンプラグ ２１ アルミ配線
Claims (4)
- 【請求項１】 半導体基板上に素子分離領域となるシリ
コン酸化膜を形成する工程と、ゲート電極となる導電膜
上にシリコン窒化膜を形成する工程と、前記シリコン窒
化膜および導電膜を順次エッチング除去し前記ゲート電
極となる第１の配線を形成する工程と、シリコン窒化膜
の側壁を形成する工程と、第１の層間絶縁膜を形成する
工程と、前記第１の配線上と前記半導体基板上とに同時
に第１の開口部および第２の配線を形成するための開口
部を形成する工程と、第２の配線を形成する工程と、第
２の層間絶縁膜を形成する工程と、前記半導体基板上と
前記第２の配線上とに同時に第２の開口部および第３の
開口部を形成する工程と、第３の配線を形成する工程
と、を有することを特徴とする半導体装置の製造方法。 - 【請求項２】 半導体基板上にシリコン窒化膜で覆われ
た第１の配線と、前記第１の配線上に第１の開口部を有
する第１の層間絶縁膜と、前記第１の層間絶縁膜上にあ
って、前記第１の開口部において前記第１の配線に接続
する第２の配線と、前記半導体基板上に第２の開口部を
有し前記第２の配線上に第３の開口部を有する第２の層
間絶縁膜と、前記第２の層間絶縁膜上にあって、前記第
２の開口部において前記半導体基板に接続し、前記第３
の開口部において前記第２の配線上に接続する第３の配
線と、を有することを特徴とする半導体装置。 - 【請求項３】 請求項２記載の第２の配線が第４の開口
部において半導体基板にも接続されていることを特徴と
する請求項２記載の半導体装置。 - 【請求項４】 請求項３記載の第４の開口部が半導体基
板上と第１の配線上との両方にまたいで開口されている
ことを特徴とする請求項３記載の半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09060752A JP3120750B2 (ja) | 1997-03-14 | 1997-03-14 | 半導体装置およびその製造方法 |
| CN98100729A CN1100348C (zh) | 1997-03-14 | 1998-03-12 | 半导体器件及其制造方法 |
| KR1019980008594A KR100265271B1 (ko) | 1997-03-14 | 1998-03-13 | 반도체 장치 및 그의 제조방법 |
| US09/039,768 US6258708B1 (en) | 1997-03-14 | 1998-03-16 | Method of fabricating gate contact pods, load lines and wiring structures using a minimum number of etching steps |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09060752A JP3120750B2 (ja) | 1997-03-14 | 1997-03-14 | 半導体装置およびその製造方法 |
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| Publication Number | Publication Date |
|---|---|
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| JP3120750B2 JP3120750B2 (ja) | 2000-12-25 |
Family
ID=13151327
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09060752A Expired - Fee Related JP3120750B2 (ja) | 1997-03-14 | 1997-03-14 | 半導体装置およびその製造方法 |
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| JP (1) | JP3120750B2 (ja) |
| KR (1) | KR100265271B1 (ja) |
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|---|---|---|---|---|
| DE10239843B4 (de) * | 2002-08-29 | 2008-12-18 | Promos Technologies, Inc. | Verfahren zur Ausbildung eines Kontaktes |
| JP4786126B2 (ja) * | 2003-06-04 | 2011-10-05 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
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|---|---|---|---|---|
| US5108941A (en) * | 1986-12-05 | 1992-04-28 | Texas Instrument Incorporated | Method of making metal-to-polysilicon capacitor |
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| DE69031543T2 (de) * | 1989-02-17 | 1998-04-09 | Matsushita Electronics Corp | Verfahren zum Herstellen einer Halbleitervorrichtung |
| US5010039A (en) * | 1989-05-15 | 1991-04-23 | Ku San Mei | Method of forming contacts to a semiconductor device |
| JPH03147364A (ja) | 1989-11-01 | 1991-06-24 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| US4996167A (en) * | 1990-06-29 | 1991-02-26 | At&T Bell Laboratories | Method of making electrical contacts to gate structures in integrated circuits |
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| KR950009741B1 (ko) * | 1991-10-10 | 1995-08-26 | 금성일렉트론주식회사 | 반도체 메모리 셀의 제조방법 및 그 구조 |
| JPH06140396A (ja) * | 1992-10-23 | 1994-05-20 | Yamaha Corp | 半導体装置とその製法 |
| JPH06163535A (ja) | 1992-11-26 | 1994-06-10 | Rohm Co Ltd | 半導体装置およびその製造方法 |
| JPH07115130A (ja) * | 1993-10-14 | 1995-05-02 | Toshiba Corp | 半導体装置の製造方法 |
| JPH07142597A (ja) * | 1993-11-12 | 1995-06-02 | Mitsubishi Electric Corp | 半導体記憶装置およびその製造方法 |
| JP3022744B2 (ja) * | 1995-02-21 | 2000-03-21 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| JPH08316430A (ja) * | 1995-05-15 | 1996-11-29 | Mitsubishi Electric Corp | 半導体メモリとその製造方法、スタックドキャパシタ |
| US5943598A (en) * | 1995-10-19 | 1999-08-24 | Stmicroelectronics, Inc. | Integrated circuit with planarized dielectric layer between successive polysilicon layers |
| US5563088A (en) * | 1996-02-02 | 1996-10-08 | Vanguard International Semiconductor Corporation | Method for fabricating a stacked capacitor in a DRAM cell |
| US5792703A (en) * | 1996-03-20 | 1998-08-11 | International Business Machines Corporation | Self-aligned contact wiring process for SI devices |
| GB2322733A (en) * | 1997-02-27 | 1998-09-02 | Nec Corp | Polysilicon electrodes for DRAM cells |
-
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- 1997-03-14 JP JP09060752A patent/JP3120750B2/ja not_active Expired - Fee Related
-
1998
- 1998-03-12 CN CN98100729A patent/CN1100348C/zh not_active Expired - Fee Related
- 1998-03-13 KR KR1019980008594A patent/KR100265271B1/ko not_active IP Right Cessation
- 1998-03-16 US US09/039,768 patent/US6258708B1/en not_active Expired - Lifetime
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