JP4786126B2 - 半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、半導体装置の製造方法に係る発明であって、例えば、ゲート電極と抵抗用配線とを有する半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
従来、素子分離膜を有する半導体基板において、素子分離膜上には比較的抵抗値が高い（例えば、数百〜数千Ω程度の抵抗値）抵抗用配線が形成され、当該抵抗用配線と離隔して、半導体基板上にはゲート電極が形成されていた。
【０００３】
当該構造の半導体装置において、抵抗用配線の抵抗値を調整するために、当該抵抗用配線に不純物イオンの注入が行われ、また、ゲート電極の両脇の半導体基板に拡散層を形成するために、当該箇所に不純物イオンの注入が行われいた。その後、拡散層を活性化させるために熱処理が施されていた。
【０００４】
なお、関連する先行技術として以下のものがある（例えば、特許文献１，２，３参照）。
【０００５】
【特許文献１】
特開平２−１２８４６５号公報
【特許文献２】
特開平２−２２８０６５号公報
【特許文献３】
特開２０００−２１６２５４号公報
【０００６】
【発明が解決しようとする課題】
しかし、上記工程では、熱処理を施す際に抵抗用配線からイオンが外方拡散してしまっていた。したがって、抵抗用配線の抵抗値を精密に制御することが不可能であった。
【０００７】
さらに、特許文献１では、トランジスタを形成した後に、抵抗用配線の上面に酸化膜を形成しているので、当該形成時の熱処理が余分に加わり、トランジスタ特性が変化してしまい、高精度なトランジスタを提供することは不可能であった。
【０００８】
また、仮にゲート電極を形成した後に、抵抗用配線を形成したとしても、当該形成により余分に熱処理が施され、トランジスタ特性が変化してしまう可能性がある。
【０００９】
そこで、この発明は、抵抗用配線の抵抗値が変化することを抑制することができ、さらには、トランジスタの性能を変化させないような半導体装置の製造方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記の目的を達成するために、本発明に係る請求項１に記載の半導体装置の製造方法は、半導体基板の表面に素子分離膜を形成する工程と、前記半導体基板の前記素子分離膜が形成されていない領域にゲート酸化膜を形成する工程と、前記ゲート酸化膜を形成した後、前記ゲート酸化膜上と前記素子分離膜上にポリシリコンを形成する工程と、前記ポリシリコンを形成した後、前記素子分離膜に重なる部分に形成された前記ポリシリコンが露出するように第１レジストを形成する工程と、前記第１レジストを形成した後、前記素子分離膜と重なる部分に形成された前記ポリシリコンに第１不純物イオンを注入する工程と、前記第１不純物イオンを注入した後、前記第１レジストを除去する工程と、前記第１レジストを除去した後、前記ポリシリコンをパターニングし、前記ゲート酸化膜上にゲート電極を形成し、前記素子分離膜上に前記第１不純物が注入された抵抗用配線を形成する工程と、前記ゲート電極と前記抵抗用配線を形成した後、前記抵抗用配線を覆う第２レジストを形成する工程と、前記第２レジストが前記抵抗用配線を覆った状態で、第２不純物イオンをイオン注入することで、前記ゲート電極の両脇の前記半導体基板に第１ソース・ドレイン領域を形成すると共に、前記ゲート電極に前記第２不純物イオンを注入する工程と、前記第２不純物イオンを注入した後、前記第２レジストを除去する工程と、前記第２レジストを除去した後、前記半導体基板を覆うように絶縁膜を形成する工程と、前記絶縁膜を形成後、前記抵抗用配線を覆う第３レジストを形成する工程と、前記第３レジストが前記抵抗用配線を覆った状態でエッチングを行い、前記ゲート電極の側面部に第１サイドウォール膜を形成し、前記抵抗用配線の上部と側面部を覆う第２サイドウォール膜を形成する工程と、前記第１サイドウォール膜と前記第２サイドウォール膜を形成した後、前記第３レジストを除去する工程と、前記第３レジストを除去した後、前記抵抗用配線と前記第２サイドウォール膜を覆う第４レジストを形成する工程と、前記第４レジストが前記抵抗用配線と前記第２サイドウォール膜を覆った状態で、第３不純物イオンをイオン注入することで、前記ゲート電極の両脇の前記半導体基板に前記第１ソース・ドレイン領域よりも深い位置に形成される第２ソース・ドレイン領域を形成すると共に、前記ゲート電極に前記第３不純物イオンを注入する工程と、前記第３不純物イオンを注入した後、前記第４レジストを除去する工程と、前記第４レジストを除去した後、前記第２サイドウォール膜が前記抵抗用配線の上部と側面部を覆った状態で、前記半導体基板に７００℃以上の熱処理を施す工程と、前記熱処理工程後、前記第２サイドウォール膜を覆うように、前記第２サイドウォール膜に至る第１開口部を有する第５レジストを形成する工程と、前記第１開口部を有する前記第５レジストが前記第２サイドウォール膜を覆った状態で、前記第２サイドウォール膜をエッチングして、前記第２サイドウォール膜に前記抵抗用配線に至る第２開口部を形成する工程と、前記第２開口部を形成した後、前記半導体基板を覆うように層間絶縁膜を形成する工程と、前記層間絶縁膜中に前記ゲート電極に至る第１コンタクトホールを形成し、前記層間絶縁膜中と前記第２開口部中に前記抵抗用配線に至る第２コンタクトホールを形成する工程と、前記第１コンタクトホールと前記第２コンタクトホールにビアプラグをそれぞれ形成する工程と、を含む。
また、本発明に係る請求項２に記載の半導体装置の製造方法は、半導体基板の表面に素子分離膜を形成する工程と、前記半導体基板の前記素子分離膜が形成されていない領域にゲート酸化膜を形成する工程と、前記ゲート酸化膜を形成した後、前記ゲート酸化膜上と前記素子分離膜上に前記ポリシリコンを形成する工程と、前記ポリシリコンを形成した後、前記素子分離膜に重なる部分に形成された前記ポリシリコンが露出するように第１レジストを形成する工程と、前記第１レジストを形成した後、前記素子分離膜と重なる部分に形成された前記ポリシリコンに第１不純物イオンを注入する工程と、前記第１不純物イオンを注入した後、前記第１レジストを除去する工程と、前記第１レジストを除去した後、前記ポリシリコンをパターニングし、前記ゲート酸化膜上にゲート電極を形成し、前記素子分離膜上に前記第１不純物が注入された抵抗用配線を形成する工程と、前記ゲート電極と前記抵抗用配線を形成した後、前記抵抗用配線を覆う第２レジストを形成する工程と、前記第２レジストを形成した後、第２不純物イオンをイオン注入することで、前記ゲート電極の両脇の前記半導体基板に第１ソース・ドレイン領域を形成すると共に、前記ゲート電極に前記第２不純物イオンを注入する工程と、前記第２不純物イオンを注入した後、前記第２レジストを除去する工程と、前記第２レジストを除去した後、前記半導体基板を覆うように絶縁膜を形成する工程と、前記絶縁膜を形成後、前記抵抗用配線を覆う第３レジストを形成する工程と、前記第３レジストを形成後、前記第３レジストが前記抵抗用配線を覆った状態でエッチングを行い、前記ゲート電極の側面部に第１サイドウォール膜を形成し、前記抵抗用配線の上部と側面部を覆う第２サイドウォール膜を形成する工程と、前記第１サイドウォール膜と前記第２サイドウォール膜を形成後、前記第３レジストが前記抵抗用配線と前記第２サイドウォール膜を覆った状態で、第３不純物イオンをイオン注入することで、前記ゲート電極の両脇の前記半導体基板に前記第１ソース・ドレイン領域よりも深い位置に形成される第２ソース・ドレイン領域を形成すると共に、前記ゲート電極に前記第３不純物イオンを注入する工程と、前記第３不純物イオンを注入した後、前記第３レジストを除去する工程と、前記第３レジストを除去した後、前記第２サイドウォール膜が前記抵抗用配線の上部と側面部を覆った状態で、前記半導体基板に７００℃以上の熱処理を施す工程と、前記熱処理工程後、前記第２サイドウォール膜を覆うように、前記第２サイドウォール膜に至る第１開口部を有する第４レジストを形成する工程と、前記第１開口部を有する前記第４レジストが前記第２サイドウォール膜を覆った状態で、前記第２サイドウォール膜をエッチングして、前記第２サイドウォール膜に前記抵抗用配線に至る第２開口部を形成する工程と、前記第２開口部を形成した後、前記半導体基板を覆うように層間絶縁膜を形成する工程と、前記層間絶縁膜中に前記ゲート電極に至る第１コンタクトホールを形成し、前記層間絶縁膜中と前記第２開口部中に前記抵抗用配線に至る第２コンタクトホールを形成する工程と、前記第１コンタクトホールと前記第２コンタクトホールにビアプラグをそれぞれ形成する工程と、を含む。
【００１１】
【発明の実施の形態】
本発明は、拡散層を活性化する前に抵抗用配線を絶縁膜で覆うこと、および、なるべく余分な熱履歴を加えること無しに、前記絶縁膜を覆う方法が特徴である。
【００１２】
以下、この発明をその実施の形態を示す図面に基づいて具体的に説明する。
【００１３】
＜実施の形態１＞
本実施の形態１に係る半導体装置の製造方法は、半導体基板上に形成されている、ゲート電極と抵抗用配線とをサイドウォール膜で覆った後に、ゲート電極の側面部にサイドウォール膜を残存させると共に、抵抗用配線上面部および側面部にサイドウォール膜を残存させ、その後に拡散層を活性化するための加熱処理を施すことが特徴である。
【００１４】
本実施の形態に係る半導体装置の製造方法を、その工程を示す拡大断面図に基づいて説明する。
【００１５】
まず、はじめに、図１に示すように、表面内に素子分離膜２が形成されたシリコン基板（以下、単に基板と称す）１を用意する。ここで、基板１において、トランジスタが形成される領域をトランジスタ部１０１と称し、抵抗用配線が形成される領域を抵抗部１０２と称する。
【００１６】
次に、図２に示すように、熱酸化処理等を施すことにより、トランジスタ部１０１の基板１上にゲート酸化膜３を形成する。その後、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法等により、ポリシリコン４を膜厚約１５０ｎｍ〜３００ｎｍで基板１上（トランジスタ部１０１のゲート酸化膜３上、および抵抗部１０２の素子分離膜２上）に堆積する。
【００１７】
次に、図３に示すように、リソグラフィ技術により、ポリシリコン４上にレジスト５を形成し、抵抗部１０２のポリシリコン４が露出されるように、当該レジスト５をパターニングする。
【００１８】
そして、当該パターニングされたレジスト５が形成された状態で、露出されている抵抗部１０２のポリシリコン４に対して、当該ポリシリコンを所定の比較的高い抵抗値（例えば、数百〜数千Ω程度の抵抗値）となるように不純物イオン注入を行う。
【００１９】
ここで、当該不純物イオン注入は、例えば、２０〜５０ｋｅＶ程度のエネルギーで、Ａｓ（ヒ素）やＢｆ2（フッ化ホウ素）等の不純物イオンを、１×１０14〜１×１０16ｉｏｎ／ｃｍ2程度注入することにより行われる。
【００２０】
次に、レジスト５を除去した後に、リソグラフィ技術を用いることにより、ポリシリコン４を所定の形状にパターニングし、トランジスタ部１０１にゲート電極６を形成し、抵抗部１０２に抵抗用配線７を形成する。この様子を図４に示す。
【００２１】
次に、図５に示すように、リソグラフィ技術により、抵抗部１０２の抵抗用配線７を覆うようにレジスト８を形成し、トランジスタ部１０１を露出させる。そして、当該状態で、露出しているトランジスタ部１０１に対して、所定の導電型に対応した不純物イオン注入を行い、浅いソース・ドレイン領域（浅い拡散層と把握することができる）１Ａを比較的低い不純物濃度で形成する。ここで、当該不純物イオン注入は、例えば、２０〜５０ｋｅＶ程度のエネルギーで、不純物イオンを、１×１０12〜１×１０15ｉｏｎ／ｃｍ2程度注入することにより行われる。
【００２２】
このとき、抵抗用配線７はレジスト８で覆われているので、当該抵抗用配線７に不純物イオンは注入されず、高抵抗化のために行われた不純物イオン注入の不純物濃度を維持することができ、図５に示される不純物イオン注入工程で抵抗用配線７の抵抗値が変動することはない。
【００２３】
次に、レジスト８を除去した後、図６で示すように、ＣＶＤ法等によりサイドウォール膜（絶縁膜と把握することができる）９を４０〜２００ｎｍ程度の膜厚で、図５で示された製造途中の半導体装置を覆うように形成する。
【００２４】
次に、リソグラフィ技術により、図７に示すように、抵抗部１０２の抵抗用配線７の上方にレジスト１０を残し、当該状態で通常の異方性エッチング処理を行い、当該エッチング処理終了後レジスト１０を除去する。
【００２５】
これにより、図８に示すように、トランジスタ部１０１に形成されているゲート電極６の側面部にはサイドウォール膜９が残存し、抵抗部１０２に形成されている抵抗用配線７を覆うように形成されているサイドウォール膜９は、上記異方性エッチング処理では除去されないので、そのまま残存される。
【００２６】
次に、リソグラフィ技術により、図９に示すように、抵抗部１０２に形成されている抵抗用配線７（当該抵抗用配線７を覆うサイドウォール膜９も含む）を覆うように、レジスト１１を形成する。これにより、トランジスタ部１０１は露出されることになる。そして、当該状態において、不純物イオン注入を行うことにより、ゲート電極６の両脇の基板１に所定の導電型の不純物イオンを注入し、深いソース・ドレイン領域（深い拡散層と把握することができる）１Ｂを比較的高い不純物濃度で形成する。ここで、当該イオン注入は、例えば不純物イオンを１×１０15ｉｏｎ／ｃｍ2以上注入することにより行われる。
【００２７】
このとき、抵抗用配線７はサイドウォール膜９およびレジスト１１で覆われているので、抵抗用配線７には、当該イオン注入により不純物イオンが注入されることはない。なお、抵抗用配線７の上面にはサイドウォール膜９が形成されているので、これだけでも抵抗用配線７への不純物イオンの注入を抑制することができる。
【００２８】
したがって、当該イオン注入により抵抗用配線７の抵抗値が、最初に設定した値から変動することを抑制することができる。
【００２９】
その後、レジスト１１を除去し、ゲート電極７の両脇の基板１に形成されている各ソース・ドレイン領域１Ａ，１Ｂを活性化させるために、約７００℃以上の熱処理を施す。ここで、抵抗用配線７はサイドウォール膜９で完全に覆われているので、当該熱処理により抵抗用配線７から含有されていた不純物イオンが外方拡散することを防止することができる。したがって、当所設定した抵抗値を当該熱処理により変化することはない。
【００３０】
以上より、トランジスタと抵抗用配線７とを有する半導体装置において、本実施の形態に係る半導体装置の製造方法では、抵抗用配線７の高抵抗化による不純物イオン注入により設定された抵抗値が、後の不純物イオン注入や後の熱処理によって変動することを抑制することができ、高精度な抵抗用配線７を有する半導体装置を提供することができる。
【００３１】
また、抵抗用配線７に含有されている不純物イオンの当該抵抗用配線７からの外方拡散を防止すべく、抵抗用配線７を完全に覆うようにサイドウォール膜９が形成されているが、当該サイドウォール膜９の形成は、ゲート電極６の側面に設けられるサイドウォール膜９の形成と同時に行われる。
【００３２】
したがって、抵抗用配線７を完全に覆うサイドウォール膜９の形成に際し、余分な熱処理を施すことは無くなるので、トランジスタ特性の変動を抑制することができ、従来の技術で作成されたトランジスタよりも高精度なトランジスタを提供することが可能となる。
【００３３】
なお、抵抗用配線７および当該抵抗用配線７を覆うサイドウォール膜９を形成するために工程が追加されるが、当該工程により、トランジスタの特性を変化させることはない。また、その他の工程は、従来のトランジスタ形成で施される工程なので、本実施の形態に係る製造方法全体を通しても、前記追加される工程により、トランジスタの特性が特に変動することはない。
【００３４】
＜実施の形態２＞
本実施の形態２に係る半導体装置の製造方法は、浅いソース・ドレイン領域を形成し、抵抗用配線の抵抗を調整するために、ゲート電極両脇の基板および抵抗用配線に対して、同時に不純物イオンを注入することが特徴である。
【００３５】
本実施の形態に係る半導体装置の製造方法を、その工程を示す拡大断面図に基づいて説明する。
【００３６】
まず、はじめに、実施の形態１の図２で示した基板１を用意する。その後、本実施の形態に係る半導体装置の製造方法では、抵抗用配線の高抵抗化処理の前に（つまり、図３で示した工程を行わず）、図４で示したようにポリシリコン４を所定の形状にパターニングし、トランジスタ部１０１にゲート電極６を形成し、抵抗部１０２に抵抗用配線７を形成する。
【００３７】
次に、図１０に示すように、トランジスタ部１０１においては浅いソース・ドレイン領域１Ａを形成するため、また抵抗部１０２においては抵抗用配線７が所定の抵抗値となるように高抵抗化にするために、露出しているトランジスタ部１０１および抵抗部１０２に対して不純物イオン注入を行う。ここで、当該不純物イオン注入は、例えば、２０〜５０ｋｅＶ程度のエネルギーで、所定の不純物イオンを、１×１０12〜１×１０15ｉｏｎ／ｃｍ2程度注入することにより行われる。
【００３８】
次に、図６で示したように、ＣＶＤ法等によりサイドウォール膜９を４０〜２００ｎｍ程度の膜厚で、図１０で示された製造途中の半導体装置を覆うように形成する。その後、リソグラフィ技術により、抵抗部１０２の抵抗用配線７の上方にレジスト１０を残し（図７）、当該状態で通常の異方性エッチング処理を行い、当該エッチング処理終了後レジスト１０を除去する。
【００３９】
これにより、図８で示したように、トランジスタ部１０１に形成されているゲート電極６の側面にはサイドウォール膜９が残存し、抵抗部１０２に形成されている抵抗用配線７を覆うように形成されているサイドウォール膜９は、上記異方性エッチング処理では除去されず、そのままの状態で残存する。
【００４０】
その後の工程は、実施の形態１と同様なので、ここでの説明は省略する。
【００４１】
本実施の形態に係る製造方法は、浅いソース・ドレイン領域１Ａの形成と、抵抗用配線７の高抵抗化を同時に行っているので、実施の形態１で説明した効果に加えて、工程数の削減および、これに起因するコストの削減を図ることができる。
【００４２】
＜実施の形態３＞
本実施の形態３に係る半導体装置の製造方法は、サイドウォール膜を抵抗用配線に残存させるために、抵抗用配線を覆うようにレジストを形成し、当該レジストをマスクとしてサイドウォール膜をエッチングし、その後に当該レジストをマスクとして再利用して、深いソース・ドレイン領域１Ｂを形成するための不純物イオンの注入を行うことが特徴である。
【００４３】
本実施の形態に係る半導体装置の製造方法を、その工程を示す拡大断面図に基づいて説明する。ここで、図１〜図７に示す工程、およびその後の異方性エッチングを施すまでの工程は、実施の形態１と同様であるので、ここでの詳細な説明は省略する。当該異方性エッチングを施した後の様子を図１１に示す。
【００４４】
図１１から分かるように、実施の形態１と同様に、ゲート電極６の側面部にサイドウォール膜９が形成されるとともに、抵抗層９はレジスト１０で覆われているので、当該抵抗層９の側面部および上面部にはサイドウォール膜９が残存する。
【００４５】
次に、本実施の形態では、レジスト１０を除去せずに、図１２に示すように、不純物イオン注入を行うことにより、ゲート電極６の両脇の基板１に深いソース・ドレイン領域１Ｂを形成する。ここで、当該イオン注入は、例えば、不純物イオンを１×１０15ｉｏｎ／ｃｍ2以上注入することにより行われる。
【００４６】
その後、レジスト１０を除去し、ゲート電極７の両脇の基板１に形成されている各ソース・ドレイン領域１Ａ，１Ｂを活性化させるために、約７００℃以上の熱処理を施す。ここで、抵抗用配線７はサイドウォール膜９で完全に覆われているので、実施の形態１と同様に、当該熱処理により抵抗用配線７から含有されていた不純物イオンが外方拡散することを防止することができる。したがって、当初設定した抵抗値を当該熱処理により変化することはない。
【００４７】
以上のように、本実施の形態に係る製造方法では、サイドウォール膜９のエッチング処理後にレジスト１０を除去せず、当該レジスト１０をマスクとして、深いソース・ドレイン領域１Ｂを形成するための不純物イオン注入処理を施しているので、実施の形態１の効果に加えて、実施の形態１よりも工程数を減らすことができ、これによりコストの削減を図ることができる。
【００４８】
なお、本実施の形態３では、実施の形態１でのサイドウォール膜９のパターニングと深いソース・ドレイン領域１Ｂの形成とを、同じレジスト１０をマスクとして行う場合について説明したが、実施の形態２に本実施の形態３の製造方法を適用してもかまわない。
【００４９】
つまり、実施の形態２では、サイドウォール膜９のパターニングと深いソース・ドレイン領域１Ｂの形成とを、別レジストを用いて実施する場合について言及したが、上記のように、両工程において同じレジスト１０をマスクとして共通に使用してもよい。
【００５０】
この場合において、実施の形態２に記載した効果に加えて、上記のように工程数および、これに起因するコストの削減を図ることができる。
【００５１】
＜実施の形態４＞
さて、上記各実施の形態に係る製造方法により、抵抗用配線７を完全に覆うようにサイドウォール膜９が形成されているが、他方で、ゲート電極６の上面にはサイドウォール膜９は形成されていない。
【００５２】
したがって、当該状態において、抵抗用配線７やゲート電極６を覆うように層間絶縁膜を堆積し、当該層間絶縁膜上に配線を配設し、当該配線とゲート電極６と接続する第一のコンタクトホールと、当該配線と抵抗用配線７とを接続する第二のコンタクトホールとを同時に形成する場合には、当該コンタクトホールのエッチング条件が両者において異なる。
【００５３】
これにより、両コンタクトホールを同時にエッチングする場合には、どうしてもプロセスマージンが減少してしまう。
【００５４】
そこで、本実施の形態に係る製造方法では、ゲート電極６および抵抗用配線７を層間絶縁膜で覆う前に、抵抗用配線７の上面を覆っているサイドウォール膜９の所定の箇所に開口部を形成する工程を付加する。以下、詳細について説明する。
【００５５】
図１３は、上記各実施の形態の製造方法により作成される、製造途中の半導体装置を示す断面図である。また、図１３に示す半導体装置において、ｙ軸に平行な断面により抵抗用配線７を切断し、当該切断面をｘ方向から見た拡大断面図を図１４に示す。
【００５６】
さて、図１４に示すように、上記各実施の形態により抵抗用配線７を覆うようにサイドウォール膜９を形成した後に、当該サイドウォール膜９を覆うようにレジスト１５を形成し、当該レジスト１５の所定の位置にサイドウォール膜９に至る開口部１６を形成する。この様子を図１５に示す。
【００５７】
次に、上記レジスト１５をマスクとしてサイドウォール膜９をエッチングし、抵抗用配線７に至る開口部１７をサイドウォール膜９の表面を貫通して形成する。その後、レジスト１５を除去した様子を図１６に示す。また、図１６の平面図を図１７に示す。
【００５８】
ここで、例えば、後に形成されるビアプラグとのコンタクト領域よりも０．５μｍのマージンを持って、開口部１７は形成される。例えば、図１７に示すように、コンタクト領域１８が一辺０．３μｍの正方領域だとすると、当該正方領域の各辺から０．５μｍずつマージンをとり、平面視の開口部１７の範囲１９は、一辺が１．３μｍの正方形となる。
【００５９】
次に、図１８に示すように、抵抗用配線７および図示していないゲート電極６を覆うように、例えばＣＶＤ法等により層間絶縁膜２０を形成する。
【００６０】
次に、通常のリソグラフィ技術を施すことにより、層間絶縁膜２０に抵抗用配線７に至る第二のコンタクトホール２１を形成する（図１９）と共に、図示していないが、当該層間絶縁膜２０にゲート電極６に至る第一のコンタクトホールを同時に形成する。
【００６１】
その後、第一のコンタクトホールおよび第二のコンタクトホール２１に導電体を充填することによりビアプラグ２２を形成し、その後、層間絶縁膜２０の表面上に配線２３を配設する。ここで、配線２３として、抵抗用配線７とビアプラグ２２を介して電気的に接続されているものと（図２０）、図示していないが、ゲート電極６とビアプラグを介して電気的に接続されているものとが配設されている。
【００６２】
以上のように、本実施の形態に係る製造方法では、層間絶縁膜２０の形成を行う前に、抵抗用配線７の上面を覆っているサイドウォール膜９の所定の領域に対して、抵抗用配線７に至る開口部１７を形成しているので、当該層間絶縁膜２０を貫通する第一のコンタクトホールと第二のコンタクトホール２１を形成するに際して、プロセスマージンを向上させることができる。
【００６３】
＜実施の形態５＞
本実施の形態５に係る半導体装置の製造方法では、図１５を用いて説明したように、レジスト１５をマスクとしてエッチング処理を行いサイドウォール膜９に開口部１７を形成した後に、当該開口部１７から露出している領域に対して不純物イオンの注入を行うことにより、当該領域の抵抗用配線７の抵抗値を下げることが特徴である。以下、詳細について説明する。
【００６４】
図１６に示した製造途中の半導体装置を形成した後に、当該半導体装置を覆うようにレジスト２５を形成し、予め形成されている開口部１７を介して抵抗用配線７が露出するように、当該レジスト２５の上面から貫通するように開口部２６を形成する。次に、レジスト２５をマスクとして、不純物イオンの注入を行う。この様子を図２１に示す。ここで、当該不純物イオン注入の条件として、次のような条件で行うことができる。
【００６５】
例えば、イオン種としてＡｓ、ＢＦ２を用い、注入エネルギーを２０〜５０ｋｅＶ程度とし、不純物イオン濃度として１×１０14〜１×１０16／ｃｍ2程度等の条件により、上記不純物イオン注入を実施することができる。
【００６６】
以上のように、開口部２６から露出している抵抗用配線７に対して、不純物イオン注入が行われているので、当該注入された箇所における、後に形成されるビアプラグとの接触抵抗は、当該不純物イオン注入を行わない場合よりも低くなる。
【００６７】
例えば、上記条件により不純物イオン注入を実施すると、不純物イオン注入を実施しない場合と比べて上記接触抵抗は、数分の一〜数十分の一程度まで低下させることができる。
【００６８】
したがって、抵抗用配線７の抵抗値に対する上記接触抵抗値の割合を減少させることができ、これにより、当該接触抵抗が抵抗用配線７毎にばらついた場合にも、当該ばらつきによる抵抗用配線７の全体の抵抗値に対する影響も小さくなるので、抵抗用配線７の精度を向上させることができる。
【００６９】
なお、上記不純物イオン注入と同時に、深いソース・ドレイン領域を形成するための不純物イオン注入を行ってもかまわない。
【００７０】
＜実施の形態６＞
本実施の形態６に係る半導体装置の製造方法は、半導体装置を熱処理する際に、抵抗用配線から不純物が外方拡散することを防止するために、絶縁膜を抵抗用配線を覆うように設けることを特徴とする。つまり、実施の形態１等では、サイドウォール膜と当該絶縁膜は兼用されていたが、本実施の形態では、別個独立に絶縁膜を形成することが特徴である。
【００７１】
以下、本実施の形態に係る半導体装置の製造方法を、その工程を示す拡大断面図に基づいて説明する。
【００７２】
まず、実施の形態２と同様に、素子分離膜２が形成されている基板１に対して熱処理を施すことによりゲート酸化膜３を形成し、当該ゲート酸化膜３が形成されている基板１を覆うようにポリシリコン４を形成し、当該ポリシリコン４をパターニングすることにより、ゲート電極６と抵抗用配線７とを形成する（図１，２，４参照）。
【００７３】
次に、実施の形態１の図５で説明したように、ゲート電極６の両脇の基板１の表面内に、浅いソース・ドレイン領域１Ａを形成するために、抵抗用配線７をレジスト８で覆い不純物イオンの注入処理を施す。その後、図６で説明したように、ゲート電極６および抵抗用配線７を覆うように基板１上に、サイドウォール膜９を成膜する。
【００７４】
さて、次に本実施の形態に係る製造方法では、抵抗用配線７を覆うようにレジストを形成せずに、基板１上に形成されたサイドウォール膜９の全面に対して異方性エッチングを施す。当該エッチング処理を施すことにより、図２２に示すように、ゲート電極６の側面部にサイドウォール膜９が残存するとともに、抵抗用配線７の側面部においてもサイドウォール膜９が残存する。
【００７５】
ここで、本実施の形態では、抵抗用配線７の上面にはサイドウォール膜９は残存せずに、抵抗用配線７の両側面部のみにサイドウォール膜９が残存している。
【００７６】
次に、図２３に示すように、ゲート電極６の両脇の基板１の表面内に、深いソース・ドレイン領域１Ｂを形成するため、および抵抗用配線７の抵抗値を調整するために、基板１に対して高濃度（例えば、１×１０14〜１×１０16ｉｏｎ／ｃｍ2程度）不純物イオンの注入を行う。
【００７７】
これにより、一度のイオン注入処理により、深いソース・ドレイン領域１Ｂの形成と、抵抗用配線７の抵抗値の調整とを行うことができ、製造コストを削減することができる。
【００７８】
次に、図２４に示すように、ゲート電極６および抵抗用配線７を覆うように、ＣＶＤ法により絶縁膜３１を基板１上に成膜する。ここで、絶縁膜３１としてシリコン酸化膜やシリコン窒化膜（Ｓｉ３Ｎ４）等を採用することできる。また、絶縁膜３１の膜厚は約５０〜２００ｎｍである。
【００７９】
次に、図２５に示すように、通常のリソグラフィ技術により、絶縁膜３１が成膜されている抵抗用配線７を覆うようにレジスト３２を形成し、当該レジスト３２をマスクとして異方性エッチング処理を施す。
【００８０】
当該エッチング処理を施した後に、レジスト３２を除去した様子を図２６に示す。図２６から分かるように、ゲート電極６の側面部には、サイドウォール膜９および絶縁膜３１が形成されており、抵抗用配線７の側面部には、サイドウォール膜９および絶縁膜３１が形成されており、当該抵抗用配線７の上面部には絶縁膜９が形成されている。
【００８１】
その後、ゲート電極７の両脇の基板１に形成されている各ソース・ドレイン領域１Ａ，１Ｂを活性化させるために、約７００℃以上の熱処理を施す。ここで、抵抗用配線７は絶縁膜３１で完全に覆われているので、当該熱処理により抵抗用配線７から、含有されていた不純物イオンが外方拡散することを防止することができる。したがって、当初設定した抵抗値を当該熱処理により変化することはない。
【００８２】
なお、実施の形態４では、層間絶縁膜２０の形成に先立ってサイドウォール膜９に開口部１７を形成することにより（図１６，１８参照）、その後の第一のコンタクトホールおよび第二のコンタクトホールを形成する際のプロセスマージンの向上を図ったが、本実施の形態においても、層間絶縁膜２０の形成に先立って絶縁膜３１に開口部を形成することにより、実施の形態４と同様に第一，二のコンタクトホールを形成する際のプロセスマージンを向上させることができる。
【００８３】
また、絶縁膜３１として、膜厚５０ｎｍ以上の窒化膜を採用することにより、抵抗用配線７に外部から水素が入り込むことを防止することができる。したがって、抵抗用配線７の抵抗値の変化を抑制することができ、抵抗用配線７の長期間信頼性が向上する。
【００８４】
＜実施の形態７＞
本実施の形態７に係る半導体装置の製造方法は、実施の形態６で採用されていた絶縁膜３１として、シリサイドプロテクション膜を採用することが特徴である。つまり、シリサイド化処理を行う際に、通常シリサイド化したく領域をシリサイドプロテクション膜で覆うが、当該シリサイドプロテクション膜が、抵抗用配線から不純物イオンが外方拡散するのを防止する絶縁膜としての役割を兼用することが特徴である。
【００８５】
本実施の形態に係る製造方法は、実施の形態６で絶縁膜３１をシリサイドプロテクション膜に置換するだけで、工程の流れは実施の形態６と同じなので、ここでの説明は省略する。なお、図２７は、本実施の形態に係る半導体装置の構成を示す断面図である。
【００８６】
図２７から分かるように、ゲート電極６の側面部には、サイドウォール膜９とシリサイドプロテクション膜４１が形成されており、抵抗用配線７の側面部にはサイドウォール膜９が形成されており。当該サイドウォール膜９が形成されている抵抗用配線７を覆うようにシリサイドプロテクション膜４１が形成されている。
【００８７】
以上により、本実施の形態のようにシリサイド化を施す工程が含まれている場合には、抵抗用配線から不純物イオンが外方拡散するのを防止するためだけに絶縁膜を別個独立に形成する必要が無くなるので、当該絶縁膜を形成する際の余分な熱処理を半導体装置に施す必要な無くなる。
【００８８】
したがって、シリサイド化する場合には、抵抗用配線から不純物イオンが外方拡散するのを防止すると共に、トランジスタの特性の変動を抑制することができ、実施の形態６で作成されたトランジスタよりも高精度なトランジスタを提供することが可能となる。
【００８９】
＜実施の形態８＞
実施の形態５では、抵抗用配線において、ビアプラグとの接触抵抗を下げるために、ビアプラグとの接触領域に不純物イオンの注入を行った（図２１参照）。本実施の形態８に係る半導体装置の製造方法では、当該接触領域をサリサイド化させることが特徴である。以下、詳細について説明する。
【００９０】
図２７に示す半導体装置において、ｙ軸に平行な断面により抵抗用配線７を切断し、当該切断面をｘ方向から見た拡大断面図を図２８に示す。
【００９１】
次に、図２８において、実施の形態４と同様な手順により、抵抗用配線７を覆っているシリサイドプロテクション膜４１の所定の位置に、抵抗用配線７に至る開口部４２を形成する。この様子を図２９に示す。
【００９２】
次に、図２９に示す製造途中の半導体装置に対してスパッタ法を施すことにより、当該半導体装置にコバルト、チタンまたはニッケル等の高融点金属を蒸着させる。その後、当該高融点金属が蒸着されている半導体装置に対して熱処理を施す。これにより、開口部４２の底部から露出していた抵抗用配線７の表面にシリサイド膜４３が自己整合的に形成される。続いて、シリサイドプロテクション膜４１上に形成されたために、上記熱処理により反応せず残存している高融点金属をウェットエッチングにより除去する。当該除去後の様子を示す拡大断面図を図３０に示す。
【００９３】
その後の層間絶縁膜を形成し、コンタクトホールを形成する以降の工程は、実施の形態４と同様なので、ここでの説明は省略する。
【００９４】
以上のように、本実施の形態に係る製造方法では、層間絶縁膜の形成を行う前に、抵抗用配線７の上面を覆っているシリサイドプロテクション膜４１の所定の領域に対して、抵抗用配線７に至る開口部４２を形成し、当該開口部４２の底部から露出している抵抗用配線７の表面をサリサイド化させているので、当該サリサイド化された箇所（シリサイド膜４３）における、後に形成されるビアプラグとの接触抵抗は、当該サリサイド化を行わない場合よりも約数十分の一程低くなる。
【００９５】
したがって、抵抗用配線７の抵抗値に対する上記接触抵抗値の割合を減少させることができ、これにより、当該接触抵抗が抵抗用配線７毎にばらついた場合にも、当該ばらつきによる抵抗用配線７の全体の抵抗値に対する影響も小さくなるので、抵抗用配線７の精度を向上させることができる。
【００９６】
【発明の効果】
本発明の請求項１に記載の半導体装置の製造方法は、半導体基板の表面に素子分離膜を形成する工程と、前記半導体基板の前記素子分離膜が形成されていない領域にゲート酸化膜を形成する工程と、前記ゲート酸化膜を形成した後、前記ゲート酸化膜上と前記素子分離膜上にポリシリコンを形成する工程と、前記ポリシリコンを形成した後、前記素子分離膜に重なる部分に形成された前記ポリシリコンが露出するように第１レジストを形成する工程と、前記第１レジストを形成した後、前記素子分離膜と重なる部分に形成された前記ポリシリコンに第１不純物イオンを注入する工程と、前記第１不純物イオンを注入した後、前記第１レジストを除去する工程と、前記第１レジストを除去した後、前記ポリシリコンをパターニングし、前記ゲート酸化膜上にゲート電極を形成し、前記素子分離膜上に前記第１不純物が注入された抵抗用配線を形成する工程と、前記ゲート電極と前記抵抗用配線を形成した後、前記抵抗用配線を覆う第２レジストを形成する工程と、前記第２レジストが前記抵抗用配線を覆った状態で、第２不純物イオンをイオン注入することで、前記ゲート電極の両脇の前記半導体基板に第１ソース・ドレイン領域を形成すると共に、前記ゲート電極に前記第２不純物イオンを注入する工程と、前記第２不純物イオンを注入した後、前記第２レジストを除去する工程と、前記第２レジストを除去した後、前記半導体基板を覆うように絶縁膜を形成する工程と、前記絶縁膜を形成後、前記抵抗用配線を覆う第３レジストを形成する工程と、前記第３レジストが前記抵抗用配線を覆った状態でエッチングを行い、前記ゲート電極の側面部に第１サイドウォール膜を形成し、前記抵抗用配線の上部と側面部を覆う第２サイドウォール膜を形成する工程と、前記第１サイドウォール膜と前記第２サイドウォール膜を形成した後、前記第３レジストを除去する工程と、前記第３レジストを除去した後、前記抵抗用配線と前記第２サイドウォール膜を覆う第４レジストを形成する工程と、前記第４レジストが前記抵抗用配線と前記第２サイドウォール膜を覆った状態で、第３不純物イオンをイオン注入することで、前記ゲート電極の両脇の前記半導体基板に前記第１ソース・ドレイン領域よりも深い位置に形成される第２ソース・ドレイン領域を形成すると共に、前記ゲート電極に前記第３不純物イオンを注入する工程と、前記第３不純物イオンを注入した後、前記第４レジストを除去する工程と、前記第４レジストを除去した後、前記第２サイドウォール膜が前記抵抗用配線の上部と側面部を覆った状態で、前記半導体基板に７００℃以上の熱処理を施す工程と、前記熱処理工程後、前記第２サイドウォール膜を覆うように、前記第２サイドウォール膜に至る第１開口部を有する第５レジストを形成する工程と、前記第１開口部を有する前記第５レジストが前記第２サイドウォール膜を覆った状態で、前記第２サイドウォール膜をエッチングして、前記第２サイドウォール膜に前記抵抗用配線に至る第２開口部を形成する工程と、前記第２開口部を形成した後、前記半導体基板を覆うように層間絶縁膜を形成する工程と、前記層間絶縁膜中に前記ゲート電極に至る第１コンタクトホールを形成し、前記層間絶縁膜中と前記第２開口部中に前記抵抗用配線に至る第２コンタクトホールを形成する工程と、前記第１コンタクトホールと前記第２コンタクトホールにビアプラグをそれぞれ形成する工程と、を含む。
また、本発明に係る請求項２に記載の半導体装置の製造方法は、半導体基板の表面に素子分離膜を形成する工程と、前記半導体基板の前記素子分離膜が形成されていない領域にゲート酸化膜を形成する工程と、前記ゲート酸化膜を形成した後、前記ゲート酸化膜上と前記素子分離膜上に前記ポリシリコンを形成する工程と、前記ポリシリコンを形成した後、前記素子分離膜に重なる部分に形成された前記ポリシリコンが露出するように第１レジストを形成する工程と、前記第１レジストを形成した後、前記素子分離膜と重なる部分に形成された前記ポリシリコンに第１不純物イオンを注入する工程と、前記第１不純物イオンを注入した後、前記第１レジストを除去する工程と、前記第１レジストを除去した後、前記ポリシリコンをパターニングし、前記ゲート酸化膜上にゲート電極を形成し、前記素子分離膜上に前記第１不純物が注入された抵抗用配線を形成する工程と、前記ゲート電極と前記抵抗用配線を形成した後、前記抵抗用配線を覆う第２レジストを形成する工程と、前記第２レジストを形成した後、第２不純物イオンをイオン注入することで、前記ゲート電極の両脇の前記半導体基板に第１ソース・ドレイン領域を形成すると共に、前記ゲート電極に前記第２不純物イオンを注入する工程と、前記第２不純物イオンを注入した後、前記第２レジストを除去する工程と、前記第２レジストを除去した後、前記半導体基板を覆うように絶縁膜を形成する工程と、前記絶縁膜を形成後、前記抵抗用配線を覆う第３レジストを形成する工程と、前記第３レジストを形成後、前記第３レジストが前記抵抗用配線を覆った状態でエッチングを行い、前記ゲート電極の側面部に第１サイドウォール膜を形成し、前記抵抗用配線の上部と側面部を覆う第２サイドウォール膜を形成する工程と、前記第１サイドウォール膜と前記第２サイドウォール膜を形成後、前記第３レジストが前記抵抗用配線と前記第２サイドウォール膜を覆った状態で、第３不純物イオンをイオン注入することで、前記ゲート電極の両脇の前記半導体基板に前記第１ソース・ドレイン領域よりも深い位置に形成される第２ソース・ドレイン領域を形成すると共に、前記ゲート電極に前記第３不純物イオンを注入する工程と、前記第３不純物イオンを注入した後、前記第３レジストを除去する工程と、前記第３レジストを除去した後、前記第２サイドウォール膜が前記抵抗用配線の上部と側面部を覆った状態で、前記半導体基板に７００℃以上の熱処理を施す工程と、前記熱処理工程後、前記第２サイドウォール膜を覆うように、前記第２サイドウォール膜に至る第１開口部を有する第４レジストを形成する工程と、前記第１開口部を有する前記第４レジストが前記第２サイドウォール膜を覆った状態で、前記第２サイドウォール膜をエッチングして、前記第２サイドウォール膜に前記抵抗用配線に至る第２開口部を形成する工程と、前記第２開口部を形成した後、前記半導体基板を覆うように層間絶縁膜を形成する工程と、前記層間絶縁膜中に前記ゲート電極に至る第１コンタクトホールを形成し、前記層間絶縁膜中と前記第２開口部中に前記抵抗用配線に至る第２コンタクトホールを形成する工程と、前記第１コンタクトホールと前記第２コンタクトホールにビアプラグをそれぞれ形成する工程と、を含む。
したがって、拡散層を活性化するための加熱処理を施す前に、抵抗用配線は絶縁膜で覆われることとなり、当該加熱処理により抵抗用配線に含有されている不純物イオンが外方に拡散するのを防止することができる。したがって、抵抗用配線の抵抗値が熱処理により変化することを抑制することができる。
【図面の簡単な説明】
【図１】 実施の形態１に係る製造方法を説明するための断面図である。
【図２】 実施の形態１に係る製造方法を説明するための断面図である。
【図３】 実施の形態１に係る製造方法を説明するための断面図である。
【図４】 実施の形態１に係る製造方法を説明するための断面図である。
【図５】 実施の形態１に係る製造方法を説明するための断面図である。
【図６】 実施の形態１に係る製造方法を説明するための断面図である。
【図７】 実施の形態１に係る製造方法を説明するための断面図である。
【図８】 実施の形態１に係る製造方法を説明するための断面図である。
【図９】 実施の形態１に係る製造方法を説明するための断面図である。
【図１０】 実施の形態２に係る製造方法を説明するための断面図である。
【図１１】 実施の形態３に係る製造方法を説明するための断面図である。
【図１２】 実施の形態３に係る製造方法を説明するための断面図である。
【図１３】 実施の形態４に係る製造方法を説明するための断面図である。
【図１４】 実施の形態４に係る製造方法を説明するための断面図である。
【図１５】 実施の形態４に係る製造方法を説明するための断面図である。
【図１６】 実施の形態４に係る製造方法を説明するための断面図である。
【図１７】 ビアプラグとの接触領域の大きさに対する開口部の大きさを説明するための平面図である。
【図１８】 実施の形態４に係る製造方法を説明するための断面図である。
【図１９】 実施の形態４に係る製造方法を説明するための断面図である。
【図２０】 実施の形態４に係る製造方法を説明するための断面図である。
【図２１】 実施の形態５に係る製造方法を説明するための断面図である。
【図２２】 実施の形態６に係る製造方法を説明するための断面図である。
【図２３】 実施の形態６に係る製造方法を説明するための断面図である。
【図２４】 実施の形態６に係る製造方法を説明するための断面図である。
【図２５】 実施の形態６に係る製造方法を説明するための断面図である。
【図２６】 実施の形態６に係る製造方法を説明するための断面図である。
【図２７】 実施の形態７に係る半導体装置の構成を示す断面図である。
【図２８】 実施の形態８に係る製造方法を説明するための断面図である。
【図２９】 実施の形態８に係る製造方法を説明するための断面図である。
【図３０】 実施の形態８に係る製造方法を説明するための断面図である。
【符号の説明】
１ 基板（シリコン基板）、２ 素子分離膜、３ ゲート酸化膜、４ ポリシリコン、５，８，１０，１１，１５，２５ レジスト、６ ゲート電極、７ 抵抗用配線、９ サイドウォール膜、１６，１７，２６，３２，４２ 開口部、１８ コンタクト領域、１９開口部の範囲、２０ 層間絶縁膜、２１ 第二のコンタクトホール、２２ ビアプラグ、２３ 配線、３１ 絶縁膜、４１ シリサイドプロテクション膜、４３ シリサイド膜、１０１ トランジスタ部、１０２ 抵抗部、１Ａ 浅いソース・ドレイン領域（浅い拡散層）、１Ｂ 深いソース・ドレイン領域（深い拡散層）。
【発明の属する技術分野】
この発明は、半導体装置の製造方法に係る発明であって、例えば、ゲート電極と抵抗用配線とを有する半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
従来、素子分離膜を有する半導体基板において、素子分離膜上には比較的抵抗値が高い（例えば、数百〜数千Ω程度の抵抗値）抵抗用配線が形成され、当該抵抗用配線と離隔して、半導体基板上にはゲート電極が形成されていた。
【０００３】
当該構造の半導体装置において、抵抗用配線の抵抗値を調整するために、当該抵抗用配線に不純物イオンの注入が行われ、また、ゲート電極の両脇の半導体基板に拡散層を形成するために、当該箇所に不純物イオンの注入が行われいた。その後、拡散層を活性化させるために熱処理が施されていた。
【０００４】
なお、関連する先行技術として以下のものがある（例えば、特許文献１，２，３参照）。
【０００５】
【特許文献１】
特開平２−１２８４６５号公報
【特許文献２】
特開平２−２２８０６５号公報
【特許文献３】
特開２０００−２１６２５４号公報
【０００６】
【発明が解決しようとする課題】
しかし、上記工程では、熱処理を施す際に抵抗用配線からイオンが外方拡散してしまっていた。したがって、抵抗用配線の抵抗値を精密に制御することが不可能であった。
【０００７】
さらに、特許文献１では、トランジスタを形成した後に、抵抗用配線の上面に酸化膜を形成しているので、当該形成時の熱処理が余分に加わり、トランジスタ特性が変化してしまい、高精度なトランジスタを提供することは不可能であった。
【０００８】
また、仮にゲート電極を形成した後に、抵抗用配線を形成したとしても、当該形成により余分に熱処理が施され、トランジスタ特性が変化してしまう可能性がある。
【０００９】
そこで、この発明は、抵抗用配線の抵抗値が変化することを抑制することができ、さらには、トランジスタの性能を変化させないような半導体装置の製造方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記の目的を達成するために、本発明に係る請求項１に記載の半導体装置の製造方法は、半導体基板の表面に素子分離膜を形成する工程と、前記半導体基板の前記素子分離膜が形成されていない領域にゲート酸化膜を形成する工程と、前記ゲート酸化膜を形成した後、前記ゲート酸化膜上と前記素子分離膜上にポリシリコンを形成する工程と、前記ポリシリコンを形成した後、前記素子分離膜に重なる部分に形成された前記ポリシリコンが露出するように第１レジストを形成する工程と、前記第１レジストを形成した後、前記素子分離膜と重なる部分に形成された前記ポリシリコンに第１不純物イオンを注入する工程と、前記第１不純物イオンを注入した後、前記第１レジストを除去する工程と、前記第１レジストを除去した後、前記ポリシリコンをパターニングし、前記ゲート酸化膜上にゲート電極を形成し、前記素子分離膜上に前記第１不純物が注入された抵抗用配線を形成する工程と、前記ゲート電極と前記抵抗用配線を形成した後、前記抵抗用配線を覆う第２レジストを形成する工程と、前記第２レジストが前記抵抗用配線を覆った状態で、第２不純物イオンをイオン注入することで、前記ゲート電極の両脇の前記半導体基板に第１ソース・ドレイン領域を形成すると共に、前記ゲート電極に前記第２不純物イオンを注入する工程と、前記第２不純物イオンを注入した後、前記第２レジストを除去する工程と、前記第２レジストを除去した後、前記半導体基板を覆うように絶縁膜を形成する工程と、前記絶縁膜を形成後、前記抵抗用配線を覆う第３レジストを形成する工程と、前記第３レジストが前記抵抗用配線を覆った状態でエッチングを行い、前記ゲート電極の側面部に第１サイドウォール膜を形成し、前記抵抗用配線の上部と側面部を覆う第２サイドウォール膜を形成する工程と、前記第１サイドウォール膜と前記第２サイドウォール膜を形成した後、前記第３レジストを除去する工程と、前記第３レジストを除去した後、前記抵抗用配線と前記第２サイドウォール膜を覆う第４レジストを形成する工程と、前記第４レジストが前記抵抗用配線と前記第２サイドウォール膜を覆った状態で、第３不純物イオンをイオン注入することで、前記ゲート電極の両脇の前記半導体基板に前記第１ソース・ドレイン領域よりも深い位置に形成される第２ソース・ドレイン領域を形成すると共に、前記ゲート電極に前記第３不純物イオンを注入する工程と、前記第３不純物イオンを注入した後、前記第４レジストを除去する工程と、前記第４レジストを除去した後、前記第２サイドウォール膜が前記抵抗用配線の上部と側面部を覆った状態で、前記半導体基板に７００℃以上の熱処理を施す工程と、前記熱処理工程後、前記第２サイドウォール膜を覆うように、前記第２サイドウォール膜に至る第１開口部を有する第５レジストを形成する工程と、前記第１開口部を有する前記第５レジストが前記第２サイドウォール膜を覆った状態で、前記第２サイドウォール膜をエッチングして、前記第２サイドウォール膜に前記抵抗用配線に至る第２開口部を形成する工程と、前記第２開口部を形成した後、前記半導体基板を覆うように層間絶縁膜を形成する工程と、前記層間絶縁膜中に前記ゲート電極に至る第１コンタクトホールを形成し、前記層間絶縁膜中と前記第２開口部中に前記抵抗用配線に至る第２コンタクトホールを形成する工程と、前記第１コンタクトホールと前記第２コンタクトホールにビアプラグをそれぞれ形成する工程と、を含む。
また、本発明に係る請求項２に記載の半導体装置の製造方法は、半導体基板の表面に素子分離膜を形成する工程と、前記半導体基板の前記素子分離膜が形成されていない領域にゲート酸化膜を形成する工程と、前記ゲート酸化膜を形成した後、前記ゲート酸化膜上と前記素子分離膜上に前記ポリシリコンを形成する工程と、前記ポリシリコンを形成した後、前記素子分離膜に重なる部分に形成された前記ポリシリコンが露出するように第１レジストを形成する工程と、前記第１レジストを形成した後、前記素子分離膜と重なる部分に形成された前記ポリシリコンに第１不純物イオンを注入する工程と、前記第１不純物イオンを注入した後、前記第１レジストを除去する工程と、前記第１レジストを除去した後、前記ポリシリコンをパターニングし、前記ゲート酸化膜上にゲート電極を形成し、前記素子分離膜上に前記第１不純物が注入された抵抗用配線を形成する工程と、前記ゲート電極と前記抵抗用配線を形成した後、前記抵抗用配線を覆う第２レジストを形成する工程と、前記第２レジストを形成した後、第２不純物イオンをイオン注入することで、前記ゲート電極の両脇の前記半導体基板に第１ソース・ドレイン領域を形成すると共に、前記ゲート電極に前記第２不純物イオンを注入する工程と、前記第２不純物イオンを注入した後、前記第２レジストを除去する工程と、前記第２レジストを除去した後、前記半導体基板を覆うように絶縁膜を形成する工程と、前記絶縁膜を形成後、前記抵抗用配線を覆う第３レジストを形成する工程と、前記第３レジストを形成後、前記第３レジストが前記抵抗用配線を覆った状態でエッチングを行い、前記ゲート電極の側面部に第１サイドウォール膜を形成し、前記抵抗用配線の上部と側面部を覆う第２サイドウォール膜を形成する工程と、前記第１サイドウォール膜と前記第２サイドウォール膜を形成後、前記第３レジストが前記抵抗用配線と前記第２サイドウォール膜を覆った状態で、第３不純物イオンをイオン注入することで、前記ゲート電極の両脇の前記半導体基板に前記第１ソース・ドレイン領域よりも深い位置に形成される第２ソース・ドレイン領域を形成すると共に、前記ゲート電極に前記第３不純物イオンを注入する工程と、前記第３不純物イオンを注入した後、前記第３レジストを除去する工程と、前記第３レジストを除去した後、前記第２サイドウォール膜が前記抵抗用配線の上部と側面部を覆った状態で、前記半導体基板に７００℃以上の熱処理を施す工程と、前記熱処理工程後、前記第２サイドウォール膜を覆うように、前記第２サイドウォール膜に至る第１開口部を有する第４レジストを形成する工程と、前記第１開口部を有する前記第４レジストが前記第２サイドウォール膜を覆った状態で、前記第２サイドウォール膜をエッチングして、前記第２サイドウォール膜に前記抵抗用配線に至る第２開口部を形成する工程と、前記第２開口部を形成した後、前記半導体基板を覆うように層間絶縁膜を形成する工程と、前記層間絶縁膜中に前記ゲート電極に至る第１コンタクトホールを形成し、前記層間絶縁膜中と前記第２開口部中に前記抵抗用配線に至る第２コンタクトホールを形成する工程と、前記第１コンタクトホールと前記第２コンタクトホールにビアプラグをそれぞれ形成する工程と、を含む。
【００１１】
【発明の実施の形態】
本発明は、拡散層を活性化する前に抵抗用配線を絶縁膜で覆うこと、および、なるべく余分な熱履歴を加えること無しに、前記絶縁膜を覆う方法が特徴である。
【００１２】
以下、この発明をその実施の形態を示す図面に基づいて具体的に説明する。
【００１３】
＜実施の形態１＞
本実施の形態１に係る半導体装置の製造方法は、半導体基板上に形成されている、ゲート電極と抵抗用配線とをサイドウォール膜で覆った後に、ゲート電極の側面部にサイドウォール膜を残存させると共に、抵抗用配線上面部および側面部にサイドウォール膜を残存させ、その後に拡散層を活性化するための加熱処理を施すことが特徴である。
【００１４】
本実施の形態に係る半導体装置の製造方法を、その工程を示す拡大断面図に基づいて説明する。
【００１５】
まず、はじめに、図１に示すように、表面内に素子分離膜２が形成されたシリコン基板（以下、単に基板と称す）１を用意する。ここで、基板１において、トランジスタが形成される領域をトランジスタ部１０１と称し、抵抗用配線が形成される領域を抵抗部１０２と称する。
【００１６】
次に、図２に示すように、熱酸化処理等を施すことにより、トランジスタ部１０１の基板１上にゲート酸化膜３を形成する。その後、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法等により、ポリシリコン４を膜厚約１５０ｎｍ〜３００ｎｍで基板１上（トランジスタ部１０１のゲート酸化膜３上、および抵抗部１０２の素子分離膜２上）に堆積する。
【００１７】
次に、図３に示すように、リソグラフィ技術により、ポリシリコン４上にレジスト５を形成し、抵抗部１０２のポリシリコン４が露出されるように、当該レジスト５をパターニングする。
【００１８】
そして、当該パターニングされたレジスト５が形成された状態で、露出されている抵抗部１０２のポリシリコン４に対して、当該ポリシリコンを所定の比較的高い抵抗値（例えば、数百〜数千Ω程度の抵抗値）となるように不純物イオン注入を行う。
【００１９】
ここで、当該不純物イオン注入は、例えば、２０〜５０ｋｅＶ程度のエネルギーで、Ａｓ（ヒ素）やＢｆ2（フッ化ホウ素）等の不純物イオンを、１×１０14〜１×１０16ｉｏｎ／ｃｍ2程度注入することにより行われる。
【００２０】
次に、レジスト５を除去した後に、リソグラフィ技術を用いることにより、ポリシリコン４を所定の形状にパターニングし、トランジスタ部１０１にゲート電極６を形成し、抵抗部１０２に抵抗用配線７を形成する。この様子を図４に示す。
【００２１】
次に、図５に示すように、リソグラフィ技術により、抵抗部１０２の抵抗用配線７を覆うようにレジスト８を形成し、トランジスタ部１０１を露出させる。そして、当該状態で、露出しているトランジスタ部１０１に対して、所定の導電型に対応した不純物イオン注入を行い、浅いソース・ドレイン領域（浅い拡散層と把握することができる）１Ａを比較的低い不純物濃度で形成する。ここで、当該不純物イオン注入は、例えば、２０〜５０ｋｅＶ程度のエネルギーで、不純物イオンを、１×１０12〜１×１０15ｉｏｎ／ｃｍ2程度注入することにより行われる。
【００２２】
このとき、抵抗用配線７はレジスト８で覆われているので、当該抵抗用配線７に不純物イオンは注入されず、高抵抗化のために行われた不純物イオン注入の不純物濃度を維持することができ、図５に示される不純物イオン注入工程で抵抗用配線７の抵抗値が変動することはない。
【００２３】
次に、レジスト８を除去した後、図６で示すように、ＣＶＤ法等によりサイドウォール膜（絶縁膜と把握することができる）９を４０〜２００ｎｍ程度の膜厚で、図５で示された製造途中の半導体装置を覆うように形成する。
【００２４】
次に、リソグラフィ技術により、図７に示すように、抵抗部１０２の抵抗用配線７の上方にレジスト１０を残し、当該状態で通常の異方性エッチング処理を行い、当該エッチング処理終了後レジスト１０を除去する。
【００２５】
これにより、図８に示すように、トランジスタ部１０１に形成されているゲート電極６の側面部にはサイドウォール膜９が残存し、抵抗部１０２に形成されている抵抗用配線７を覆うように形成されているサイドウォール膜９は、上記異方性エッチング処理では除去されないので、そのまま残存される。
【００２６】
次に、リソグラフィ技術により、図９に示すように、抵抗部１０２に形成されている抵抗用配線７（当該抵抗用配線７を覆うサイドウォール膜９も含む）を覆うように、レジスト１１を形成する。これにより、トランジスタ部１０１は露出されることになる。そして、当該状態において、不純物イオン注入を行うことにより、ゲート電極６の両脇の基板１に所定の導電型の不純物イオンを注入し、深いソース・ドレイン領域（深い拡散層と把握することができる）１Ｂを比較的高い不純物濃度で形成する。ここで、当該イオン注入は、例えば不純物イオンを１×１０15ｉｏｎ／ｃｍ2以上注入することにより行われる。
【００２７】
このとき、抵抗用配線７はサイドウォール膜９およびレジスト１１で覆われているので、抵抗用配線７には、当該イオン注入により不純物イオンが注入されることはない。なお、抵抗用配線７の上面にはサイドウォール膜９が形成されているので、これだけでも抵抗用配線７への不純物イオンの注入を抑制することができる。
【００２８】
したがって、当該イオン注入により抵抗用配線７の抵抗値が、最初に設定した値から変動することを抑制することができる。
【００２９】
その後、レジスト１１を除去し、ゲート電極７の両脇の基板１に形成されている各ソース・ドレイン領域１Ａ，１Ｂを活性化させるために、約７００℃以上の熱処理を施す。ここで、抵抗用配線７はサイドウォール膜９で完全に覆われているので、当該熱処理により抵抗用配線７から含有されていた不純物イオンが外方拡散することを防止することができる。したがって、当所設定した抵抗値を当該熱処理により変化することはない。
【００３０】
以上より、トランジスタと抵抗用配線７とを有する半導体装置において、本実施の形態に係る半導体装置の製造方法では、抵抗用配線７の高抵抗化による不純物イオン注入により設定された抵抗値が、後の不純物イオン注入や後の熱処理によって変動することを抑制することができ、高精度な抵抗用配線７を有する半導体装置を提供することができる。
【００３１】
また、抵抗用配線７に含有されている不純物イオンの当該抵抗用配線７からの外方拡散を防止すべく、抵抗用配線７を完全に覆うようにサイドウォール膜９が形成されているが、当該サイドウォール膜９の形成は、ゲート電極６の側面に設けられるサイドウォール膜９の形成と同時に行われる。
【００３２】
したがって、抵抗用配線７を完全に覆うサイドウォール膜９の形成に際し、余分な熱処理を施すことは無くなるので、トランジスタ特性の変動を抑制することができ、従来の技術で作成されたトランジスタよりも高精度なトランジスタを提供することが可能となる。
【００３３】
なお、抵抗用配線７および当該抵抗用配線７を覆うサイドウォール膜９を形成するために工程が追加されるが、当該工程により、トランジスタの特性を変化させることはない。また、その他の工程は、従来のトランジスタ形成で施される工程なので、本実施の形態に係る製造方法全体を通しても、前記追加される工程により、トランジスタの特性が特に変動することはない。
【００３４】
＜実施の形態２＞
本実施の形態２に係る半導体装置の製造方法は、浅いソース・ドレイン領域を形成し、抵抗用配線の抵抗を調整するために、ゲート電極両脇の基板および抵抗用配線に対して、同時に不純物イオンを注入することが特徴である。
【００３５】
本実施の形態に係る半導体装置の製造方法を、その工程を示す拡大断面図に基づいて説明する。
【００３６】
まず、はじめに、実施の形態１の図２で示した基板１を用意する。その後、本実施の形態に係る半導体装置の製造方法では、抵抗用配線の高抵抗化処理の前に（つまり、図３で示した工程を行わず）、図４で示したようにポリシリコン４を所定の形状にパターニングし、トランジスタ部１０１にゲート電極６を形成し、抵抗部１０２に抵抗用配線７を形成する。
【００３７】
次に、図１０に示すように、トランジスタ部１０１においては浅いソース・ドレイン領域１Ａを形成するため、また抵抗部１０２においては抵抗用配線７が所定の抵抗値となるように高抵抗化にするために、露出しているトランジスタ部１０１および抵抗部１０２に対して不純物イオン注入を行う。ここで、当該不純物イオン注入は、例えば、２０〜５０ｋｅＶ程度のエネルギーで、所定の不純物イオンを、１×１０12〜１×１０15ｉｏｎ／ｃｍ2程度注入することにより行われる。
【００３８】
次に、図６で示したように、ＣＶＤ法等によりサイドウォール膜９を４０〜２００ｎｍ程度の膜厚で、図１０で示された製造途中の半導体装置を覆うように形成する。その後、リソグラフィ技術により、抵抗部１０２の抵抗用配線７の上方にレジスト１０を残し（図７）、当該状態で通常の異方性エッチング処理を行い、当該エッチング処理終了後レジスト１０を除去する。
【００３９】
これにより、図８で示したように、トランジスタ部１０１に形成されているゲート電極６の側面にはサイドウォール膜９が残存し、抵抗部１０２に形成されている抵抗用配線７を覆うように形成されているサイドウォール膜９は、上記異方性エッチング処理では除去されず、そのままの状態で残存する。
【００４０】
その後の工程は、実施の形態１と同様なので、ここでの説明は省略する。
【００４１】
本実施の形態に係る製造方法は、浅いソース・ドレイン領域１Ａの形成と、抵抗用配線７の高抵抗化を同時に行っているので、実施の形態１で説明した効果に加えて、工程数の削減および、これに起因するコストの削減を図ることができる。
【００４２】
＜実施の形態３＞
本実施の形態３に係る半導体装置の製造方法は、サイドウォール膜を抵抗用配線に残存させるために、抵抗用配線を覆うようにレジストを形成し、当該レジストをマスクとしてサイドウォール膜をエッチングし、その後に当該レジストをマスクとして再利用して、深いソース・ドレイン領域１Ｂを形成するための不純物イオンの注入を行うことが特徴である。
【００４３】
本実施の形態に係る半導体装置の製造方法を、その工程を示す拡大断面図に基づいて説明する。ここで、図１〜図７に示す工程、およびその後の異方性エッチングを施すまでの工程は、実施の形態１と同様であるので、ここでの詳細な説明は省略する。当該異方性エッチングを施した後の様子を図１１に示す。
【００４４】
図１１から分かるように、実施の形態１と同様に、ゲート電極６の側面部にサイドウォール膜９が形成されるとともに、抵抗層９はレジスト１０で覆われているので、当該抵抗層９の側面部および上面部にはサイドウォール膜９が残存する。
【００４５】
次に、本実施の形態では、レジスト１０を除去せずに、図１２に示すように、不純物イオン注入を行うことにより、ゲート電極６の両脇の基板１に深いソース・ドレイン領域１Ｂを形成する。ここで、当該イオン注入は、例えば、不純物イオンを１×１０15ｉｏｎ／ｃｍ2以上注入することにより行われる。
【００４６】
その後、レジスト１０を除去し、ゲート電極７の両脇の基板１に形成されている各ソース・ドレイン領域１Ａ，１Ｂを活性化させるために、約７００℃以上の熱処理を施す。ここで、抵抗用配線７はサイドウォール膜９で完全に覆われているので、実施の形態１と同様に、当該熱処理により抵抗用配線７から含有されていた不純物イオンが外方拡散することを防止することができる。したがって、当初設定した抵抗値を当該熱処理により変化することはない。
【００４７】
以上のように、本実施の形態に係る製造方法では、サイドウォール膜９のエッチング処理後にレジスト１０を除去せず、当該レジスト１０をマスクとして、深いソース・ドレイン領域１Ｂを形成するための不純物イオン注入処理を施しているので、実施の形態１の効果に加えて、実施の形態１よりも工程数を減らすことができ、これによりコストの削減を図ることができる。
【００４８】
なお、本実施の形態３では、実施の形態１でのサイドウォール膜９のパターニングと深いソース・ドレイン領域１Ｂの形成とを、同じレジスト１０をマスクとして行う場合について説明したが、実施の形態２に本実施の形態３の製造方法を適用してもかまわない。
【００４９】
つまり、実施の形態２では、サイドウォール膜９のパターニングと深いソース・ドレイン領域１Ｂの形成とを、別レジストを用いて実施する場合について言及したが、上記のように、両工程において同じレジスト１０をマスクとして共通に使用してもよい。
【００５０】
この場合において、実施の形態２に記載した効果に加えて、上記のように工程数および、これに起因するコストの削減を図ることができる。
【００５１】
＜実施の形態４＞
さて、上記各実施の形態に係る製造方法により、抵抗用配線７を完全に覆うようにサイドウォール膜９が形成されているが、他方で、ゲート電極６の上面にはサイドウォール膜９は形成されていない。
【００５２】
したがって、当該状態において、抵抗用配線７やゲート電極６を覆うように層間絶縁膜を堆積し、当該層間絶縁膜上に配線を配設し、当該配線とゲート電極６と接続する第一のコンタクトホールと、当該配線と抵抗用配線７とを接続する第二のコンタクトホールとを同時に形成する場合には、当該コンタクトホールのエッチング条件が両者において異なる。
【００５３】
これにより、両コンタクトホールを同時にエッチングする場合には、どうしてもプロセスマージンが減少してしまう。
【００５４】
そこで、本実施の形態に係る製造方法では、ゲート電極６および抵抗用配線７を層間絶縁膜で覆う前に、抵抗用配線７の上面を覆っているサイドウォール膜９の所定の箇所に開口部を形成する工程を付加する。以下、詳細について説明する。
【００５５】
図１３は、上記各実施の形態の製造方法により作成される、製造途中の半導体装置を示す断面図である。また、図１３に示す半導体装置において、ｙ軸に平行な断面により抵抗用配線７を切断し、当該切断面をｘ方向から見た拡大断面図を図１４に示す。
【００５６】
さて、図１４に示すように、上記各実施の形態により抵抗用配線７を覆うようにサイドウォール膜９を形成した後に、当該サイドウォール膜９を覆うようにレジスト１５を形成し、当該レジスト１５の所定の位置にサイドウォール膜９に至る開口部１６を形成する。この様子を図１５に示す。
【００５７】
次に、上記レジスト１５をマスクとしてサイドウォール膜９をエッチングし、抵抗用配線７に至る開口部１７をサイドウォール膜９の表面を貫通して形成する。その後、レジスト１５を除去した様子を図１６に示す。また、図１６の平面図を図１７に示す。
【００５８】
ここで、例えば、後に形成されるビアプラグとのコンタクト領域よりも０．５μｍのマージンを持って、開口部１７は形成される。例えば、図１７に示すように、コンタクト領域１８が一辺０．３μｍの正方領域だとすると、当該正方領域の各辺から０．５μｍずつマージンをとり、平面視の開口部１７の範囲１９は、一辺が１．３μｍの正方形となる。
【００５９】
次に、図１８に示すように、抵抗用配線７および図示していないゲート電極６を覆うように、例えばＣＶＤ法等により層間絶縁膜２０を形成する。
【００６０】
次に、通常のリソグラフィ技術を施すことにより、層間絶縁膜２０に抵抗用配線７に至る第二のコンタクトホール２１を形成する（図１９）と共に、図示していないが、当該層間絶縁膜２０にゲート電極６に至る第一のコンタクトホールを同時に形成する。
【００６１】
その後、第一のコンタクトホールおよび第二のコンタクトホール２１に導電体を充填することによりビアプラグ２２を形成し、その後、層間絶縁膜２０の表面上に配線２３を配設する。ここで、配線２３として、抵抗用配線７とビアプラグ２２を介して電気的に接続されているものと（図２０）、図示していないが、ゲート電極６とビアプラグを介して電気的に接続されているものとが配設されている。
【００６２】
以上のように、本実施の形態に係る製造方法では、層間絶縁膜２０の形成を行う前に、抵抗用配線７の上面を覆っているサイドウォール膜９の所定の領域に対して、抵抗用配線７に至る開口部１７を形成しているので、当該層間絶縁膜２０を貫通する第一のコンタクトホールと第二のコンタクトホール２１を形成するに際して、プロセスマージンを向上させることができる。
【００６３】
＜実施の形態５＞
本実施の形態５に係る半導体装置の製造方法では、図１５を用いて説明したように、レジスト１５をマスクとしてエッチング処理を行いサイドウォール膜９に開口部１７を形成した後に、当該開口部１７から露出している領域に対して不純物イオンの注入を行うことにより、当該領域の抵抗用配線７の抵抗値を下げることが特徴である。以下、詳細について説明する。
【００６４】
図１６に示した製造途中の半導体装置を形成した後に、当該半導体装置を覆うようにレジスト２５を形成し、予め形成されている開口部１７を介して抵抗用配線７が露出するように、当該レジスト２５の上面から貫通するように開口部２６を形成する。次に、レジスト２５をマスクとして、不純物イオンの注入を行う。この様子を図２１に示す。ここで、当該不純物イオン注入の条件として、次のような条件で行うことができる。
【００６５】
例えば、イオン種としてＡｓ、ＢＦ２を用い、注入エネルギーを２０〜５０ｋｅＶ程度とし、不純物イオン濃度として１×１０14〜１×１０16／ｃｍ2程度等の条件により、上記不純物イオン注入を実施することができる。
【００６６】
以上のように、開口部２６から露出している抵抗用配線７に対して、不純物イオン注入が行われているので、当該注入された箇所における、後に形成されるビアプラグとの接触抵抗は、当該不純物イオン注入を行わない場合よりも低くなる。
【００６７】
例えば、上記条件により不純物イオン注入を実施すると、不純物イオン注入を実施しない場合と比べて上記接触抵抗は、数分の一〜数十分の一程度まで低下させることができる。
【００６８】
したがって、抵抗用配線７の抵抗値に対する上記接触抵抗値の割合を減少させることができ、これにより、当該接触抵抗が抵抗用配線７毎にばらついた場合にも、当該ばらつきによる抵抗用配線７の全体の抵抗値に対する影響も小さくなるので、抵抗用配線７の精度を向上させることができる。
【００６９】
なお、上記不純物イオン注入と同時に、深いソース・ドレイン領域を形成するための不純物イオン注入を行ってもかまわない。
【００７０】
＜実施の形態６＞
本実施の形態６に係る半導体装置の製造方法は、半導体装置を熱処理する際に、抵抗用配線から不純物が外方拡散することを防止するために、絶縁膜を抵抗用配線を覆うように設けることを特徴とする。つまり、実施の形態１等では、サイドウォール膜と当該絶縁膜は兼用されていたが、本実施の形態では、別個独立に絶縁膜を形成することが特徴である。
【００７１】
以下、本実施の形態に係る半導体装置の製造方法を、その工程を示す拡大断面図に基づいて説明する。
【００７２】
まず、実施の形態２と同様に、素子分離膜２が形成されている基板１に対して熱処理を施すことによりゲート酸化膜３を形成し、当該ゲート酸化膜３が形成されている基板１を覆うようにポリシリコン４を形成し、当該ポリシリコン４をパターニングすることにより、ゲート電極６と抵抗用配線７とを形成する（図１，２，４参照）。
【００７３】
次に、実施の形態１の図５で説明したように、ゲート電極６の両脇の基板１の表面内に、浅いソース・ドレイン領域１Ａを形成するために、抵抗用配線７をレジスト８で覆い不純物イオンの注入処理を施す。その後、図６で説明したように、ゲート電極６および抵抗用配線７を覆うように基板１上に、サイドウォール膜９を成膜する。
【００７４】
さて、次に本実施の形態に係る製造方法では、抵抗用配線７を覆うようにレジストを形成せずに、基板１上に形成されたサイドウォール膜９の全面に対して異方性エッチングを施す。当該エッチング処理を施すことにより、図２２に示すように、ゲート電極６の側面部にサイドウォール膜９が残存するとともに、抵抗用配線７の側面部においてもサイドウォール膜９が残存する。
【００７５】
ここで、本実施の形態では、抵抗用配線７の上面にはサイドウォール膜９は残存せずに、抵抗用配線７の両側面部のみにサイドウォール膜９が残存している。
【００７６】
次に、図２３に示すように、ゲート電極６の両脇の基板１の表面内に、深いソース・ドレイン領域１Ｂを形成するため、および抵抗用配線７の抵抗値を調整するために、基板１に対して高濃度（例えば、１×１０14〜１×１０16ｉｏｎ／ｃｍ2程度）不純物イオンの注入を行う。
【００７７】
これにより、一度のイオン注入処理により、深いソース・ドレイン領域１Ｂの形成と、抵抗用配線７の抵抗値の調整とを行うことができ、製造コストを削減することができる。
【００７８】
次に、図２４に示すように、ゲート電極６および抵抗用配線７を覆うように、ＣＶＤ法により絶縁膜３１を基板１上に成膜する。ここで、絶縁膜３１としてシリコン酸化膜やシリコン窒化膜（Ｓｉ３Ｎ４）等を採用することできる。また、絶縁膜３１の膜厚は約５０〜２００ｎｍである。
【００７９】
次に、図２５に示すように、通常のリソグラフィ技術により、絶縁膜３１が成膜されている抵抗用配線７を覆うようにレジスト３２を形成し、当該レジスト３２をマスクとして異方性エッチング処理を施す。
【００８０】
当該エッチング処理を施した後に、レジスト３２を除去した様子を図２６に示す。図２６から分かるように、ゲート電極６の側面部には、サイドウォール膜９および絶縁膜３１が形成されており、抵抗用配線７の側面部には、サイドウォール膜９および絶縁膜３１が形成されており、当該抵抗用配線７の上面部には絶縁膜９が形成されている。
【００８１】
その後、ゲート電極７の両脇の基板１に形成されている各ソース・ドレイン領域１Ａ，１Ｂを活性化させるために、約７００℃以上の熱処理を施す。ここで、抵抗用配線７は絶縁膜３１で完全に覆われているので、当該熱処理により抵抗用配線７から、含有されていた不純物イオンが外方拡散することを防止することができる。したがって、当初設定した抵抗値を当該熱処理により変化することはない。
【００８２】
なお、実施の形態４では、層間絶縁膜２０の形成に先立ってサイドウォール膜９に開口部１７を形成することにより（図１６，１８参照）、その後の第一のコンタクトホールおよび第二のコンタクトホールを形成する際のプロセスマージンの向上を図ったが、本実施の形態においても、層間絶縁膜２０の形成に先立って絶縁膜３１に開口部を形成することにより、実施の形態４と同様に第一，二のコンタクトホールを形成する際のプロセスマージンを向上させることができる。
【００８３】
また、絶縁膜３１として、膜厚５０ｎｍ以上の窒化膜を採用することにより、抵抗用配線７に外部から水素が入り込むことを防止することができる。したがって、抵抗用配線７の抵抗値の変化を抑制することができ、抵抗用配線７の長期間信頼性が向上する。
【００８４】
＜実施の形態７＞
本実施の形態７に係る半導体装置の製造方法は、実施の形態６で採用されていた絶縁膜３１として、シリサイドプロテクション膜を採用することが特徴である。つまり、シリサイド化処理を行う際に、通常シリサイド化したく領域をシリサイドプロテクション膜で覆うが、当該シリサイドプロテクション膜が、抵抗用配線から不純物イオンが外方拡散するのを防止する絶縁膜としての役割を兼用することが特徴である。
【００８５】
本実施の形態に係る製造方法は、実施の形態６で絶縁膜３１をシリサイドプロテクション膜に置換するだけで、工程の流れは実施の形態６と同じなので、ここでの説明は省略する。なお、図２７は、本実施の形態に係る半導体装置の構成を示す断面図である。
【００８６】
図２７から分かるように、ゲート電極６の側面部には、サイドウォール膜９とシリサイドプロテクション膜４１が形成されており、抵抗用配線７の側面部にはサイドウォール膜９が形成されており。当該サイドウォール膜９が形成されている抵抗用配線７を覆うようにシリサイドプロテクション膜４１が形成されている。
【００８７】
以上により、本実施の形態のようにシリサイド化を施す工程が含まれている場合には、抵抗用配線から不純物イオンが外方拡散するのを防止するためだけに絶縁膜を別個独立に形成する必要が無くなるので、当該絶縁膜を形成する際の余分な熱処理を半導体装置に施す必要な無くなる。
【００８８】
したがって、シリサイド化する場合には、抵抗用配線から不純物イオンが外方拡散するのを防止すると共に、トランジスタの特性の変動を抑制することができ、実施の形態６で作成されたトランジスタよりも高精度なトランジスタを提供することが可能となる。
【００８９】
＜実施の形態８＞
実施の形態５では、抵抗用配線において、ビアプラグとの接触抵抗を下げるために、ビアプラグとの接触領域に不純物イオンの注入を行った（図２１参照）。本実施の形態８に係る半導体装置の製造方法では、当該接触領域をサリサイド化させることが特徴である。以下、詳細について説明する。
【００９０】
図２７に示す半導体装置において、ｙ軸に平行な断面により抵抗用配線７を切断し、当該切断面をｘ方向から見た拡大断面図を図２８に示す。
【００９１】
次に、図２８において、実施の形態４と同様な手順により、抵抗用配線７を覆っているシリサイドプロテクション膜４１の所定の位置に、抵抗用配線７に至る開口部４２を形成する。この様子を図２９に示す。
【００９２】
次に、図２９に示す製造途中の半導体装置に対してスパッタ法を施すことにより、当該半導体装置にコバルト、チタンまたはニッケル等の高融点金属を蒸着させる。その後、当該高融点金属が蒸着されている半導体装置に対して熱処理を施す。これにより、開口部４２の底部から露出していた抵抗用配線７の表面にシリサイド膜４３が自己整合的に形成される。続いて、シリサイドプロテクション膜４１上に形成されたために、上記熱処理により反応せず残存している高融点金属をウェットエッチングにより除去する。当該除去後の様子を示す拡大断面図を図３０に示す。
【００９３】
その後の層間絶縁膜を形成し、コンタクトホールを形成する以降の工程は、実施の形態４と同様なので、ここでの説明は省略する。
【００９４】
以上のように、本実施の形態に係る製造方法では、層間絶縁膜の形成を行う前に、抵抗用配線７の上面を覆っているシリサイドプロテクション膜４１の所定の領域に対して、抵抗用配線７に至る開口部４２を形成し、当該開口部４２の底部から露出している抵抗用配線７の表面をサリサイド化させているので、当該サリサイド化された箇所（シリサイド膜４３）における、後に形成されるビアプラグとの接触抵抗は、当該サリサイド化を行わない場合よりも約数十分の一程低くなる。
【００９５】
したがって、抵抗用配線７の抵抗値に対する上記接触抵抗値の割合を減少させることができ、これにより、当該接触抵抗が抵抗用配線７毎にばらついた場合にも、当該ばらつきによる抵抗用配線７の全体の抵抗値に対する影響も小さくなるので、抵抗用配線７の精度を向上させることができる。
【００９６】
【発明の効果】
本発明の請求項１に記載の半導体装置の製造方法は、半導体基板の表面に素子分離膜を形成する工程と、前記半導体基板の前記素子分離膜が形成されていない領域にゲート酸化膜を形成する工程と、前記ゲート酸化膜を形成した後、前記ゲート酸化膜上と前記素子分離膜上にポリシリコンを形成する工程と、前記ポリシリコンを形成した後、前記素子分離膜に重なる部分に形成された前記ポリシリコンが露出するように第１レジストを形成する工程と、前記第１レジストを形成した後、前記素子分離膜と重なる部分に形成された前記ポリシリコンに第１不純物イオンを注入する工程と、前記第１不純物イオンを注入した後、前記第１レジストを除去する工程と、前記第１レジストを除去した後、前記ポリシリコンをパターニングし、前記ゲート酸化膜上にゲート電極を形成し、前記素子分離膜上に前記第１不純物が注入された抵抗用配線を形成する工程と、前記ゲート電極と前記抵抗用配線を形成した後、前記抵抗用配線を覆う第２レジストを形成する工程と、前記第２レジストが前記抵抗用配線を覆った状態で、第２不純物イオンをイオン注入することで、前記ゲート電極の両脇の前記半導体基板に第１ソース・ドレイン領域を形成すると共に、前記ゲート電極に前記第２不純物イオンを注入する工程と、前記第２不純物イオンを注入した後、前記第２レジストを除去する工程と、前記第２レジストを除去した後、前記半導体基板を覆うように絶縁膜を形成する工程と、前記絶縁膜を形成後、前記抵抗用配線を覆う第３レジストを形成する工程と、前記第３レジストが前記抵抗用配線を覆った状態でエッチングを行い、前記ゲート電極の側面部に第１サイドウォール膜を形成し、前記抵抗用配線の上部と側面部を覆う第２サイドウォール膜を形成する工程と、前記第１サイドウォール膜と前記第２サイドウォール膜を形成した後、前記第３レジストを除去する工程と、前記第３レジストを除去した後、前記抵抗用配線と前記第２サイドウォール膜を覆う第４レジストを形成する工程と、前記第４レジストが前記抵抗用配線と前記第２サイドウォール膜を覆った状態で、第３不純物イオンをイオン注入することで、前記ゲート電極の両脇の前記半導体基板に前記第１ソース・ドレイン領域よりも深い位置に形成される第２ソース・ドレイン領域を形成すると共に、前記ゲート電極に前記第３不純物イオンを注入する工程と、前記第３不純物イオンを注入した後、前記第４レジストを除去する工程と、前記第４レジストを除去した後、前記第２サイドウォール膜が前記抵抗用配線の上部と側面部を覆った状態で、前記半導体基板に７００℃以上の熱処理を施す工程と、前記熱処理工程後、前記第２サイドウォール膜を覆うように、前記第２サイドウォール膜に至る第１開口部を有する第５レジストを形成する工程と、前記第１開口部を有する前記第５レジストが前記第２サイドウォール膜を覆った状態で、前記第２サイドウォール膜をエッチングして、前記第２サイドウォール膜に前記抵抗用配線に至る第２開口部を形成する工程と、前記第２開口部を形成した後、前記半導体基板を覆うように層間絶縁膜を形成する工程と、前記層間絶縁膜中に前記ゲート電極に至る第１コンタクトホールを形成し、前記層間絶縁膜中と前記第２開口部中に前記抵抗用配線に至る第２コンタクトホールを形成する工程と、前記第１コンタクトホールと前記第２コンタクトホールにビアプラグをそれぞれ形成する工程と、を含む。
また、本発明に係る請求項２に記載の半導体装置の製造方法は、半導体基板の表面に素子分離膜を形成する工程と、前記半導体基板の前記素子分離膜が形成されていない領域にゲート酸化膜を形成する工程と、前記ゲート酸化膜を形成した後、前記ゲート酸化膜上と前記素子分離膜上に前記ポリシリコンを形成する工程と、前記ポリシリコンを形成した後、前記素子分離膜に重なる部分に形成された前記ポリシリコンが露出するように第１レジストを形成する工程と、前記第１レジストを形成した後、前記素子分離膜と重なる部分に形成された前記ポリシリコンに第１不純物イオンを注入する工程と、前記第１不純物イオンを注入した後、前記第１レジストを除去する工程と、前記第１レジストを除去した後、前記ポリシリコンをパターニングし、前記ゲート酸化膜上にゲート電極を形成し、前記素子分離膜上に前記第１不純物が注入された抵抗用配線を形成する工程と、前記ゲート電極と前記抵抗用配線を形成した後、前記抵抗用配線を覆う第２レジストを形成する工程と、前記第２レジストを形成した後、第２不純物イオンをイオン注入することで、前記ゲート電極の両脇の前記半導体基板に第１ソース・ドレイン領域を形成すると共に、前記ゲート電極に前記第２不純物イオンを注入する工程と、前記第２不純物イオンを注入した後、前記第２レジストを除去する工程と、前記第２レジストを除去した後、前記半導体基板を覆うように絶縁膜を形成する工程と、前記絶縁膜を形成後、前記抵抗用配線を覆う第３レジストを形成する工程と、前記第３レジストを形成後、前記第３レジストが前記抵抗用配線を覆った状態でエッチングを行い、前記ゲート電極の側面部に第１サイドウォール膜を形成し、前記抵抗用配線の上部と側面部を覆う第２サイドウォール膜を形成する工程と、前記第１サイドウォール膜と前記第２サイドウォール膜を形成後、前記第３レジストが前記抵抗用配線と前記第２サイドウォール膜を覆った状態で、第３不純物イオンをイオン注入することで、前記ゲート電極の両脇の前記半導体基板に前記第１ソース・ドレイン領域よりも深い位置に形成される第２ソース・ドレイン領域を形成すると共に、前記ゲート電極に前記第３不純物イオンを注入する工程と、前記第３不純物イオンを注入した後、前記第３レジストを除去する工程と、前記第３レジストを除去した後、前記第２サイドウォール膜が前記抵抗用配線の上部と側面部を覆った状態で、前記半導体基板に７００℃以上の熱処理を施す工程と、前記熱処理工程後、前記第２サイドウォール膜を覆うように、前記第２サイドウォール膜に至る第１開口部を有する第４レジストを形成する工程と、前記第１開口部を有する前記第４レジストが前記第２サイドウォール膜を覆った状態で、前記第２サイドウォール膜をエッチングして、前記第２サイドウォール膜に前記抵抗用配線に至る第２開口部を形成する工程と、前記第２開口部を形成した後、前記半導体基板を覆うように層間絶縁膜を形成する工程と、前記層間絶縁膜中に前記ゲート電極に至る第１コンタクトホールを形成し、前記層間絶縁膜中と前記第２開口部中に前記抵抗用配線に至る第２コンタクトホールを形成する工程と、前記第１コンタクトホールと前記第２コンタクトホールにビアプラグをそれぞれ形成する工程と、を含む。
したがって、拡散層を活性化するための加熱処理を施す前に、抵抗用配線は絶縁膜で覆われることとなり、当該加熱処理により抵抗用配線に含有されている不純物イオンが外方に拡散するのを防止することができる。したがって、抵抗用配線の抵抗値が熱処理により変化することを抑制することができる。
【図面の簡単な説明】
【図１】 実施の形態１に係る製造方法を説明するための断面図である。
【図２】 実施の形態１に係る製造方法を説明するための断面図である。
【図３】 実施の形態１に係る製造方法を説明するための断面図である。
【図４】 実施の形態１に係る製造方法を説明するための断面図である。
【図５】 実施の形態１に係る製造方法を説明するための断面図である。
【図６】 実施の形態１に係る製造方法を説明するための断面図である。
【図７】 実施の形態１に係る製造方法を説明するための断面図である。
【図８】 実施の形態１に係る製造方法を説明するための断面図である。
【図９】 実施の形態１に係る製造方法を説明するための断面図である。
【図１０】 実施の形態２に係る製造方法を説明するための断面図である。
【図１１】 実施の形態３に係る製造方法を説明するための断面図である。
【図１２】 実施の形態３に係る製造方法を説明するための断面図である。
【図１３】 実施の形態４に係る製造方法を説明するための断面図である。
【図１４】 実施の形態４に係る製造方法を説明するための断面図である。
【図１５】 実施の形態４に係る製造方法を説明するための断面図である。
【図１６】 実施の形態４に係る製造方法を説明するための断面図である。
【図１７】 ビアプラグとの接触領域の大きさに対する開口部の大きさを説明するための平面図である。
【図１８】 実施の形態４に係る製造方法を説明するための断面図である。
【図１９】 実施の形態４に係る製造方法を説明するための断面図である。
【図２０】 実施の形態４に係る製造方法を説明するための断面図である。
【図２１】 実施の形態５に係る製造方法を説明するための断面図である。
【図２２】 実施の形態６に係る製造方法を説明するための断面図である。
【図２３】 実施の形態６に係る製造方法を説明するための断面図である。
【図２４】 実施の形態６に係る製造方法を説明するための断面図である。
【図２５】 実施の形態６に係る製造方法を説明するための断面図である。
【図２６】 実施の形態６に係る製造方法を説明するための断面図である。
【図２７】 実施の形態７に係る半導体装置の構成を示す断面図である。
【図２８】 実施の形態８に係る製造方法を説明するための断面図である。
【図２９】 実施の形態８に係る製造方法を説明するための断面図である。
【図３０】 実施の形態８に係る製造方法を説明するための断面図である。
【符号の説明】
１ 基板（シリコン基板）、２ 素子分離膜、３ ゲート酸化膜、４ ポリシリコン、５，８，１０，１１，１５，２５ レジスト、６ ゲート電極、７ 抵抗用配線、９ サイドウォール膜、１６，１７，２６，３２，４２ 開口部、１８ コンタクト領域、１９開口部の範囲、２０ 層間絶縁膜、２１ 第二のコンタクトホール、２２ ビアプラグ、２３ 配線、３１ 絶縁膜、４１ シリサイドプロテクション膜、４３ シリサイド膜、１０１ トランジスタ部、１０２ 抵抗部、１Ａ 浅いソース・ドレイン領域（浅い拡散層）、１Ｂ 深いソース・ドレイン領域（深い拡散層）。
Claims (3)
- 半導体基板の表面に素子分離膜を形成する工程と、
前記半導体基板の前記素子分離膜が形成されていない領域にゲート酸化膜を形成する工程と、
前記ゲート酸化膜を形成した後、前記ゲート酸化膜上と前記素子分離膜上にポリシリコンを形成する工程と、
前記ポリシリコンを形成した後、前記素子分離膜に重なる部分に形成された前記ポリシリコンが露出するように第１レジストを形成する工程と、
前記第１レジストを形成した後、前記素子分離膜と重なる部分に形成された前記ポリシリコンに第１不純物イオンを注入する工程と、
前記第１不純物イオンを注入した後、前記第１レジストを除去する工程と、
前記第１レジストを除去した後、前記ポリシリコンをパターニングし、前記ゲート酸化膜上にゲート電極を形成し、前記素子分離膜上に前記第１不純物が注入された抵抗用配線を形成する工程と、
前記ゲート電極と前記抵抗用配線を形成した後、前記抵抗用配線を覆う第２レジストを形成する工程と、
前記第２レジストが前記抵抗用配線を覆った状態で、第２不純物イオンをイオン注入することで、前記ゲート電極の両脇の前記半導体基板に第１ソース・ドレイン領域を形成すると共に、前記ゲート電極に前記第２不純物イオンを注入する工程と、
前記第２不純物イオンを注入した後、前記第２レジストを除去する工程と、
前記第２レジストを除去した後、前記半導体基板を覆うように絶縁膜を形成する工程と、
前記絶縁膜を形成後、前記抵抗用配線を覆う第３レジストを形成する工程と、
前記第３レジストが前記抵抗用配線を覆った状態でエッチングを行い、前記ゲート電極の側面部に第１サイドウォール膜を形成し、前記抵抗用配線の上部と側面部を覆う第２サイドウォール膜を形成する工程と、
前記第１サイドウォール膜と前記第２サイドウォール膜を形成した後、前記第３レジストを除去する工程と、
前記第３レジストを除去した後、前記抵抗用配線と前記第２サイドウォール膜を覆う第４レジストを形成する工程と、
前記第４レジストが前記抵抗用配線と前記第２サイドウォール膜を覆った状態で、第３不純物イオンをイオン注入することで、前記ゲート電極の両脇の前記半導体基板に前記第１ソース・ドレイン領域よりも深い位置に形成される第２ソース・ドレイン領域を形成すると共に、前記ゲート電極に前記第３不純物イオンを注入する工程と、
前記第３不純物イオンを注入した後、前記第４レジストを除去する工程と、
前記第４レジストを除去した後、前記第２サイドウォール膜が前記抵抗用配線の上部と側面部を覆った状態で、前記半導体基板に７００℃以上の熱処理を施す工程と、
前記熱処理工程後、前記第２サイドウォール膜を覆うように、前記第２サイドウォール膜に至る第１開口部を有する第５レジストを形成する工程と、
前記第１開口部を有する前記第５レジストが前記第２サイドウォール膜を覆った状態で、前記第２サイドウォール膜をエッチングして、前記第２サイドウォール膜に前記抵抗用配線に至る第２開口部を形成する工程と、
前記第２開口部を形成した後、前記半導体基板を覆うように層間絶縁膜を形成する工程と、
前記層間絶縁膜中に前記ゲート電極に至る第１コンタクトホールを形成し、前記層間絶縁膜中と前記第２開口部中に前記抵抗用配線に至る第２コンタクトホールを形成する工程と、
前記第１コンタクトホールと前記第２コンタクトホールにビアプラグをそれぞれ形成する工程と、
を含む半導体装置の製造方法。 - 半導体基板の表面に素子分離膜を形成する工程と、
前記半導体基板の前記素子分離膜が形成されていない領域にゲート酸化膜を形成する工程と、
前記ゲート酸化膜を形成した後、前記ゲート酸化膜上と前記素子分離膜上に前記ポリシリコンを形成する工程と、
前記ポリシリコンを形成した後、前記素子分離膜に重なる部分に形成された前記ポリシリコンが露出するように第１レジストを形成する工程と、
前記第１レジストを形成した後、前記素子分離膜と重なる部分に形成された前記ポリシリコンに第１不純物イオンを注入する工程と、
前記第１不純物イオンを注入した後、前記第１レジストを除去する工程と、
前記第１レジストを除去した後、前記ポリシリコンをパターニングし、前記ゲート酸化膜上にゲート電極を形成し、前記素子分離膜上に前記第１不純物が注入された抵抗用配線を形成する工程と、
前記ゲート電極と前記抵抗用配線を形成した後、前記抵抗用配線を覆う第２レジストを形成する工程と、
前記第２レジストを形成した後、第２不純物イオンをイオン注入することで、前記ゲート電極の両脇の前記半導体基板に第１ソース・ドレイン領域を形成すると共に、前記ゲート電極に前記第２不純物イオンを注入する工程と、
前記第２不純物イオンを注入した後、前記第２レジストを除去する工程と、
前記第２レジストを除去した後、前記半導体基板を覆うように絶縁膜を形成する工程と、
前記絶縁膜を形成後、前記抵抗用配線を覆う第３レジストを形成する工程と、
前記第３レジストを形成後、前記第３レジストが前記抵抗用配線を覆った状態でエッチングを行い、前記ゲート電極の側面部に第１サイドウォール膜を形成し、前記抵抗用配線の上部と側面部を覆う第２サイドウォール膜を形成する工程と、
前記第１サイドウォール膜と前記第２サイドウォール膜を形成後、前記第３レジストが前記抵抗用配線と前記第２サイドウォール膜を覆った状態で、第３不純物イオンをイオン注入することで、前記ゲート電極の両脇の前記半導体基板に前記第１ソース・ドレイン領域よりも深い位置に形成される第２ソース・ドレイン領域を形成すると共に、前記ゲート電極に前記第３不純物イオンを注入する工程と、
前記第３不純物イオンを注入した後、前記第３レジストを除去する工程と、
前記第３レジストを除去した後、前記第２サイドウォール膜が前記抵抗用配線の上部と側面部を覆った状態で、前記半導体基板に７００℃以上の熱処理を施す工程と、
前記熱処理工程後、前記第２サイドウォール膜を覆うように、前記第２サイドウォール膜に至る第１開口部を有する第４レジストを形成する工程と、
前記第１開口部を有する前記第４レジストが前記第２サイドウォール膜を覆った状態で、前記第２サイドウォール膜をエッチングして、前記第２サイドウォール膜に前記抵抗用配線に至る第２開口部を形成する工程と、
前記第２開口部を形成した後、前記半導体基板を覆うように層間絶縁膜を形成する工程と、
前記層間絶縁膜中に前記ゲート電極に至る第１コンタクトホールを形成し、前記層間絶縁膜中と前記第２開口部中に前記抵抗用配線に至る第２コンタクトホールを形成する工程と、
前記第１コンタクトホールと前記第２コンタクトホールにビアプラグをそれぞれ形成する工程と、
を含む半導体装置の製造方法。 - 前記第２開口部を形成後、前記層間絶縁膜を形成前に、前記第２開口部が形成された前記抵抗用配線に第４不純物イオンを注入する工程と、
を含む請求項１または請求項２に記載の半導体装置の製造方法。
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