JP2007123632A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】ＦＵＳＩ電極とポリシリコン抵抗体とを備え、簡便に製造できる半導体装置およびその製造方法を提供する。
【解決手段】ＦＵＳＩゲート電極とポリシリコン抵抗体とを有するＭＩＳトランジスタを備えた半導体装置において、ポリシリコン抵抗体のうちコンタクト形成領域に設けられた部分は、ゲート電極または不純物拡散領域と同時にシリサイド化される。
【選択図】図１

Description

本発明は半導体装置及びその製造方法に関し、特にＦＵＳＩ（fully silicided）ゲート電極を備える半導体装置及びその製造方法に関する。

微細化を続けるＣＭＯＳデバイスの研究開発において、ゲート電極の空乏化を防止することを目的としてメタル電極を採用するための検討が盛んに行われている。その中でも特にポリシリコン電極を完全にシリサイド化してシリサイド電極とするＦＵＳＩ（fully silicided）ゲート電極が提案されている。

一方で、比較的高抵抗のポリシリコンを抵抗体として使用する場合、従来のサリサイドプロセスでは、ポリシリコン抵抗体と低抵抗のポリサイドとが接続された状態を実現するプロセスが提案されている。

図１３（ａ）〜（ｃ）は、特許文献１に記載された従来のサリサイドプロセスによるポリシリコン抵抗体の製造方法を示す断面図である。従来のサリサイドプロセスでは、例えば図１３（ａ）に示すように、シリコン基板１０１上の絶縁膜１０２上にポリシリコン１０３を形成後、不純物１０４として例えばリン（Ｐ）を注入する。次に、図１３（ｂ）に示すようにポリシリコン１０３上に絶縁膜１０５を形成後、この絶縁膜１０５をマスクとして、更に不純物１０４を注入し、高濃度にドーピングされたポリシリコン低抵抗部１０３Ａを形成する。次に、図１３（ｃ）に示すようにいわゆるサリサイドプロセスによってシリサイド１０６を形成することで、ポリシリコン低抵抗部１０３Ａとシリサイド１０６との２層構造からなるポリサイド配線と、ポリシリコン抵抗体とが形成される。
特開平５−５５２１５号公報

しかしながら、ＦＵＳＩ電極を形成するプロセスフローでは、拡散層のシリサイド化工程と、ポリシリコンゲート電極のシリサイド化工程とが別々に行われ、ＦＵＳＩ電極とポリシリコン抵抗体とを備える半導体装置を簡便に形成することが困難であった。

従って、本発明は、ＦＵＳＩ電極とポリシリコン抵抗体とを備え、簡便に製造できる半導体装置およびその製造方法を提供することを目的とする。

本発明の第１の半導体装置は、半導体基板と、前記半導体基板上に設けられた第１のゲート絶縁膜と、前記第１のゲート絶縁膜の上に設けられ、金属シリサイドからなる第１のゲート電極と、前記半導体基板のうち前記第１のゲート電極の両側下方に位置する領域に形成された第１の不純物拡散領域とを有する第１のＭＩＳトランジスタと、前記半導体基板に設けられた素子分離領域の上に形成され、ポリシリコンからなる抵抗体を有する抵抗素子と備え、前記抵抗素子のコンタクト形成領域には、少なくとも上部に第１のシリサイド層が形成されている
この構成により、第１のゲート電極のうち第１のゲート絶縁膜近傍の空乏化が防がれるとともに、抵抗素子とプラグとの間のコンタクト抵抗を低減することができる。また、いわゆるＦＵＳＩ電極を有するＭＩＳトランジスタとポリシリコン抵抗体とは一部共通する工程によって作製することができるので、半導体装置を簡便に製造することが可能となる。

また、上記の構成により、共通の工程を経てシリサイド化されないゲート電極を有するＭＩＳトランジスタを形成することもできる。

また、抵抗素子のコンタクト形成領域が、深さ方向における全体が前記第１のシリサイド層からなる場合には、第１のゲート電極と同時にコンタクト形成領域をシリサイド化することができる。これにより、シリサイド層が抵抗体であるべき部分に侵入することなどが防がれ、抵抗体を制御性良く作製することが可能となる。

第１のシリサイド層の厚みは、抵抗体の厚みよりも大きくてもよい。

本発明の第２の半導体装置は、半導体基板と、前記半導体基板に設けられた素子分離領域と、前記半導体基板上に設けられた第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に設けられ、金属シリサイドからなる第１のゲート電極と、前記半導体基板のうち前記第１のゲート電極の両側下方に位置する領域に形成された第１の不純物拡散領域とを有する第１のＭＩＳトランジスタと、前記半導体基板上に設けられた第２のゲート絶縁膜と、前記第２のゲート絶縁膜の上に設けられ、コンタクト形成領域の少なくとも上部にシリサイド層が形成された、ポリシリコンからなる第２のゲート電極と、前記半導体基板のうち前記第２のゲート電極の両側下方に位置する領域に形成された第２の不純物拡散領域とを有する第２のＭＩＳトランジスタとを備えている。

本発明の第１の半導体装置の製造方法は、金属シリサイドからなる第１のゲート電極を有する第１のＭＩＳトランジスタとポリシリコンからなる抵抗体を有する抵抗素子とを備えた半導体装置の製造方法であって、半導体基板に素子分離領域を形成する工程（ａ）と、前記工程（ａ）の後に、前記半導体基板上に第１のゲート絶縁膜を形成する工程（ｂ）と、前記工程（ｂ）の後に、前記半導体基板の上にポリシリコン層を形成する工程（ｃ）と、前記ポリシリコン層をパターニングして、前記第１のゲート絶縁膜の上に第１のゲート電極用ポリシリコン層を形成すると共に、前記素子分離領域の上に前記抵抗素子用ポリシリコン層を形成する工程（ｄ）と、前記半導体基板のうち前記第１のゲート電極用ポリシリコン層の両側下方に位置する領域に第１の不純物拡散領域を形成する工程（ｅ）と、前記工程（ｅ）の後に、前記抵抗素子用ポリシリコン層のうち前記抵抗素子のコンタクト形成領域の少なくとも上部をシリサイド化して第１のシリサイド層を形成する工程（ｆ）と、前記工程（ｅ）の後に、前記第１のゲート電極用ポリシリコン層の全体をシリサイド化して前記第１のゲート電極を形成する工程（ｇ）とを備えている。

また、本発明の第２の半導体装置の製造方法は、金属シリサイドからなる第１のゲート電極を有する第１のＭＩＳトランジスタと、コンタクト形成領域の少なくとも上部に第１のシリサイド層が形成された、ポリシリコンからなる第２のゲート電極を有する第２のＭＩＳトランジスタとを備えた半導体装置の製造方法であって、半導体基板に素子分離領域を形成する工程（ａ）と、前記工程（ａ）の後に、前記半導体基板上に第１のゲート絶縁膜及び第２のゲート絶縁膜を形成する工程（ｂ）と、前記工程（ｂ）の後に、前記半導体基板の上にポリシリコン層を形成する工程（ｃ）と、前記ポリシリコン層をパターニングして、前記第１のゲート絶縁膜の上に第１のゲート電極用ポリシリコン層を形成すると共に、前記第２のゲート絶縁膜の上に第２のゲート電極用ポリシリコン層を形成する工程（ｄ）と、前記半導体基板のうち前記第１のゲート電極用ポリシリコン層の両側下方に位置する領域に第１の不純物拡散領域を形成するとともに、前記半導体基板のうち前記第２のゲート電極用ポリシリコン層の両側下方に位置する領域に第２の不純物拡散領域を形成する工程（ｅ）と、前記工程（ｅ）の後に、前記第２のゲート電極用ポリシリコン層のうち前記第２のゲート電極のコンタクト形成領域の少なくとも上部をシリサイド化して前記第１のシリサイド層を形成する工程（ｆ）と、前記工程（ｅ）の後に、前記第１のゲート電極用ポリシリコン層の全体をシリサイド化して前記第１のゲート電極を形成する工程（ｇ）とを備えている。

本発明に係る半導体装置及びその製造方法によると、ＦＵＳＩゲート電極を有するＭＩＳトランジスタをポリシリコン抵抗体やポリシリコンゲート電極を有するＭＩＳトランジスタなどと同一基板上に簡便に形成することが可能となる。

（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体装置を示す断面図である。同図に示すように、本実施形態の半導体装置の特徴は、いわゆるＦＵＳＩ電極１８と、プラグ２０との接続部分近傍のみがシリサイド化されたポリシリコン抵抗体とを備えていることにある。

すなわち、本実施形態の半導体装置は、シリコンなどからなる半導体基板１と、半導体基板１の活性領域を囲み、半導体基板１に埋め込まれた素子分離用絶縁膜２と、半導体基板１の活性領域上に形成されたＭＩＳ（Metal-Insulator-Semiconductor)トランジスタと、例えば素子分離用絶縁膜２上に第１の絶縁膜３ｂを挟んで設けられたポリシリコン抵抗体５を有する抵抗素子とを備えている。この抵抗素子は、ポリシリコン抵抗体５からなる抵抗領域と、ポリシリコン抵抗体５上に抵抗用シリサイド層１４が設けられているコンタクト形成領域とで構成されている。なお、ポリシリコン抵抗体５下に第１の絶縁膜３ｂを必ずしも形成する必要はない。

ＭＩＳトランジスタは、半導体基板１上に設けられたhigh-k材料などからなるゲート絶縁膜３ａと、ゲート絶縁膜３ａ上に設けられ、例えばＮｉＳｉなどのＮｉシリサイドからなるゲート電極１８と、ゲート電極１８の両側面上に設けられたＳｉＯ₂などの絶縁体からなるサイドウォール１０ａと、半導体基板１のうちゲート電極１８の両側下方に位置する領域に形成され、低濃度のｎ型不純物を含むエクステンション領域９と、半導体基板１のうちゲート電極１８およびサイドウォール１０ａの両側下方に位置する領域に設けられ、エクステンション領域９よりも高濃度のｎ型不純物を含むソース・ドレイン領域となる不純物拡散領域１１と、不純物拡散領域１１の上に設けられたＮｉシリサイドからなる第１のシリサイド層１３とを備えている。第１のシリサイド層１３は、タングステン（Ｗ）などからなるプラグ２０を介して配線２１に接続される。

また、ポリシリコン抵抗体５は低濃度（例えば、３×１０²⁰／ｃｍ³程度のｎ型不純物を含んでいる。ポリシリコン抵抗体５の上にはコンタクト形成領域を除いてＮＳＧ（Non-Doped Silicate Glass）などからなる抵抗上絶縁膜６ｂが設けられ、プラグ２０とのコンタクト領域となる抵抗上絶縁膜６ｂが形成されていないポリシリコン抵抗体５の上にはＮｉシリサイドからなる抵抗用シリサイド層１４が設けられている。ポリシリコン抵抗体５のうち抵抗上絶縁膜６ｂの下に設けられた部分の厚みは約１００ｎｍであり、抵抗用シリサイド層１４の厚みは３０ｎｍ程度である。この抵抗用シリサイド層１４と第１のシリサイド層１３とは製造工程において同時にシリサイド化され、ほぼ同一の厚みを有している。抵抗用シリサイド層１４は、プラグ２０を介して配線２１に接続される。なお、第１のシリサイド層１３に接続された配線２１と抵抗用シリサイド層１４に接続された配線２１とは便宜的に同じ符号で示しているが、別個の配線である。また、ポリシリコン抵抗体５の両側面上には、例えばサイドウォール１０ａと同時に形成された絶縁体からなるサイドウォール１０ｂが設けられている。

また、本実施形態の半導体装置においては、ＭＩＳトランジスタの第１のシリサイド層１３およびサイドウォール１０ａ、サイドウォール１０ｂ、抵抗上絶縁膜６ｂおよび抵抗用シリサイド層１４を覆う、例えばシリコン窒化膜（Ｓｉ₃Ｎ₄）からなる第２の絶縁膜１５と、第２の絶縁膜１５の上に設けられたＮＳＧなどからなる第１の層間絶縁膜１６と、第１の層間絶縁膜１６上に設けられたＮＳＧなどからなる第２の層間絶縁膜１９とが形成されている。プラグ２０は、第２の絶縁膜１５、第１の層間絶縁膜１６および第２の層間絶縁膜１９を貫通している。第２の層間絶縁膜１９および配線２１の上には第３の層間絶縁膜４１が形成されている。

本実施形態の半導体装置では、ゲート電極１８全体がシリサイド化されているため、ゲート電極１８のうちゲート絶縁膜３ａとの界面付近での空乏化を防止できる。また、不純物拡散領域１１のうちのプラグ２０との接触部分がシリサイド化（第１のシリサイド層１３）されているので不純物拡散領域１１におけるコンタクト抵抗が低減されている。また、ポリシリコン抵抗体５のうち、抵抗上絶縁膜６ｂ下に位置する抵抗用シリサイド層１４によって挟まれている領域が主に抵抗値を決める抵抗体として作用し、ポリシリコン抵抗体５のうちのプラグ２０との接触部分がシリサイド化（抵抗用シリサイド層１４）されているのでポリシリコン抵抗体５におけるコンタクト抵抗が低減されている。また、抵抗用シリサイド層１４が第１のシリサイド層１３と同時に形成されているのでポリシリコン抵抗体５が過剰にシリサイド化されることがなく、ポリシリコン抵抗体５の一部のみが制御性良くシリサイド化されている。

次に、本実施形態の半導体装置の製造方法について説明する。

図２（ａ）〜（ｃ）、図３（ａ）〜（ｄ）、図４（ａ）〜（ｃ）は、本実施形態の半導体装置の製造方法を示す断面図である。

まず、図２（ａ）に示すように、半導体基板１上に形成された溝内に素子分離用絶縁膜２を形成した後、ウェル形成、チャネルストップ、チャネルドーピング等のためのイオン注入を半導体基板１に行う。その後、半導体基板１上にhigh-k材料などからなる厚さ約３ｎｍの絶縁膜３及び厚さ１００ｎｍのポリシリコン層４を順次形成した後、ポリシリコン層４に不純物として例えばリンイオン３０の注入を行う。この不純物注入によって、ポリシリコン抵抗体の抵抗値を決める。

次に、図２（ｂ）に示すように、ポリシリコン層４上の全面にＮＳＧなどからなる絶縁膜を堆積した後、ゲート領域およびポリシリコン抵抗体を形成すべき領域上に設けられた部分（ゲート電極上絶縁膜（保護膜）６ａ、抵抗上絶縁膜（保護膜）６ｂ）を残して絶縁膜を除去する。続いて、ゲート電極上絶縁膜６ａおよび抵抗上絶縁膜６ｂをマスクとしてポリシリコン層４および絶縁膜３をエッチングすることで、素子分離用絶縁膜２に囲まれた半導体基板１からなる活性領域上にポリシリコンゲート電極７およびゲート絶縁膜３ａを形成するとともに、素子分離用絶縁膜２上にポリシリコン抵抗体５および第１の絶縁膜３ｂを形成する。このとき、ポリシリコン抵抗体５下には第１の絶縁膜３ｂを必ずしも形成する必要はない。その後、上部にゲート電極上絶縁膜（保護膜）６ａが形成されたポリシリコンゲート電極７をマスクとして半導体基板１のうちポリシリコンゲート電極の両側下方に位置する活性領域にｎ型不純物イオンをドーズ量１×１０¹⁵／ｃｍ²程度で注入し、エクステンション領域９を形成する。

次いで、図２（ｃ）に示すように、ポリシリコンゲート電極７の両側面上には絶縁体からなるサイドウォール１０ａを、ポリシリコン抵抗体５の側面上にはサイドウォール１０ｂを、公知の方法により形成する。その後、ヒ素（Ａｓ）などのｎ型不純物イオンをドーズ量４×１０¹⁵／ｃｍ²で注入し、半導体基板１のうちポリシリコンゲート電極７およびサイドウォール１０ａの両側下方に位置する領域にソース・ドレイン領域となる不純物拡散領域１１を形成する。なお、図示しないが、ＰＭＯＳ形成領域では、ポリシリコンゲート電極およびサイドウォールを形成した後に、これらをマスクとしてｐ型不純物イオンを注入することによりｐ型不純物を含むソース・ドレイン領域となるｐ型不純物拡散領域を形成する。

次に、図３（ａ）に示すように、基板上に、ポリシリコン抵抗体５のコンタクト形成領域を含む領域のみを開口した第１のレジストパターン１２を形成する。その後、第１のレジストパターン１２をマスクとして、抵抗上絶縁膜６ｂのうちポリシリコン抵抗体５における抵抗領域上を挟んだ両側を選択的に除去する。

次に、図３（ｂ）に示すように、第１のレジストパターン１２を除去した後、基板上の全面にスパッタ法などにより例えば厚さ１１ｎｍのＮｉ膜を堆積する。続いて、半導体基板１に３２０℃で高速熱処理（RTA；Rapid Thermal Annealing）を行うことにより、Ｎｉとシリコンとを反応させて不純物拡散領域１１の一部およびポリシリコン抵抗体５の一部（コンタクト形成領域部分）をシリサイド化する。次に、未反応のＮｉを選択的に除去してから半導体基板１を５５０℃で高速熱処理してシリサイドを安定化させる。本工程のいわゆるサリサイドプロセスにより、厚さ２０ｎｍ程度の不純物拡散領域１１上に第１のシリサイド層１３が形成されるとともに、ポリシリコン抵抗体５のコンタクト形成領域上に厚さ３０ｎｍ程度の抵抗用シリサイド層１４が形成される。

次に、図３（ｃ）に示すように、基板上の全面にＳｉ₃Ｎ₄からなる第２の絶縁膜１５及び例えばＮＳＧからなる第１の層間絶縁膜１６を順次形成した後、化学的機械的研磨（ＣＭＰ）法により第１の層間絶縁膜１６の平坦化を行う。

次に、図３（ｄ）に示すように、第１の層間絶縁膜１６のうちポリシリコン抵抗体５の上方に位置する領域上に第２のレジストパターン（第２のレジスト）１７を形成し、この第２のレジストパターン１７をマスクとして第１の層間絶縁膜１６のうちＮＭＩＳ形成領域上に設けられた部分をエッチングする。これにより、第２の絶縁膜１５のうちポリシリコンゲート電極７の上方に設けられた部分を露出させる。

次いで、図４（ａ）に示すように、第２の絶縁膜１５のうちポリシリコンゲート電極７の上方に設けられた部分と、ゲート電極上絶縁膜６ａとをエッチングにより除去し、ポリシリコンゲート電極７の上面を露出させる。

次に、図４（ｂ）に示すように、基板上の全面に、例えば厚さ６０ｎｍのＮｉ膜をスパッタ法などにより形成した後、半導体基板１に３４０℃で高速熱処理を行ってゲート絶縁膜３ａ上のポリシリコンゲート電極７を全てシリサイド化する。その後、未反応のＮｉを選択的に除去してから５２０℃で半導体基板１を高速熱処理することによりシリサイドを安定化させる。本工程のいわゆるサリサイドプロセスにより、厚さ約１１０ｎｍのＮｉシリサイドからなるゲート電極１８が形成される。このゲート電極１８は、いわゆる古シリサイドゲート電極（ＦＵＳＩゲート電極）となる。本実施形態の条件の場合、ゲート電極１８はＮｉＳｉで構成される。なお、図３（ｂ）に示すサリサイドプロセスでは、Ｎｉシリサイドを安定化させるための二度目の熱処理は省略できるが、本工程におけるサリサイドプロセスでは二度目の熱処理を行う方がより好ましい。

その後、図４（ｃ）に示すように、第１の層間絶縁膜１６上に第２の層間絶縁膜１９を形成した後、化学的機械的研磨（ＣＭＰ）法により第１の層間絶縁膜１９の平坦化を行う。次に、第１の層間絶縁膜１６および第２の層間絶縁膜１９を貫通するタングステン（Ｗ）からなるプラグ２０と、プラグ２０に接続された配線２１と、第２の層間絶縁膜１９および配線２１の上を覆う第３の層間絶縁膜４１とを順次形成する。以上の方法により、フルシリサイド化されたゲート電極１８を有するＭＩＳトランジスタおよびポリシリコン抵抗体５を備えた半導体装置を製造することができる。

この方法によれば、図３（ｂ）に示す工程で不純物拡散領域１１上の第１のシリサイド層１３とポリシリコン抵抗体５上の抵抗用シリサイド層１４とを同時に形成することができるので、第１のシリサイド層１３と抵抗用シリサイド層１４とを別工程で形成する場合に比べて製造工程を簡略化することができる。また、コンタクト形成領域に設けられた抵抗用シリサイド層１４が不純物拡散領域１１上の第１のシリサイド層１３と同時に形成されることで、ポリシリコン抵抗体５の上部のみをシリサイド化することができるので、抵抗用シリサイド層１４が抵抗上絶縁膜６ｂの直下部分に大きく食い込んで形成されることがなくなる。そのため、本実施形態の方法によれば、ポリシリコン抵抗体５の抵抗値を設計通りに制御することが可能となる。

このように、本実施形態の方法によれば、ＦＵＳＩ電極を有するＭＩＳトランジスタとコンタクト形成領域がシリサイド化されたポリシリコン抵抗体とを備えた半導体装置を簡便に且つ安定に製造することが可能となる。

なお、本実施形態では図２（ａ）に示す工程で、後にポリシリコンゲート電極７となるポリシリコン層４にｎ型不純物を導入する例を示したが、ポリシリコン層４のうちポリシリコンゲート電極７となる部分には必ずしも不純物を導入する必要はない。

なお、本実施形態ではシリサイド層を形成するための金属としてＮｉを用いる例を示したが、ＰｔやＹｂなどＳｉと反応して低抵抗のシリサイドを形成する金属であれば用いることができる。

（第２の実施形態）
図５は、本発明の第２の実施形態に係る半導体装置を示す断面図である。本実施形態の半導体装置が第１の実施形態に係る半導体装置と異なるのは、ポリシリコン抵抗体５のうちコンタクト形成領域に設けられた抵抗用シリサイド層４５が底部までシリサイド化されている点である。

すなわち、本実施形態の半導体装置は、シリコンなどからなる半導体基板１と、半導体基板１の活性領域を囲み、半導体基板１に埋め込まれた素子分離用絶縁膜２と、半導体基板１の活性領域上に形成されたＭＩＳ（Metal-Insulator-Semiconductor)トランジスタと、例えば素子分離用絶縁膜２上に第１の絶縁膜３ｂを挟んで設けられたポリシリコン抵抗体８とを備えている。なお、ポリシリコン抵抗体８下に第１の絶縁膜３ｂを必ずしも形成する必要はない。

ＭＩＳトランジスタは、半導体基板１上に設けられたhigh-k材料などからなるゲート絶縁膜３ａと、high-k材料などからなるゲート絶縁膜３ａ上に設けられ、例えばＮｉＳｉなどのＮｉシリサイドからなるゲート電極１８と、ゲート電極１８の両側面上に設けられたＳｉＯ₂などの絶縁体からなるサイドウォール１０ａと、半導体基板１のうちゲート電極１８の両側下方に位置する領域に形成され、低濃度のｎ型不純物を含むエクステンション領域９と、半導体基板１のうちゲート電極１８およびサイドウォール１０ａの両側下方に位置する領域に設けられ、エクステンション領域９よりも高濃度のｎ型不純物を含むソース・ドレイン領域となる不純物拡散領域１１と、不純物拡散領域１１の上に設けられたＮｉシリサイドからなる第１のシリサイド層１３とを備えている。第１のシリサイド層１３は、プラグ２０を介して配線２１に接続される。

また、ポリシリコン抵抗体８は低濃度（例えば、３×１０²⁰／ｃｍ³程度）のｎ型不純物を含んでおり、その厚さは１００ｎｍ程度である。ポリシリコン抵抗体８の上にはＮＳＧなどからなる抵抗上絶縁膜６ｂが設けられる。そして、ポリシリコン抵抗体８およびゲート電極上絶縁膜６ａの両側面上には厚さ１１０ｎｍのＮｉシリサイドからなる抵抗用シリサイド層４５が設けられ、抵抗用シリサイド層４５の側面上にはサイドウォール１０ａと同時に形成されたサイドウォール１０ｂが設けられている。抵抗用シリサイド層４５は、ポリシリコン抵抗体５（図７ｂ参照）のうちコンタクト形成領域に設けられた部分が第１の絶縁膜３ｂと接する底部までシリサイド化されることにより形成されたものである。従って、抵抗用シリサイド層４５の下にはポリシリコンが残存していない。よって、この抵抗素子は、ポリシリコン抵抗体８からなる抵抗領域と、ポリシリコン抵抗体８の深さ方向の全体をシリサイド化して設けられた抵抗用シリサイド層４５からなるコンタクト形成領域とで構成されている。本実施形態の半導体装置では、その製造工程において抵抗用シリサイド層４５がゲート電極１８と同時にシリサイド化されており、抵抗用シリサイド層４５の厚みとゲート電極１８の厚みとはほぼ等しくなっている。

抵抗用シリサイド層４５には、第２の層間絶縁膜１９を貫通するプラグ２０が接続されており、プラグ２０は第２の層間絶縁膜１９上に設けられた配線２１に接続されている。

また、本実施形態の半導体装置においては、ＭＩＳトランジスタの第１のシリサイド層１３およびサイドウォール１０ａ、サイドウォール１０ｂ、抵抗上絶縁膜６ｂおよび抵抗用シリサイド層１４を覆う、例えばＳｉ₃Ｎ₄からなる第２の絶縁膜１５と、第２の絶縁膜１５の上に設けられたＮＳＧなどからなる第１の層間絶縁膜１６と、第１の層間絶縁膜１６上に設けられたＮＳＧなどからなる第２の層間絶縁膜１９と、第２の層間絶縁膜１９および配線２１の上に設けられた第３の層間絶縁膜４１とが形成されている。

本実施形態の半導体装置では、ゲート電極１８全体がシリサイド化されているため、ゲート電極１８のうちゲート絶縁膜３ａとの界面付近での空乏化を防止できる。また、不純物拡散領域１１のうちのプラグ２０との接触部分がシリサイド化（第１のシリサイド層１３）されているので不純物拡散領域１１におけるコンタクト抵抗が低減されている。

次に、本発明の第２の実施形態に係る半導体装置の製造方法について説明する。

図６（ａ）〜（ｄ）および図７（ａ）〜（ｃ）は、本実施形態の半導体装置の製造方法を示す断面図である。

まず、第１の実施形態で説明した図２（ａ）〜（ｃ）に示す工程と同様の工程によって、図６（ａ）に示すようにポリシリコンゲート電極７およびゲート電極上絶縁膜６ａの両側面上にサイドウォール１０ａを、ポリシリコン抵抗体５の両側面上にサイドウォール１０ｂをそれぞれ形成する。次いで、ポリシリコンゲート電極７およびサイドウォール１０ａをマスクとしてｎ型不純物イオンを注入して半導体基板１のうちポリシリコンゲート電極７およびサイドウォール１０ａの両側下方に位置する活性領域に不純物拡散領域１１を形成する。なお、ポリシリコンゲート電極７およびポリシリコン抵抗体５の厚みは第１の実施形態と同様に１００ｎｍである。

次に、図６（ｂ）に示すように、いわゆるサリサイドプロセスにより厚さ２０ｎｍ程度のＮｉシリサイドからなる第１のシリサイド層１３を不純物拡散領域１１上に形成する。具体的には、基板上の全面に例えば厚さ１１ｎｍのＮｉ膜をスパッタ法などにより形成した後、３２０℃で半導体基板１を高速熱処理して不純物拡散領域１１の上部をシリサイド化する。次いで、シリサイド化しなかったＮｉを除去した後、５５０℃で半導体基板１を高速熱処理してシリサイド層を安定化させる。これにより、第１のシリサイド層１３が不純物拡散領域１１上に形成される。

続いて、図６（ｃ）に示すように、基板上の全面にＳｉ₃Ｎ₄からなる第２の絶縁膜１５及び例えばＮＳＧからなる第１の層間絶縁膜１６を順次形成した後、化学的機械的研磨（ＣＭＰ）法により第１の層間絶縁膜１６の平坦化を行う。

次に、図６（ｄ）に示すように、第１の層間絶縁膜１６上に、半導体装置上に、ポリシリコン抵抗体５のコンタクト形成領域及びポリシリコンゲート電極７が形成された領域が開口した第２のレジストパターン１７を形成した後、この第２のレジストパターン１７をマスクとして第１の層間絶縁膜１６の一部をエッチングにより除去して、第２の絶縁膜１５のうちポリシリコンゲート電極７の上方に設けられた部分と、ポリシリコン抵抗体５のコンタクト形成領域に設けられた部分とを露出させる。

次いで、図７（ａ）に示すように、第２のレジストパターン１７を除去した後、第１の層間絶縁膜１６をマスクにして、第２の絶縁膜１５の一部と、ゲート電極上絶縁膜６ａ及び抵抗上絶縁膜６ｂの一部とを除去し、ポリシリコンゲート電極７の上面及びポリシリコン抵抗体５のうちコンタクト形成領域に位置する部分の上面を露出させる。

次に、図７（ｂ）に示すように、基板上の全面にスパッタ法などにより例えば厚さ６０ｎｍのＮｉ膜を形成した後、３４０℃で高速熱処理を行ってゲート絶縁膜３ａ上のポリシリコンゲート電極７およびポリシリコン抵抗体５のうちコンタクト形成領域に設けられた部分を全てシリサイド化する。その後、未反応のＮｉを選択的に除去してから５２０℃で半導体基板１を高速熱処理する。本工程のいわゆるサリサイドプロセスにより、厚さ約１１０ｎｍのＮｉシリサイドからなるゲート電極１８と、第１の絶縁膜３ｂの上に設けられ、ポリシリコン抵抗体８の両側を挟む厚さ約１１０ｎｍの抵抗用シリサイド層４５とが同時に形成される。ここで、ポリシリコン抵抗体８は、ポリシリコン抵抗体５のうちシリサイド化されていない部分を指すものとする。本実施形態の条件の場合、ゲート電極１８はＮｉＳｉで構成される。なお、図６（ｂ）に示すサリサイドプロセスでは、Ｎｉシリサイドを安定化させるための二度目の熱処理は省略できるが、本工程では二度目の熱処理を行う方がより好ましい。また、本工程により形成された抵抗用シリサイド層４５は、抵抗上絶縁膜６ｂの下方に位置するポリシリコン抵抗体８に食い込むように形成されるため、抵抗用シリサイド層４５の食い込み量を考慮して抵抗上絶縁膜６ｂの幅を決めることが望ましい。

その後、図７（ｃ）に示すように、第１の層間絶縁膜１６上に第２の層間絶縁膜１９を形成した後、化学的機械的研磨（ＣＭＰ）法により第１の層間絶縁膜１９の平坦化を行う。次に、第２の層間絶縁膜１９を貫通するプラグ２０と、プラグ２０に接続された配線２１と、第２の層間絶縁膜１９および配線２１の上を覆う第３の層間絶縁膜４１とを順次形成する。以上の方法により、フルシリサイド化されたゲート電極１８を有するＭＩＳトランジスタおよびポリシリコン抵抗体８を備えた半導体装置を製造することができる。

この方法によれば、図６（ｂ）に示す工程で、ポリシリコン層４をパターニングするためのゲート電極上絶縁膜６ａおよび抵抗上絶縁膜６ｂをシリサイド形成用のマスクとして用いることができるので、ＦＵＳＩ電極とコンタクト形成領域がシリサイド化されたポリシリコン抵抗体とを備えた半導体装置を、第１の実施形態に比べて少ない工程数で簡便に製造することが可能となる。

また、本実施形態の方法によれば、ポリシリコン抵抗体８の両側に位置するコンタクト形成領域となる抵抗用シリサイド層４５は、第１の絶縁膜３ｂまで達する底部までシリサイド化されるため、抵抗用シリサイド層４５の直上に設けられるべきプラグ２０の位置がずれた場合でも、抵抗用シリサイド層４５の側面にプラグ２０を接触させることができるので、接触面積を十分に広くとることができる。

なお、第１及び第２の実施形態では、ｎ型不純物を含むポリシリコン抵抗体５、８の例を示したが、ｐ型不純物を含むポリシリコン抵抗体も別途イオン注入を行うことによって容易に形成可能である。ポリシリコン抵抗体に導入された不純物の導電型や濃度はシリサイド層の形成にはあまり影響を与えない。

また、本実施形態の方法においても第１の実施形態の方法と同様にＮｉシリサイドを形成する例を示したが、他の金属シリサイドを形成しても同様の効果を得ることができる。

また、第１および第２の実施形態では、シリサイド化しない不純物拡散層（非シリサイド領域の不純物拡散層）及びその製造工程についてはその説明を省略しているが、必要に応じて、不純物拡散領域１１のシリサイド化前にシリサイド化防止のための絶縁膜として、例えばＮＳＧ膜をシリサイド化しない領域に形成した後にシリサイド化を実施することにより、シリサイド化されない不純物拡散層の形成が可能となる。

（第３の実施形態）
本発明の第３の実施形態として、第１の実施形態に係る半導体装置の製造方法の別例を説明する。なお、以下では、既述の工程についての説明を省略し、本実施形態の方法の特徴のみを説明する。

図８（ａ）〜（ｃ）は、本実施形態の半導体装置の製造方法を示す断面図である。

まず、図８（ａ）に示すように、第２の実施形態で説明した図６（ａ）〜図７（ａ）に示す工程によって半導体基板１上にポリシリコンゲート電極７を有するＭＩＳトランジスタと、ポリシリコン抵抗体５とを形成する。なお、ポリシリコンゲート電極７およびポリシリコン抵抗体５の厚さも第２の実施形態の方法と同様とする。

次に、図８（ｂ）に示すように、基板上の全面にスパッタ法などにより例えば厚さ６０ｎｍのＮｉ膜５０を形成した後、Ｎｉ膜５０のうちポリシリコン抵抗体５の上または上方に形成された部分のみエッチングして、この部分のＮｉ膜５０の厚さを例えば１１ｎｍにする。

次いで、図８（ｃ）に示すように、３４０℃で半導体基板１を高速熱処理してポリシリコンゲート電極７の全体をシリサイド化すると同時に、ポリシリコン抵抗体５のうちコンタクト形成領域に設けられた部分の上部をシリサイド化する。その後、未反応のＮｉを選択的に除去してから５２０℃で半導体基板１を高速熱処理する。本工程のいわゆるサリサイドプロセスにより、厚さ約１１０ｎｍのＮｉシリサイドからなるゲート電極１８と、ポリシリコン抵抗体５のコンタクト形成領域上に設けられた厚さ約３０ｎｍの抵抗用シリサイド層１４とが同時に形成される。

以上の方法によっても本発明の第１の実施形態の半導体装置と同様な構成を有する半導体装置を製造することができる。本実施形態の方法によれば、図８（ｂ）に示す工程において、ポリシリコンゲート電極７上に比べてポリシリコン抵抗体５上のＮｉ膜５０を薄くする。これにより、図８（ｃ）に示す工程において高速熱処理した際に、ポリシリコンゲート電極７に比べてポリシリコン抵抗体５へのＮｉの供給量が少ないため、フルシリサイド化されたゲート電極１８と同時にポリシリコン抵抗体５のコンタクト形成領域の上部のみに抵抗用シリサイド層１４を形成することができるので、少ない工程数で簡便に半導体装置を製造することが可能となる。

−本実施形態の変形例−
図９（ａ）〜（ｃ）は、本発明の第３の実施形態の変形例に係る半導体装置の製造方法を示す断面図である。

まず、図９（ａ）に示すように、図８（ａ）に示す工程の後に基板上の全面にスパッタ法などにより厚さ４９ｎｍのＮｉ膜５０ａを形成する。

次いで、図９（ｂ）に示すように、ポリシリコン抵抗体５の上方に位置する部分のみ開口したマスク５１をＮｉ膜５０ａ上に形成した後、Ｎｉ膜５０ａの露出部分をエッチングにより除去する。これにより、ポリシリコン抵抗体５のコンタクト形成領域を露出する。

次に、図９（ｃ）に示すように、マスク５１を除去した後、基板上の全面にスパッタ法などにより厚さ１１ｎｍのＮｉ膜５０ｂを形成する。ここで、Ｎｉ膜５０ａとＮｉ膜５０ｂとを合わせたものがＮｉ膜５０である。これにより、本変形例に示す半導体装置を図８（ｂ）に示す半導体装置と同じ状態にすることができる。その後、第３の実施形態で説明した工程を経て第１の実施形態に係る半導体装置を製造することができる。

（第４の実施形態）
図１０は、本発明の第４の実施形態に係る半導体装置を示す断面図である。本実施形態では、全体がシリサイド化されたゲート電極を有するｐ型ＭＩＳトランジスタと、コンタクト形成領域の深さ方向の全体がシリサイド化されたポリシリコン抵抗体とを備えた半導体装置について説明する。

同図に示すように、本実施形態の半導体装置は、ＭＩＳトランジスタがｐ型であり、抵抗用シリサイド層４５およびポリシリコン抵抗体８がｐ型不純物を含んでいることが第２の実施形態に係る半導体装置と異なっている。従って、本実施形態の半導体装置では、全体がシリサイド化されたゲート電極１８、第１のシリサイド層１３、エクステンション領域９および不純物拡散領域１１はｐ型不純物を含んでいる。また、ゲート電極１８および抵抗用シリサイド層４５はＮｉ₂ＳｉあるいはＮｉ₃Ｓｉなど、ＮｉがＳｉよりも大きい割合で含まれたＮｉシリサイドで構成されている。ゲート電極１８の厚さは８０ｎｍであり、ポリシリコン抵抗体８の厚さ（１００ｎｍ）よりも薄くなっている。また、ゲート電極１８の上面位置はサイドウォール１０ａの頂点部分よりも低くなっている。そして、コンタクト形成領域にポリシリコン抵抗体８を挟むように形成され、第１の絶縁膜３ｂに接する抵抗用シリサイド層４５の厚さはゲート電極１８の厚さにほぼ等しくなっている。以上で説明した以外の部材は、第２の実施形態の半導体装置と同じであるため説明を省略する。

本実施形態の半導体装置の製造方法は、基本的には図６（ａ）〜図７（ｃ）に示す第２の実施形態の製造方法と同じであるが、ポリシリコン層４へのイオン注入工程やエクステンション領域９および不純物拡散領域１１を形成するためのイオン注入工程ではホウ素（Ｂ）などのｐ型不純物イオンを注入する。また、図７（ａ）に示す工程ではエッチングによりコンタクト形成領域のポリシリコン抵抗体５と、ポリシリコンゲート電極７との厚みをそれぞれ４０ｎｍ程度にする。その後、厚さ６０ｎｍのＮｉ膜を基板上の全面に形成してから高速熱処理を行い、ポリシリコンゲート電極７およびコンタクト形成領域のポリシリコン抵抗体５とを全てシリサイド化する。その後、未反応のＮｉを除去してから再度半導体基板１を高速熱処理してゲート電極１８および抵抗用シリサイド層４５を安定化する。

ここで、ＮｉシリサイドにはＮｉ₂ＳｉやＮｉ₃ＳｉやＮｉＳｉなど、いくつかの異なるシリサイド相が存在することが知られている。これらのＮｉシリサイドは、ポリシリコン層の厚みとＮｉ層の厚みとの比率を制御することによって形成されるシリサイド層の組成を制御することができる。本実施形態では、ポリシリコンゲート電極７およびコンタクト形成領域でのポリシリコン抵抗体５の厚みよりＮｉ層の厚みを大きくすることで、ゲート電極１８および抵抗用シリサイド層４５をＮｉ₂Ｓｉで構成することができる。従って、本実施形態の製造方法では、第２の実施形態の製造方法に比べてポリシリコンゲート電極７およびコンタクト形成領域のポリシリコン抵抗体５の厚みを薄くしている。この結果、ゲート電極１８の厚さは抵抗上絶縁膜６ｂの下に形成されるポリシリコン抵抗体８の厚さよりも薄くなる。

本実施形態の半導体装置では、ポリシリコン抵抗体８にｐ型不純物が導入されているため、ｎ型不純物が導入された場合に比べてポリシリコン抵抗体８は高抵抗となっている。そのため、ｎ型不純物を含む場合に比べてポリシリコン抵抗体８の平面面積を縮小することが可能となっている。

なお、本実施形態の製造方法ではポリシリコン抵抗体５のうちコンタクト形成領域に設けられた部分が底部までシリサイド化される例を説明したが、第３の実施形態およびその変形例に示すような方法を用いてコンタクト形成領域に設けられたポリシリコン抵抗体５の上部のみをシリサイド化してもよい。

（第５の実施形態）
図１１（ａ）は、本発明の第５の実施形態に係る半導体装置をゲート長方向に切断した場合の断面図であり、（ｂ）は、半導体装置のゲート電極をゲート幅方向に切断した場合の断面図である。

本実施形態の半導体装置は、第１の実施形態で説明した全体がシリサイド化されたゲート電極１８（図１参照）を有するＭＩＳトランジスタと、ポリシリコン抵抗体５とに加え、コンタクト形成領域がシリサイド化され、それ以外の部分がシリサイド化されていないポリシリコンゲート電極７を有するＭＩＳトランジスタとを備えている。

すなわち、本実施形態の半導体装置は、図１１（ａ）、（ｂ）に示すように、半導体基板１と、素子分離用絶縁膜２と、半導体基板１の活性領域上に形成されたＭＩＳトランジスタとを備えている。このＭＩＳトランジスタは、半導体基板１上から素子分離用絶縁膜２上に亘ってゲート絶縁膜３ｃを挟んで設けられたポリシリコンゲート電極７と、ポリシリコンゲート電極７の側面上に設けられたサイドウォール１０ｃと、低濃度のｎ型不純物を含むエクステンション領域９と、半導体基板１のうちポリシリコンゲート電極７およびサイドウォール１０ｃの両側下方に位置する領域に設けられ、エクステンション領域９よりも高濃度のｎ型不純物を含む不純物拡散領域１１と、不純物拡散領域１１の一部領域上にサイドウォール１０ｃと間隔を空けて設けられたＮｉシリサイドからなる第１のシリサイド層１３と、ポリシリコンゲート電極７のコンタクト形成領域上に形成された厚さ３０ｎｍの第２のシリサイド層２６と、ポリシリコンゲート電極７の上に設けられたＮＳＧなどからなる第３の絶縁膜６ｃとを有している。また、第３の絶縁膜６ｃおよびサイドウォール１０ｃの上、不純物拡散領域１１の上には第２の絶縁膜１５、第１の層間絶縁膜１６、プラグ２０、および配線２１などが順次形成されている。ポリシリコンゲート電極７のコンタクト形成領域は素子分離用絶縁膜２の上方に形成されている。ポリシリコンゲート電極７のコンタクト形成領域上に設けられた第２のシリサイド層２６は、第１のシリサイド層１３とほぼ同じ厚みを有している。また、第１の実施形態のＭＩＳトランジスタと異なり、不純物拡散領域１１の一部、サイドウォール１０ｃおよび第３の絶縁膜６ｃと第２の絶縁膜１５との間には、不純物拡散領域１１およびポリシリコンゲート電極７のコンタクト形成領域を開口する絶縁膜５５が設けられている。

本実施形態の半導体装置の特徴は、半導体基板１の一部上に設けられたＭＩＳトランジスタにおいて、絶縁膜５５によって不純物拡散領域１１のうちポリシリコンゲート電極７に近い部分上には第１のシリサイド層１３が設けられておらず、第１のシリサイド層１３がサイドウォール１０ｃに接していないことである。これにより、当該ＭＩＳトランジスタでは、ソースードレイン間耐圧が向上している。このようなＭＩＳトランジスタは、静電気放電保護回路（ＥＳＤ保護回路）等に用いられる。なお、ポリシリコンゲート電極７のコンタクト形成領域上に第２のシリサイド層が設けられているため、図１１に示すＭＩＳトランジスタにおいてはポリシリコンゲート電極７−プラグ２０間の抵抗値が小さくなっている。また、本実施形態の半導体装置においては、ポリシリコンゲート電極７のコンタクト形成領域上に設けられた第２のシリサイド層２６の非シリサイド領域への入り込みが抑制されており、レイアウト寸法の縮小が実現されている。

本実施形態の半導体装置は、第１の実施形態の製造方法と同様の方法で製造することができる。例えば図１に示すＭＩＳトランジスタおよびポリシリコン抵抗体５と図１１に示す本実施形態のＭＩＳトランジスタとを同一基板上に作製する場合、図３（ａ）に示す工程で図１１（ｂ）に示すポリシリコンゲート電極７のコンタクト形成領域を露出させる開口を第１のレジストパターン１２に形成する。その後、図３（ｂ）に示す工程に入る前に、図１１に示す不純物拡散領域１１のうちポリシリコンゲート電極７に近い部分を含む半導体基板１上にシリサイド化防止マスクとなる絶縁膜５５を形成しておく。これは、第１のシリサイド層１３をポリシリコンゲート電極７およびサイドウォール１０ｃから離して形成するためのマスクとなる。その後、図３（ｂ）に示す工程で第１の実施形態に係るＭＩＳトランジスタの第１のシリサイド層１３と同時に本実施形態のＭＩＳトランジスタの第１のシリサイド層１３および第２のシリサイド層２６をそれぞれ形成すればよい。図４（ｂ）に示すポリシリコンゲート電極７のシリサイド化工程では、本実施形態のＭＩＳトランジスタのポリシリコンゲート電極７は露出しないようにすればよい。以上の方法によれば、ポリシリコンゲート電極７を備え、耐圧を向上させたＭＩＳトランジスタと、ＦＵＳＩ電極を備えたＭＩＳトランジスタと、ポリシリコン抵抗体５とを工程数を大きく増加させずに形成することができる。

なお、本実施形態の半導体装置は、第３の実施形態に係る方法と同様の方法によっても製造することができる。

また、以上の説明では本実施形態のＭＩＳトランジスタがＦＵＳＩ電極を有するＭＩＳトランジスタおよびポリシリコン抵抗体とともに半導体基板１上に設けられる例を挙げたが、本実施形態のＭＩＳトランジスタが単独で、あるいはポリシリコン抵抗体を設けずにシリサイド化されたゲート電極を有するＭＩＳトランジスタとともに半導体基板１上に設けられていてもよい。

（第６の実施形態）
図１２（ａ）は、本発明の第６の実施形態に係る半導体装置をゲート長方向に切断した場合の断面図であり、（ｂ）は、半導体装置のゲート電極をゲート幅方向に切断した場合の断面図である。

本実施形態の半導体装置は、第２の実施形態で説明した全体がシリサイド化されたゲート電極１８（図５参照）を有するＭＩＳトランジスタと、抵抗用シリサイド層４５に挟まれたポリシリコン抵抗体８とに加え、コンタクト形成領域において底部までシリサイド化され、それ以外の部分がシリサイド化されていないポリシリコンゲート電極７を有するＭＩＳトランジスタとを備えている。

本実施形態のＭＩＳトランジスタは、ポリシリコンゲート電極７のうちコンタクト形成領域に設けられた部分がシリサイド化されてなる第２のシリサイド層２６の厚みがポリシリコンゲート電極７の厚みより厚いことが第５の実施形態と異なっている。その他の構成は第５の実施形態の半導体装置と同じである。

本実施形態の半導体装置においても、不純物拡散領域１１のうちポリシリコンゲート電極７に近い部分上には第１のシリサイド層１３が設けられておらず、第１のシリサイド層１３がサイドウォール１０ｃに接していない。これにより、本実施形態のＭＩＳトランジスタではソース−ドレイン間耐圧が向上している。従って、本実施形態のＭＩＳトランジスタはＥＳＤ保護回路等に好ましく用いられる。

本実施形態のＭＩＳトランジスタは、第２の実施形態に係る製造方法と同様の方法で製造することができる。例えば、図５に示すＭＩＳトランジスタおよびポリシリコン抵抗体８と図１２に示す本実施形態のＭＩＳトランジスタとを同一基板上に作製する場合、図７（ａ）に示す工程で本実施形態のＭＩＳトランジスタにおいてポリシリコンゲート電極７のコンタクト形成領域を露出させる。その後、図７（ｂ）に示す工程に入る前に、図１２に示す不純物拡散領域１１のうちポリシリコンゲート電極７に近い部分を含む半導体基板１上にシリサイド化防止マスクとなる絶縁膜５５を形成しておく。次いで、図７（ｂ）に示す工程でシリサイド化されたゲート電極１８および抵抗用シリサイド層４５と同時に第２のシリサイド層２６を形成する。

以上の説明では本実施形態のＭＩＳトランジスタがＦＵＳＩ電極を有するＭＩＳトランジスタおよびポリシリコン抵抗体とともに半導体基板１上に設けられる例を挙げたが、本実施形態のＭＩＳトランジスタが単独で、あるいはシリサイド化されないゲート電極を有するＭＩＳトランジスタとともに半導体基板１上に設けられていてもよい。

本実施形態の半導体装置によると、ポリシリコンゲート電極７のコンタクト形成領域が底部までシリサイド化されているので、コンタクト（プラグ２０）の形成位置がポリシリコンゲート電極７からずれた場合でも、第２のシリサイド層２６の側壁部とプラグとの接触面積を十分に確保できるため、ポリシリコンゲート電極７とプラグ２０との間のコンタクト抵抗の上昇を防止することができる。

以上説明したように、本発明は、はＦＵＳＩゲート電極とポリシリコン抵抗体とを備えた半導体装置全般に利用することができ、システムＬＳＩとしてのアナログ特性、ＥＳＤ保護回路の性能確保にも有用である。

本発明の第１の実施形態に係る半導体装置を示す断面図である。 （ａ）〜（ｃ）は、第１の実施形態に係る半導体装置の製造方法を示す断面図である。 （ａ）〜（ｄ）は、第１の実施形態に係る半導体装置の製造方法を示す断面図である。 （ａ）〜（ｃ）は、第１の実施形態に係る半導体装置の製造方法を示す断面図である。 本発明の第２の実施形態に係る半導体装置を示す断面図である。 （ａ）〜（ｄ）は、第２の実施形態に係る半導体装置の製造方法を示す断面図である。 （ａ）〜（ｃ）は、第２の実施形態に係る半導体装置の製造方法を示す断面図である。 （ａ）〜（ｃ）は、本発明の第３の実施形態の半導体装置の製造方法を示す断面図である。 （ａ）〜（ｃ）は、第３の実施形態の変形例に係る半導体装置の製造方法を示す断面図である。 本発明の第４の実施形態に係る半導体装置を示す断面図である。 （ａ）は、本発明の第５の実施形態に係る半導体装置をゲート長方向に切断した場合の断面図であり、（ｂ）は、半導体装置のゲート電極をゲート幅方向に切断した場合の断面図である。 本発明の第６の実施形態に係る半導体装置をゲート長方向に切断した場合の断面図であり、（ｂ）は、半導体装置のゲート電極をゲート幅方向に切断した場合の断面図である。 （ａ）〜（ｃ）は、従来のサリサイドプロセスによるポリシリコン抵抗体の製造方法を示す断面図である。

符号の説明

１ 半導体基板
２ 素子分離用絶縁膜
３ 絶縁膜
３ａ、３ｃ ゲート絶縁膜
３ｂ 第１の絶縁膜
４ ポリシリコン層
５、８ ポリシリコン抵抗体
６ａ ゲート電極上絶縁膜
６ｂ 抵抗上絶縁膜
６ｃ 第３の絶縁膜
７ ポリシリコンゲート電極
９ エクステンション領域
１０ａ、１０ｂ、１０ｃ サイドウォール
１１ 不純物拡散領域
１２ 第１のレジストパターン
１３ 第１のシリサイド層
１４、４５ 抵抗用シリサイド層
１５ 第２の絶縁膜
１６ 第１の層間絶縁膜
１７ 第２のレジストパターン
１８ ゲート電極
１９ 第２の層間絶縁膜
２０ プラグ
２１ 配線
２６ 第２のシリサイド層
３０ リンイオン
４１ 第３の層間絶縁膜
５０、５０ａ、５０ｂ Ｎｉ膜
５１ マスク
５５ 絶縁膜

Claims (21)

1. 半導体基板と、
   前記半導体基板上に設けられた第１のゲート絶縁膜と、前記第１のゲート絶縁膜の上に設けられ、金属シリサイドからなる第１のゲート電極と、前記半導体基板のうち前記第１のゲート電極の両側下方に位置する領域に形成された第１の不純物拡散領域とを有する第１のＭＩＳトランジスタと、
   前記半導体基板に設けられた素子分離領域の上に形成され、ポリシリコンからなる抵抗体を有する抵抗素子と備え、
   前記抵抗素子のコンタクト形成領域には、少なくとも上部に第１のシリサイド層が形成されていることを特徴とする半導体装置。
2. 前記第１のＭＩＳトランジスタは前記第１の不純物拡散領域上に設けられた第２のシリサイド層をさらに備えていることを特徴とする請求項１に記載の半導体装置。
3. 前記第１のシリサイド層は、前記抵抗素子のコンタクト形成領域に設けられたポリシリコン層上に形成されていることを特徴とする請求項１又は２に記載の半導体装置。
4. 前記抵抗素子のコンタクト形成領域は、深さ方向における全体が前記第１のシリサイド層からなることを特徴とする請求項１に記載の半導体装置。
5. 前記第１のシリサイド層の厚みは、前記抵抗体の厚みよりも大きいことを特徴とする請求項１又は４に記載の半導体装置。
6. 前記半導体基板上に設けられた第２のゲート絶縁膜と、前記第２のゲート絶縁膜の上に設けられ、コンタクト形成領域の少なくとも上部に第３のシリサイド層が形成された、ポリシリコンからなる第２のゲート電極と、前記半導体基板のうち前記第２のゲート電極の両側下方に位置する領域に形成された第２の不純物拡散領域とを有する第２のＭＩＳトランジスタをさらに備えていることを特徴とする請求項１〜５のうちいずれか１つに記載の半導体装置。
7. 前記第２のＭＩＳトランジスタは、前記第２のゲート電極の側面上に設けられたサイドウォールと、前記第２の不純物拡散領域の上に前記サイドウォールと離間して設けられた第４のシリサイド層とをさらに有していることを特徴とする請求項６に記載の半導体装置。
8. 前記第２ゲート電極のコンタクト形成領域は、深さ方向における全体が前記第３のシリサイド層からなることを特徴とする請求項６又は７に記載の半導体装置。
9. 前記第１の不純物拡散領域および前記抵抗体にはｐ型不純物が含まれていることを特徴とする請求項１〜８のうちいずれか１つに記載の半導体装置。
10. 半導体基板と、
    前記半導体基板に設けられた素子分離領域と、
    前記半導体基板上に設けられた第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に設けられ、金属シリサイドからなる第１のゲート電極と、前記半導体基板のうち前記第１のゲート電極の両側下方に位置する領域に形成された第１の不純物拡散領域とを有する第１のＭＩＳトランジスタと、
    前記半導体基板上に設けられた第２のゲート絶縁膜と、前記第２のゲート絶縁膜の上に設けられ、コンタクト形成領域の少なくとも上部にシリサイド層が形成された、ポリシリコンからなる第２のゲート電極と、前記半導体基板のうち前記第２のゲート電極の両側下方に位置する領域に形成された第２の不純物拡散領域とを有する第２のＭＩＳトランジスタとを備えていることを特徴とする半導体装置。
11. 金属シリサイドからなる第１のゲート電極を有する第１のＭＩＳトランジスタとポリシリコンからなる抵抗体を有する抵抗素子とを備えた半導体装置の製造方法であって、
    半導体基板に素子分離領域を形成する工程（ａ）と、
    前記工程（ａ）の後に、前記半導体基板上に第１のゲート絶縁膜を形成する工程（ｂ）と、
    前記工程（ｂ）の後に、前記半導体基板の上にポリシリコン層を形成する工程（ｃ）と、
    前記ポリシリコン層をパターニングして、前記第１のゲート絶縁膜の上に第１のゲート電極用ポリシリコン層を形成すると共に、前記素子分離領域の上に前記抵抗素子用ポリシリコン層を形成する工程（ｄ）と、
    前記半導体基板のうち前記第１のゲート電極用ポリシリコン層の両側下方に位置する領域に第１の不純物拡散領域を形成する工程（ｅ）と、
    前記工程（ｅ）の後に、前記抵抗素子用ポリシリコン層のうち前記抵抗素子のコンタクト形成領域の少なくとも上部をシリサイド化して第１のシリサイド層を形成する工程（ｆ）と、
    前記工程（ｅ）の後に、前記第１のゲート電極用ポリシリコン層の全体をシリサイド化して前記第１のゲート電極を形成する工程（ｇ）とを備えていることを特徴とする半導体装置の製造方法。
12. 前記工程（ｆ）では、前記第１のシリサイド層を形成するのと同時に、前記第１の不純物拡散領域の上部をシリサイド化して第２のシリサイド層を形成することを特徴とする請求項１１に記載の半導体装置の製造方法。
13. 前記工程（ｆ）及び前記工程（ｇ）は同時にシリサイド化を行うことにより、前記第１のゲート電極を形成するのと同時に、前記第１のシリサイド層を形成することを特徴とする請求項１１に記載の半導体装置の製造方法。
14. 前記工程（ｅ）の後で前記工程（ｆ）及び工程（ｇ）の前に、基板の全面上に、前記抵抗素子用ポリシリコン層上では前記第１のゲート電極用ポリシリコン層上よりも膜厚が薄くなっている金属膜を形成する工程を有し、
    前記工程（ｆ）及び前記工程（ｇ）では、熱処理によって、前記金属膜と前記第１のゲート電極用ポリシリコン層の全領域と反応させて前記第１のゲート電極を形成するのと同時に、前記金属膜と前記抵抗素子用ポリシリコン層におけるコンタクト形成領域とを反応させて前記第１のシリサイド層を形成することを特徴とする請求項１３に記載の半導体装置の製造方法。
15. コンタクト形成領域の少なくとも上部に第３のシリサイド層が形成された、ポリシリコンからなる第２のゲート電極を有する第２のＭＩＳトランジスタをさらに備えており、
    前記工程（ｂ）では、前記半導体基板上に第２のゲート絶縁膜を形成し、
    前記工程（ｄ）では、前記ポリシリコン層をパターニングして、前記第２のゲート絶縁膜の上に第２のゲート電極用ポリシリコン層を形成し、
    前記工程（ｅ）では、前記半導体基板のうち前記第２のゲート電極用ポリシリコン層の両側下方に位置する領域に第２の不純物拡散領域を形成し、
    前記工程（ｆ）では、前記第１のシリサイド層を形成するのと同時に、前記第２のゲート電極用ポリシリコン層のうち前記第２のゲート電極におけるコンタクト形成領域の上部をシリサイド化して前記第３のシリサイド層を形成することを特徴とする請求項１１又は１２に記載の半導体装置の製造方法。
16. 前記工程（ｄ）の後で前記工程（ｅ）の前に、前記第２のゲート電極用ポリシリコン層の側面上にサイドウォールを形成する工程を有し、
    前記工程（ｆ）では、前記第１のシリサイド層を形成するのと同時に、前記第２の不純物拡散領域の上部をシリサイド化して前記サイドウォールから離間する位置に第４のシリサイド層を形成することを特徴とする請求項１５に記載の半導体装置の製造方法。
17. コンタクト形成領域の少なくとも上部に第３のシリサイド層が形成された、ポリシリコンからなる第２のゲート電極を有する第２のＭＩＳトランジスタをさらに備えており、
    前記工程（ｂ）では、前記半導体基板上に第２のゲート絶縁膜を形成し、
    前記工程（ｄ）では、前記ポリシリコン層をパターニングして、前記第２のゲート絶縁膜の上に第２のゲート電極用ポリシリコン層を形成し、
    前記工程（ｅ）では、前記半導体基板のうち前記第２のゲート電極用ポリシリコン層の両側下方に位置する領域に第２の不純物拡散領域を形成し、
    前記工程（ｇ）では、前記第１のゲート電極を形成するのと同時に、前記第２のゲート電極用ポリシリコン層のうち前記第２のゲート電極におけるコンタクト形成領域の深さ方向の全体をシリサイド化して第３のシリサイド層を形成することを特徴とする請求項１１又は１３に記載の半導体装置の製造方法。
18. 前記工程（ｄ）の後で前記工程（ｅ）の前に、前記第２のゲート電極用ポリシリコン層の側面上にサイドウォールを形成する工程を有し、
    前記工程（ｅ）の後に、前記第２の不純物拡散領域の上部をシリサイド化して前記サイドウォールから離間する位置に第４のシリサイド層を形成することを特徴とする請求項１７に記載の半導体装置の製造方法。
19. 金属シリサイドからなる第１のゲート電極を有する第１のＭＩＳトランジスタと、コンタクト形成領域の少なくとも上部に第１のシリサイド層が形成された、ポリシリコンからなる第２のゲート電極を有する第２のＭＩＳトランジスタとを備えた半導体装置の製造方法であって、
    半導体基板に素子分離領域を形成する工程（ａ）と、
    前記工程（ａ）の後に、前記半導体基板上に第１のゲート絶縁膜及び第２のゲート絶縁膜を形成する工程（ｂ）と、
    前記工程（ｂ）の後に、前記半導体基板の上にポリシリコン層を形成する工程（ｃ）と、
    前記ポリシリコン層をパターニングして、前記第１のゲート絶縁膜の上に第１のゲート電極用ポリシリコン層を形成すると共に、前記第２のゲート絶縁膜の上に第２のゲート電極用ポリシリコン層を形成する工程（ｄ）と、
    前記半導体基板のうち前記第１のゲート電極用ポリシリコン層の両側下方に位置する領域に第１の不純物拡散領域を形成するとともに、前記半導体基板のうち前記第２のゲート電極用ポリシリコン層の両側下方に位置する領域に第２の不純物拡散領域を形成する工程（ｅ）と、
    前記工程（ｅ）の後に、前記第２のゲート電極用ポリシリコン層のうち前記第２のゲート電極のコンタクト形成領域の少なくとも上部をシリサイド化して前記第１のシリサイド層を形成する工程（ｆ）と、
    前記工程（ｅ）の後に、前記第１のゲート電極用ポリシリコン層の全体をシリサイド化して前記第１のゲート電極を形成する工程（ｇ）とを備えていることを特徴とする半導体装置の製造方法。
20. 前記工程（ｆ）では、前記第１のシリサイド層を形成するのと同時に、前記第１の不純物拡散領域の上部をシリサイド化して第２のシリサイド層を形成することを特徴とする請求項１９に記載の半導体装置の製造方法。
21. 前記工程（ｆ）及び前記工程（ｇ）は同時にシリサイド化を行うことにより、前記第１のゲート電極を形成するのと同時に、前記第１のシリサイド層を形成することを特徴とする請求項１９に記載の半導体装置の製造方法。

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