JP2008078403A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】ゲート長に依存することなく均一な組成のＦＵＳＩ構造を持つゲート電極を有するＭＩＳＦＥＴを得られるようにする。
【解決手段】第１のゲート電極１１４の両端部は、その他の部分よりも低く形成されており、当該両端部の側面及び上面を覆うように第１のサイドウォールスペーサ１０５Ａが形成されている。第１のゲート電極１１４よりもゲート長が大きい第２のゲート電極１１５の両端部も、その他の部分よりも低く形成されており、当該両端部の側面及び上面を覆うように第２のサイドウォールスペーサ１０５Ｂが形成されている。
【選択図】図１

Description

本発明は、半導体装置及びその製造方法に関し、特に、フルシリサイド（Fully Silicided ：ＦＵＳＩ）構造を有する電界効果トランジスタを含む半導体装置及びその製造方法に関する。
従来から、半導体集積回路装置に集積化される半導体素子の集積度が増しており、例えばＭＩＳ（metal-insulator-semiconductor ）型電界効果トランジスタ（ＦＥＴ：field-effect transistor ）を構成するゲート電極を微細化すると共にゲート絶縁膜の絶縁膜材料に高誘電体を用いてゲート絶縁膜の電気的薄膜化を実現する手法が用いられつつある。しかしながら、通常、ゲート電極に用いられるポリシリコンに対して不純物注入を行なったとしても当該ポリシリコンゲート電極の空乏化は避けられず、当該空乏化に起因してゲート絶縁膜の膜厚が電気的に増大した状態となるため、ＦＥＴの性能の向上を妨げる要因となっている。
近年、ゲート電極の空乏化を防止できるゲート電極構造が提案されている。例えば、ゲート電極を構成するシリコン材料に金属材料を反応させて、当該シリコン材料の全体をシリサイド化することにより得られるフルシリサイド（ＦＵＳＩ）構造がゲート電極の空乏化を抑制する有効な方法として報告されている。
特許文献１には、ＦＵＳＩ構造の形成方法が記載されている。
図２４（ａ）〜（ｅ）は、特許文献１に示された従来のＭＩＳ型ＦＥＴの製造方法のうちＦＵＳＩ電極の形成工程の要部断面構成を示している。
まず、図２４（ａ）に示すように、シリコンからなる半導体基板１の上部に素子分離膜２を形成した後、ウエル及びチャネルストッパ（いずれも図示省略）を形成するためのイオン注入を行う。これにより、半導体基板１における素子分離膜２に囲まれた部分が活性領域となる。その後、半導体基板１上にゲート絶縁膜３及び導電性を有するポリシリコン膜４を順次形成した後、当該ポリシリコン膜４をゲート電極形状にパターニングする。続いて、パターニングされたポリシリコン膜４の両側方に位置する半導体基板１の活性領域にイオン注入を行ってエクステンション領域８を形成した後、パターニングされたポリシリコン膜４の側面にサイドウォールスペーサ５を形成する。さらに、サイドウォールスペーサ５及びパターニングされたポリシリコン膜４をマスクとして、半導体基板１の活性領域にイオン注入を行ってソース・ドレイン領域６を形成する。
続いて、図２４（ｂ）に示すように、半導体基板１上の全面に亘って層間絶縁膜７を堆積した後、ＣＭＰ（chemical mechanical polishing ）法により層間絶縁膜７に対して平坦化処理を行って、図２４（ｃ）に示すように、パターニングされたポリシリコン膜４の上面を露出させる。
次に、図２４（ｄ）に示すように、パターニングされたポリシリコン膜４の上及び層間絶縁膜７の上に、金属膜１０としてＣｏ膜を堆積した後、ＲＴＡ（rapid thermal annealing ）によりポリシリコン膜４を金属膜１０と反応させる。これにより、図２４（ｅ）に示すように、パターニングされたポリシリコン膜４の全てがＣｏＳｉ2 からなるシリサイド材料１１に置換され、ＦＵＳＩ構造のゲート電極が形成される。その後、未反応の金属膜１０を選択エッチングにより除去する。
特開２０００−２５２４６２号公報
しかしながら、上記従来技術を用いてＭＩＳＦＥＴのゲート電極をＦＵＳＩ化した場合、ゲート電極形成用のシリコン材料のシリサイド化が不均一になり、しきい値電圧がばらつくという問題が生じる。この現象は、特にゲート長が比較的大きいゲート電極のＦＵＳＩ化において顕著となる。
また、従来のＦＵＳＩ化方法を、抵抗素子又は容量素子の上部電極等の形成に適用した場合にも、シリコン材料のシリサイド化が不均一になる結果、抵抗素子の抵抗値がばらついたり、又は容量素子の容量値がばらついたりするという問題が生じる。
前記に鑑み、本発明は、均一な組成のＦＵＳＩ構造を持つ素子を備えた半導体装置及びその製造方法を提供すること、特に、ゲート長に依存することなく均一な組成のＦＵＳＩ構造を持つゲート電極を有するＭＩＳＦＥＴを備えた半導体装置及びその製造方法を提供することを目的とする。
本願発明者らは、従来のＦＵＳＩ構造においてシリサイド化が不均一になる原因を検討した結果、図２５（ａ）及び図２５（ｂ）に示すような知見を得た。尚、図２５（ａ）及び図２５（ｂ）において、図２４（ａ）〜（ｅ）に示す構成要素と同一の構成要素には同一の符号を付すことにより、重複する説明を省略する。
図２５（ａ）に示すように、半導体基板１の活性領域の上に、ポリシリコンからなり且つゲート電極パターンを持つ第１のシリコン膜４Ａと、ポリシリコンからなり且つ第１のシリコン膜４Ａと比べてゲート長が大きいゲート電極パターンを持つ第２のシリコン膜４Ｂとが形成されている。また、各シリコン膜４Ａ及び４Ｂの上には金属膜１０が形成されている。この場合に、従来のゲート電極のシリサイド化工程では、各シリコン膜４Ａ及び４Ｂの直上に堆積されている金属膜１０から金属原子が各シリコン膜４Ａ及び４Ｂ中に拡散するだけではなく、各シリコン膜４Ａ及び４Ｂの側面に形成されているサイドウォールスペーサ５の上側やその近傍に堆積されている金属膜１０からも金属原子が各シリコン膜４Ａ及び４Ｂ中に供給される。すなわち、各シリコン膜４Ａ及び４Ｂのゲート長方向の両側方からも各シリコン膜４Ａ及び４Ｂ中に金属が過剰に供給される結果、各シリコン膜４Ａ及び４Ｂにおけるサイドウォールスペーサ５の近傍部分ではシリサイド化が過剰に進むことになる。
その結果、図２５（ｂ）に示すように、ゲート長が相対的に小さい第１のシリコン膜４ＡをＦＵＳＩ化して所望の組成比を有する第１のゲート電極１４を形成した場合には、ゲート長が相対的に大きい第２のシリコン膜４Ｂの全てをシリサイド化することができなくなるので、シリサイド化された第２のゲート電極１５の下側にポリシリコンからなる第２のシリコン膜４Ｂの一部分が残存することになる。
一方、図示は省略しているが、ゲート長が相対的に大きい第２のシリコン膜４Ｂの全てをＦＵＳＩ化して所望の組成比を有する第２のゲート電極１５を形成した場合には、ゲート長が相対的に小さい第１のシリコン膜４Ａには金属が過剰に供給されるため、所望の組成比よりも金属リッチな第１のゲート電極１４が形成されてしまう。
さらに、ゲート長が相対的に大きい第２のシリコン膜４ＢをＦＵＳＩ化する際には、サイドウォールスペーサ５から離れた第２のシリコン膜４Ｂの中央部分に対しては当該中央部分の直上に堆積された金属膜１０のみから金属が供給される一方、第２のシリコン膜４Ｂにおけるサイドウォールスペーサ５に隣接する部分に対しては、当該部分の直上に堆積された金属膜１０のみならず、サイドウォールスペーサ５の上側やその近傍に堆積された金属膜１０からも金属が供給される。このとき、第２のシリコン膜４Ｂとサイドウォールスペーサー５との界面においては第２のシリコン膜４Ｂ中と比べて金属の拡散が早いため、第２のシリコン膜４Ｂにおけるサイドウォールスペーサ５に隣接する部分は、サイドウォールスペーサ５から離れた第２のシリコン膜４Ｂの中央部分と比べて、金属過剰にシリサイド化されてしまう。従って、第２のゲート電極１５の組成においては、サイドウォールスペーサ５から離れた中央部分と比べて、サイドウォールスペーサ５に隣接する部分の方が金属リッチとなる。すなわち、第２のゲート電極１５の組成は不均一になってしまう。このように、ゲート長が比較的大きいＦＥＴにおいては、ゲート電極の組成がサイドウォールスペーサ５の近傍部分と電極中央部分とで異なってしまい、これはＦＥＴのしきい値電圧がばらつく原因となる。
本願発明者らは、以上の知見に基づき、ＦＵＳＩ構造においてシリサイド化が不均一になることを防止するために、ゲート電極の側面上に設けるサイドウォールスペーサの一部によってゲート電極端部の上面を覆う構成を想到した。
具体的には、本発明に係る半導体装置は、金属によりフルシリサイド化された第１のゲート電極を有する第１のＭＩＳ型トランジスタを備えた半導体装置であって、前記第１のゲート電極の両端部は、その他の部分よりも低く形成されており、前記第１のゲート電極の前記両端部の側面及び上面を覆うように第１のサイドウォールスペーサが形成されている。
言い換えると、本発明に係る半導体装置は、金属によりフルシリサイド化された第１のゲート電極を有する第１のＭＩＳ型トランジスタを備えた半導体装置であって、前記第１のＭＩＳ型トランジスタは、半導体基板上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成された前記第１のゲート電極と、前記第１のゲート電極の側面上に形成された第１のサイドウォールスペーサとを備え、前記第１のゲート電極は、第１の領域と、前記第１の領域上に形成され且つ前記第１の領域よりもゲート長方向の幅が狭い第２の領域とを有する。ここで、前記第１のゲート電極における前記第２の領域の両側面は前記第１のサイドウォールスペーサによって挟まれている。
本発明の半導体装置によると、金属によりフルシリサイド化された第１のゲート電極の両端部の上面を覆うように第１のサイドウォールスペーサが形成されている。すなわち、本発明の半導体装置の製造に際しては、第１のゲート電極となるシリコン膜パターンの両端部の上面を第１のサイドウォールスペーサによって覆った状態で、つまりシリコン膜パターンの両端部の上面が金属膜と直接には接触していない状態で、当該シリコン膜パターンを金属膜と反応させてフルシリサイド化が行われる。このため、シリコン膜パターンの両端部、つまりシリコン膜パターンにおけるサイドウォールスペーサに隣接する部分に対しては、その直上からは金属が供給されず、サイドウォールスペーサの上側やその近傍に堆積された金属膜からのみ金属が供給される。その結果、サイドウォールスペーサの上側やその近傍に堆積された金属膜からシリコン膜パターンに従来であれば過剰に供給されていた金属を、シリコン膜パターンにおけるサイドウォールスペーサによって覆われた両端部のシリサイド化において消費することができる。これにより、シリサイド化時において、シリコン膜パターンにおけるサイドウォールスペーサに隣接する部分に対する金属の供給量を、サイドウォールスペーサから離れたシリコン膜パターンの中央部分にその直上の金属膜から供給される金属の供給量と同等にすることができる。また、第１のゲート電極となるシリコン膜パターンの両端部の上面をサイドウォールスペーサによって覆いながらシリサイド化を行うため、シリコン膜パターンとサイドウォールスペーサとの界面の距離を長くすることができるので、シリコン膜パターンにおけるサイドウォールスペーサに隣接する部分つまりゲートエッジでのシリサイド化促進が抑制される。従って、シリサイド化時にシリコン膜パターンの各部分への金属供給量をほぼ同じにすることができるため、サイドウォールスペーサに隣接する部分でも、サイドウォールスペーサから離れた中央部分でも、ほぼ同じ組成のシリサイド材料を形成できるので、第１のゲート電極の全体がほぼ均一な組成のＦＵＳＩ構造となり、しきい値電圧のばらつきを抑制できる。
さらに、本発明の半導体装置によると、第１のゲート電極となるシリコン膜パターンをシリサイド化する際に、当該シリコン膜パターンの上面の一部がサイドウォールスペーサによって覆われているため、当該シリコン膜パターンがシリサイド化されて膨張する際のストレスを基板に与えることができるので、第１のＭＩＳ型トランジスタの駆動能力を向上させることができる。
尚、本発明の半導体装置におけるゲート電極のＦＵＳＩ構造を抵抗素子や容量素子の上部電極に適用した場合にも、均一な組成のＦＵＳＩ構造を形成できるという効果が得られる。
また、本発明の半導体装置において、第１のサイドウォールスペーサは絶縁膜の積層構造を有していてもよい。
また、本発明の半導体装置において、第１のゲート電極の両端部以外の他の部分については、第１のサイドウォールスペーサの上端と同程度の高さまで形成されていてもよいし、又は当該上端よりも高く若しくは低く形成されていてもよい。ここで、第１のゲート電極の断面（基板主面に垂直でゲート長方向に広がる断面）は凸形状を有していてもよい。また、第１のゲート電極の前記他の部分が第１のサイドウォールスペーサの上端よりも高く形成される場合、当該他の部分のうち第１のサイドウォールスペーサの上端の上側に位置する部分は、当該他の部分のうち第１のサイドウォールスペーサに挟まれた部分よりも広がっていてもよい。
また、本発明の半導体装置において、前記第１のサイドウォールスペーサは、前記第１のゲート電極の前記両端部の上面及び前記第１のゲート電極の前記他の部分の側面を覆う第１の内側サイドウォールスペーサと、前記第１のゲート電極の前記両端部の側面及び前記第１の内側サイドウォールスペーサを覆う第１の外側サイドウォールスペーサとから構成されていてもよい。言い換えると、本発明の半導体装置において、前記第１のサイドウォールスペーサは、前記第１のゲート電極における前記第２の領域の側面を覆う第１の内側サイドウォールスペーサと、前記第１のゲート電極における前記第１の領域の側面を覆うと共に前記第１のゲート電極における前記第２の領域の側面を前記第１の内側サイドウォールスペーサを介して覆う第１の外側サイドウォールスペーサとから構成されていてもよい。この場合に、第１の外側サイドウォールスペーサは絶縁膜の積層構造を有していてもよい。
また、本発明の半導体装置において、前記金属によりフルシリサイド化され且つ前記第１のゲート電極と比べてゲート長が大きい第２のゲート電極を有する第２のＭＩＳ型トランジスタをさらに備え、前記第２のゲート電極の両端部は、その他の部分よりも低く形成されており、前記第２のゲート電極の前記両端部の側面及び上面を覆うように第２のサイドウォールスペーサが形成されていてもよい。言い換えると、本発明の半導体装置において、前記金属によりフルシリサイド化され且つ前記第１のゲート電極と比べてゲート長が大きい第２のゲート電極を有する第２のＭＩＳ型トランジスタをさらに備え、前記第２のＭＩＳ型トランジスタは、前記半導体基板上に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成された前記第２のゲート電極と、前記第２のゲート電極の側面上に形成された第２のサイドウォールスペーサとを備え、前記第２のゲート電極は、第３の領域と、前記第３の領域上に形成され且つ前記第３の領域よりもゲート長方向の幅が狭い第４の領域とを有していてもよい。すなわち、本発明の半導体装置の製造に際して、ゲート長が互いに異なる第１のゲート電極及び第２のゲート電極のそれぞれとなる各シリコン膜パターンの両端部の上面をサイドウォールスペーサによって覆った状態で、つまり各シリコン膜パターンの両端部の上面が金属膜と直接には接触していない状態で、各シリコン膜パターンを金属膜と反応させてフルシリサイド化が行われてもよい。このようにすると、シリサイド化時に、ゲート長が互いに異なる各シリコン膜パターンのそれぞれにおいて、サイドウォールスペーサに隣接する部分に対する金属の供給量と、サイドウォールスペーサから離れた中央部分に対する金属の供給量とを同等にできる。また、各シリコン膜パターンとサイドウォールスペーサとの界面の距離を長くしてゲートエッジでのシリサイド化促進を抑制できる。従って、各シリコン膜パターンがシリサイド化される際に、サイドウォールスペーサに隣接する部分でも、サイドウォールスペーサから離れた中央部分でも、ほぼ同じ組成のシリサイド材料を形成できるので、各ゲート電極は、そのゲート長に関係なく、均一な組成のＦＵＳＩ構造となり、しきい値電圧のばらつきを抑制できる。また、第２のゲート電極となるシリコン膜パターンをシリサイド化する際に、当該シリコン膜パターンの上面の一部がサイドウォールスペーサによって覆われているため、当該シリコン膜パターンがシリサイド化されて膨張する際のストレスを基板に与えることができるので、第２のＭＩＳ型トランジスタの駆動能力を向上させることができる。
尚、本発明の半導体装置が、第２のゲート電極を有する第２のＭＩＳ型トランジスタを備えている場合、第１のゲート電極を有する第１のＭＩＳ型トランジスタの導電型と、第２のゲート電極を有する第２のＭＩＳ型トランジスタの導電型とは同じであってもよいし、異なっていてもよい。また、第２のサイドウォールスペーサは絶縁膜の積層構造を有していてもよい。また、第２のゲート電極の両端部以外の他の部分については、第２のサイドウォールスペーサの上端と同程度の高さまで形成されていてもよいし、又は当該上端よりも高く若しくは低く形成されていてもよい。ここで、第２のゲート電極の断面（基板主面に垂直でゲート長方向に広がる断面）は凸形状を有していてもよい。また、第２のゲート電極の前記他の部分が第２のサイドウォールスペーサの上端よりも高く形成される場合、当該他の部分のうち第２のサイドウォールスペーサの上側に位置する部分は、当該他の部分のうち第２のサイドウォールスペーサに挟まれた部分よりも広がっていてもよい。
また、本発明の半導体装置が、第２のゲート電極を有する第２のＭＩＳ型トランジスタを備えている場合、前記第２のサイドウォールスペーサは、前記第２のゲート電極の前記両端部の上面及び前記第２のゲート電極の前記他の部分の側面を覆う第２の内側サイドウォールスペーサと、前記第２のゲート電極の前記両端部の側面及び前記第２の内側サイドウォールスペーサを覆う第２の外側サイドウォールスペーサとから構成されていてもよい。言い換えると、前記第２のサイドウォールスペーサは、前記第２のゲート電極における前記第４の領域の側面を覆う第２の内側サイドウォールスペーサと、前記第２のゲート電極における前記第３の領域の側面を覆うと共に前記第２のゲート電極における前記第４の領域の側面を前記第２の内側サイドウォールスペーサを介して覆う第２の外側サイドウォールスペーサとから構成されていてもよい。この場合に、第２の外側サイドウォールスペーサは絶縁膜の積層構造を有していてもよい。
本発明に係る半導体装置の製造方法は、金属によりフルシリサイド化された第１のゲート電極を有する第１のＭＩＳ型トランジスタを備えた半導体装置の製造方法であって、前記第１のゲート電極となる第１のシリコン膜パターンの両端部の側面及び上面を覆うように第１のサイドウォールスペーサを形成する工程（ａ）と、前記工程（ａ）の後に、前記第１のシリコン膜パターンの上に金属膜を形成する工程（ｂ）と、前記工程（ｂ）の後に、前記第１のシリコン膜パターンを前記金属膜と反応させ、それにより前記第１のシリコン膜パターンをフルシリサイド化して前記第１のゲート電極を形成する工程（ｃ）とを備えている。
本発明の半導体装置の製造方法によると、第１のゲート電極となるシリコン膜パターンの両端部の上面を第１のサイドウォールスペーサによって覆った状態で、つまりシリコン膜パターンの両端部の上面が金属膜と直接には接触していない状態で、当該シリコン膜パターンを金属膜と反応させてフルシリサイド化を行う。このため、シリコン膜パターンの両端部、つまりシリコン膜パターンにおけるサイドウォールスペーサに隣接する部分に対しては、その直上からは金属が供給されず、サイドウォールスペーサの上側やその近傍に堆積された金属膜からのみ金属が供給される。その結果、サイドウォールスペーサの上側やその近傍に堆積された金属膜からシリコン膜パターンに従来であれば過剰に供給されていた金属を、シリコン膜パターンにおけるサイドウォールスペーサによって覆われた両端部のシリサイド化において消費することができる。これにより、シリコン膜パターンにおけるサイドウォールスペーサに隣接する部分に対する金属の供給量を、サイドウォールスペーサから離れたシリコン膜パターンの中央部分にその直上の金属膜から供給される金属の供給量と同等にすることができる。また、第１のゲート電極となるシリコン膜パターンの両端部の上面をサイドウォールスペーサによって覆いながらシリサイド化を行うため、シリコン膜パターンとサイドウォールスペーサとの界面の距離を長くすることができるので、シリコン膜パターンにおけるサイドウォールスペーサに隣接する部分つまりゲートエッジでのシリサイド化促進を抑制することができる。従って、シリサイド化時にシリコン膜パターンの各部分への金属供給量をほぼ同じにすることができるため、サイドウォールスペーサに隣接する部分でも、サイドウォールスペーサから離れた中央部分でも、ほぼ同じ組成のシリサイド材料を形成できるので、第１のゲート電極の全体がほぼ均一な組成のＦＵＳＩ構造となり、しきい値電圧のばらつきを抑制できる。
さらに、本発明の半導体装置の製造方法によると、第１のゲート電極となるシリコン膜パターンをシリサイド化する際に、当該シリコン膜パターンの上面の一部をサイドウォールスペーサによって覆うため、当該シリコン膜パターンがシリサイド化されて膨張する際のストレスを基板に与えることができるので、第１のＭＩＳ型トランジスタの駆動能力を向上させることができる。
尚、本発明の半導体装置の製造方法におけるＦＵＳＩ構造を持つゲート電極の形成方法を、同じくＦＵＳＩ構造を持つ抵抗素子や容量素子の上部電極の形成方法に適用した場合にも、均一な組成のＦＵＳＩ構造を形成できるという効果が得られる。
また、本発明の半導体装置の製造方法において、シリサイド化されてゲート電極となるシリコン膜には不純物が添加されていてもよい。
また、本発明の半導体装置の製造方法において、前記半導体装置は、前記金属によりフルシリサイド化され且つ前記第１のゲート電極と比べてゲート長が大きい第２のゲート電極を有する第２のＭＩＳ型トランジスタをさらに備え、前記工程（ａ）は、前記第２のゲート電極となる第２のシリコン膜パターンの両端部の側面及び上面を覆うように第２のサイドウォールスペーサを形成する工程を含み、前記工程（ｂ）は、前記第２のシリコン膜パターンの上に前記金属膜を形成する工程を含み、前記工程（ｃ）は、前記第２のシリコン膜パターンを前記金属膜と反応させ、それにより前記第２のシリコン膜パターンをフルシリサイド化して前記第２のゲート電極を形成する工程を含んでいてもよい。すなわち、ゲート長が互いに異なる第１のゲート電極及び第２のゲート電極のそれぞれとなる各シリコン膜パターンの両端部の上面をサイドウォールスペーサによって覆った状態で、つまり各シリコン膜パターンの両端部の上面が金属膜と直接には接触していない状態で、各シリコン膜パターンを金属膜と反応させてフルシリサイド化を行ってもよい。このようにすると、シリサイド化時に、ゲート長が互いに異なる各シリコン膜パターンのそれぞれにおいて、サイドウォールスペーサに隣接する部分に対する金属の供給量と、サイドウォールスペーサから離れた中央部分に対する金属の供給量とを同等にできる。また、各シリコン膜パターンとサイドウォールスペーサとの界面の距離を長くしてゲートエッジでのシリサイド化促進を抑制できる。従って、各シリコン膜パターンをシリサイド化する際に、サイドウォールスペーサに隣接する部分でも、サイドウォールスペーサから離れた中央部分でも、ほぼ同じ組成のシリサイド材料を形成できるので、各ゲート電極は、そのゲート長に関係なく、均一な組成のＦＵＳＩ構造となり、しきい値電圧のばらつきを抑制できる。また、第２のゲート電極となるシリコン膜パターンをシリサイド化する際に、当該シリコン膜パターンの上面の一部をサイドウォールスペーサによって覆うため、当該シリコン膜パターンがシリサイド化されて膨張する際のストレスを基板に与えることができるので、第２のＭＩＳ型トランジスタの駆動能力を向上させることができる。
尚、本発明の半導体装置の製造方法において、第２のゲート電極を有する第２のＭＩＳ型トランジスタを形成する場合、第１のゲート電極を有する第１のＭＩＳ型トランジスタの導電型と、第２のゲート電極を有する第２のＭＩＳ型トランジスタの導電型とは同じであってもよいし、異なっていてもよい。
また、本発明の半導体装置の製造方法において、前記工程（ａ）は、基板上にシリコン膜及び保護膜を順次形成した後、前記保護膜及び前記シリコン膜を前記第１のゲート電極の形状に加工して第１の保護膜パターン及び前記第１のシリコン膜パターンを形成し、その後、前記第１の保護膜パターンをその両端から後退させて前記第１のシリコン膜パターンの前記両端部の上面を露出させた後、当該両端部の側面及び上面を覆うように前記第１のサイドウォールスペーサを形成する工程を含み、前記工程（ａ）と前記工程（ｂ）との間に、前記第１の保護膜パターンを除去する工程を備えていてもよい。このようにすると、第１の保護膜パターンを除去する工程により、第１のサイドウォールスペーサが第１のシリコン膜パターンの両端部の側面及び上面を覆った構成が得られるため、第１のシリコン膜パターンをフルシリサイド化した際に生じる膨張によって大きなストレスを基板（チャネル領域）に効率良く印加することができる。
また、本発明の半導体装置の製造方法において、前記第１のサイドウォールスペーサは、前記第１のシリコン膜パターンの前記両端部の上面を覆う内側サイドウォールスペーサと、前記第１のシリコン膜パターンの前記両端部の側面及び前記内側サイドウォールスペーサを覆う外側サイドウォールスペーサとから構成され、前記工程（ａ）は、基板上にシリコン膜及び保護膜を順次形成した後、前記保護膜を、前記第１のゲート電極の形状をその両端から後退させた形状に加工して第１の保護膜パターンを形成し、その後、前記シリコン膜のうち前記第１のゲート電極の両端部となる領域の上面及び前記第１の保護膜パターンの側面を覆う前記内側サイドウォールスペーサを形成した後、前記第１の保護膜パターン及び前記内側サイドウォールスペーサをマスクとして、前記シリコン膜を前記第１のゲート電極の形状に加工して前記第１のシリコン膜パターンを形成し、その後、前記第１のシリコン膜パターンの前記両端部の側面及び前記内側サイドウォールスペーサを覆うように前記外側サイドウォールスペーサを形成する工程を含み、前記工程（ａ）と前記工程（ｂ）との間に、前記第１の保護膜パターンを除去する工程を備えていてもよい。このようにすると、内側サイドウォールスペーサの厚さを制御することによって、当該内側サイドウォールスペーサにより覆われる第１のシリコン膜パターンの両端部上面の幅を容易に制御することができる。
また、本発明の半導体装置の製造方法において、前記工程（ａ）は、基板上にシリコン膜及び保護膜を順次形成した後、前記保護膜を、前記第１のゲート電極の形状をその両端から後退させた形状に加工して第１の保護膜パターンを形成し、その後、前記シリコン膜のうち前記第１のゲート電極の両端部となる領域の上面及び前記第１の保護膜パターンの側面を覆うダミーサイドウォールスペーサを形成した後、前記第１の保護膜パターン及び前記ダミーサイドウォールスペーサをマスクとして、前記シリコン膜を前記第１のゲート電極の形状に加工して第１のシリコン膜パターンを形成し、その後、前記ダミーサイドウォールスペーサを除去して前記第１のシリコン膜パターンの両端部の上面を露出させた後、当該両端部の側面及び上面を覆うように前記第１のサイドウォールスペーサを形成する工程を含み、前記工程（ａ）と前記工程（ｂ）との間に、前記第１の保護膜パターンを除去する工程を備えていてもよい。このようにすると、ダミーサイドウォールスペーサの厚さを制御することによって、後工程で形成する第１のサイドウォールスペーサにより覆われる第１のシリコン膜パターンの両端部上面の幅を容易に制御することができる。さらに、第１のシリコン膜パターンの両端部の側面及び上面を第１のサイドウォールスペーサによって覆うため、第１のシリコン膜パターンをフルシリサイド化した際に生じる膨張によって大きなストレスを基板（チャネル領域）に効率良く印加することができる。
本発明の半導体装置及びその製造方法によると、ゲート長に依存することなく均一な組成のＦＵＳＩ構造を持つゲート電極が得られるため、しきい値電圧のばらつきを抑制することができる。
さらに、本発明の半導体装置及びその製造方法によると、ゲート電極となるシリコン膜をシリサイド化する際に、当該シリコン膜の上面の一部をサイドウォールスペーサによって覆うため、当該シリコン膜パターンがシリサイド化されて膨張する際のストレスを基板に与えることができるので、トランジスタの駆動能力を向上させることができる。
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置及びその製造方法について図面を参照しながら説明する。尚、本実施形態では、第１のＦＥＴ１１１及び第２のＦＥＴ１１２として、いずれもＮ型ＦＥＴを設けた場合について説明する。
図１は、本実施形態の半導体装置の断面構成を示している。図１に示すように、例えばシリコン（Ｓｉ）からなる半導体基板１０１の主面には、例えばシャロウトレンチ分離（ＳＴＩ）からなる素子分離領域１０２が形成されており、それによって活性領域や抵抗素子形成領域が区画されている。本実施形態では、活性領域には、ゲート長が互いに異なる第１のＦＥＴ１１１及び第２のＦＥＴ１１２が形成されている。具体的には、第１のＦＥＴ１１１は、半導体基板１０１の活性領域上に形成されたゲート絶縁膜１０３と、当該ゲート絶縁膜１０３の上に形成され且つフルシリサイド化（ＦＵＳＩ化）された金属シリサイドからなる第１のゲート電極１１４と、第１のゲート電極１１４の両側面上に形成され且つ例えば窒化シリコン（Ｓｉ3 Ｎ4 ）からなる第１のサイドウォールスペーサ１０５Ａと、半導体基板１０１の活性領域における第１のゲート電極１１４の両側方の領域に形成され且つ不純物がイオン注入されてなるＮ型エクステンション領域１０８と、半導体基板１０１の活性領域における第１のゲート電極１１４から見て第１のサイドウォールスペーサ１０５Ａの両側方の領域に形成され且つ不純物がイオン注入されてなるＮ型ソース・ドレイン領域１０６とから構成されている。また、第２のＦＥＴ１１２は、半導体基板１０１の活性領域上に形成されたゲート絶縁膜１０３と、当該ゲート絶縁膜１０３の上に形成され且つＦＵＳＩ化された金属シリサイドからなる第２のゲート電極１１５と、第２のゲート電極１１５の両側面上に形成され且つ例えばＳｉ3 Ｎ4 からなる第２のサイドウォールスペーサ１０５Ｂと、半導体基板１０１の活性領域における第２のゲート電極１１５の両側方の領域に形成され且つ不純物がイオン注入されてなるＮ型エクステンション領域１０８と、半導体基板１０１の活性領域における第２のゲート電極１１５から見て第２のサイドウォールスペーサ１０５Ｂの両側方の領域に形成され且つ不純物がイオン注入されてなるＮ型ソース・ドレイン領域１０６とから構成されている。尚、第２のゲート電極１１５のゲート長は第１のゲート電極１１４のゲート長よりも大きい。すなわち、第１のゲート電極１１４及び第２のゲート電極１１５のそれぞれの断面は、図１に示すように、概略凸形状を有している。
本実施形態の特徴は、第１のゲート電極１１４の両端部は、その他の部分よりも低く形成されており、当該両端部の側面及び上面を覆うように第１のサイドウォールスペーサ１０５Ａが形成されていると共に、第２のゲート電極１１５の両端部は、その他の部分よりも低く形成されており、当該両端部の側面及び上面を覆うように第２のサイドウォールスペーサ１０５Ｂが形成されていることである。
以上に説明した本実施形態の構成によると、それぞれＦＵＳＩ化されており且つ同一の構造を有するゲート電極１１４及び１１５において、後述するように、各ゲート電極１１４及び１１５の大きさ（ゲート長等の平面寸法）に関係なく、自己整合的に同一且つ均一なシリサイド組成を実現することができる。このため、例えばＦＥＴ１１１又は１１２において、各ゲート電極１１４及び１１５の大きさの相違に起因して各ゲート電極１１４及び１１５のシリサイド組成が不均一になってしきい値電圧がばらつくことを防止することができる。
さらに、本実施形態の構成によると、各ゲート電極１１４及び１１５となるシリコン膜をシリサイド化する際に、当該各シリコン膜の上面の一部がサイドウォールスペーサ１０５Ａ及び１０５Ｂによって覆われているため、当該各シリコン膜がシリサイド化されて膨張する際のストレスを半導体基板１０１に与えることができる。このため、ＦＥＴ１１１及び１１２の駆動能力を向上させることができる。
尚、図１において、便宜上、２つのＦＥＴ１１１及び１１２を示しているが、本実施形態において半導体基板１０１上にさらに多くの素子が形成されていてもよい。また、第１のＦＥＴ１１１と第２のＦＥＴ１１２とを、素子分離領域１０２によって囲まれた同一の活性領域内に形成しているが、第１のＦＥＴ１１１と第２のＦＥＴ１１２とを、素子分離領域１０２によって分離された異なる活性領域内に形成してもよい。また、ＦＥＴ１１１及び１１２はＮ型ＦＥＴ及びＰ型ＦＥＴのいずれであってもよく、互いに異なるＦＥＴであってもよい。
また、本実施形態の半導体装置において、第１のゲート電極１１４の両端部以外の他の部分については、第１のサイドウォールスペーサ１０５Ａの上端と同程度の高さまで形成されていてもよいし、又は当該上端よりも高く若しくは低く形成されていてもよい。ここで、第１のゲート電極１１４の前記他の部分が第１のサイドウォールスペーサ１０５Ａの上端よりも高く形成される場合、当該他の部分のうち第１のサイドウォールスペーサ１０５Ａの上端の上側に位置する部分は、当該他の部分のうち第１のサイドウォールスペーサ１０５Ａに挟まれた部分よりも広がっていてもよい。同様に、第２のゲート電極１１５の両端部以外の他の部分については、第２のサイドウォールスペーサ１０５Ｂの上端と同程度の高さまで形成されていてもよいし、又は当該上端よりも高く若しくは低く形成されていてもよい。ここで、第２のゲート電極１１５の前記他の部分が第２のサイドウォールスペーサ１０５Ｂの上端よりも高く形成される場合、当該他の部分のうち第２のサイドウォールスペーサ１０５Ｂの上端の上側に位置する部分は、当該他の部分のうち第２のサイドウォールスペーサ１０５Ｂに挟まれた部分よりも広がっていてもよい。
また、本実施形態の半導体装置におけるゲート電極１１４及び１１５のＦＵＳＩ構造を、抵抗素子、容量素子の上部電極又はヒューズ素子等に適用した場合にも、均一な組成のＦＵＳＩ構造を形成できるという効果が得られる。
以下、図１に示す構成を有する本実施形態の半導体装置の製造方法について図面を参照しながら説明する。図２〜図７は、本実施形態の半導体装置の製造方法の各工程を順番に示した断面図である。尚、図２〜図７において、図１に示す本実施形態の半導体装置と同一の構成要素には同一の符号を付すことにより、重複する説明を省略する。
まず、図２に示すように、例えばシリコンからなる半導体基板１０１の上部に例えばＳＴＩからなる素子分離領域１０２を形成した後、ウエルやチャネルストッパ等（図示省略）を形成するためのイオン注入を行う。これにより、半導体基板１０１における素子分離領域１０２によって囲まれた領域が活性領域となる。次に、例えば化学的気相堆積（ＣＶＤ）法により、半導体基板１０１の主面上における活性領域に、例えば物理的な膜厚が３ｎｍ程度の酸化ハフニウム（ＨｆＯ2 ）からなるゲート絶縁膜１０３を堆積する。続いて、例えばＣＶＤ法により、半導体基板１０１の上に（活性領域においてはゲート絶縁膜１０３を介在させて）、シリコン膜１０４として例えば膜厚が７５ｎｍ程度のポリシリコン膜、及び保護絶縁膜１０９として例えば膜厚が２５ｎｍ程度の酸化シリコン（ＳｉＯ2 ）膜を順次堆積する。尚、シリコン膜１０４として、アモルファスシリコン膜を用いてもよい。また、シリコン膜１０４には不純物が添加されていてもよい。その後、リソグラフィ法により、保護絶縁膜１０９の上に、ゲート電極形成領域をマスクするレジストパターン（図示省略）を形成した後、当該レジストパターンをマスクとしてエッチングにより保護絶縁膜１０９及びシリコン膜１０４を第１のゲート電極１１４及び第２のゲート電極１１５の形状（具体的には凸形状を有する第１のゲート電極１１４及び第２のゲート電極１１５のそれぞれの下部領域の形状）にパターニングする。これにより、第１の保護絶縁膜パターン１０９Ａ及び第２の保護絶縁膜パターン１０９Ｂが形成されると共にゲート長が互いに異なる第１のシリコン膜パターン１０４Ａ及び第２のシリコン膜パターン１０４Ｂが形成される。ここで、上記エッチングにドライエッチング法を用いる場合には、保護絶縁膜（酸化シリコン膜）１０９をエッチングするためのエッチングガスとしては、例えばフルオロカーボンを主成分とするガスを用い、シリコン膜（ポリシリコン膜）１０４をエッチングするためのエッチングガスとしては、例えば塩素を主成分とするガスを用いることができる。その後、第１の保護絶縁膜パターン１０９Ａ及び第２の保護絶縁膜パターン１０９Ｂをマスクとして、半導体基板１０１の表面部における活性領域に、イオン注入を用いてＮ型エクステンション領域１０８を形成する。
次に、図３に示すように、例えば緩衝弗酸溶液を用いたウエットエッチングにより、第１の保護絶縁膜パターン１０９Ａ及び第２の保護絶縁膜パターン１０９Ｂをそれぞれの両端から例えば１０ｎｍ程度後退させて、第１のシリコン膜パターン１０４Ａ及び第２のシリコン膜パターン１０４Ｂのそれぞれの両端部の上面を露出させる。ここで、各シリコン膜パターン１０４Ａ及び１０４Ｂの露出幅については、それぞれのゲート長（ゲート電極の大きさ）に関わらず、ほぼ一定の幅にすることができる。また、保護絶縁膜パターン１０９Ａ及び１０９Ｂのエッチングには、上記ウエットエッチングに代えて、例えばＣＦ4 ガスを用いた等方性ドライエッチング、又はウエットエッチングとドライエッチングとを組み合わせたエッチングを用いることができる。また、エッチングによりシリコン膜１０４をゲート電極形状にパターニングした後におけるゲート電極形成領域以外の不要なゲート絶縁膜１０３の除去工程と同時に、保護絶縁膜パターン１０９Ａ及び１０９Ｂのエッチングを実施してもよい。
次に、半導体基板１０１の全面に亘って例えばＣＶＤ法により窒化シリコン膜を堆積した後、当該窒化シリコン膜をエッチバックすることにより、図４に示すように、第１のシリコン膜パターン１０４Ａ及び第２のシリコン膜パターン１０４Ｂの両側面上に上記窒化シリコン膜からなる第１のサイドウォールスペーサ１０５Ａ及び第２のサイドウォールスペーサ１０５Ｂを形成する。このとき、各シリコン膜パターン１０４Ａ及び１０４Ｂの両端部は保護絶縁膜パターン１０９Ａ及び１０９Ｂによって覆われていないため、各シリコン膜パターン１０４Ａ及び１０４Ｂの両端部の上面もサイドウォールスペーサ１０５Ａ及び１０５Ｂによって覆われる。続いて、サイドウォールスペーサ１０５Ａ及び１０５Ｂ並びに保護絶縁膜パターン１０９Ａ及び１０９Ｂをマスクとして、半導体基板１０１に不純物をイオン注入し、それによってＮ型ソース・ドレイン領域１０６を形成する。続いて、半導体基板１０１上の全面に亘って層間絶縁膜１０７を堆積した後、例えばＣＭＰ法により層間絶縁膜１０７を平坦化し、それによって保護絶縁膜パターン１０９Ａ及び１０９Ｂのそれぞれの上面を露出させる。
尚、本実施形態において、図示は省略しているが、図４に示す工程でＮ型ソース・ドレイン領域１０６を形成した後、Ｎ型ソース・ドレイン領域１０６の表面を例えばニッケル（Ｎｉ）等によりシリサイド化してもよい。このとき、ゲート電極１１４及び１１５となるシリコン膜パターン１０４Ａ及び１０４Ｂはサイドウォールスペーサ１０５Ａ及び１０５Ｂ並びに保護絶縁膜パターン１０９Ａ及び１０９Ｂによって覆われているので、シリサイド化されることはない。
また、本実施形態において、サイドウォールスペーサ１０５Ａ及び１０５Ｂを窒化シリコン膜の単層構造により構成したが、これに代えて、酸化シリコン膜と窒化シリコン膜とからなる２層構造、又は酸化シリコン膜と窒化シリコン膜と酸化シリコン膜とからなる３層構造により構成してもよい。
次に、図５に示すように、例えば緩衝弗酸溶液によるウエットエッチングにより、各保護絶縁膜パターン１０９Ａ及び１０９Ｂを除去して、シリコン膜パターン１０４Ａ及び１０４Ｂの両端部以外の上面を露出させる。このとき、層間絶縁膜１０７もエッチングされて薄くなるが、層間絶縁膜１０７が保護絶縁膜パターン１０９Ａ及び１０９Ｂと同時にエッチングされたとしても、半導体基板１０１の表面が露出しないようにエッチングの制御を行うことができるので、特に問題はない。
尚、本実施形態において、保護絶縁膜１０９と層間絶縁膜１０７とについては、互いにエッチングレートが異なる材料又は堆積条件を用いて形成してもよい。例えば、保護絶縁膜１０９及び層間絶縁膜１０７をそれぞれ酸化シリコンから構成する場合において、保護絶縁膜１０９を構成する酸化シリコンにリン（Ｐ）又はホウ素（Ｂ）を添加すると、保護絶縁膜１０９（保護絶縁膜パターン１０９Ａ及び１０９Ｂ）のエッチングレートを、層間絶縁膜１０７と比べて高くすることができるので、層間絶縁膜１０７に対するエッチング選択性を保護絶縁膜パターン１０９Ａ及び１０９Ｂに持たせることができる。
また、本実施形態において、シリコン膜パターン１０４Ａ及び１０４Ｂやサイドウォールスペーサ１０５Ａ及び１０５Ｂを構成する窒化シリコン膜に対するエッチング選択性を、保護絶縁膜パターン１０９Ａ及び１０９Ｂを構成する酸化シリコン膜に持たせるためには、ウェットエッチングの場合には、フッ酸を主成分とするエッチャントを用いればよい。また、ドライエッチングの場合には、一例として、流量が１５ｍｌ／ｍｉｎ（標準状態）のＣ5 Ｆ8 、流量が１８ｍｌ／ｍｉｎ（標準状態）のＯ2 、及び流量が９５０ｍｌ／ｍｉｎ（標準状態）のＡｒを圧力６．７Ｐａで供給し、ＲＦ出力（Ｔ(Top )／Ｂ(Bottom)）を１８００Ｗ／１５００Ｗとし、基板温度を０℃とする反応性イオンエッチングを用いればよい。
次に、図６に示すように、例えばスパッタ法により、シリコン膜パターン１０４Ａ及び１０４Ｂの上を含む半導体基板１０１の上に全面に亘って例えば膜厚が４５ｎｍのニッケル（Ｎｉ）からなる金属膜１１０を堆積する。
次に、例えば高速熱処理（ＲＴＡ）法により、半導体基板１０１に対して例えば温度が４００℃の窒素雰囲気中で熱処理を行って、各シリコン膜パターン１０４Ａ及び１０４Ｂと金属膜１１０との間でシリサイド化反応を生じさせ、それによって各シリコン膜パターン１０４Ａ及び１０４Ｂの全体をシリサイド化する。これにより、図７に示すように、半導体基板１０１上において、それぞれＦＵＳＩ構造を有し且つゲート長が互いに異なる第１のゲート電極１１４及び第２のゲート電極１１５が形成される。このとき、ソース・ドレイン領域１０６の表面については、層間絶縁膜１０７によって覆われているため、金属膜１１０との間でシリサイド化反応を生じることはない。その後、選択エッチングにより未反応の金属膜１１０を除去した後、図示は省略しているが、層間絶縁膜の形成並びにコンタクト及び配線の形成を行う。
本実施形態の特徴として、図６及び図７に示すシリサイド化工程において、ゲート電極１１４及び１１５となるシリコン膜パターン１０４Ａ及び１０４Ｂの両端部の上面をサイドウォールスペーサ１０５Ａ及び１０５Ｂによって覆った状態で、シリコン膜パターン１０４Ａ及び１０４Ｂを金属膜１１０と反応させてフルシリサイド化を行う。すなわち、シリサイド化工程において、シリコン膜パターン１０４Ａ及び１０４Ｂの両端部の上面は金属膜１１０と直接には接触していない。このため、シリコン膜パターン１０４Ａ及び１０４Ｂの両端部、つまりシリコン膜パターン１０４Ａ及び１０４Ｂにおけるサイドウォールスペーサ１０５Ａ及び１０５Ｂに隣接する部分に対しては、その直上からは金属が供給されず、サイドウォールスペーサ１０５Ａ及び１０５Ｂの上側やその近傍に堆積された金属膜１１０からのみ金属が供給される。その結果、サイドウォールスペーサ１０５Ａ及び１０５Ｂの上側やその近傍に堆積された金属膜１１０からシリコン膜パターン１０４Ａ及び１０４Ｂに従来であれば過剰に供給されていた金属を、シリコン膜パターン１０４Ａ及び１０４Ｂにおけるサイドウォールスペーサ１０５Ａ及び１０５Ｂによって覆われた両端部のシリサイド化において消費することができる。これにより、シリコン膜パターン１０４Ａ及び１０４Ｂにおけるサイドウォールスペーサ１０５Ａ及び１０５Ｂに隣接する部分に対する金属の供給量を、サイドウォールスペーサ１０５Ａ及び１０５Ｂから離れたシリコン膜パターン１０４Ａ及び１０４Ｂの中央部分にその直上の金属膜１１０から供給される金属の供給量と同等にすることができる。また、ゲート電極１１４及び１１５となるシリコン膜パターン１０４Ａ及び１０４Ｂの両端部の上面をサイドウォールスペーサ１０５Ａ及び１０５Ｂによって覆いながらシリサイド化を行うため、シリコン膜パターン１０４Ａ及び１０４Ｂとサイドウォールスペーサ１０５Ａ及び１０５Ｂとの界面の距離を長くすることができるので、シリコン膜パターン１０４Ａ及び１０４Ｂにおけるサイドウォールスペーサ１０５Ａ及び１０５Ｂに隣接する部分つまりゲートエッジでのシリサイド化促進を抑制することができる。従って、シリサイド化時にシリコン膜パターン１０４Ａ及び１０４Ｂの各部分への金属供給量をほぼ同じにすることができるため、サイドウォールスペーサ１０５Ａ及び１０５Ｂに隣接する部分でも、サイドウォールスペーサ１０５Ａ及び１０５Ｂから離れた中央部分でも、ほぼ同じ組成のシリサイド材料を形成できるので、ゲート電極１１４及び１１５の全体がほぼ均一な同一組成のＦＵＳＩ構造となり、しきい値電圧のばらつきを抑制できる。
以上のように、従来、サイドウォールスペーサ近傍のシリコン膜パターンのシリサイド化の進み具合によってシリサイド化反応全体が律速（反応律速）されていたのに対して、本実施形態の製造方法では、サイドウォールスペーサ近傍のシリコン膜パターンへの金属供給量によってシリサイド化反応全体が律速（供給律速）されている。従って、本実施形態の製造方法によると、互いにゲート長等の平面寸法が異なるゲート電極１１４及び１１５のそれぞれにおいて、均一な組成のＦＵＳＩ構造を実現することができる。
また、本実施形態の製造方法によると、ゲート電極１１４及び１１５となるシリコン膜パターン１０４Ａ及び１０４Ｂをシリサイド化する際に、当該シリコン膜パターン１０４Ａ及び１０４Ｂの上面の一部をサイドウォールスペーサ１０５Ａ及び１０５Ｂによって覆うため、当該シリコン膜パターン１０４Ａ及び１０４Ｂがシリサイド化されて膨張する際のストレスを半導体基板１０１に与えることができるので、ＦＥＴ１１１及び１１２の駆動能力を向上させることができる。また、保護絶縁膜パターン１０９Ａ及び１０９Ｂを除去することにより、サイドウォールスペーサ１０５Ａ及び１０５Ｂがシリコン膜パターン１０４Ａ及び１０４Ｂの両端部の側面及び上面を覆った構成が得られるため、シリコン膜パターン１０４Ａ及び１０４Ｂをフルシリサイド化した際に生じる膨張によって大きなストレスを半導体基板１０１（チャネル領域）に効率良く印加することができる。
さらに、本実施形態の製造方法によると、同一の半導体基板１０１上に、いずれも同一且つ均一な組成でＦＵＳＩ構造のゲート電極１１４及び１１５を持つ第１のＦＥＴ１１１及び第２のＦＥＴ１１２を同時に形成することができる。
尚、本実施形態において、第１のＦＥＴ１１１及び第２のＦＥＴ１１２として、いずれもＮ型ＦＥＴを設けたが、これに代えて、Ｐ型ＦＥＴを設けてもよい。或いは、Ｎ型ＦＥＴ及びＰ型ＦＥＴの両方を設けてもよい。本実施形態の製造方法において、さらにＰ型ＦＥＴを設ける場合、例えばＰ型ＦＥＴ領域のシリコン膜１０４をＮ型ＦＥＴ領域のシリコン膜１０４と比べて薄くする工程が追加され、これにより、Ｐ型ＦＥＴ領域とＮ型ＦＥＴ領域との間では異なる組成のシリサイドが形成されることになる。但し、この場合においても、各ＦＥＴ領域毎には、同一且つ均一な組成でＦＵＳＩ構造のゲート電極が形成される。
また、本実施形態において、ゲート絶縁膜１０３の材料として、酸化ハフニウム（ＨｆＯ2 ）を用いたが、これに代えて、ＨｆＳｉＯ、ＨｆＳｉＯＮ、ＳｉＯ2 又はＳｉＯＮ等を用いてもよい。
また、本実施形態において、保護絶縁膜１０９の材料として、酸化シリコンを用いたが、保護絶縁膜１０９の材料は、サイドウォールスペーサー１０５Ａ及び１０５Ｂやシリコン膜１０４との間でエッチング選択性を確保できれば特に限定されるものではなく、例えばＡＬＤ（atomic layer deposition 法により形成された窒化シリコン膜等の他の材料膜を用いてもよい。
また、本実施形態において、金属膜１１０の材料として、ニッケルを用いたが、これに代えて、チタン（Ｔｉ）、コバルト（Ｃｏ）若しくは白金（Ｐｔ）等を用いてもよく、又はこれらの化合物を用いてもよい。
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置及びその製造方法について図面を参照しながら説明する。尚、本実施形態では、第１のＦＥＴ２１１及び第２のＦＥＴ２１２として、いずれもＮ型ＦＥＴを設けた場合について説明する。
図８は、本実施形態の半導体装置の断面構成を示している。図８に示すように、例えばシリコン（Ｓｉ）からなる半導体基板２０１の主面には、例えばＳＴＩからなる素子分離領域２０２が形成されており、それによって活性領域や抵抗素子形成領域が区画されている。本実施形態では、活性領域には、ゲート長が互いに異なる第１のＦＥＴ２１１及び第２のＦＥＴ２１２が形成されている。具体的には、第１のＦＥＴ２１１は、半導体基板２０１の活性領域上に形成されたゲート絶縁膜２０３と、当該ゲート絶縁膜２０３の上に形成され且つＦＵＳＩ化された金属シリサイドからなる第１のゲート電極２１４と、第１のゲート電極２１４の両側面上に形成され且つ例えばＳｉ3 Ｎ4 からなる第１のサイドウォールスペーサ（第１の外側サイドウォールスペーサ）２０５Ａと、半導体基板２０１の活性領域における第１のゲート電極２１４の両側方の領域に形成され且つ不純物がイオン注入されてなるＮ型エクステンション領域２０８と、半導体基板２０１の活性領域における第１のゲート電極２１４から見て第１の外側サイドウォールスペーサ２０５Ａの両側方の領域に形成され且つ不純物がイオン注入されてなるＮ型ソース・ドレイン領域２０６とから構成されている。また、第２のＦＥＴ２１２は、半導体基板２０１の活性領域上に形成されたゲート絶縁膜２０３と、当該ゲート絶縁膜２０３の上に形成され且つＦＵＳＩ化された金属シリサイドからなる第２のゲート電極２１５と、第２のゲート電極２１５の両側面上に形成され且つ例えばＳｉ3 Ｎ4 からなる第２のサイドウォールスペーサ（第２の外側サイドウォールスペーサ）２０５Ｂと、半導体基板２０１の活性領域における第２のゲート電極２１５の両側方の領域に形成され且つ不純物がイオン注入されてなるＮ型エクステンション領域２０８と、半導体基板２０１の活性領域における第２のゲート電極２１５から見て第２の外側サイドウォールスペーサ２０５Ｂの両側方の領域に形成され且つ不純物がイオン注入されてなるＮ型ソース・ドレイン領域２０６とから構成されている。尚、第２のゲート電極２１５のゲート長は第１のゲート電極２１４のゲート長よりも大きい。
本実施形態の特徴は、第１のゲート電極２１４の両端部は、その他の部分よりも低く形成されており、当該両端部の上面及び当該他の部分の側面を覆うように第１の内側サイドウォールスペーサ２２１Ａが形成されていると共に、第２のゲート電極２１５の両端部は、その他の部分よりも低く形成されており、当該両端部の上面及び当該他の部分の側面を覆うように第２の内側サイドウォールスペーサ２２１Ｂが形成されていることである。すなわち、第１のゲート電極２１４及び第２のゲート電極２１５のそれぞれの断面は、図８に示すように、概略凸形状を有している。尚、第１のＦＥＴ２１１の第１の外側サイドウォールスペーサ２０５Ａは、第１のゲート電極２１４の両端部の側面及び第１の内側サイドウォールスペーサ２２１Ａを覆うように形成されており、第２のＦＥＴ２１２の第２の外側サイドウォールスペーサ２０５Ｂは、第２のゲート電極２１５の両端部の側面及び第２の内側サイドウォールスペーサ２２１Ｂを覆うように形成されている。
以上に説明した本実施形態の構成によると、それぞれＦＵＳＩ化されており且つ同一の構造を有するゲート電極２１４及び２１５において、後述するように、各ゲート電極２１４及び２１５の大きさ（ゲート長等の平面寸法）に関係なく、自己整合的に同一且つ均一なシリサイド組成を実現することができる。このため、例えばＦＥＴ２１１又は２１２において、各ゲート電極２１４及び２１５の大きさの相違に起因して各ゲート電極２１４及び２１５のシリサイド組成が不均一になってしきい値電圧がばらつくことを防止することができる。
さらに、本実施形態の構成によると、各ゲート電極２１４及び２１５となるシリコン膜をシリサイド化する際に、当該各シリコン膜の上面の一部がサイドウォールスペーサ（内側サイドウォールスペーサ）２２１Ａ及び２２１Ｂによって覆われているため、当該各シリコン膜がシリサイド化されて膨張する際のストレスを半導体基板２０１に与えることができる。このため、ＦＥＴ２１１及び２１２の駆動能力を向上させることができる。
尚、図８において、便宜上、２つのＦＥＴ２１１及び２１２を示しているが、本実施形態において半導体基板２０１上にさらに多くの素子が形成されていてもよい。また、第１のＦＥＴ２１１と第２のＦＥＴ２１２とを、素子分離領域２０２によって囲まれた同一の活性領域内に形成しているが、第１のＦＥＴ２１１と第２のＦＥＴ２１２とを、素子分離領域２０２によって分離された異なる活性領域内に形成してもよい。また、ＦＥＴ２１１及び２１２はＮ型ＦＥＴ及びＰ型ＦＥＴのいずれであってもよく、互いに異なるＦＥＴであってもよい。
また、本実施形態の半導体装置において、第１のゲート電極２１４の両端部以外の他の部分については、第１の内側サイドウォールスペーサ２２１Ａの上端と同程度の高さまで形成されていてもよいし、又は当該上端よりも高く若しくは低く形成されていてもよい。ここで、第１のゲート電極２１４の前記他の部分が第１の内側サイドウォールスペーサ２２１Ａの上端よりも高く形成される場合、当該他の部分のうち第１の内側サイドウォールスペーサ２２１Ａの上端の上側に位置する部分は、当該他の部分のうち第１の内側サイドウォールスペーサ２２１Ａに挟まれた部分よりも広がっていてもよい。同様に、第２のゲート電極２１５の両端部以外の他の部分については、第２の内側サイドウォールスペーサ２２１Ｂの上端と同程度の高さまで形成されていてもよいし、又は当該上端よりも高く若しくは低く形成されていてもよい。ここで、第２のゲート電極２１５の前記他の部分が第２の内側サイドウォールスペーサ２２１Ｂの上端よりも高く形成される場合、当該他の部分のうち第２の内側サイドウォールスペーサ２２１Ｂの上端の上側に位置する部分は、当該他の部分のうち第２の内側サイドウォールスペーサ２２１Ｂに挟まれた部分よりも広がっていてもよい。
また、本実施形態の半導体装置におけるゲート電極２１４及び２１５のＦＵＳＩ構造を、抵抗素子、容量素子の上部電極又はヒューズ素子等に適用した場合にも、均一な組成のＦＵＳＩ構造を形成できるという効果が得られる。
以下、図８に示す構成を有する本実施形態の半導体装置の製造方法について図面を参照しながら説明する。図９〜図１６は、本実施形態の半導体装置の製造方法の各工程を順番に示した断面図である。尚、図９〜図１６において、図８に示す本実施形態の半導体装置と同一の構成要素には同一の符号を付すことにより、重複する説明を省略する。
まず、図９に示すように、例えばシリコンからなる半導体基板２０１の上部に例えばＳＴＩからなる素子分離領域２０２を形成した後、ウエルやチャネルストッパ等（図示省略）を形成するためのイオン注入を行う。これにより、半導体基板２０１における素子分離領域２０２によって囲まれた領域が活性領域となる。次に、例えばＣＶＤ法により、半導体基板２０１の主面上における活性領域に、例えば物理的な膜厚が３ｎｍ程度のＨｆＯ2 からなるゲート絶縁膜２０３を堆積する。続いて、例えばＣＶＤ法により、半導体基板２０１の上に（活性領域においてはゲート絶縁膜２０３を介在させて）、シリコン膜２０４として例えば膜厚が７５ｎｍ程度のポリシリコン膜、及び保護絶縁膜２０９として例えば膜厚が２５ｎｍ程度のＳｉＯ2 膜を順次堆積する。尚、シリコン膜２０４として、アモルファスシリコン膜を用いてもよい。また、シリコン膜２０４には不純物が添加されていてもよい。その後、リソグラフィ法により、保護絶縁膜２０９の上に、ゲート電極形成領域をマスクするレジストパターン（図示省略）を形成した後、当該レジストパターンをマスクとしてエッチングにより保護絶縁膜２０９を第１のゲート電極２１４及び第２のゲート電極２１５の形状にパターニングする。これにより、第１の保護絶縁膜パターン２０９Ａ及び第２の保護絶縁膜パターン２０９Ｂが形成される。ここで、上記リソグラフィ工程では、第１の保護絶縁膜パターン２０９Ａと対応するレジストパターンを、第１のゲート電極２１４の形状をその両端から各端につき例えば１０ｎｍ程度後退させた形状に形成すると共に、第２の保護絶縁膜パターン２０９Ｂと対応するレジストパターンを、第２のゲート電極２１５の形状をその両端から各端につき例えば１０ｎｍ程度後退させた形状に形成する。また、上記エッチングにドライエッチング法を用いる場合には、エッチングガスとして、例えばフルオロカーボンを主成分とするガスを用いることができる。
次に、図１０に示すように、保護絶縁膜パターン２０９Ａ及び２０９Ｂの上を含むシリコン膜２０４の上に、例えばＣＶＤ法により膜厚が１０ｎｍの酸化膜からなる絶縁膜２２０を堆積する。
次に、絶縁膜２２０をエッチバックすることにより、図１１に示すように、シリコン膜２０４のうち第１のゲート電極２１４の両端部となる領域の上面及び第１の保護絶縁膜パターン２０９Ａの側面を覆う第１の内側サイドウォールスペーサ２２１Ａを形成すると共に、シリコン膜２０４のうち第２のゲート電極２１５の両端部となる領域の上面及び第２の保護絶縁膜パターン２０９Ｂの側面を覆う第２の内側サイドウォールスペーサ２２１Ｂを形成する。
尚、本実施形態において、内側サイドウォールスペーサ２２１Ａ及び２２１Ｂを絶縁膜２２０の単層構造により構成したが、これに代えて、酸化シリコン膜と窒化シリコン膜とからなる２層構造、又は酸化シリコン膜と窒化シリコン膜と酸化シリコン膜とからなる３層構造により構成してもよい。
次に、保護絶縁膜パターン２０９Ａ及び２０９Ｂ並びに内側サイドウォールスペーサ２２１Ａ及び２２１Ｂをマスクとして、エッチングによりシリコン膜２０４を第１のゲート電極２１４及び第２のゲート電極２１５の形状にパターニングする。これにより、図１２に示すように、ゲート長が互いに異なる第１のシリコン膜パターン２０４Ａ及び第２のシリコン膜パターン２０４Ｂが形成される。ここで、上記エッチングにドライエッチング法を用いる場合には、エッチングガスとして、例えば塩素を主成分とするガスを用いることができる。その後、保護絶縁膜パターン２０９Ａ及び２０９Ｂ並びに内側サイドウォールスペーサ２２１Ａ及び２２１Ｂをマスクとして、半導体基板２０１の表面部における活性領域に、イオン注入を用いてＮ型エクステンション領域２０８を形成する。
次に、半導体基板２０１の全面に亘って例えばＣＶＤ法により窒化シリコン膜を堆積した後、当該窒化シリコン膜をエッチバックする。これにより、図１３に示すように、第１のシリコン膜パターン２０４Ａの両側面及び第１の内側サイドウォールスペーサ２２１Ａを覆う第１の外側サイドウォールスペーサ２０５Ａが形成されると共に、第２のシリコン膜パターン２０４Ｂの両側面及び第２の内側サイドウォールスペーサ２２１Ｂを覆う第２の外側サイドウォールスペーサ２０５Ｂが形成される。続いて、外側サイドウォールスペーサ２０５Ａ及び２０５Ｂ、内側サイドウォールスペーサ２２１Ａ及び２２１Ｂ並びに保護絶縁膜パターン２０９Ａ及び２０９Ｂをマスクとして、半導体基板２０１に不純物をイオン注入し、それによってＮ型ソース・ドレイン領域２０６を形成する。続いて、半導体基板２０１上の全面に亘って層間絶縁膜２０７を堆積した後、例えばＣＭＰ法により層間絶縁膜２０７を平坦化し、それによって保護絶縁膜パターン２０９Ａ及び２０９Ｂのそれぞれの上面を露出させる。
尚、本実施形態において、図示は省略しているが、図１３に示す工程でＮ型ソース・ドレイン領域２０６を形成した後、Ｎ型ソース・ドレイン領域２０６の表面を例えばニッケル（Ｎｉ）等によりシリサイド化してもよい。このとき、ゲート電極２１４及び２１５となるシリコン膜パターン２０４Ａ及び２０４Ｂは外側サイドウォールスペーサ２０５Ａ及び２０５Ｂ、内側サイドウォールスペーサ２２１Ａ及び２２１Ｂ並びに保護絶縁膜パターン２０９Ａ及び２０９Ｂによって覆われているので、シリサイド化されることはない。
また、本実施形態において、外側サイドウォールスペーサ２０５Ａ及び２０５Ｂを窒化シリコン膜の単層構造により構成したが、これに代えて、酸化シリコン膜と窒化シリコン膜とからなる２層構造、又は酸化シリコン膜と窒化シリコン膜と酸化シリコン膜とからなる３層構造により構成してもよい。
次に、図１４に示すように、例えば緩衝弗酸溶液によるウエットエッチングにより、各保護絶縁膜パターン２０９Ａ及び２０９Ｂを除去して、シリコン膜パターン２０４Ａ及び２０４Ｂの両端部以外の上面を露出させる。このとき、層間絶縁膜２０７もエッチングされて薄くなるが、層間絶縁膜２０７が保護絶縁膜パターン２０９Ａ及び２０９Ｂと同時にエッチングされたとしても、半導体基板２０１の表面が露出しないようにエッチングの制御を行うことができるので、特に問題はない。
尚、本実施形態において、保護絶縁膜２０９と層間絶縁膜２０７とについては、互いにエッチングレートが異なる材料又は堆積条件を用いて形成してもよい。例えば、保護絶縁膜２０９及び層間絶縁膜２０７をそれぞれ酸化シリコンから構成する場合において、保護絶縁膜２０９を構成する酸化シリコンにリン（Ｐ）又はホウ素（Ｂ）を添加すると、保護絶縁膜２０９（保護絶縁膜パターン２０９Ａ及び２０９Ｂ）のエッチングレートを、層間絶縁膜２０７と比べて高くすることができるので、層間絶縁膜２０７に対するエッチング選択性を保護絶縁膜パターン２０９Ａ及び２０９Ｂに持たせることができる。
また、本実施形態において、シリコン膜パターン２０４Ａ及び２０４Ｂ、外側サイドウォールスペーサ２０５Ａ及び２０５Ｂを構成する窒化シリコン膜、並びに内側サイドウォールスペーサ２２１Ａ及び２２１Ｂを構成する窒化シリコン膜に対するエッチング選択性を、保護絶縁膜パターン２０９Ａ及び２０９Ｂを構成する酸化シリコン膜に持たせるためには、ウェットエッチングの場合には、フッ酸を主成分とするエッチャントを用いればよい。また、ドライエッチングの場合には、一例として、流量が１５ｍｌ／ｍｉｎ（標準状態）のＣ5 Ｆ8 、流量が１８ｍｌ／ｍｉｎ（標準状態）のＯ2 、及び流量が９５０ｍｌ／ｍｉｎ（標準状態）のＡｒを圧力６．７Ｐａで供給し、ＲＦ出力（Ｔ(Top )／Ｂ(Bottom)）を１８００Ｗ／１５００Ｗとし、基板温度を０℃とする反応性イオンエッチングを用いればよい。
次に、図１５に示すように、例えばスパッタ法により、シリコン膜パターン２０４Ａ及び２０４Ｂの上を含む半導体基板２０１の上に全面に亘って例えば膜厚が４５ｎｍのニッケル（Ｎｉ）からなる金属膜２１０を堆積する。
次に、例えばＲＴＡ法により、半導体基板２０１に対して例えば温度が４００℃の窒素雰囲気中で熱処理を行って、各シリコン膜パターン２０４Ａ及び２０４Ｂと金属膜２１０との間でシリサイド化反応を生じさせ、それによって各シリコン膜パターン２０４Ａ及び２０４Ｂの全体をシリサイド化する。これにより、図１６に示すように、半導体基板２０１上において、それぞれＦＵＳＩ構造を有し且つゲート長が互いに異なる第１のゲート電極２１４及び第２のゲート電極２１５が形成される。このとき、Ｎ型ソース・ドレイン領域２０６の表面については、層間絶縁膜２０７によって覆われているため、金属膜２１０との間でシリサイド化反応を生じることはない。その後、選択エッチングにより未反応の金属膜２１０を除去した後、図示は省略しているが、層間絶縁膜の形成並びにコンタクト及び配線の形成を行う。
本実施形態の特徴として、図１５及び図１６に示すシリサイド化工程において、ゲート電極２１４及び２１５となるシリコン膜パターン２０４Ａ及び２０４Ｂの両端部の上面を内側サイドウォールスペーサ２２１Ａ及び２２１Ｂによって覆った状態で、シリコン膜パターン２０４Ａ及び２０４Ｂを金属膜２１０と反応させてフルシリサイド化を行う。すなわち、シリサイド化工程において、シリコン膜パターン２０４Ａ及び２０４Ｂの両端部の上面は金属膜２１０と直接には接触していない。このため、シリコン膜パターン２０４Ａ及び２０４Ｂの両端部、つまりシリコン膜パターン２０４Ａ及び２０４Ｂにおける外側サイドウォールスペーサ２０５Ａ及び２０５Ｂに隣接する部分に対しては、その直上からは金属が供給されず、内側サイドウォールスペーサ２２１Ａ及び２２１Ｂの上側やその近傍に堆積された金属膜２１０からのみ金属が供給される。その結果、内側サイドウォールスペーサ２２１Ａ及び２２１Ｂの上側やその近傍に堆積された金属膜２１０からシリコン膜パターン２０４Ａ及び２０４Ｂに従来であれば過剰に供給されていた金属を、シリコン膜パターン２０４Ａ及び２０４Ｂにおける内側サイドウォールスペーサ２２１Ａ及び２２１Ｂによって覆われた両端部のシリサイド化において消費することができる。これにより、シリコン膜パターン２０４Ａ及び２０４Ｂにおける外側サイドウォールスペーサ２０５Ａ及び２０５Ｂに隣接する部分に対する金属の供給量を、外側サイドウォールスペーサ２０５Ａ及び２０５Ｂから離れたシリコン膜パターン２０４Ａ及び２０４Ｂの中央部分にその直上の金属膜２１０から供給される金属の供給量と同等にすることができる。また、ゲート電極２１４及び２１５となるシリコン膜パターン２０４Ａ及び２０４Ｂの両端部の上面を内側サイドウォールスペーサ２２１Ａ及び２２１Ｂによって覆いながらシリサイド化を行うため、シリコン膜パターン２０４Ａ及び２０４Ｂと、外側サイドウォールスペーサ２０５Ａ及び２０５Ｂ並びに内側サイドウォールスペーサ２２１Ａ及び２２１Ｂとの界面の距離を長くすることができるので、シリコン膜パターン２０４Ａ及び２０４Ｂにおける外側サイドウォールスペーサ２０５Ａ及び２０５Ｂに隣接する部分つまりゲートエッジでのシリサイド化促進を抑制することができる。従って、シリサイド化時にシリコン膜パターン２０４Ａ及び２０４Ｂの各部分への金属供給量をほぼ同じにすることができるため、外側サイドウォールスペーサ２０５Ａ及び２０５Ｂに隣接する部分でも、外側サイドウォールスペーサ２０５Ａ及び２０５Ｂから離れた中央部分でも、ほぼ同じ組成のシリサイド材料を形成できるので、ゲート電極２１４及び２１５の全体がほぼ均一な同一組成のＦＵＳＩ構造となり、しきい値電圧のばらつきを抑制できる。
以上のように、従来、サイドウォールスペーサ近傍のシリコン膜パターンのシリサイド化の進み具合によってシリサイド化反応全体が律速（反応律速）されていたのに対して、本実施形態の製造方法では、サイドウォールスペーサ近傍のシリコン膜パターンへの金属供給量によってシリサイド化反応全体が律速（供給律速）されている。従って、本実施形態の製造方法によると、互いにゲート長等の平面寸法が異なるゲート電極２１４及び２１５のそれぞれにおいて、均一な組成のＦＵＳＩ構造を実現することができる。
また、本実施形態の製造方法によると、ゲート電極２１４及び２１５となるシリコン膜パターン２０４Ａ及び２０４Ｂをシリサイド化する際に、当該シリコン膜パターン２０４Ａ及び２０４Ｂの上面の一部を内側サイドウォールスペーサ２２１Ａ及び２２１Ｂによって覆うため、当該シリコン膜パターン２０４Ａ及び２０４Ｂがシリサイド化されて膨張する際のストレスを半導体基板２０１に与えることができるので、ＦＥＴ２１１及び２１２の駆動能力を向上させることができる。
また、本実施形態の製造方法によると、内側サイドウォールスペーサ２２１Ａ及び２２１Ｂの厚さを制御することによって、当該内側サイドウォールスペーサ２２１Ａ及び２２１Ｂにより覆われるシリコン膜パターン２０４Ａ及び２０４Ｂの両端部上面の幅を容易に制御することができる。
さらに、本実施形態の製造方法によると、同一の半導体基板２０１上に、いずれも同一且つ均一な組成でＦＵＳＩ構造のゲート電極２１４及び２１５を持つ第１のＦＥＴ２１１及び第２のＦＥＴ２１２を同時に形成することができる。
尚、本実施形態において、第１のＦＥＴ２１１及び第２のＦＥＴ２１２として、いずれもＮ型ＦＥＴを設けたが、これに代えて、Ｐ型ＦＥＴを設けてもよい。或いは、Ｎ型ＦＥＴ及びＰ型ＦＥＴの両方を設けてもよい。本実施形態の製造方法において、さらにＰ型ＦＥＴを設ける場合、例えばＰ型ＦＥＴ領域のシリコン膜２０４をＮ型ＦＥＴ領域のシリコン膜２０４と比べて薄くする工程が追加され、これにより、Ｐ型ＦＥＴ領域とＮ型ＦＥＴ領域との間では異なる組成のシリサイドが形成されることになる。但し、この場合においても、各ＦＥＴ領域毎には、同一且つ均一な組成でＦＵＳＩ構造のゲート電極が形成される。
また、本実施形態において、ゲート絶縁膜２０３の材料として、酸化ハフニウム（ＨｆＯ2 ）を用いたが、これに代えて、ＨｆＳｉＯ、ＨｆＳｉＯＮ、ＳｉＯ2 又はＳｉＯＮ等を用いてもよい。
また、本実施形態において、保護絶縁膜２０９の材料として、酸化シリコンを用いたが、保護絶縁膜２０９の材料は、外側サイドウォールスペーサー２０５Ａ及び２０５Ｂ、内側サイドウォールスペーサー２２１Ａ及び２２１Ｂ並びにシリコン膜２０４との間でエッチング選択性を確保できれば特に限定されるものではなく、例えばＡＬＤ法により形成された窒化シリコン膜等の他の材料膜を用いてもよい。
また、本実施形態において、金属膜２１０の材料として、ニッケルを用いたが、これに代えて、チタン（Ｔｉ）、コバルト（Ｃｏ）若しくは白金（Ｐｔ）等を用いてもよく、又はこれらの化合物を用いてもよい。
（第３の実施形態）
以下、本発明の第３の実施形態に係る半導体装置及びその製造方法について図面を参照しながら説明する。尚、本実施形態では、第１のＦＥＴ３１１及び第２のＦＥＴ３１２として、いずれもＮ型ＦＥＴを設けた場合について説明する。
図１７は、本実施形態の半導体装置の断面構成を示している。図１７に示すように、例えばシリコン（Ｓｉ）からなる半導体基板３０１の主面には、例えばＳＴＩからなる素子分離領域３０２が形成されており、それによって活性領域や抵抗素子形成領域が区画されている。本実施形態では、活性領域には、ゲート長が互いに異なる第１のＦＥＴ３１１及び第２のＦＥＴ３１２が形成されている。具体的には、第１のＦＥＴ３１１は、半導体基板３０１の活性領域上に形成されたゲート絶縁膜３０３と、当該ゲート絶縁膜３０３の上に形成され且つＦＵＳＩ化された金属シリサイドからなる第１のゲート電極３１４と、第１のゲート電極３１４の両側面上に形成され且つ例えばＳｉ3 Ｎ4 からなる第１のサイドウォールスペーサ３０５Ａと、半導体基板３０１の活性領域における第１のゲート電極３１４の両側方の領域に形成され且つ不純物がイオン注入されてなるＮ型エクステンション領域３０８と、半導体基板３０１の活性領域における第１のゲート電極３１４から見て第１のサイドウォールスペーサ３０５Ａの両側方の領域に形成され且つ不純物がイオン注入されてなるＮ型ソース・ドレイン領域３０６とから構成されている。また、第２のＦＥＴ３１２は、半導体基板３０１の活性領域上に形成されたゲート絶縁膜３０３と、当該ゲート絶縁膜３０３の上に形成され且つＦＵＳＩ化された金属シリサイドからなる第２のゲート電極３１５と、第２のゲート電極３１５の両側面上に形成され且つ例えばＳｉ3 Ｎ4 からなる第２のサイドウォールスペーサ３０５Ｂと、半導体基板３０１の活性領域における第２のゲート電極３１５の両側方の領域に形成され且つ不純物がイオン注入されてなるＮ型エクステンション領域３０８と、半導体基板３０１の活性領域における第２のゲート電極３１５から見て第２のサイドウォールスペーサ３０５Ｂの両側方の領域に形成され且つ不純物がイオン注入されてなるＮ型ソース・ドレイン領域３０６とから構成されている。尚、第２のゲート電極３１５のゲート長は第１のゲート電極３１４のゲート長よりも大きい。
本実施形態の特徴は、第１のゲート電極３１４の両端部は、その他の部分よりも低く形成されており、当該両端部の側面及び上面を覆うように第１のサイドウォールスペーサ３０５Ａが形成されていると共に、第２のゲート電極３１５の両端部は、その他の部分よりも低く形成されており、当該両端部の側面及び上面を覆うように第２のサイドウォールスペーサ３０５Ｂが形成されていることである。すなわち、第１のゲート電極３１４及び第２のゲート電極３１５のそれぞれの断面は、図１７に示すように、概略凸形状を有している。
以上に説明した本実施形態の構成によると、それぞれＦＵＳＩ化されており且つ同一の構造を有するゲート電極３１４及び３１５において、後述するように、各ゲート電極３１４及び３１５の大きさ（ゲート長等の平面寸法）に関係なく、自己整合的に同一且つ均一なシリサイド組成を実現することができる。このため、例えばＦＥＴ３１１又は３１２において、各ゲート電極３１４及び３１５の大きさの相違に起因して各ゲート電極３１４及び３１５のシリサイド組成が不均一になってしきい値電圧がばらつくことを防止することができる。
さらに、本実施形態の構成によると、各ゲート電極３１４及び３１５となるシリコン膜をシリサイド化する際に、当該各シリコン膜の上面の一部がサイドウォールスペーサ３０５Ａ及び３０５Ｂによって覆われているため、当該各シリコン膜がシリサイド化されて膨張する際のストレスを半導体基板３０１に与えることができる。このため、ＦＥＴ３１１及び３１２の駆動能力を向上させることができる。
尚、図１７において、便宜上、２つのＦＥＴ３１１及び３１２を示しているが、本実施形態において半導体基板３０１上にさらに多くの素子が形成されていてもよい。また、第１のＦＥＴ３１１と第２のＦＥＴ３１２とを、素子分離領域３０２によって囲まれた同一の活性領域内に形成しているが、第１のＦＥＴ３１１と第２のＦＥＴ３１２とを、素子分離領域３０２によって分離された異なる活性領域内に形成してもよい。また、ＦＥＴ３１１及び３１２はＮ型ＦＥＴ及びＰ型ＦＥＴのいずれであってもよく、互いに異なるＦＥＴであってもよい。
また、本実施形態の半導体装置において、第１のゲート電極３１４の両端部以外の他の部分については、第１のサイドウォールスペーサ３０５Ａの上端と同程度の高さまで形成されていてもよいし、又は当該上端よりも高く若しくは低く形成されていてもよい。ここで、第１のゲート電極３１４の前記他の部分が第１のサイドウォールスペーサ３０５Ａの上端よりも高く形成される場合、当該他の部分のうち第１のサイドウォールスペーサ３０５Ａの上端の上側に位置する部分は、当該他の部分のうち第１のサイドウォールスペーサ３０５Ａに挟まれた部分よりも広がっていてもよい。同様に、第２のゲート電極３１５の両端部以外の他の部分については、第２のサイドウォールスペーサ３０５Ｂの上端と同程度の高さまで形成されていてもよいし、又は当該上端よりも高く若しくは低く形成されていてもよい。ここで、第２のゲート電極３１５の前記他の部分が第２のサイドウォールスペーサ３０５Ｂの上端よりも高く形成される場合、当該他の部分のうち第２のサイドウォールスペーサ３０５Ｂの上端の上側に位置する部分は、当該他の部分のうち第２のサイドウォールスペーサ３０５Ｂに挟まれた部分よりも広がっていてもよい。
また、本実施形態の半導体装置におけるゲート電極３１４及び３１５のＦＵＳＩ構造を、抵抗素子、容量素子の上部電極又はヒューズ素子等に適用した場合にも、均一な組成のＦＵＳＩ構造を形成できるという効果が得られる。
以下、図１７に示す構成を有する本実施形態の半導体装置の製造方法について図面を参照しながら説明する。図１８〜図２３は、本実施形態の半導体装置の製造方法の各工程を順番に示した断面図である。尚、図１８〜図２３において、図１７に示す本実施形態の半導体装置と同一の構成要素には同一の符号を付すことにより、重複する説明を省略する。
本実施形態の製造方法においては、まず、第２の実施形態の製造方法における図９〜図１２に示す工程と同様の工程を実施する。
具体的には、図１８に示すように、例えばシリコンからなる半導体基板３０１の上部に例えばＳＴＩからなる素子分離領域３０２を形成した後、ウエルやチャネルストッパ等（図示省略）を形成するためのイオン注入を行う。これにより、半導体基板３０１における素子分離領域３０２によって囲まれた領域が活性領域となる。次に、例えばＣＶＤ法により、半導体基板３０１の主面上における活性領域に、例えば物理的な膜厚が３ｎｍ程度のＨｆＯ2 からなるゲート絶縁膜３０３を堆積する。続いて、例えばＣＶＤ法により、半導体基板３０１の上に（活性領域においてはゲート絶縁膜３０３を介在させて）、シリコン膜３０４として例えば膜厚が７５ｎｍ程度のポリシリコン膜、及び保護絶縁膜３０９として例えば膜厚が２５ｎｍ程度のＳｉＯ2 膜を順次堆積する。尚、シリコン膜３０４として、アモルファスシリコン膜を用いてもよい。また、シリコン膜３０４には不純物が添加されていてもよい。その後、リソグラフィ法により、保護絶縁膜３０９の上に、ゲート電極形成領域をマスクするレジストパターン（図示省略）を形成した後、当該レジストパターンをマスクとしてエッチングにより保護絶縁膜３０９を第１のゲート電極３１４及び第２のゲート電極３１５の形状にパターニングする。これにより、第１の保護絶縁膜パターン３０９Ａ及び第２の保護絶縁膜パターン３０９Ｂが形成される。ここで、上記リソグラフィ工程では、第１の保護絶縁膜パターン３０９Ａと対応するレジストパターンを、第１のゲート電極３１４の形状をその両端から各端につき例えば１０ｎｍ程度後退させた形状に形成すると共に、第２の保護絶縁膜パターン３０９Ｂと対応するレジストパターンを、第２のゲート電極３１５の形状をその両端から各端につき例えば１０ｎｍ程度後退させた形状に形成する。また、上記エッチングにドライエッチング法を用いる場合には、エッチングガスとして、例えばフルオロカーボンを主成分とするガスを用いることができる。
続いて、保護絶縁膜パターン３０９Ａ及び３０９Ｂの上を含むシリコン膜３０４の上に、例えばＣＶＤ法により膜厚が１０ｎｍの酸化膜（酸化シリコンにリン（Ｐ）又はホウ素（Ｂ）が添加されたもの）からなる絶縁膜を堆積する。その後、当該絶縁膜をエッチバックすることにより、図１８に示すように、シリコン膜３０４のうち第１のゲート電極３１４の両端部となる領域の上面及び第１の保護絶縁膜パターン３０９Ａの側面を覆う第１のダミーサイドウォールスペーサ３２１Ａを形成すると共に、シリコン膜３０４のうち第２のゲート電極３１５の両端部となる領域の上面及び第２の保護絶縁膜パターン３０９Ｂの側面を覆う第２のダミーサイドウォールスペーサ３２１Ｂを形成する。
次に、保護絶縁膜パターン３０９Ａ及び３０９Ｂ並びにダミーサイドウォールスペーサ３２１Ａ及び３２１Ｂをマスクとして、エッチングによりシリコン膜３０４を第１のゲート電極３１４及び第２のゲート電極３１５の形状にパターニングする。これにより、図１８に示すように、ゲート長が互いに異なる第１のシリコン膜パターン３０４Ａ及び第２のシリコン膜パターン３０４Ｂが形成される。ここで、上記エッチングにドライエッチング法を用いる場合には、エッチングガスとして、例えば塩素を主成分とするガスを用いることができる。その後、保護絶縁膜パターン３０９Ａ及び３０９Ｂ並びにダミーサイドウォールスペーサ３２１Ａ及び３２１Ｂをマスクとして、半導体基板３０１の表面部における活性領域に、イオン注入を用いてＮ型エクステンション領域３０８を形成する。
次に、図１９に示すように、例えばフッ酸を主成分とするエッチャントを用いたウエットエッチングによりダミーサイドウォールスペーサ３２１Ａ及び３２１Ｂを除去して第１のシリコン膜パターン３０４Ａ及び第２のシリコン膜パターン３０４Ｂのそれぞれの両端部の上面を露出させる。このとき、ダミーサイドウォールスペーサ３２１Ａ及び３２１Ｂと、保護絶縁膜パターン３０９Ａ及び３０９Ｂ並びに素子分離領域３０２となる絶縁膜のそれぞれとの間のエッチングレートの差を大きくすることが、保護絶縁膜パターン３０９Ａ及び３０９Ｂ並びに素子分離領域３０２となる絶縁膜のそれぞれの厚さを制御する観点からは望ましい。具体的には、ダミーサイドウォールスペーサ３２１Ａ及び３２１Ｂとして、例えば酸化シリコンにリン（Ｐ）又はホウ素（Ｂ）が添加されてなる酸化膜を用いることにより、上記エッチングレートの差を大きくすることができる。
次に、半導体基板３０１の全面に亘って例えばＣＶＤ法により窒化シリコン膜を堆積した後、当該窒化シリコン膜をエッチバックすることにより、図２０に示すように、第１のシリコン膜パターン３０４Ａ及び第２のシリコン膜パターン３０４Ｂの両側面上に上記窒化シリコン膜からなる第１のサイドウォールスペーサ３０５Ａ及び第２のサイドウォールスペーサ３０５Ｂを形成する。このとき、各シリコン膜パターン３０４Ａ及び３０４Ｂの両端部は保護絶縁膜パターン３０９Ａ及び３０９Ｂによって覆われていないため、各シリコン膜パターン３０４Ａ及び３０４Ｂの両端部の上面もサイドウォールスペーサ３０５Ａ及び３０５Ｂによって覆われる。続いて、サイドウォールスペーサ３０５Ａ及び３０５Ｂ並びに保護絶縁膜パターン３０９Ａ及び３０９Ｂをマスクとして、半導体基板３０１に不純物をイオン注入し、それによってＮ型ソース・ドレイン領域３０６を形成する。続いて、半導体基板３０１上の全面に亘って層間絶縁膜３０７を堆積した後、例えばＣＭＰ法により層間絶縁膜３０７を平坦化し、それによって保護絶縁膜パターン３０９Ａ及び３０９Ｂのそれぞれの上面を露出させる。
尚、本実施形態において、図示は省略しているが、図２０に示す工程でＮ型ソース・ドレイン領域３０６を形成した後、Ｎ型ソース・ドレイン領域３０６の表面を例えばニッケル（Ｎｉ）等によりシリサイド化してもよい。このとき、ゲート電極３１４及び３１５となるシリコン膜パターン３０４Ａ及び３０４Ｂはサイドウォールスペーサ３０５Ａ及び３０５Ｂ並びに保護絶縁膜パターン３０９Ａ及び３０９Ｂによって覆われているので、シリサイド化されることはない。
また、本実施形態において、サイドウォールスペーサ３０５Ａ及び３０５Ｂを窒化シリコン膜の単層構造により構成したが、これに代えて、酸化シリコン膜と窒化シリコン膜とからなる２層構造、又は酸化シリコン膜と窒化シリコン膜と酸化シリコン膜とからなる３層構造により構成してもよい。
次に、図２１に示すように、例えば緩衝弗酸溶液によるウエットエッチングにより、各保護絶縁膜パターン３０９Ａ及び３０９Ｂを除去して、シリコン膜パターン３０４Ａ及び３０４Ｂの両端部以外の上面を露出させる。このとき、層間絶縁膜３０７もエッチングされて薄くなるが、層間絶縁膜３０７が保護絶縁膜パターン３０９Ａ及び３０９Ｂと同時にエッチングされたとしても、半導体基板３０１の表面が露出しないようにエッチングの制御を行うことができるので、特に問題はない。
尚、本実施形態において、保護絶縁膜３０９と層間絶縁膜３０７とについては、互いにエッチングレートが異なる材料又は堆積条件を用いて形成してもよい。例えば、保護絶縁膜３０９及び層間絶縁膜３０７をそれぞれ酸化シリコンから構成する場合において、保護絶縁膜３０９を構成する酸化シリコンにリン（Ｐ）又はホウ素（Ｂ）を添加すると、保護絶縁膜３０９（保護絶縁膜パターン３０９Ａ及び３０９Ｂ）のエッチングレートを、層間絶縁膜３０７と比べて高くすることができるので、層間絶縁膜３０７に対するエッチング選択性を保護絶縁膜パターン３０９Ａ及び３０９Ｂに持たせることができる。
また、本実施形態において、シリコン膜パターン３０４Ａ及び３０４Ｂやサイドウォールスペーサ３０５Ａ及び３０５Ｂを構成する窒化シリコン膜に対するエッチング選択性を、保護絶縁膜パターン３０９Ａ及び３０９Ｂを構成する酸化シリコン膜に持たせるためには、ウェットエッチングの場合には、フッ酸を主成分とするエッチャントを用いればよい。また、ドライエッチングの場合には、一例として、流量が１５ｍｌ／ｍｉｎ（標準状態）のＣ5 Ｆ8 、流量が１８ｍｌ／ｍｉｎ（標準状態）のＯ2 、及び流量が９５０ｍｌ／ｍｉｎ（標準状態）のＡｒを圧力６．７Ｐａで供給し、ＲＦ出力（Ｔ(Top )／Ｂ(Bottom)）を１８００Ｗ／１５００Ｗとし、基板温度を０℃とする反応性イオンエッチングを用いればよい。
次に、図２２に示すように、例えばスパッタ法により、シリコン膜パターン３０４Ａ及び３０４Ｂの上を含む半導体基板３０１の上に全面に亘って例えば膜厚が４５ｎｍのニッケル（Ｎｉ）からなる金属膜３１０を堆積する。
次に、例えばＲＴＡ法により、半導体基板３０１に対して例えば温度が４００℃の窒素雰囲気中で熱処理を行って、各シリコン膜パターン３０４Ａ及び３０４Ｂと金属膜３１０との間でシリサイド化反応を生じさせ、それによって各シリコン膜パターン３０４Ａ及び３０４Ｂの全体をシリサイド化する。これにより、図２３に示すように、半導体基板３０１上において、それぞれＦＵＳＩ構造を有し且つゲート長が互いに異なる第１のゲート電極３１４及び第２のゲート電極３１５が形成される。このとき、Ｎ型ソース・ドレイン領域３０６の表面については、層間絶縁膜３０７によって覆われているため、金属膜３１０との間でシリサイド化反応を生じることはない。その後、選択エッチングにより未反応の金属膜３１０を除去した後、図示は省略しているが、層間絶縁膜の形成並びにコンタクト及び配線の形成を行う。
本実施形態の特徴として、図２２及び図２３に示すシリサイド化工程において、ゲート電極３１４及び３１５となるシリコン膜パターン３０４Ａ及び３０４Ｂの両端部の上面をサイドウォールスペーサ３０５Ａ及び３０５Ｂによって覆った状態で、シリコン膜パターン３０４Ａ及び３０４Ｂを金属膜３１０と反応させてフルシリサイド化を行う。すなわち、シリサイド化工程において、シリコン膜パターン３０４Ａ及び３０４Ｂの両端部の上面は金属膜３１０と直接には接触していない。このため、シリコン膜パターン３０４Ａ及び３０４Ｂの両端部、つまりシリコン膜パターン３０４Ａ及び３０４Ｂにおけるサイドウォールスペーサ３０５Ａ及び３０５Ｂに隣接する部分に対しては、その直上からは金属が供給されず、サイドウォールスペーサ３０５Ａ及び３０５Ｂの上側やその近傍に堆積された金属膜３１０からのみ金属が供給される。その結果、サイドウォールスペーサ３０５Ａ及び３０５Ｂの上側やその近傍に堆積された金属膜３１０からシリコン膜パターン３０４Ａ及び３０４Ｂに従来であれば過剰に供給されていた金属を、シリコン膜パターン３０４Ａ及び３０４Ｂにおけるサイドウォールスペーサ３０５Ａ及び３０５Ｂによって覆われた両端部のシリサイド化において消費することができる。これにより、シリコン膜パターン３０４Ａ及び３０４Ｂにおけるサイドウォールスペーサ３０５Ａ及び３０５Ｂに隣接する部分に対する金属の供給量を、サイドウォールスペーサ３０５Ａ及び３０５Ｂから離れたシリコン膜パターン３０４Ａ及び３０４Ｂの中央部分にその直上の金属膜３１０から供給される金属の供給量と同等にすることができる。また、ゲート電極３１４及び３１５となるシリコン膜パターン３０４Ａ及び３０４Ｂの両端部の上面をサイドウォールスペーサ３０５Ａ及び３０５Ｂによって覆いながらシリサイド化を行うため、シリコン膜パターン３０４Ａ及び３０４Ｂとサイドウォールスペーサ３０５Ａ及び３０５Ｂとの界面の距離を長くすることができるので、シリコン膜パターン３０４Ａ及び３０４Ｂにおけるサイドウォールスペーサ３０５Ａ及び３０５Ｂに隣接する部分つまりゲートエッジでのシリサイド化促進を抑制することができる。従って、シリサイド化時にシリコン膜パターン３０４Ａ及び３０４Ｂの各部分への金属供給量をほぼ同じにすることができるため、サイドウォールスペーサ３０５Ａ及び３０５Ｂに隣接する部分でも、サイドウォールスペーサ３０５Ａ及び３０５Ｂから離れた中央部分でも、ほぼ同じ組成のシリサイド材料を形成できるので、ゲート電極３１４及び３１５の全体がほぼ均一な同一組成のＦＵＳＩ構造となり、しきい値電圧のばらつきを抑制できる。
以上のように、従来、サイドウォールスペーサ近傍のシリコン膜パターンのシリサイド化の進み具合によってシリサイド化反応全体が律速（反応律速）されていたのに対して、本実施形態の製造方法では、サイドウォールスペーサ近傍のシリコン膜パターンへの金属供給量によってシリサイド化反応全体が律速（供給律速）されている。従って、本実施形態の製造方法によると、互いにゲート長等の平面寸法が異なるゲート電極３１４及び３１５のそれぞれにおいて、均一な組成のＦＵＳＩ構造を実現することができる。
また、本実施形態の製造方法によると、ゲート電極３１４及び３１５となるシリコン膜パターン３０４Ａ及び３０４Ｂをシリサイド化する際に、当該シリコン膜パターン３０４Ａ及び３０４Ｂの上面の一部をサイドウォールスペーサ３０５Ａ及び３０５Ｂによって覆うため、当該シリコン膜パターン３０４Ａ及び３０４Ｂがシリサイド化されて膨張する際のストレスを半導体基板３０１に与えることができるので、ＦＥＴ３１１及び３１２の駆動能力を向上させることができる。また、シリコン膜パターン３０４Ａ及び３０４Ｂの両端部の側面及び上面をサイドウォールスペーサ３０５Ａ及び３０５Ｂによって覆うため、シリコン膜パターン３０４Ａ及び３０４Ｂをフルシリサイド化した際に生じる膨張によって大きなストレスを半導体基板３０１（チャネル領域）に効率良く印加できる。
また、本実施形態の製造方法によると、ダミーサイドウォールスペーサ３２１Ａ及び３２１Ｂの厚さを制御することによって、後工程で形成するサイドウォールスペーサ３０５Ａ及び３０５Ｂにより覆われるシリコン膜パターン３０４Ａ及び３０４Ｂの両端部上面の幅を容易に制御することができる。
さらに、本実施形態の製造方法によると、同一の半導体基板３０１上に、いずれも同一且つ均一な組成でＦＵＳＩ構造のゲート電極３１４及び３１５を持つ第１のＦＥＴ３１１及び第２のＦＥＴ３１２を同時に形成することができる。
尚、本実施形態において、第１のＦＥＴ３１１及び第２のＦＥＴ３１２として、いずれもＮ型ＦＥＴを設けたが、これに代えて、Ｐ型ＦＥＴを設けてもよい。或いは、Ｎ型ＦＥＴ及びＰ型ＦＥＴの両方を設けてもよい。本実施形態の製造方法において、さらにＰ型ＦＥＴを設ける場合、例えばＰ型ＦＥＴ領域のシリコン膜３０４をＮ型ＦＥＴ領域のシリコン膜３０４と比べて薄くする工程が追加され、これにより、Ｐ型ＦＥＴ領域とＮ型ＦＥＴ領域との間では異なる組成のシリサイドが形成されることになる。但し、この場合においても、各ＦＥＴ領域毎には、同一且つ均一な組成でＦＵＳＩ構造のゲート電極が形成される。
また、本実施形態において、ゲート絶縁膜３０３の材料として、酸化ハフニウム（ＨｆＯ2 ）を用いたが、これに代えて、ＨｆＳｉＯ、ＨｆＳｉＯＮ、ＳｉＯ2 又はＳｉＯＮ等を用いてもよい。
また、本実施形態において、保護絶縁膜３０９の材料として、酸化シリコンを用いたが、保護絶縁膜３０９の材料は、サイドウォールスペーサー３０５Ａ及び３０５Ｂやシリコン膜３０４との間でエッチング選択性を確保できれば特に限定されるものではなく、例えばＡＬＤ法により形成された窒化シリコン膜等の他の材料膜を用いてもよい。
また、本実施形態において、金属膜３１０の材料として、ニッケルを用いたが、これに代えて、チタン（Ｔｉ）、コバルト（Ｃｏ）若しくは白金（Ｐｔ）等を用いてもよく、又はこれらの化合物を用いてもよい。
本発明は、半導体装置及びその製造方法に関し、特にＦＵＳＩ化されたゲート電極を有する電界効果トランジスタを含む半導体装置及びその製造方法に適用した場合には、均一な組成のＦＵＳＩ構造を得られるという効果を奏し、非常に有用である。
図１は、本発明の第１の実施形態に係る半導体装置を示す模式的な断面図である。 図２は、本発明の第１の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。 図３は、本発明の第１の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。 図４は、本発明の第１の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。 図５は、本発明の第１の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。 図６は、本発明の第１の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。 図７は、本発明の第１の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。 図８は、本発明の第２の実施形態に係る半導体装置を示す模式的な断面図である。 図９は、本発明の第２の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。 図１０は、本発明の第２の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。 図１１は、本発明の第２の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。 図１２は、本発明の第２の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。 図１３は、本発明の第２の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。 図１４は、本発明の第２の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。 図１５は、本発明の第２の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。 図１６は、本発明の第２の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。 図１７は、本発明の第３の実施形態に係る半導体装置を示す模式的な断面図である。 図１８は、本発明の第３の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。 図１９は、本発明の第３の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。 図２０は、本発明の第３の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。 図２１は、本発明の第３の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。 図２２は、本発明の第３の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。 図２３は、本発明の第３の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。 図２４（ａ）〜（ｅ）は、従来のＭＩＳ型ＦＥＴの製造方法のうちＦＵＳＩ電極の形成工程を示す断面図である。 図２５（ａ）及び図２５（ｂ）は、従来のＦＵＳＩ構造においてシリサイド化が不均一になる原因を説明するための図である。
符号の説明
１０１ 半導体基板
１０２ 素子分離領域
１０３ ゲート絶縁膜
１０４ シリコン膜
１０４Ａ 第１のシリコン膜パターン
１０４Ｂ 第２のシリコン膜パターン
１０５Ａ 第１のサイドウォールスペーサ
１０５Ｂ 第２のサイドウォールスペーサ
１０６ Ｎ型ソース・ドレイン領域
１０７ 層間絶縁膜
１０８ Ｎ型エクステンション領域
１０９ 保護絶縁膜
１０９Ａ 第１の保護絶縁膜パターン
１０９Ｂ 第２の保護絶縁膜パターン
１１０ 金属膜
１１１ 第１のＦＥＴ
１１２ 第２のＦＥＴ
１１４ 第１のゲート電極
１１５ 第２のゲート電極
２０１ 半導体基板
２０２ 素子分離領域
２０３ ゲート絶縁膜
２０４ シリコン膜
２０４Ａ 第１のシリコン膜パターン
２０４Ｂ 第２のシリコン膜パターン
２０５Ａ 第１の外側サイドウォールスペーサ
２０５Ｂ 第２の外側サイドウォールスペーサ
２０６ Ｎ型ソース・ドレイン領域
２０７ 層間絶縁膜
２０８ Ｎ型エクステンション領域
２０９ 保護絶縁膜
２０９Ａ 第１の保護絶縁膜パターン
２０９Ｂ 第２の保護絶縁膜パターン
２１０ 金属膜
２１１ 第１のＦＥＴ
２１２ 第２のＦＥＴ
２１４ 第１のゲート電極
２１５ 第２のゲート電極
２２０ 絶縁膜
２２１Ａ 第１の内側サイドウォールスペーサ
２２１Ｂ 第２の内側サイドウォールスペーサ
３０１ 半導体基板
３０２ 素子分離領域
３０３ ゲート絶縁膜
３０４ シリコン膜
３０４Ａ 第１のシリコン膜パターン
３０４Ｂ 第２のシリコン膜パターン
３０５Ａ 第１のサイドウォールスペーサ
３０５Ｂ 第２のサイドウォールスペーサ
３０６ Ｎ型ソース・ドレイン領域
３０７ 層間絶縁膜
３０８ Ｎ型エクステンション領域
３０９ 保護絶縁膜
３０９Ａ 第１の保護絶縁膜パターン
３０９Ｂ 第２の保護絶縁膜パターン
３１０ 金属膜
３１１ 第１のＦＥＴ
３１２ 第２のＦＥＴ
３１４ 第１のゲート電極
３１５ 第２のゲート電極
３２１Ａ 第１のダミーサイドウォールスペーサ
３２１Ｂ 第２のダミーサイドウォールスペーサ

Claims (16)

  1. 金属によりフルシリサイド化された第１のゲート電極を有する第１のＭＩＳ型トランジスタを備えた半導体装置であって、
    前記第１のゲート電極の両端部は、その他の部分よりも低く形成されており、
    前記第１のゲート電極の前記両端部の側面及び上面を覆うように第１のサイドウォールスペーサが形成されていることを特徴とする半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記第１のゲート電極の断面は凸形状を有していることを特徴とする半導体装置。
  3. 請求項１又は２に記載の半導体装置において、
    前記第１のサイドウォールスペーサは、前記第１のゲート電極の前記両端部の上面及び前記第１のゲート電極の前記他の部分の側面を覆う第１の内側サイドウォールスペーサと、前記第１のゲート電極の前記両端部の側面及び前記第１の内側サイドウォールスペーサを覆う第１の外側サイドウォールスペーサとから構成されることを特徴とする半導体装置。
  4. 請求項１〜３のうちいずれか１項に記載の半導体装置において、
    前記金属によりフルシリサイド化され且つ前記第１のゲート電極と比べてゲート長が大きい第２のゲート電極を有する第２のＭＩＳ型トランジスタをさらに備え、
    前記第２のゲート電極の両端部は、その他の部分よりも低く形成されており、
    前記第２のゲート電極の前記両端部の側面及び上面を覆うように第２のサイドウォールスペーサが形成されていることを特徴とする半導体装置。
  5. 請求項４に記載の半導体装置において、
    前記第２のサイドウォールスペーサは、前記第２のゲート電極の前記両端部の上面及び前記第２のゲート電極の前記他の部分の側面を覆う第２の内側サイドウォールスペーサと、前記第２のゲート電極の前記両端部の側面及び前記第２の内側サイドウォールスペーサを覆う第２の外側サイドウォールスペーサとから構成されることを特徴とする半導体装置。
  6. 金属によりフルシリサイド化された第１のゲート電極を有する第１のＭＩＳ型トランジスタを備えた半導体装置であって、
    前記第１のＭＩＳ型トランジスタは、
    半導体基板上に形成された第１のゲート絶縁膜と、
    前記第１のゲート絶縁膜上に形成された前記第１のゲート電極と、
    前記第１のゲート電極の側面上に形成された第１のサイドウォールスペーサとを備え、
    前記第１のゲート電極は、第１の領域と、前記第１の領域上に形成され且つ前記第１の領域よりもゲート長方向の幅が狭い第２の領域とを有することを特徴とする半導体装置。
  7. 請求項６に記載の半導体装置において、
    前記第１のゲート電極における前記第２の領域の両側面は前記第１のサイドウォールスペーサによって挟まれていることを特徴とする半導体装置。
  8. 請求項６又７に記載の半導体装置において、
    前記第１のゲート電極の断面は凸形状を有していることを特徴とする半導体装置。
  9. 請求項６〜８のうちいずれか１項に記載の半導体装置において、
    前記第１のサイドウォールスペーサは、前記第１のゲート電極における前記第２の領域の側面を覆う第１の内側サイドウォールスペーサと、前記第１のゲート電極における前記第１の領域の側面を覆うと共に前記第１のゲート電極における前記第２の領域の側面を前記第１の内側サイドウォールスペーサを介して覆う第１の外側サイドウォールスペーサとから構成されることを特徴とする半導体装置。
  10. 請求項６〜９のうちいずれか１項に記載の半導体装置において、
    前記金属によりフルシリサイド化され且つ前記第１のゲート電極と比べてゲート長が大きい第２のゲート電極を有する第２のＭＩＳ型トランジスタをさらに備え、
    前記第２のＭＩＳ型トランジスタは、
    前記半導体基板上に形成された第２のゲート絶縁膜と、
    前記第２のゲート絶縁膜上に形成された前記第２のゲート電極と、
    前記第２のゲート電極の側面上に形成された第２のサイドウォールスペーサとを備え、
    前記第２のゲート電極は、第３の領域と、前記第３の領域上に形成され且つ前記第３の領域よりもゲート長方向の幅が狭い第４の領域とを有することを特徴とする半導体装置。
  11. 請求項１０に記載の半導体装置において、
    前記第２のサイドウォールスペーサは、前記第２のゲート電極における前記第４の領域の側面を覆う第２の内側サイドウォールスペーサと、前記第２のゲート電極における前記第３の領域の側面を覆うと共に前記第２のゲート電極における前記第４の領域の側面を前記第２の内側サイドウォールスペーサを介して覆う第２の外側サイドウォールスペーサとから構成されることを特徴とする半導体装置。
  12. 金属によりフルシリサイド化された第１のゲート電極を有する第１のＭＩＳ型トランジスタを備えた半導体装置の製造方法であって、
    前記第１のゲート電極となる第１のシリコン膜パターンの両端部の側面及び上面を覆うように第１のサイドウォールスペーサを形成する工程（ａ）と、
    前記工程（ａ）の後に、前記第１のシリコン膜パターンの上に金属膜を形成する工程（ｂ）と、
    前記工程（ｂ）の後に、前記第１のシリコン膜パターンを前記金属膜と反応させ、それにより前記第１のシリコン膜パターンをフルシリサイド化して前記第１のゲート電極を形成する工程（ｃ）とを備えていることを特徴とする半導体装置の製造方法。
  13. 請求項１２に記載の半導体装置の製造方法において、
    前記半導体装置は、前記金属によりフルシリサイド化され且つ前記第１のゲート電極と比べてゲート長が大きい第２のゲート電極を有する第２のＭＩＳ型トランジスタをさらに備え、
    前記工程（ａ）は、前記第２のゲート電極となる第２のシリコン膜パターンの両端部の側面及び上面を覆うように第２のサイドウォールスペーサを形成する工程を含み、
    前記工程（ｂ）は、前記第２のシリコン膜パターンの上に前記金属膜を形成する工程を含み、
    前記工程（ｃ）は、前記第２のシリコン膜パターンを前記金属膜と反応させ、それにより前記第２のシリコン膜パターンをフルシリサイド化して前記第２のゲート電極を形成する工程を含むことを特徴とする半導体装置の製造方法。
  14. 請求項１２に記載の半導体装置の製造方法において、
    前記工程（ａ）は、基板上にシリコン膜及び保護膜を順次形成した後、前記保護膜及び前記シリコン膜を前記第１のゲート電極の形状に加工して第１の保護膜パターン及び前記第１のシリコン膜パターンを形成し、その後、前記第１の保護膜パターンをその両端から後退させて前記第１のシリコン膜パターンの前記両端部の上面を露出させた後、当該両端部の側面及び上面を覆うように前記第１のサイドウォールスペーサを形成する工程を含み、
    前記工程（ａ）と前記工程（ｂ）との間に、前記第１の保護膜パターンを除去する工程を備えていることを特徴とする半導体装置の製造方法。
  15. 請求項１２に記載の半導体装置の製造方法において、
    前記第１のサイドウォールスペーサは、前記第１のシリコン膜パターンの前記両端部の上面を覆う内側サイドウォールスペーサと、前記第１のシリコン膜パターンの前記両端部の側面及び前記内側サイドウォールスペーサを覆う外側サイドウォールスペーサとから構成され、
    前記工程（ａ）は、基板上にシリコン膜及び保護膜を順次形成した後、前記保護膜を、前記第１のゲート電極の形状をその両端から後退させた形状に加工して第１の保護膜パターンを形成し、その後、前記シリコン膜のうち前記第１のゲート電極の両端部となる領域の上面及び前記第１の保護膜パターンの側面を覆う前記内側サイドウォールスペーサを形成した後、前記第１の保護膜パターン及び前記内側サイドウォールスペーサをマスクとして、前記シリコン膜を前記第１のゲート電極の形状に加工して前記第１のシリコン膜パターンを形成し、その後、前記第１のシリコン膜パターンの前記両端部の側面及び前記内側サイドウォールスペーサを覆うように前記外側サイドウォールスペーサを形成する工程を含み、
    前記工程（ａ）と前記工程（ｂ）との間に、前記第１の保護膜パターンを除去する工程を備えていることを特徴とする半導体装置の製造方法。
  16. 請求項１２に記載の半導体装置の製造方法において、
    前記工程（ａ）は、基板上にシリコン膜及び保護膜を順次形成した後、前記保護膜を、前記第１のゲート電極の形状をその両端から後退させた形状に加工して第１の保護膜パターンを形成し、その後、前記シリコン膜のうち前記第１のゲート電極の両端部となる領域の上面及び前記第１の保護膜パターンの側面を覆うダミーサイドウォールスペーサを形成した後、前記第１の保護膜パターン及び前記ダミーサイドウォールスペーサをマスクとして、前記シリコン膜を前記第１のゲート電極の形状に加工して第１のシリコン膜パターンを形成し、その後、前記ダミーサイドウォールスペーサを除去して前記第１のシリコン膜パターンの両端部の上面を露出させた後、当該両端部の側面及び上面を覆うように前記第１のサイドウォールスペーサを形成する工程を含み、
    前記工程（ａ）と前記工程（ｂ）との間に、前記第１の保護膜パターンを除去する工程を備えていることを特徴とする半導体装置の製造方法。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7723192B2 (en) * 2008-03-14 2010-05-25 Advanced Micro Devices, Inc. Integrated circuit long and short channel metal gate devices and method of manufacture
KR20140032342A (ko) * 2010-10-11 2014-03-14 유디 홀딩스, 엘엘씨 초격자 양자우물 적외선 감지기
CN102468148B (zh) * 2010-11-09 2014-08-27 无锡华润上华半导体有限公司 一种双栅的制作方法
US9368592B2 (en) * 2014-01-28 2016-06-14 Taiwan Semiconductor Manufacturing Company Ltd. Metal gate structure
CN105633135B (zh) * 2014-11-06 2019-03-12 中芯国际集成电路制造(上海)有限公司 晶体管及其形成方法
KR20220022163A (ko) * 2020-08-18 2022-02-25 삼성전자주식회사 반도체 장치 및 이의 제조 방법

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
BE1015721A3 (nl) * 2003-10-17 2005-07-05 Imec Inter Uni Micro Electr Werkwijze voor het reduceren van de contactweerstand van de aansluitgebieden van een halfgeleiderinrichting.

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7989300B2 (en) 2009-08-04 2011-08-02 Fujitsu Semiconductor Limited Method of manufacturing semiconductor device

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