CN102468148B - 一种双栅的制作方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 22
- 230000009977 dual effect Effects 0.000 title abstract description 3
- 238000005530 etching Methods 0.000 claims abstract description 135
- 230000004888 barrier function Effects 0.000 claims abstract description 83
- 238000000034 method Methods 0.000 claims abstract description 71
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 70
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 70
- 239000000758 substrate Substances 0.000 claims abstract description 20
- 229920002120 photoresistant polymer Polymers 0.000 claims description 25
- 230000008569 process Effects 0.000 claims description 22
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical group [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 claims description 18
- 229910021342 tungsten silicide Inorganic materials 0.000 claims description 18
- 239000000126 substance Substances 0.000 claims description 9
- 238000001947 vapour-phase growth Methods 0.000 claims description 9
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 7
- 238000005240 physical vapour deposition Methods 0.000 claims description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 40
- 230000002159 abnormal effect Effects 0.000 abstract description 7
- 230000007547 defect Effects 0.000 abstract description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract 1
- 229920005591 polysilicon Polymers 0.000 description 39
- 239000000463 material Substances 0.000 description 10
- 239000000243 solution Substances 0.000 description 10
- 230000015572 biosynthetic process Effects 0.000 description 7
- 239000004065 semiconductor Substances 0.000 description 6
- 238000001259 photo etching Methods 0.000 description 5
- 238000004528 spin coating Methods 0.000 description 5
- 230000008901 benefit Effects 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000000635 electron micrograph Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 229910010271 silicon carbide Inorganic materials 0.000 description 3
- -1 SiC Chemical class 0.000 description 2
- 229910004541 SiN Inorganic materials 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000005538 encapsulation Methods 0.000 description 2
- 238000003475 lamination Methods 0.000 description 2
- 239000007788 liquid Substances 0.000 description 2
- 229910003465 moissanite Inorganic materials 0.000 description 2
- 239000011734 sodium Substances 0.000 description 2
- ZXEYZECDXFPJRJ-UHFFFAOYSA-N $l^{3}-silane;platinum Chemical compound [SiH3].[Pt] ZXEYZECDXFPJRJ-UHFFFAOYSA-N 0.000 description 1
- VLJQDHDVZJXNQL-UHFFFAOYSA-N 4-methyl-n-(oxomethylidene)benzenesulfonamide Chemical compound CC1=CC=C(S(=O)(=O)N=C=O)C=C1 VLJQDHDVZJXNQL-UHFFFAOYSA-N 0.000 description 1
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- DGAQECJNVWCQMB-PUAWFVPOSA-M Ilexoside XXIX Chemical compound C[C@@H]1CC[C@@]2(CC[C@@]3(C(=CC[C@H]4[C@]3(CC[C@@H]5[C@@]4(CC[C@@H](C5(C)C)OS(=O)(=O)[O-])C)C)[C@@H]2[C@]1(C)O)C)C(=O)O[C@H]6[C@@H]([C@H]([C@@H]([C@H](O6)CO)O)O)O.[Na+] DGAQECJNVWCQMB-PUAWFVPOSA-M 0.000 description 1
- 229910000673 Indium arsenide Inorganic materials 0.000 description 1
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 1
- 229910005883 NiSi Inorganic materials 0.000 description 1
- 208000034189 Sclerosis Diseases 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910008479 TiSi2 Inorganic materials 0.000 description 1
- 208000027418 Wounds and injury Diseases 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- DFJQEGUNXWZVAH-UHFFFAOYSA-N bis($l^{2}-silanylidene)titanium Chemical compound [Si]=[Ti]=[Si] DFJQEGUNXWZVAH-UHFFFAOYSA-N 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000001816 cooling Methods 0.000 description 1
- 238000004132 cross linking Methods 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- VTGARNNDLOTBET-UHFFFAOYSA-N gallium antimonide Chemical compound [Sb]#[Ga] VTGARNNDLOTBET-UHFFFAOYSA-N 0.000 description 1
- WPYVAWXEWQSOGY-UHFFFAOYSA-N indium antimonide Chemical compound [Sb]#[In] WPYVAWXEWQSOGY-UHFFFAOYSA-N 0.000 description 1
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 208000014674 injury Diseases 0.000 description 1
- 150000002484 inorganic compounds Chemical class 0.000 description 1
- 229910010272 inorganic material Inorganic materials 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000002156 mixing Methods 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 150000002894 organic compounds Chemical class 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 229910021340 platinum monosilicide Inorganic materials 0.000 description 1
- 229910021339 platinum silicide Inorganic materials 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 150000003377 silicon compounds Chemical class 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052708 sodium Inorganic materials 0.000 description 1
- 230000009897 systematic effect Effects 0.000 description 1
- OCGWQDWYSQAFTO-UHFFFAOYSA-N tellanylidenelead Chemical compound [Pb]=[Te] OCGWQDWYSQAFTO-UHFFFAOYSA-N 0.000 description 1
- 229910021341 titanium silicide Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66484—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with multiple gate, at least one gate being an insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
- H01L21/823443—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes silicided or salicided gate conductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823468—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
- H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
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- Engineering & Computer Science (AREA)
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Abstract
本实施例公开了一种双栅的制作方法,包括:提供基底,所述基底包括第一栅区;在所述基底表面形成第二栅层,第二栅层将所述第一栅区覆盖;在所述第二栅层上形成刻蚀阻挡层;在刻蚀阻挡层上形成第二栅区图形开口;在具有第二栅区图形开口的刻蚀阻挡层上形成硅化物层,所述硅化物层将在所述第二栅区图形开口处露出的第二栅层覆盖;去除具有第二栅区图形开口的刻蚀阻挡层上的硅化物层,形成具有第二栅区图形的硅化物层;以所述具有第二栅区图形的硅化物层为掩膜,去除具有第二栅区图形开口的刻蚀阻挡层及其下面的第二栅层,形成第二栅区。本发明公开的方法消除了第一栅区周边的针状栅多晶硅残留,降低了因该缺陷引起的器件失效或参数异常的几率。
Description
技术领域
本发明涉及半导体制造技术领域,更具体地说,涉及一种双栅的制作方法。
背景技术
随着集成电路技术的不断发展,BCD工艺(单片集成工艺技术)的应用越来越广泛。BCD工艺能够把双极器件Bipolar、CMOS器件和DMOS器件同时制作在同一芯片上,它综合了双极器件高跨导、强负载驱动能力和CMOS器件集成度高、低功率的特点,使其取长补短,发挥各自的优点,同时,集成了DMOS器件可以工作在开关模式下,且功耗极低的特点,不需要昂贵的封装和冷却系统就可以将大功率传递给负载。通过整合BCD工艺,可大幅度降低功率损耗,提高系统性能,节省电路的封装费用,并且具有更好的可靠性。
双栅工艺是BCD工艺中应用到的重要的工艺之一,双栅工艺即可以在同一芯片上同时制作至少两种MOS器件的栅区,但是在现有的双栅制作过程中,经常会出现制作出的器件失效或参数异常等情况,比如采用双栅工艺制作HVMOS器件和LVMOS器件的栅区时就会出现上述情况,下面以HVMOS器件和LVMOS器件的栅区制作过程为例进行说明。
现有技术中双栅工艺的第一多晶硅层用来形成HVMOS器件的栅区(即第一栅区,Poly1),第二多晶硅层和位于第二多晶硅层上的硅化钨层,用来形成LVMOS器件的栅区(即第二栅区,Poly2,包括第二多晶硅层和硅化钨层),其中,第二多晶硅层上的硅化钨层为第二栅区的硅化物层,可降低第二栅区中栅多晶硅的电阻,在生产过程中,对这两层形貌的关键尺寸(即CD)要求非常严格,但是采用现有技术的方式生产出的产品经常会出现电性偏低的问题,不能满足实际需求。
现有技术中对上述双多晶硅层进行刻蚀,形成对应的栅区的过程如图1-图7所示,包括以下步骤:
如图1所示,提供基底,所述基底包括HVMOS器件的栅区101,所述HVMOS器件的栅区是由淀积第一多晶硅层后,经过光刻和刻蚀等步骤形成的;
参见图2,在所述基底上形成第二多晶硅层102和硅化钨层103,即先淀积一层栅多晶硅层(第二多晶硅层),之后再淀积一层硅化钨层,其中第二多晶硅层102和硅化钨层103均可以采用低压化学气相淀积的方法形成;
参见图3,对所述第二多晶硅层和硅化钨层的叠层进行光刻、刻蚀等步骤,该步骤采用各向异性刻蚀工艺进行刻蚀,形成LVMOS器件的栅区104,完成刻蚀后的产品的剖面图如图4所示,俯视图如图5所示,从图3-图5中可以看出,对第二多晶硅层和硅化钨层进行各向异性刻蚀后,在所述HVMOS器件的栅区的周边存在类似针状的栅多晶硅残留105;
之后参见图6和图7,通过淀积侧墙介质层106,这里的侧墙介质层包括氧化硅层和氮化硅层,之后进行光刻和刻蚀等步骤,在两个栅区周边形成侧墙107,形成后的侧墙的剖面图如图8和图9所示,从图8和图9中可以看出,因为之前的栅多晶硅的残留,导致即Poly1的侧墙形状异常,进而影响器件的性能。
发明人研究发现,形成Poly1周边的针状栅多晶硅残留的根本原因在于,参见图2,由于硅化钨自身物理化学性质的原因,在淀积硅化钨层后,Poly1周边的硅化钨层的纵向厚度较其它位置的硅化钨层的纵向厚度大,使得Poly1周边的第二多晶硅层的纵向厚度也较其它位置大,又由于现有技术中形成Poly2的过程是将栅多晶硅层和硅化钨层同时进行各向异性刻蚀,因此在固定的刻蚀条件和刻蚀时间下,Poly1周边必然会存在未被刻蚀的栅多晶硅,即形成针状栅多晶硅残留。
以此类推,在现有的双栅工艺中,Poly2的硅化物层为与硅化钨性质类似的物质时,Poly1周边(即Poly1高台阶处)也会存在栅多晶硅残留,进而导致器件失效或参数异常。
现有技术中为解决Poly1周边的栅多晶硅残留的问题,将Poly1的形貌做一定程度的倾斜,这样做虽然能够在一定程度上减少栅多晶硅的残留,但仍然不能完全消除栅多晶硅的残留,而且还损失了Poly1的形貌,对器件的电性也会产生一定影响。
发明内容
本发明实施例提供了一种双栅的制作方法,消除了第一栅区周边的针状栅多晶硅残留,降低了因该缺陷引起的器件失效或参数异常的几率。
为实现上述目的,本发明实施例提供了如下技术方案:
一种双栅的制作方法,包括:
提供基底,所述基底包括第一栅区;
在所述基底表面形成第二栅层,所述第二栅层将所述第一栅区覆盖;
在所述第二栅层上形成刻蚀阻挡层;
在所述刻蚀阻挡层上形成第二栅区图形开口;
在具有第二栅区图形开口的刻蚀阻挡层上形成硅化物层,所述硅化物层将在所述第二栅区图形开口处露出的第二栅层覆盖;
去除具有第二栅区图形开口的刻蚀阻挡层上的硅化物层,以形成具有第二栅区图形的硅化物层;
以所述具有第二栅区图形的硅化物层为掩膜,去除具有第二栅区图形开口的刻蚀阻挡层及其下面的第二栅层,形成第二栅区。
优选的,所述去除具有第二栅区图形开口的刻蚀阻挡层上的硅化物层的过程包括:
在所述硅化物层上形成光刻胶层,在所述光刻胶层上形成第二栅区图案;
以具有第二栅区图案的光刻胶层为掩膜,对所述硅化物层进行各向异性刻蚀,将具有第二栅区图形开口的刻蚀阻挡层上的硅化物层刻蚀干净,以形成第二栅区图形。
优选的,形成第二栅区图形过程中采用的各向异性刻蚀气体包括:Cl2和CH4。
优选的,形成第二栅区的过程包括:
以具有第二栅区图案的光刻胶层为掩膜,对所述具有第二栅区图形开口的刻蚀阻挡层和其下方的第二栅层进行各向异性刻蚀,将所述刻蚀阻挡层和其下方的第二栅层刻蚀干净,形成第二栅区。
优选的,形成第二栅区的过程中采用的各向异性刻蚀气体包括:Cl2、HBr、He和O2。
优选的,采用低压化学气相淀积方法形成所述刻蚀阻挡层。
优选的,所述刻蚀阻挡层为SIN层。
优选的,采用低压化学气相淀积或物理气相淀积的方式形成所述硅化物层,所述硅化物层为硅化钨层。
优选的,形成所述第二栅区后还包括:
在所述第一栅区和第二栅区上形成侧墙介质层,所述侧墙介质层将所述第一栅区和第二栅区覆盖;
对所述侧墙介质层进行反刻,在所述第一栅区和第二栅区周边形成侧墙。
优选的,所述侧墙介质层包括氧化硅层和SIN层。
与现有技术相比,上述技术方案具有以下优点:
本发明实施例提供的刻蚀方法,通过在形成第二栅层后,形成硅化物层之前,增加了形成刻蚀阻挡层的步骤,使得在形成第二栅区的过程中,可以先将具有第二栅区图形开口的刻蚀阻挡层上的硅化物层去除干净,由于形成栅多晶硅残留的主要原因是硅化物层的厚度不均匀,而刻蚀阻挡层和第二栅层的厚度是均匀的,因此在先去除掉硅化物层后,再去除刻蚀阻挡层和第二栅层,即可避免在第一栅区周边形成针状栅多晶硅的残留,进而降低了因栅多晶硅残留而导致的器件失效或参数异常的几率。
附图说明
通过附图所示,本发明的上述及其它目的、特征和优势将更加清晰。在全部附图中相同的附图标记指示相同的部分。并未刻意按实际尺寸等比例缩放绘制附图,重点在于示出本发明的主旨。
图1-图3和图6、图7为现有技术中的双栅制作方法的剖面图;
图4为采用现有技术中的双栅制作方法产生的针状栅多晶硅残留的剖面电子显微照片;
图5为采用现有技术中的双栅制作方法产生的针状栅多晶硅残留的俯视电子显微照片;
图8和图9为采用现有技术中的双栅制作方法形成的侧墙的剖面电子显微照片;
图10-图15为本发明实施例公开的双栅制作方法的剖面图;
图16-图17为本发明另一实施例公开的双栅制作方法的剖面图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂,下面结合附图对本发明的具体实施方式做详细的说明。
在下面的描述中阐述了很多具体细节以便于充分理解本发明,但是本发明还可以采用其他不同于在此描述的其它方式来实施,本领域技术人员可以在不违背本发明内涵的情况下做类似推广,因此本发明不受下面公开的具体实施例的限制。
其次,本发明结合示意图进行详细描述,在详述本发明实施例时,为便于说明,表示器件结构的剖面图会不依一般比例作局部放大,而且所述示意图只是示例,其在此不应限制本发明保护的范围。此外,在实际制作中应包含长度、宽度及深度的三维空间尺寸。
正如背景技术部分所述,采用现有技术中的双栅工艺,由于硅化物层(即硅化钨层)的厚度不均匀,即第一栅区周边的厚度大于其它位置的厚度,使得在对硅化物层和第二栅层的叠层进行各向异性刻蚀时,在固定的刻蚀条件和刻蚀时间下,第一栅区周边的第二栅层必然会有残留,即形成针状栅多晶硅残留,进而影响器件的质量,导致器件失效或参数异常。
基于上述原因,本发明实施例提供了一种双栅的制作方法,参加图10-图15,包括以下步骤:
参见图10,提供基底,所述基底包括第一栅区201,所述第一栅区201的形成方式与现有技术中类似,即采用化学气相淀积或物理气相淀积等方式形成第一栅层(即第一多晶硅层)后,经过光刻和刻蚀等步骤形成;
需要说明的是,本实施例中的基底可以包括半导体元素,例如单晶、多晶或非晶结构的硅或硅锗(SiGe),也可以包括混合的半导体结构,例如碳化硅、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓或锑化镓、合金半导体或其组合;也可以是绝缘体上硅(SOI)。此外,半导体基底还可以包括其它的材料,例如外延层或掩埋层的多层结构。虽然在此描述了可以形成基底的材料的几个示例,但是可以作为半导体基底的任何材料均落入本发明的精神和范围。
如图11所示,在所述基底表面形成第二栅层202,所述第二栅层将所述第一栅区覆盖;
形成第二栅层202的方式有多种,可以采用低压化学气相淀积工艺,也可以采用物理气相淀积等方式,本实施例中选择前者,即采用低压化学气相淀积的方式形成第二栅层,第二栅层选用栅多晶硅,本实施例中的第二栅层的厚度为优选为更优选为
在所述第二栅层上形成刻蚀阻挡层203;
同样的,可以作为刻蚀阻挡层的材料有多种,如SiO2、SiC、SiON或SiN等无机化合物,也可以为SILK和FLARE等有机化合物,相应的,形成刻蚀阻挡层203的方法也有多种,可以采用低压化学气相淀积工艺,也可以采用旋涂法实现,即在第二栅层表面旋涂一层溶液,之后烘焙硬化,形成刻蚀阻挡层。
其中,形成刻蚀阻挡层的溶液可以为无机溶液也可以为有机溶液,当刻蚀阻挡层为无机介质时,旋涂的溶液中烘焙过程中发生反应,形成SiO2、SiC、SiON或SiN等无机刻蚀阻挡层;当刻蚀阻挡层为有机介质时,旋涂的溶液为含有聚合物材料的液体,这种液体在一定温度下进行烘焙固化,通过烘焙过程中发生的交联反应,令高分子聚合物反应生成有机介质,一般以含有CH基团为主,如SILK和FLARE。当刻蚀阻挡层为有机介质时,在进行刻蚀时,由于有机介质是以CH为基,无机介质是以Si为基,因此有机介质和无机介质间易于实现较高的选择比,通过选择适当的气体即可令刻蚀通过或停止在刻蚀阻挡层上。
具体的,本实施例中的刻蚀阻挡层203的材料为SiN,采用低压化学气相淀积工艺形成,刻蚀阻挡层的厚度可由具体器件要求而定。
如图12所示,在所述刻蚀阻挡层上形成第二栅区图形开口204;
本实施例中形成第二栅区图形开口204的方法为,先在刻蚀阻挡层上旋涂光刻胶,为了保证曝光精度,还可在光刻胶层和刻蚀阻挡层之间形成抗反射层,以减少不必要的反射,之后将具有第二栅区图形的掩膜版覆盖于光刻胶层上进行曝光,在所述光刻胶层表面上形成第二栅区图案(图中未示出),去除第二栅区图案区域的光刻胶层,在光刻胶层上形成第二栅区图形开口,之后以具有第二栅区图形开口的光刻胶层为掩膜,采用干法刻蚀的方式在所述刻蚀阻挡层上形成第二栅区图形开口204,本实施例中为了满足第二栅区图形开口的CD的要求,可以采用各向异性刻蚀形成第二栅区图形开口,刻蚀气体可以为Cl2和CH4。
需要说明的是,理论上,在对刻蚀阻挡层进行刻蚀过程中,只要刻蚀掉第二栅区图形开口处的刻蚀阻挡层即可,但一般情况下,在刻蚀掉刻蚀阻挡层后还要进行过刻,即将第二栅区图形开口处的第二栅层刻蚀掉一定厚度,具体刻蚀掉的第二栅层的厚度如何,由器件的具体情况而定。
如图13所示,在具有第二栅区图形开口的刻蚀阻挡层203上形成硅化物层205,所述硅化物层205将在所述第二栅区图形开口204处露出的第二栅层覆盖;
由于硅化物本身的物理化学性质的原因,即其熔点高、电阻率低和硬度高等特点,多种超大规模集成电路中作为金属栅、肖特基接触或欧姆接触等,本实施例中的硅化物层的作用为降低第二栅区中的多晶硅层的电阻,硅化物层也属于第二栅区的一部分,为在第二栅区上形成电极层,进而形成第二栅极做了充足的准备工作。
本实施例中的硅化物的选择有多种,如NiSi(硅化镍)、Na2Si(硅化钠)、PtSi(硅化铂)、TiSi2(硅化钛)和WSi2(硅化钨)等,形成方法也有多种,可以采用化学气相淀积、物理气相淀积(即溅射)、蒸发和电镀等多种方法形成,本实施例中的硅化物为WSi2,采用化学气相淀积或物理气相淀积的方法形成。
由于硅化物自身性质的原因,形成的硅化物层在第一栅区周边的纵向厚度大于其它位置的纵向厚度,由于这种厚度的差异,导致了现有技术中的第一栅区周边的栅多晶硅的残留缺陷。本实施例中的WSi2层同样会存在这样的问题,即第一栅区周边(即第一栅区高台阶处)WSi2层的纵向厚度大于其它位置的WSi2层的纵向厚度,本实施例中的WSi2层的厚度为更优选为
如图14所示,去除具有第二栅区图形开口的刻蚀阻挡层上的硅化物层,以形成具有第二栅区图形的硅化物层206;
换句话说,这一步骤中去除的是刻蚀阻挡层上方全部范围内的硅化物层,由于刻蚀阻挡层203上具有第二栅区图形开口,也就是说第二栅区图形开口处的硅化物层与第一栅层材料是直接接触的,中间并没有刻蚀阻挡层,因此,去除的是刻蚀阻挡层上方全部范围内的硅化物层之后,剩余的只有第二栅区图形开口处的硅化物层,即具有第二栅区图形的硅化物层206;
本实施例中所述去除具有第二栅区图形开口的刻蚀阻挡层上的硅化物层的过程包括以下步骤:
在所述硅化物层205上形成光刻胶层,在所述光刻胶层上形成第二栅区图案(图中未示出);
以具有第二栅区图案的光刻胶层为掩膜,对所述硅化物层进行各向异性刻蚀,将具有第二栅区图形开口的刻蚀阻挡层上的硅化物层刻蚀干净,以形成第二栅区图形。
本实施例中所述“第二栅区图案”为在光刻胶层表面上的二维的第二栅区图案,图案区域只限于光刻胶层表面而不向表面下延伸,不具有立体形状;所述“第二栅区图形”为具有立体形状的三维图形,该图形的厚度为硅化物层的厚度。
实际上,该步骤将具有第二栅区图形开口的刻蚀阻挡层上的硅化物层刻蚀干净后,就从根本上消除了导致第一栅区周边的栅多晶硅残留缺陷的根本原因。
该步骤采用的各向异性刻蚀气体包括Cl2和CH4,Cl2的浓度为35sccm-45sccm,优选为40sccm,CH4的浓度为55sccm-65sccm,优选为60sccm。通过对各向异性刻蚀气体的选择,可以使得在刻蚀过程中只刻蚀掉硅化物层,而对刻蚀阻挡层的伤害尽量小,甚至刻蚀气体对刻蚀阻挡层没有影响,这样就无需担心刻蚀硅化物层时,会对刻蚀阻挡层或第二栅层造成的影响,只需将除第二栅区图形开口处的硅化物层之外的硅化物刻蚀干净即可。
本领域技术人员可以理解,本步骤中形成第二栅区图形所采用的掩膜版与在刻蚀阻挡层上形成第二栅区图形所采用的掩膜版是相同的,两次光刻过程所不同的是,本步骤中采用的是正性光刻胶,曝光并清洗后,会留下第二栅区图案处的光刻胶,以便于在下一步的刻蚀过程作为掩膜,对第二栅区图案下的硅化物层起到保护作用;而上一次光刻采用的是负性光刻胶,曝光并清洗后,会清洗掉第二栅区图案出的光刻胶,以便于在刻蚀阻挡层上刻蚀出第二栅区图形开口。
如图15所示,以所述具有第二栅区图形的硅化物层为掩膜,去除具有第二栅区图形开口的刻蚀阻挡层及其下面的第二栅层,形成第二栅区207。
换句话说,本步骤去除的是所有范围内的刻蚀阻挡层,以及位于刻蚀阻挡层下的第二栅层,与上一步骤类似,由于经过图12所示的步骤之后,第二栅区图形开口处已经不存在刻蚀阻挡层了,因此,本步骤刻蚀阻挡层下的第二栅层自然也就不包括第二栅区图形开口下的第二栅层材料,所以经过本步骤之后,未被去除掉的就只有第二栅区207处的硅化物层以及第二栅层材料。
本实施例中形成第二栅区的过程包括以下步骤:
以具有第二栅区图案的光刻胶层为掩膜,对所述具有第二栅区图形开口的刻蚀阻挡层和其下方的第二栅层进行各项异性刻蚀,将所述刻蚀阻挡层和其下方的第二栅层刻蚀干净,形成第二栅区207。
本步骤中形成第二栅区采用的各向异性刻蚀气体包括:Cl2、HBr、He和O2,Cl2的浓度为15sccm-25sccm,优选为20sccm,HBr的浓度为95sccm-105sccm,优选为100sccm,He的浓度为5sccm-10sccm,优选为7sccm,O2的浓度为5sccm-10sccm,优选为7sccm。本步骤中所采用的刻蚀气体可以同时将刻蚀阻挡层和第二栅层的多晶硅刻蚀干净,形成第二栅区。当然,本步骤中的刻蚀过程也可以先选择合适的刻蚀气体刻蚀掉刻蚀阻挡层后,再选择其他刻蚀气体刻蚀掉第二栅层,具体如何操作,本实施例不做具体限定。
由于上一步骤中先将具有第二栅区图形开口的刻蚀阻挡层上的硅化物层刻蚀干净了,且刻蚀阻挡层和第二栅层的厚度是均匀的,即在第一栅区周边(即第一栅区高台阶处)的刻蚀阻挡层和第二栅层不存在类似于硅化物层的厚度差,因此本步骤中可以在固定的刻蚀条件和刻蚀时间下,将除第二栅区图形之外的刻蚀阻挡层和第二栅层刻蚀干净,而不存在任何刻蚀残留,进而也就从根本上解决了现有技术中因第一栅区周边的针状栅多晶硅残留缺陷而引起的器件失效或参数异常等问题,同时还避免了现有技术中为解决第一栅区周边栅多晶硅残留的问题而牺牲第一栅区的形貌,在一定程度上提高了器件的电性。
本发明另一实施例公开的双栅的制作方法的剖面图如图10-图17所示,包括以下步骤:
提供基底,所述基底包括第一栅区;
在所述基底表面形成第二栅层,所述第二栅层将所述第一栅区覆盖;
在所述第二栅层上形成刻蚀阻挡层;
在所述刻蚀阻挡层上形成第二栅区图形开口;
在具有第二栅区图形开口的刻蚀阻挡层上形成硅化物层,所述硅化物层将在所述第二栅区图形开口处露出的第二栅层覆盖;
去除具有第二栅区图形开口的刻蚀阻挡层上的硅化物层,以形成第二栅区图形;
去除具有第二栅区图形开口的刻蚀阻挡层和所述具有第二栅区图形开口的刻蚀阻挡层下的第二栅层,形成第二栅区。
上述步骤如图10-图15所示,与上一实施例相同,这里不再赘述。
本实施例与上一实施例不同的是,在形成所述第二栅区之后还包括:
参见图16,在所述第一栅区和第二栅区上形成侧墙介质层208,所述侧墙介质层将所述第一栅区和第二栅区覆盖;
如图17所示,对所述侧墙介质层208进行反刻,在所述第一栅区和第二栅区周边形成侧墙209,以防止以后进行源漏注入时,由于源漏过于接近沟道而可能引起的源漏穿通。
本实施例中的侧墙介质层208包括氧化硅层和SIN层,其中,所述氧化硅层厚度为优选为所述第二SIN层厚度为 优选为
以上所述实施例,仅是本发明的较佳实施例而已,并非对本发明作任何形式上的限制。并且,本发明实施例可以应用于含有硅化物的所有双栅制作工艺中,还可以扩展至含有硅化物的多栅制作工艺。
虽然本发明已以较佳实施例披露如上,然而并非用以限定本发明。任何熟悉本领域的技术人员,在不脱离本发明技术方案范围情况下,都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰,或修改为等同变化的等效实施例。因此,凡是未脱离本发明技术方案的内容,依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰,均仍属于本发明技术方案保护的范围内。
Claims (9)
1.一种双栅的制作方法,其特征在于,包括:
提供基底,所述基底包括第一栅区;
在所述基底表面形成第二栅层,所述第二栅层将所述第一栅区覆盖;
在所述第二栅层上形成刻蚀阻挡层;
在所述刻蚀阻挡层上形成第二栅区图形开口;
在具有第二栅区图形开口的刻蚀阻挡层上形成硅化物层,所述硅化物层将在所述第二栅区图形开口处露出的第二栅层覆盖;
去除具有第二栅区图形开口的刻蚀阻挡层上的硅化物层,以形成具有第二栅区图形的硅化物层;
以具有第二栅区图形的光刻胶层为掩膜,对所述具有第二栅区图形开口的刻蚀阻挡层和其下方的第二栅层进行各向异性刻蚀,将所述刻蚀阻挡层和其下方的第二栅层刻蚀干净,形成第二栅区。
2.根据权利要求1所述的方法,其特征在于,所述去除具有第二栅区图形开口的刻蚀阻挡层上的硅化物层的过程包括:
在所述硅化物层上形成光刻胶层,在所述光刻胶层上形成第二栅区图案;
以具有第二栅区图案的光刻胶层为掩膜,对所述硅化物层进行各向异性刻蚀,将具有第二栅区图形开口的刻蚀阻挡层上的硅化物层刻蚀干净,以形成第二栅区图形。
3.根据权利要求2所述的方法,其特征在于,形成第二栅区图形过程中采用的各向异性刻蚀气体包括:Cl2和CH4。
4.根据权利要求1所述的方法,其特征在于,形成第二栅区的过程中采用的各向异性刻蚀气体包括:Cl2、HBr、He和O2。
5.根据权利要求1所述的方法,其特征在于,采用低压化学气相淀积方法形成所述刻蚀阻挡层。
6.根据权利要求5所述的方法,其特征在于,所述刻蚀阻挡层为SiN层。
7.根据权利要求1所述的方法,其特征在于,采用低压化学气相淀积或物理气相淀积的方式形成所述硅化物层,所述硅化物层为硅化钨层。
8.根据权利要求1-7任一项所述的方法,其特征在于,形成所述第二栅区后还包括:
在所述第一栅区和第二栅区上形成侧墙介质层,所述侧墙介质层将所述第一栅区和第二栅区覆盖;
对所述侧墙介质层进行反刻,在所述第一栅区和第二栅区周边形成侧墙。
9.根据权利要求8所述的方法,其特征在于,所述侧墙介质层包括氧化硅层和SiN层。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201010538334.6A CN102468148B (zh) | 2010-11-09 | 2010-11-09 | 一种双栅的制作方法 |
PCT/CN2011/081718 WO2012062175A1 (en) | 2010-11-09 | 2011-11-03 | Method for manufacturing double-gate structures |
US13/807,307 US8895398B2 (en) | 2010-11-09 | 2011-11-03 | Method for manufacturing double-gate structures |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201010538334.6A CN102468148B (zh) | 2010-11-09 | 2010-11-09 | 一种双栅的制作方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN102468148A CN102468148A (zh) | 2012-05-23 |
CN102468148B true CN102468148B (zh) | 2014-08-27 |
Family
ID=46050397
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201010538334.6A Active CN102468148B (zh) | 2010-11-09 | 2010-11-09 | 一种双栅的制作方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US8895398B2 (zh) |
CN (1) | CN102468148B (zh) |
WO (1) | WO2012062175A1 (zh) |
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-
2011
- 2011-11-03 WO PCT/CN2011/081718 patent/WO2012062175A1/en active Application Filing
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C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C14 | Grant of patent or utility model | ||
GR01 | Patent grant | ||
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